TW201436008A - 異質接面電晶體及其製造方法 - Google Patents

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Kwan-Hyun Lee
Motonobu Takeya
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Abstract

本發明涉及一種異質接面電晶體及其製造方法，其中，所述異質接面電晶體藉助於栅槽結構而具備常關特性，並包括：基板；通道層，形成於基板上，並由具有第一能帶間隙的第一氮化物系半導體構成；第一障壁層，形成於通道層上，並由具有不同於第一能帶間隙的第二能帶間隙的第二氮化物系半導體構成；栅極，形成於第一障壁層的栅極控制區域；第二障壁層，在第一障壁層的栅極非控制區域中獨立於第一障壁層而形成。

Description

異質接面電晶體及其製造方法
本發明涉及一種異質接面電晶體及其製造方法，具體而言涉及一種具有常關(Normally-Off)特性的栅槽結構的異質接面電晶體及其製造方法。
近來，由於信息通訊技術的發達，在衆多領域中需要各種電晶體，尤其是適於超高速及大容量的信號傳輸的可實現高速切換操作的電晶體、以及適於混合動力汽車之類的高電壓環境的高耐壓電晶體。然而，現有技術中的基於矽的電晶體或者GaAs系電晶體却由於材料本身的局限而難以適應如上所述的需求。
與此相反，與現有技術中的矽電晶體相比時，氮化物系電晶體(尤其是GaN系電晶體)由於能夠進行高速切換操作而不僅適於超高速信號處理，而且還由於元件本身的高耐壓特性而具有適於高電壓環境的優點。尤其，對於利用異質結結構的高電子遷移率電晶體(HEMT：High Electron Mobility Transistor)或者異質結場效應電晶體(HFET：Heterostructure FET)之類的氮化物 系電晶體而言，由於電流將通過異質材料之間的界面上產生的二維電子氣(2DEG：Two-dimensional Electron Gas)而流動，因此電子的遷移率(Mobility)較高而適於高速信號傳輸。
將現有技術中的栅槽(Gate Recess)結構的異質接面電晶體的製造方法示例性地圖示於圖1中。如圖1的(a)~(d)中所示，現有技術中的異質接面電晶體100作為一種利用栅槽的常關電晶體，具有：生長於基板110上的緩衝層120、通道層130、障壁層140、接觸墊層165、175、栅極150、源極160以及汲極170。通道層130與障壁層140由具有不同能帶間隙的半導體材料形成，從而形成被稱為二維電子氣的感應通道。
在這種異質接面電晶體100中，通過蝕刻障壁層140的一部分而形成栅槽區域，並在栅槽區域形成栅極150，從而在栅極150下部的二維電子氣通道中形成二維電子氣的非連續區域，據此將異質接面電晶體100製造成表現出常關特性。即，在現有技術中的異質接面電晶體100中，為了形成栅槽結構而蝕刻障壁層140的一部分，而如果使栅極150下部的障壁層140的厚度T形成為較薄，則栅極150下部的障壁層140作用下的壓電極化(Piezoelectric Polarization)效應减弱，從而在栅極上沒有施加偏壓的關斷狀態下將會形成二維電子氣的非連續區域。
然而，在前述的現有技術中的異質接面電晶體100的製造方法中，為了實現常關特性，需要將栅極150下部的障壁層140除去一部分而留下只有不到數奈米的厚度，而由於異質材料結合 面通常不具有均勻的高度，因此在蝕刻工序中要將栅槽下部的障壁層厚度以數奈米的大小均勻除去却是極難的問題。而且，由於蝕刻工序中出現於障壁層140的蝕刻損傷而遇到電子遷移率降低的問題。
作為另一例，在圖2中表示出現有技術中的栅槽結構的異質接面電晶體。如圖2所示，現有技術中的異質接面電晶體具有基板110、通道層130、障壁層140、P型半導體層200、栅極150、源極160以及汲極170，並構成為藉助於形成在栅極150下部的P型半導體層200而使通道層130與障壁層140之間的界面上形成的二維電子氣通道中形成非連續區域。
然而，對於前述的現有技術中的異質接面電晶體而言，由於在P型半導體層200中的利用鎂(Mg)的空穴(hole)摻雜濃度受限，因此可能無法充分提升導帶(Conduction Band)的能級，由此遇到在二維電子氣的通道中形成非連續區域時可靠性降低的問題。
而且，在以高濃度摻鎂(Mg)而使P型半導體層200的厚度生長為100nm左右的情况，或者是以Al0.25Ga0.75N的組成而將障壁層140生長為厚度在10nm左右及以上的較厚的層的情况下，現有技術中的異質接面電晶體100可能不會表現出常關特性而是表現出常開(Normally-On)特性。
而且，在生長出P型半導體層200之後為了形成栅極150而需要將除了要用於形成栅極150的部分之外的其餘部分進行蝕 刻(Etching)，在此情况下，可能會由於蝕刻工序的等離子損傷(Plasma Damage)而使障壁層的表面聚集正電荷，由此可能會促進使二維電子氣特性劣化的電流崩塌(Current Collapse)現象。
正是這樣，現有技術中的具有常關特性的栅槽結構的電晶體要通過蝕刻數十奈米(nm)而進行製造，因此元件的可靠性低，而且在大規模生產時各電晶體元件之間的特性偏差較為顯著，因此存在收率下降的問題。並且，存在促進因等離子損傷而導致二維電子氣特性劣化的電流崩塌現象的問題。
本發明用於解决上述技術問題，其目的在於提供一種通過再生長技術手段而在不用蝕刻工序的條件下將栅極下方的障壁層厚度控制為較薄的異質接面電晶體及其製造方法。
本發明的另一目的在於提供基於一種實施例的在生長初級障壁層時通過外延工序而輕易地對控制區域的鋁(Al)組成比以及障壁層厚度進行控制的異質接面電晶體及其製造方法。
本發明的又一目的在於提供基於另一實施例的通過多個生長工序而輕易地控制栅極非控制區域中的障壁層的鋁(Al)組成比以及厚度的異質結及其製造方法。
本發明的又一目的在於提供基於另一實施例的在生長次級障壁層時將形成於栅極控制區域中的絕緣掩膜利用為栅絕緣膜而簡化電晶體製造工序的異質接面電晶體及其製造方法。
本發明的又一目的在於提供基於另一實施例的相對於現有技術中的金屬-絕緣體-半導體-異質結場效應電晶體(MIS-HFET)結構提供較為優异的汲極電流特性的異質接面電晶體及其製造方法。
本發明的又一目的在於提供基於另一實施例的在栅極與通道層之間提供良好的界面特性的異質接面電晶體及其製造方法。
本發明的又一目的在於提供基於另一實施例的利用P型半導體層與絕緣屏蔽層的組合而提高閾值電壓的異質接面電晶體及其製造方法。
為了解决上述技術問題，根據本發明的一種異質接面電晶體的製造方法，其特徵在於，包括如下步驟：第一步驟，準備基板；第二步驟，在基板上形成由具有第一能帶間隙的第一氮化物系半導體構成的通道層；第三步驟，在通道層上形成由具有不同於第一能帶間隙的第二能帶間隙的第二氮化物系半導體構成的第一障壁層；第四步驟，在第一障壁層上的栅極控制區域中選擇性形成絕緣屏蔽層；第五步驟，以等於或小於絕緣屏蔽層的高度的高度在第一障壁層上形成由具有不同於第一能帶間隙的第三能帶間隙的第三氮化物系半導體構成的第二障壁層；第六步驟，除去絕緣屏蔽層，並在暴露於栅極控制區域的第一障壁層上形成栅極。其中，在第六步驟之後，還可以包括在第二障壁層上分別形成源極和汲極的第七步驟。
在根據本發明的實施例的異質接面電晶體的製造方法中，第三步驟的特徵在於，以栅極沒有偏壓的狀態下不會因通道層與第一障壁層的結合而形成二維電子氣(2DEG：Two-dimensional Electron Gas)通道所需的高度形成第一障壁層，而第五步驟的特徵在於，以栅極沒有偏壓的狀態下能夠因第一障壁層、第二障壁層以及通道層的結合而形成二維電子氣通道所需的高度形成第二障壁層。
在根據本發明的另一實施例的異質接面電晶體的製造方法中，第三步驟的特徵在於，形成由具有大於第一能帶間隙的第二能帶間隙的第二氮化物系半導體構成的第一障壁層，而第五步驟的特徵在於，形成由具有大於第一能帶間隙的第三能帶間隙的第三氮化物系半導體構成的第二障壁層。
在根據本發明的另一實施例的異質接面電晶體的製造方法中，第五步驟的特徵在於，以大於第一障壁層的高度的高度形成第二障壁層，其中，第二障壁層的特徵在於，由具有等於第二能帶間隙的第三能帶間隙的第三氮化物系半導體構成。
根據本發明的另一實施例的一種異質接面電晶體的製造方法，其特徵在於，在第五步驟中第二障壁層由具有大於第二能帶間隙的第三能帶間隙的第三氮化物系半導體構成。
根據本發明的另一實施例的一種異質接面電晶體的製造方法，其特徵在於，第一氮化物系半導體為GaN，第二氮化物系半導體和第三氮化物系半導體為AlxGa1-xN，其中，第三氮化物 系半導體的鋁組成比大於第二氮化物系半導體的鋁組成比。
根據本發明的另一實施例的一種異質接面電晶體的製造方法，其中，第三步驟的特徵在於，形成第一障壁層，該第一障壁層由鋁(Al)組成比大致為5%以上、小於25%的第二氮化物系半導體形成，且高度大致為3nm以上、15nm以下；而第五步驟的特徵在於，形成第二障壁層，該第二障壁層由鋁(Al)組成比大致為15%以上、100%以下的第三氮化物系半導體構成，且高度大致為5nm以上、30nm以下。
根據本發明的另一實施例的一種異質接面電晶體的製造方法，其特徵在於，在第四步驟中大致將絕緣屏蔽層的高度形成為10nm以上、500nm以下。
根據本發明的另一實施例的一種異質接面電晶體的製造方法，其中，第二步驟的特徵在於，包括如下子步驟(Sub Step)：第一子步驟，在基板上形成緩衝層；第二子步驟，在緩衝層上形成高溫無摻GaN(High Temperature Undoped GaN)層；第三子步驟，在高溫無摻GaN層上形成由摻入電子俘獲雜質(Electron-Trapping Impurity)的GaN構成的補償層(Compensation Layer)；第四子步驟，在補償層上形成由缺陷密度為108個/cm2以下的高品質GaN(High Quality GaN)構成的通道層。
根據本發明的另一實施例的一種異質接面電晶體的製造方法，其特徵在於，在第一步驟中，作為基板準備藍寶石基板；在第一子步驟中，利用AlGaN單一層或者具有各不相同的鋁(Al) 組成比的多個AlGaN層的複合層形成緩衝層；在第二子步驟中，大致以0.01μm以上、1μm以下的高度形成高溫無摻GaN層；在第三子步驟中，大致以0.01μm以上、5μm以下的高度形成補償層，該補償層中以1E18~1E19/cm3的濃度摻入了作為電子俘獲雜質的鐵(Fe)或碳(C)；在第四子步驟中，大致以10nm以上、100nm以下的高度形成通道層。
根據本發明的另一實施例的一種異質接面電晶體的製造方法，其特徵在於，第四步驟包括如下子步驟：第一子步驟，在第一障壁層上形成絕緣層；第二子步驟，在絕緣層上形成經過圖案化的光阻材料層；第三子步驟，將除了栅極控制區域之外的栅極非控制區域中的一部分絕緣層除去；第四子步驟，除去光阻材料層而形成絕緣屏蔽層。
根據本發明的又一形態的一種異質接面電晶體的製造方法，其特徵在於，包括如下步驟：第一步驟，準備基板；第二步驟，在基板上形成由具有第一能帶間隙的第一氮化物系半導體構成的通道層；第三步驟，在通道層上形成由具有不同於第一能帶間隙的第二能帶間隙的第二氮化物系半導體構成的第一障壁層；第四步驟，在第一障壁層上的栅極控制區域選擇性形成絕緣屏蔽層；第五步驟，以等於或小於絕緣屏蔽層的高度的高度在第一障壁層上形成由具有不同於第一能帶間隙的第三能帶間隙的第三氮化物系半導體構成的第二障壁層；第六步驟，在絕緣屏蔽層上形成栅極。其中，在第六步驟之後，還可以包括在第二障壁層上分 別形成源極和汲極的第七步驟。
根據本發明的實施例的一種異質接面電晶體的製造方法，其特徵在於，在第六步驟中，除去絕緣屏蔽層的一部分，並在殘留的絕緣屏蔽層上形成栅極。
根據本發明的另一實施例的一種異質接面電晶體的製造方法，其特徵在於，在第三步驟中，以栅極沒有偏壓的狀態下不會因通道層與第一障壁層的結合而形成二維電子氣通道所需的高度形成第一障壁層，而在第五步驟中，以栅極沒有偏壓的狀態下能夠因第一障壁層、第二障壁層以及通道層的結合而形成二維電子氣通道所需的高度形成第二障壁層。
根據本發明的另一實施例的一種異質接面電晶體的製造方法，其特徵在於，在第三步驟中，形成由具有大於第一能帶間隙的第二能帶間隙的第二氮化物系半導體構成的第一障壁層，而在第五步驟中，形成由具有大於第一能帶間隙的第三能帶間隙的第三氮化物系半導體構成的第二障壁層。
根據本發明的另一實施例的一種異質接面電晶體的製造方法，其特徵在於，在第五步驟中，以大於第一障壁層的高度的高度形成第二障壁層，其中，第二障壁層由具有等於第二能帶間隙的第三能帶間隙的第三氮化物系半導體構成。
根據本發明的另一實施例的一種異質接面電晶體的製造方法，其特徵在於，在第五步驟中第二障壁層由具有大於第二能帶間隙的第三能帶間隙的第三氮化物系半導體構成。
根據本發明的另一實施例的一種異質接面電晶體的製造方法，其特徵在於，第一氮化物系半導體為GaN，第二氮化物系半導體和第三氮化物系半導體為AlxGa1-xN，其中，第三氮化物系半導體的鋁(Al)組成比大於第二氮化物系半導體的鋁(Al)組成比。
根據本發明的另一實施例的一種異質接面電晶體的製造方法，其中，第三步驟的特徵在於，形成第一障壁層，該第一障壁層由鋁(Al)組成比大致為5%以上、小於25%的第二氮化物系半導體形成，且高度大致為3nm以上、15nm以下；而第五步驟的特徵在於，形成第二障壁層，該第二障壁層由鋁(Al)組成比大致為15%以上、100%以下的第三氮化物系半導體構成，且高度大致為5nm以上、30nm以下。
根據本發明的另一實施例的一種異質接面電晶體的製造方法，其特徵在於，在第四步驟中大致將絕緣屏蔽層的高度形成為10nm以上、500nm以下。
根據本發明的一種異質接面電晶體，其特徵在於，包括：基板；通道層，形成於基板上，並由具有第一能帶間隙的第一氮化物系半導體構成；第一障壁層，形成於通道層上，並由具有不同於第一能帶間隙的第二能帶間隙的第二氮化物系半導體構成；栅極，形成於第一障壁層的栅極控制區域；第二障壁層，在第一障壁層的栅極非控制區域中獨立於第一障壁層而形成。其 中，第二障壁層上可以具有源極和汲極。
根據本發明的實施例的一種異質接面電晶體，其特徵在於，通過夾設絕緣屏蔽層而將栅極形成於第一障壁層的栅極控制區域。
根據本發明的另一實施例的一種異質接面電晶體，其特徵在於，第一障壁層或第二障壁層被摻雜為n型。
根據本發明的另一實施例的一種異質接面電晶體，其特徵在於，第一障壁層是以栅極沒有偏壓的狀態下不會因通道層與第一障壁層的結合而形成二維電子氣通道所需的高度形成，而第二障壁層是以栅極沒有偏壓的狀態下能夠因通道層、第一障壁層以及第二障壁層的結合而形成二維電子氣通道所需的高度形成。
根據本發明的另一實施例的一種異質接面電晶體，其特徵在於，第一障壁層由具有大於第一能帶間隙的第二能帶間隙的第二氮化物系半導體構成，而第二障壁層由具有大於第一能帶間隙的第三能帶間隙的第三氮化物系半導體構成。
根據本發明的另一實施例的一種異質接面電晶體，其特徵在於，第二障壁層由具有等於第二能帶間隙的第三能帶間隙的第三氮化物系半導體構成，並以高於第一障壁層的高度形成。
根據本發明的另一實施例的一種異質接面電晶體，其特徵在於，第二障壁層由具有大於第二能帶間隙的第三能帶間隙的第三氮化物系半導體構成。
根據本發明的另一實施例的一種異質接面電晶體，其特 徵在於，第一氮化物系半導體為GaN，第二氮化物系半導體和第三氮化物系半導體為AlxGa1-xN，其中，第三氮化物系半導體的鋁(Al)組成比大於第二氮化物系半導體的鋁(Al)組成比。
根據本發明的另一實施例的一種異質接面電晶體，其特徵在於，第一障壁層由鋁(Al)組成比大致為5%以上、小於25%的第二氮化物系半導體構成，且高度大致為3nm以上、15nm以下；而第二障壁層由鋁(Al)組成比大致為15%以上、100%以下的第三氮化物系半導體構成，且高度大致為5nm以上、30nm以下。
根據本發明的另一實施例的一種異質接面電晶體，其特徵在於，絕緣屏蔽層的高度大致為10nm以上、500nm以下。
根據本發明的另一實施例的一種異質接面電晶體，其特徵在於，還包括：緩衝層，形成於基板上；高溫無摻GaN層，形成於緩衝層上；補償層，由在高溫無摻GaN層中摻入電子俘獲雜質的GaN構成，其中，通道層形成於補償層上，並由缺陷密度為5E8/cm2以下的高品質GaN構成。
根據本發明的另一實施例的一種異質接面電晶體，其特徵在於，基板為藍寶石基板；緩衝層由AlGaN單一層或者具有各不相同的鋁(Al)組成比的多個AlGaN層的複合層形成；高溫無摻GaN層大致以0.01μm以上、1μm以下的高度形成；補償層中大致以5E17~1E19/cm3的濃度摻入了作為電子俘獲雜質的鐵(Fe)或碳(C)，並大致以0.01μm以上、5μm以下的高度形成；通道層大致以10nm以上、100nm以下的高度形成。
根據本發明的又一形態的一種異質接面電晶體的製造方法，其特徵在於，包括如下步驟：第一步驟，準備基板；第二步驟，在基板上形成具有第一能帶間隙的第一氮化物系半導體的通道層；第三步驟，在通道層上形成具有不同於第一能帶間隙的第二能帶間隙的第二氮化物系半導體的第一障壁層；第四步驟，在第一障壁層上的栅極控制區域形成P型半導體層；第五步驟，以等於或小於P型半導體的高度的高度在第一障壁層上形成具有不同於第一能帶間隙的第三能帶間隙的第三氮化物系半導體的第二障壁層；第六步驟，在P型半導體層上形成栅極。
根據本發明的實施例的一種異質接面電晶體的製造方法，其特徵在於，在第三步驟中，以栅極沒有偏壓的狀態下不會因通道層與第一障壁層的結合而形成二維電子氣通道所需的高度形成第一障壁層，而在第五步驟中，以栅極沒有偏壓的狀態下能夠因第一障壁層、第二障壁層以及通道層的結合而形成二維電子氣通道所需的高度形成第二障壁層。
根據本發明的另一實施例的一種異質接面電晶體的製造方法，其特徵在於，在第三步驟中，形成具有大於第一能帶間隙的第二能帶間隙的第二氮化物系半導體的第一障壁層，而在第五步驟中，形成具有大於第一能帶間隙的第三能帶間隙的第三氮化物系半導體的第二障壁層。
根據本發明的另一實施例的一種異質接面電晶體的製造方法，其特徵在於，在第五步驟中，以高於第一障壁層的高度形 成第二障壁層，其中，第二障壁層由具有等於第二能帶間隙的第三能帶間隙的第三氮化物系半導體構成。
根據本發明的另一實施例的一種異質接面電晶體的製造方法，其特徵在於，在第五步驟中，形成具有大於第二能帶間隙的第三能帶間隙的第三氮化物系半導體的第二障壁層。
根據本發明的另一實施例的一種異質接面電晶體的製造方法，其特徵在於，第一氮化物系半導體為GaN，第二氮化物系半導體和第三氮化物系半導體為AlxGa1-xN，其中，第三氮化物系半導體的鋁組成比大於第二氮化物系半導體的鋁組成比。
根據本發明的另一實施例的一種異質接面電晶體的製造方法，其特徵在於，在第三步驟中，形成第一障壁層，該第一障壁層由鋁組成比大致為5%以上、小於25%的第二氮化物系半導體形成，且高度大致為3nm以上、15nm以下；而在第五步驟中，形成第二障壁層，該第二障壁層由鋁組成比為15%以上、100%以下的第三氮化物系半導體構成，且高度大致為5nm以上、30nm以下。
根據本發明的另一實施例的一種異質接面電晶體的製造方法，其特徵在於，在第四步驟中大致將P型半導體層的厚度形成為10nm以上、80nm以下。
根據本發明的另一實施例的一種異質接面電晶體的製造方法，其特徵在於，第二步驟中包括如下子步驟：步驟2-1，在基板上形成緩衝層；步驟2-2，在緩衝層上形成高溫無摻GaN層；步驟2-3，在高溫無摻GaN層上形成摻入了電子俘獲雜質的GaN 半導體補償層；在補償層上形成缺陷密度為5E8/cm2以下的高品質GaN半導體通道層。
根據本發明的另一實施例的一種異質接面電晶體的製造方法，其特徵在於，在第一步驟中，作為基板準備藍寶石基板；在子步驟2-1中，利用AlGaN單一層或者具有各不相同的鋁(Al)組成比的多個AlGaN層的複合層形成緩衝層；在子步驟2-2中，以0.01μm以上、1μm以下的高度形成高溫無摻GaN層；在子步驟2-3中，以0.01μm以上、5μm以下的高度形成補償層，該補償層中以1E18~1E19/cm3的濃度摻入了作為電子俘獲雜質的鐵(Fe)或碳(C)；在子步驟2-4中，以10nm以上、100nm以下的高度形成通道層。
根據本發明的另一實施例的一種異質接面電晶體的製造方法，其特徵在於，第四步驟包括如下子步驟：步驟4-1，通過第一障壁層的生長而在第一障壁層的整個面上形成P型半導體層；步驟4-2，乾式蝕刻形成於第一障壁層的整個面上的P型半導體層而形成圖案化的P型半導體層，蝕刻使圖案化的P型半導體層處於栅極控制區域。
根據本發明的另一實施例的一種異質接面電晶體的製造方法，其特徵在於，在第四步驟中，通過注入雜質而用具有5×1016/cm3~5×1018/cm3的空穴濃度的GaN或AlGaN半導體、或者i-AlGaN半導體形成P型半導體層。
根據本發明的另一實施例的一種異質接面電晶體的製造 方法，其特徵在於，在第五步驟中，在栅極控制區域中形成有P型半導體層的狀態下通過執行始於第一障壁層的生長工序而形成第二障壁層。
根據本發明的又一形態的一種異質接面電晶體的製造方法，其特徵在於，包括如下步驟：第一步驟，準備基板；第二步驟，在基板上形成具有第一能帶間隙的第一氮化物系半導體的通道層；第三步驟，在通道層上形成具有不同於第一能帶間隙的第二能帶間隙的第二氮化物系半導體的第一障壁層；第四步驟，在第一障壁層上的栅極控制區域形成P型半導體層；第五步驟，利用覆蓋P型半導體層的圖案化的絕緣屏蔽層而以等於或小於P型半導體層的高度的高度在第一障壁層上形成具有不同於第一能帶間隙的第三能帶間隙的第三氮化物系半導體的第二障壁層；第六步驟，在位於P型半導體層上部的絕緣屏蔽層上形成栅極。
根據本發明的實施例的一種異質接面電晶體的製造方法，其特徵在於，在第三步驟中，以栅極沒有偏壓的狀態下不會因通道層與第一障壁層的結合而形成二維電子氣通道所需的高度形成第一障壁層，而在第五步驟中，以栅極沒有偏壓的狀態下能夠因第一障壁層、第二障壁層以及通道層的結合而形成二維電子氣通道所需的高度形成第二障壁層。
根據本發明的另一實施例的一種異質接面電晶體的製造方法，其特徵在於，在第三步驟中，形成具有大於第一能帶間隙的第二能帶間隙的第二氮化物系半導體的第一障壁層，而在第五 步驟中，形成具有大於第一能帶間隙的第三能帶間隙的第三氮化物系半導體的第二障壁層。
根據本發明的另一實施例的一種異質接面電晶體的製造方法，其特徵在於，在第五步驟中，以高於第一障壁層的高度的高度形成第二障壁層，其中，第二障壁層由具有等於第二能帶間隙的第三能帶間隙的第三氮化物系半導體構成。
根據本發明的另一實施例的一種異質接面電晶體的製造方法，其特徵在於，在第五步驟中，由具有大於第二能帶間隙的第三能帶間隙的第三氮化物系半導體形成第二障壁層。
根據本發明的另一實施例的一種異質接面電晶體的製造方法，其特徵在於，第一氮化物系半導體為GaN，第二氮化物系半導體和第三氮化物系半導體為AlxGa1-xN，其中，第三氮化物系半導體的鋁組成比大於第二氮化物系半導體的鋁組成比。
根據本發明的另一實施例的一種異質接面電晶體的製造方法，其特徵在於，在第三步驟中，形成第一障壁層，該第一障壁層由鋁組成比為5%以上、小於25%的第二氮化物系半導體形成，且高度為3nm以上、15nm以下；而在第五步驟中，形成第二障壁層，該第二障壁層由鋁組成比為15%以上、100%以下的第三氮化物系半導體構成，且高度大致為5nm以上、30nm以下。
根據本發明的另一實施例的一種異質接面電晶體的製造方法，其特徵在於，在第四步驟中，將P型半導體層的高度形成為10nm以上、80nm以下。
根據本發明的另一實施例的一種異質接面電晶體的製造方法，其特徵在於，在第四步驟中，通過注入雜質而用具有5×1016/cm3~5×1018/cm3的空穴濃度的GaN或AlGaN半導體、或者i-AlGaN半導體形成P型半導體層。
根據本發明的另一實施例的一種異質接面電晶體的製造方法，其特徵在於，第四步驟包括如下子步驟：步驟4-1，通過第一障壁層的生長而在第一障壁層的整個面上形成P型半導體層；步驟4-2，乾式蝕刻形成於第一障壁層的整個面上的P型半導體層而形成圖案化的P型半導體層，蝕刻使圖案化的P型半導體層處於栅極控制區域。
根據本發明的另一實施例的一種異質接面電晶體的製造方法，其特徵在於，在第五步驟中，是在栅極控制區域中形成有P型半導體層且P型半導體層上形成有絕緣屏蔽層的狀態下通過第一障壁層的生長而形成第二障壁層。
根據本發明的一種異質接面電晶體，其特徵在於，包括：基板；通道層，形成於基板上，並由具有第一能帶間隙的第一氮化物系半導體構成；第一障壁層，形成於通道層上，並由具有不同於第一能帶間隙的第二能帶間隙的第二氮化物系半導體構成；P型半導體層，形成於第一障壁層的栅極控制區域；第二障壁層，以等於或小於P型半導體層的高度的高度形成於第一障壁層上；栅極，形成於P型半導體層上；源極和汲極，形成於第二障壁層上。
根據本發明的實施例的一種異質接面電晶體，其特徵在於，還包括作為栅絕緣膜而位於P型半導體層與栅極之間的絕緣屏蔽層。
根據本發明的另一實施例的一種異質接面電晶體，其特徵在於，第一障壁層或第二障壁層被摻雜為n型。
根據本發明的另一實施例的一種異質接面電晶體，其特徵在於，第一障壁層具有在栅極沒有偏壓的狀態下不會因通道層與第一障壁層的結合而形成二維電子氣通道所需的高度，而第二障壁層具有在栅極沒有偏壓的狀態下能夠因通道層、第一障壁層以及第二障壁層的結合而形成二維電子氣通道所需的高度。
根據本發明的另一實施例的一種異質接面電晶體，其特徵在於，第一障壁層由具有大於第一能帶間隙的第二能帶間隙的第二氮化物系半導體構成，而第二障壁層由具有大於第一能帶間隙的第三能帶間隙的第三氮化物系半導體構成。
根據本發明的另一實施例的一種異質接面電晶體，其特徵在於，第二障壁層由具有等於第二能帶間隙的第三能帶間隙的第三氮化物系半導體構成，並形成為比第一障壁層厚。
根據本發明的另一實施例的一種異質接面電晶體，其特徵在於，第二障壁層由具有大於第二能帶間隙的第三能帶間隙的第三氮化物系半導體構成。
根據本發明的另一實施例的一種異質接面電晶體，其特徵在於，第一氮化物系半導體為GaN，第二氮化物系半導體和第 三氮化物系半導體為AlxGa1-xN，其中，第三氮化物系半導體的鋁組成比大於第二氮化物系半導體的鋁組成比。
根據本發明的另一實施例的一種異質接面電晶體，其特徵在於，第一障壁層由鋁組成比為5%以上、小於25%的第二氮化物系半導體構成，並形成為具有3nm以上、15nm以下的高度；而第二障壁層由鋁組成比為15%以上、100%以下的第三氮化物系半導體構成，並形成為具有5nm以上、30nm以下的高度。
根據本發明的另一實施例的一種異質接面電晶體，其特徵在於，P型半導體層的高度為10nm以上、80nm以下。
根據本發明的另一實施例的一種異質接面電晶體，其特徵在於，通過注入雜質而用具有5×1016/cm3~5×1018/cm3的空穴濃度的GaN或AlGaN半導體、或者i-AlGaN半導體形成P型半導體層。
根據本發明的另一實施例的一種異質接面電晶體，其特徵在於，還包括：緩衝層，位於基板上；高溫無摻GaN層，位於緩衝層上；GaN半導體補償層，位於高溫無摻GaN層上，且摻雜有電子俘獲雜質，其中，通道層位於補償層上，並由缺陷密度為5E8/cm2以下的高品質GaN半導體構成。
根據本發明的另一實施例的一種異質接面電晶體，其特徵在於，基板為藍寶石基板，緩衝層由AlGaN單一層或者具有各不相同的鋁組成比的多個AlGaN層的複合層構成，高溫無摻GaN層的高度大致為0.01μm以上、1μm以下，補償層中以 5E17~1E19/cm3的濃度摻入作為電子俘獲雜質的鐵(Fe)或碳(C)，且補償層具有0.01μm以上、5μm以下的高度，而通道層的高度為10nm以上、100nm以下。
基於上述構成的根據本發明的異質接面電晶體及其製造方法，可通過再生長技術手段而在不用蝕刻工序的條件下將栅極下端的障壁層厚度控制為較薄，據此提供防止因栅極下部表面的等離子損傷而引起栅極漏電和元件可靠性下降的問題的效果。
根據本發明的一種實施例的異質接面電晶體及其製造方法，可在生長初級障壁層時通過外延工序而輕易地控制切換控制區域的鋁組成比以及厚度，並由此省去切換控制區域中的障壁層蝕刻工序，從而提供防止因蝕刻工序而導致元件特性改變的效果。
根據本發明的另一實施例的異質接面電晶體及其製造方法，可通過多個生長工序而輕易地控制切換非控制區域的障壁層的鋁(Al)組成比以及厚度，據此提供使元件的特性(包括二維電子氣通道的電子密度(Electron Density))易於控制的效果。
根據本發明的另一實施例的異質接面電晶體及其製造方法，在生長次級障壁層時將形成於切換控制區域的絕緣屏蔽層利用為栅絕緣膜，從而提供簡化電晶體製造工序的效果。
根據本發明的另一實施例的異質接面電晶體及其製造方法，提供汲極電流特性相對於現有技術中的金屬-絕緣體-半導體-異質結場效應電晶體(MIS-HFET)結構得到改善的效果。
根據本發明的另一實施例的異質接面電晶體及其製造方 法，提供改善栅極與通道層之間的界面特性的效果。
根據本發明的另一實施例的異質接面電晶體及其製造方法，提供利用P型半導體層與絕緣屏蔽層的組合而提高閾值電壓的效果。
10、100、1010‧‧‧異質接面電晶體
11、110、1011‧‧‧基板
11a、120、1011a‧‧‧緩衝層
11b、1011b‧‧‧高溫無摻GaN層
11c、1011c‧‧‧補償層
12、12a、130、1012、1012a‧‧‧通道層
13、1013‧‧‧第一障壁層
14、150、1016‧‧‧栅極
15、1015‧‧‧第二障壁層
16、1017‧‧‧絕緣屏蔽層
140‧‧‧障壁層
160‧‧‧源極
170‧‧‧汲極
165、175‧‧‧接觸墊層
200、1014‧‧‧P型半導體層
2DEG‧‧‧二維電子氣
A1‧‧‧栅極控制區域
A2‧‧‧栅極非控制區域
H1‧‧‧第一高度
H2‧‧‧第二高度
H3‧‧‧第三高度
T‧‧‧厚度
圖1為關於現有技術中的栅槽結構的異質接面電晶體的製造方法的工序圖。
圖2為現有技術中的栅槽結構的異質接面電晶體的剖面圖。
圖3為根據本發明的異質接面電晶體的剖面圖。
圖4a~圖4d為關於圖3所示異質接面電晶體的製造方法的工序圖。
圖5為表示在圖3所示異質接面電晶體中形成異質結的各半導體層的距離與能量的關係的示例圖。
圖6為表示基於圖3所示異質接面電晶體的鋁組成比的障壁層厚度與導帶邊緣的關係的示例圖。
圖7為表示圖3所示異質接面電晶體的障壁層厚度與二維電子氣的電子密度的關係的示例圖。
圖8為根據本發明的實施例的異質接面電晶體的剖面圖。
圖9為根據本發明的另一形態的異質接面電晶體的剖面圖。
圖10a~圖10d為關於圖9所示異質接面電晶體的製造方法的 工序圖。
圖11為表示在圖9所示異質接面電晶體中形成異質結的各半導體層的距離與能量的關係的示例圖。
圖12為表示基於圖9所示異質接面電晶體的鋁組成比的障壁層厚度與導帶邊緣的關係的示例圖。
圖13為表示圖9所示異質接面電晶體的障壁層厚度與二維電子氣的電子密度的關係的示例圖。
圖14為根據本發明的實施例的異質接面電晶體的剖面圖。
本說明書及申請專利範圍中使用的術語或詞語不應局限於常規或詞典上的含義去進行解釋，而是要立足於發明者可以為了用最優的方法說明自己的發明而對術語的概念進行恰當的定義的原則，從而解釋為符合本發明的技術思想的含義和概念。因此，本說明書中記載的實施例和附圖中圖示的構成只是本發明的一個最優實施例，其並不能代表本發明的全部技術思想，因此要理解在提出本申請的時間點可能會有可用於替代這些實施例的多種等價實施例和變形例存在。
以下，參照附圖對本發明的實施例進行詳細說明。
在附圖中，構成要素的寬度、長度、厚度等可能出於方便的目的而被誇張地表示。並且，如果記載一個構成要素位於另一構成要素的“上部”或者“之上”，則不僅包括一個構成要素 處於另一構成要素的“緊鄰的上部”或“緊鄰的上方”的情形，而且還包括這兩個構成要素之間還存在其他構成要素的情形。在整個說明書中，相同的附圖標記表示相同的構成要素。而且，在以下的實施例中雖然是對利用氮化鎵(GaN)系半導體的異質接面電晶體元件進行說明，然而本發明並不局限於此，只要可以適用本發明就可以利用現有技術中的其他多種氮化物系半導體來實現。
圖3為根據本發明的異質接面電晶體的剖面圖。
參照圖3，異質接面電晶體10具有基板11、通道層12、第一障壁(barrier)層13、栅極14以及第二障壁層15。
在根據本實施例的異質接面電晶體10中，區分成第一障壁層13與在第一障壁層13上予以再生長的第二障壁層15而形成障壁層結構，從而省去蝕刻工序而在切換控制區域(或者栅極控制區域)形成凹槽(Recess)，並由此消除蝕刻工序帶來的問題，從而提高元件性能及可靠性的同時實現常關(Normally-Off)特性。
在此對各構成要素進行更為具體的說明。首先，只要是能夠生長半導體層的基板就不對基板11進行特別限定，其可以用藍寶石基板、AlN基板、GaN基板、SiC基板、Si基板等實現。
通道層12配置於基板11上，並由具有第一能帶間隙的第一氮化物系半導體構成。第一氮化物系半導體包含GaN。通道層12根據施加於通道層12的電場而形成用於電子的移動的通道。
優選地，通道層12的厚度約為10nm以上、100nm以下。 如果通道層12的厚度過於薄而不足10nm，則用於電子移動的通道區域變窄而導致電子遷移率下降，而如果通道層12的厚度超過100nm，則可能會由於晶格應力而引起龜裂。
通道層12可以與起到减少基板11與半導體層之間的晶格失配的作用的緩衝層形成為一體。並且，通道層12與基板11之間可以具有緩衝層等。
第一障壁層13配置於通道層12上，並由具有不同於第二能帶間隙的第二能帶間隙的第二氮化物系半導體構成。第二氮化物系半導體包含AlxGa1-xN。
第一障壁層13具有較薄的厚度，以使栅極14沒有偏壓(Bias)的狀態下第一障壁層13與通道層12之間的界面附近不會形成二維電子氣(2DEG：Two-dimensional Electron Gas)通道。之所以將第一障壁層13形成為較薄的厚度，是為了防止當把通道層12與第一障壁層13配置為形成異質結時由於相互之間形成異質結而在它們的界面上形成二維電子氣通道。本實施例的這種構成與現有技術中的異質接面電晶體的障壁層的構成存在差异，在現有技術中，為了在異質接面電晶體的障壁層與通道層形成異質結時在它們的界面上形成二維電子氣而將障壁層設置為預定厚度以上。
栅極14配置於第一障壁層13的栅極控制區域上。栅極控制區域對應於第一障壁層13中與栅極14正對且位於栅極14下部的區域。優選地，栅極14由與第一障壁層13及第二障壁層15 形成肖特基結的材料構成。例如，作為栅極14的材料可以利用Ni、Pd、Au、Pt、W等。
第二障壁層15配置於第一障壁層13的栅極非控制區域之上。栅極非控制區域對應於的第一障壁層13當中除了前述栅極控制區域以外的區域。即，栅極非控制區域對應於第一障壁層13上除了栅極14所處區域以外的區域。
在將第二障壁層15配置於第一障壁層13上時，可將第二障壁層15配置為第二高度，所述第二高度用於使在栅極沒有偏壓的狀態下第一障壁層13與通道層12之間的界面上形成二維電子氣通道。第二高度可以與第一障壁層的第一高度相同或不同。如果第二高度大於第一高度，則第二障壁層15的材料可以與第一障壁層13的材料相同。實際上由於第一高度相對較小，因此為了易於控制工序，優選地，使第二高度與第一高度相同或者使第二高度大於第一高度。
第二障壁層15上可以形成源極和汲極(參照圖2的160和170)。源極與汲極將栅極夾設於中間而配置於該栅極的兩側。
根據本實施例的異質接面電晶體10利用由第一障壁層與第二障壁層構成的再生長障壁層結構而構成用於實現常關特性的栅槽結構，並據此解决採用蝕刻工序的現有技術中的栅槽結構中存在的問題，並有效地控制二維電子氣通道中幾乎不形成二維電子氣的非連續區域，從而具有提高元件可靠性、提高元件特性的均勻度、提高二維電子氣的電子密度調節的方便性、簡化製造工 序等優點。
圖4a~圖4d是關於圖3的異質接面電晶體的製造方法的工序圖。
首先，如圖4a所示，在基板11上形成具有第一能帶間隙的通道層12，並在通道層12上以第一高度H1形成具有第二能帶間隙的第一障壁層13。其中，通道層12由從基板11生長的第一氮化物系半導體構成，而第一障壁層13由從通道層12以異質結的結構生長的第二氮化物系半導體構成。第一能帶間隙與第二能帶間隙互不相同。
在本實施例中，基板11為藍寶石基板，通道層12由GaN材料形成，而第一障壁層13由AlxGa1-xN材料形成。在此情况下，第二能帶間隙大於第一能帶間隙。
而且，第一障壁層13形成為在後述的工序中形成的栅極沒有偏壓的狀態下不會由於與通道層之間的異質結而形成二維電子氣通道所需的高度。考慮到合適的鋁濃度及厚度，優選地，第一障壁層13是以鋁(Al)的組成比為5%以上、且小於25%的AlGaN材料構成，並且大致是以厚度為3nm以上、15nm以下的第一高度H1形成。另外，可以從起到减少基板11與半導體層之間的晶格失配的作用的緩衝層開始通過連續性的薄膜生長工序形成通道層12。並且，可通過夾設緩衝層等其他功能層而將通道層12形成於基板11上。例如，在本實施例的變形例中，可以形成為具有：緩衝層11a，形成於基板11上；高溫無摻(High Temperature Undoped) GaN層11b，形成於緩衝層上；補償層(Compensation Layer)11c，形成於高溫無摻GaN層上；通道層12a，形成於補償層11c上。
在前述的情况下，緩衝層11a可以具有AlGaN單一層或者具有互不相同的鋁(Al)組成比的多個AlGaN層的複合層。高溫無摻GaN層11b為用於對緩衝層11a上部進行平整化的層，大致可以具有0.01μm以上、1μm以下的高度。補償層11c為用於阻斷來自通道層12的電子的層，例如可以將鐵(Fe)或碳(C)作為電子俘獲雜質(Electron-Trapping Impurity)而以5E17/cm3~1E19/cm3的濃度進行摻雜，且大致可以具有0.01μm以上、5μm以下的高度。另外，通道層12a由高品質的氮化鎵層(High Quality Channel GaN Layer)形成，且可以具有0(不含)乃至100nm左右的厚度。
然後，如圖4b所示，在第一障壁層13上的栅極控制區域A1中選擇性形成絕緣屏蔽層16。
作為絕緣屏蔽層16的材料可以採用氧化物或氮化物等絕緣材料。例如，作為絕緣材料可以採用矽氧化物(SiO2等)。優選地，絕緣屏蔽層16的高度約為10nm以上、500nm以下。這樣的範圍是通過考慮工序控制的方便性以及工序的快捷性等而設定的。
形成絕緣屏蔽層16的工序可以具有如下子步驟(Substep)：在通道層12上形成絕緣層；在絕緣層上形成經過圖案化的光阻材料層；通過濕式蝕刻工序等而將除了栅極控制區域A1之外的栅極非控制區域的一部分絕緣層除去；除去光阻材料層 而形成絕緣屏蔽層16。
在第一障壁層13為AlGaN的情况下，第一障壁層13會由於Ga-面生長為上部表面層而即使在暴露於濕式蝕刻的情况下也不會使表面狀態受到影響。即，如果為了形成絕緣屏蔽層16而採用濕式蝕刻工序，則優點在於，可以防止為了實現常關特性而利用乾式蝕刻形成凹槽的現有技術中的凹槽形成工序中發生的障壁層表面在蝕刻後損傷的情况。
然後，如圖4c所示，在第一障壁層13上形成具有第三能帶間隙的第二障壁層15。第二障壁層15由第三氮化物系半導體構成，並以等於或小於絕緣屏蔽層16的高度的第二高度H2形成。
在本實施例中，可利用鋁(Al)的組成比約為15%以上、100%以下的AlxGa1-xN材料而以約為5nm以上、30nm以下的第二高度H2形成第二障壁層15。
如果第二障壁層15的鋁組成比與第一障壁層13的鋁組成比相同，或者第二障壁層15的第三能帶間隙與第一障壁層13的第二能帶間隙相同，則第二障壁層15的第二高度H2大於第一障壁層13的第一高度H1。這是為了讓在高度相對較低的第一障壁層13的第一高度H1上加上配置於第一障壁層13上的第二障壁層15的第二高度H2的整個障壁層的第三高度H3成為能夠在通道層12與第一障壁層13之間的界面上恰當地形成二維電子氣通道的高度。
然後，如圖4d所示，除去絕緣屏蔽層16並在暴露於栅 極控制區域A1的第一障壁層13上形成栅極14。
作為形成栅極14的方法的一例，對光阻材料進行圖案化，以使除去了絕緣屏蔽層16的栅極控制區域A1與栅極非控制區域A2上存在對應於栅極控制區域A1的開口部，並通過圖案化的光阻材料而在栅極控制區域的凹槽中蒸鍍金屬材料，從而可以形成栅極14。
另外，在栅極14形成之前或者形成之後，第二障壁層15上可以形成與第二障壁層15歐姆接觸的源極和汲極。
正是這樣，按照根據本實施例的異質接面電晶體的製造方法，在通道層上將第一障壁層形成為較薄的層，並只在第一障壁層上的除了栅極控制區域以外的其餘區域(栅極非控制區域)再生長出第二障壁層，從而可以有效地實現無需利用蝕刻工序的栅槽結構的常關性異質接面電晶體。
圖5為表示在圖3所示異質接面電晶體中形成異質結的各半導體層的距離與能量的關係的示例圖。
圖5對應於沿著圖3中的異質接面電晶體的A-A綫拉開的距離與異質結半導體層的能量之間的關係。
如圖5所示，在由GaN半導體構成的通道層與由AlGaN半導體構成的障壁層形成異質結的情况下，由於兩種半導體材料之間的導帶(Conduction Band)Ec與價帶(Valence Band)Ev的界面上的能帶間隙之差而在導帶邊緣部分形成極化效應所引起的高濃度的二維電子氣通道。由於這種二維電子氣處在低於費米能 級EF的能級，因此可在電晶體等半導體元件的活性區顯示出優良的電子傳輸特性。
在利用前述的二維電子氣的同時，為了實現常關特性，根據本發明的異質接面電晶體採用再生長障壁層結構，所述再生長障壁層結構是利用第一障壁層而形成第二障壁層，以實現利用二維電子氣通道的常關電晶體。即，根據本發明的異質接面電晶體採用了在栅極非控制區域中選擇性再生長第一障壁層而形成第二障壁層的再生長障壁層結構(對應於栅槽結構)，從而有效地在二維電子氣通道中形成非連續區域，由此實現常關特性良好的異質接面電晶體。
圖6為表示基於圖3中的異質接面電晶體的鋁組成比的障壁層厚度與導帶邊緣的關係的示例圖。
如圖6所示，根據鋁(Al)的組成比和厚度的不同，在構成第一障壁層和第二障壁層的AlxGa1-xN障壁層中導帶邊緣(Conduction Band Edge)的位置也在很大程度上不同。
因此，在將障壁層的厚度形成為較薄時，由於電子濃度可能會减小，因此可以增加Al組成比而增加二維電子氣的電子濃度。另外，當難以用較薄的厚度形成障壁層時，可降低Al組成比而形成障壁層，從而可以從厚度的限制中解脫。即，為了提供一種具有未經蝕刻工序而形成的栅槽結構的同時恰當利用基於異質結的二維電子氣通道的異質接面電晶體，在本發明中將異質接面電晶體構成為使生長成與通道層形成異質結結構的障壁層至少分 為兩個步驟完成兩次生長。
在將障壁層分為第一障壁層和第二障壁層進行兩次生長的過程中，如果障壁層的厚度變薄則電子濃度减小，而如果障壁層的厚度變厚則電子濃度增大，然而有可能因晶格應力而在障壁層中引起龜裂。例如，大致在鋁(Al)濃度為25%以上的情况下，當障壁層的厚度增大時，在發生應力鬆弛(Relaxation)之前將會由於晶格應力而導致出現裂隙。
因此，需要一個用於形成前述的二維電子氣通道和栅槽結構的優選條件，如果對根據本實施例的條件舉例說明則如下。
首先，在由AlxGa1-xN氮化物系半導體構成的障壁層中鋁(Al)的組成比x為0.25(x=0.25，Al占25%)的情况下，當障壁層的厚度大於3nm時，由於導帶邊緣處在低於費米能級EF的能級，因此在工序控制或形成均勻的障壁層等方面考慮時要將障壁層形成為第一障壁層以及從第一障壁層再生長的第二障壁層却有困難。即，對於AlxGa1-xN障壁層而言，如果將鋁的組成比設定為25%以上、100%以下，則不僅會超過臨界厚度(Critical Thickness)，而且會產生裂隙(Crack)，從而使二維電子氣通道的特性顯著降低。
而且，對於第二障壁層而言，如果從第一障壁層再生長的AlxGa1-xN中的x取1，則鎵(Ga)的組成比將成為0，從而使第二障壁層成為AlN層。在此情况下，由AlN構成的第二障壁層的厚度優選形成為5nm左右及以下。這是考慮到AlN層的臨界厚 度而選擇的範圍，是因為在AlN的厚度超過5nm時AlN層中可能會產生裂隙。並且，如果用較薄的層形成第二障壁層，則可能會引起表面正電荷聚集問題，並存在相對而言工序控制較難的問題。
考慮到前述的鋁組成比與障壁層厚度的關係，在本發明中，將GaN通道層上生長的第一障壁層的鋁組成比限制為小於25%。而且，第一障壁層的鋁組成比優選為5%左右及以上。5%左右及以上的鋁組成比是在小於25%的鋁組成比條件下考慮到工序控制的方便性以及厚度增加引起的晶格應力而選定的範圍。
考慮到前述的鋁組成比(5%左右及以上、小於25%)，優選地，第一障壁層大致以3nm以上、15nm以下的厚度形成。
並且在本發明中，可根據第一障壁層的鋁組成比和厚度而確定第二障壁層的鋁組成比和厚度。優選地，第二障壁層的鋁組成比大致為15%以上、100%以下，其厚度大致為5nm以上、30nm以下。由氮化物系半導體層構成的第二障壁層大致在高度為5nm以下的條件下會由於二維電子氣的電子濃度低而出現通道阻抗的增加，而如果高度超過30nm，則可能由於晶格應力而產生龜裂，且可能在第二障壁層形成工序中需要大量的時間。
圖7為表示圖3中的異質接面電晶體的障壁層厚度與二維電子氣的電子密度的關係的示例圖。
如圖7所示，如果由AlxGa1-xN氮化物系半導體構成的障壁層的厚度變薄，則在特定厚度(約為3~5nm)以下的條件下二維電子氣通道的電子密度ne可能會急劇减小。即，在具有預定 的鋁濃度(25%等)的AlGaN障壁層中如果將其厚度减小到比預定厚度薄，則由於在二維電子氣通道中自發極化效應和壓電效應减弱，因此可能會導致沒有形成二維電子氣通道的非連續區域的形成。
考慮到這一點，在本發明中，在再生長障壁層結構中，首先將從通道層算起的第一障壁層的厚度(或者厚度)形成為在與通道層形成異質結時不會引起二維電子氣通道的形成的高度。然後，將在第一障壁層的栅極非控制區域中再生長的第二障壁層形成為當通道層與障壁層(第一障壁層和第二障壁層)形成異質結時能夠形成二維電子氣通道的高度。根據本發明，採用一種將栅極下部的絕緣屏蔽層作為掩膜而在較薄的第一障壁層上選擇性生長第二障壁層的栅槽結構，從而可以提供沒有蝕刻損傷的表現出良好的常關特性的異質接面電晶體。
圖8為根據本發明的實施例的異質接面電晶體的剖面圖。
參照圖8，異質接面電晶體是一種具有金屬-絕緣體-半導體(MIS：Metal Insulator Semiconductor)-異質結場效應電晶體(HFET：Heterojunction Field Effect Transistor)結構的電晶體，其具有基板11、通道層12、第一障壁層13、栅極14、第二障壁層15、以及絕緣屏蔽層16，並區分成第一障壁層13與在第一障壁層13上再生長的第二障壁層15而形成障壁層，從而可以不用蝕刻工序而在切換控制區域(或者栅極控制區域)形成凹槽結構，且在絕緣屏蔽層16所在的凹槽結構上配置栅極14，從而既可以防 止蝕刻工序中出現的問題，而且還可以實現常關特性。
根據本實施例的異質接面電晶體除了在栅槽結構中留有絕緣屏蔽層16的一點之外與先前參照圖3說明的異質接面電晶體實質上相同，因此省略關於重複性構成要素的詳細說明。
在通過圖4a~圖4d中的製造方法製造的前述的異質接面電晶體中，可在形成第二障壁層15時將工序控制為並不除去位於第一障壁層13上部的絕緣膜，從而可以獲得絕緣屏蔽層16。當然，如果不考慮製造工序變得稍微複雜，則也可以在通過圖4a~圖4d所示的製造方法除去絕緣膜之後，將專門的絕緣材料使用為栅絕緣膜而形成絕緣屏蔽層16。
根據本實施例，在與圖3的異質接面電晶體相比時，由於存在位於栅極14與第一障壁層13之間並作為栅絕緣膜發揮功能的絕緣屏蔽層16，因此表現出閾值電壓較高的特性，且表現出栅極漏電較輕的特性，並省去了絕緣屏蔽層去除工序，從而具有能夠簡化製造工序的優點。
根據前述的實施例，將與通道層形成異質結的第一障壁層生長為較薄，並在較薄的第一障壁層上選擇性地再生長第二障壁層，從而可以實現表現出可靠的常關特性的新的再生長栅槽結構的異質接面電晶體，同時在障壁層的組成比以及厚度的限度內自由度提高，從而使工序的靈活性提高，而且元件特性表現出更為均勻，由此可以帶來再現性提高的效果。
圖9為根據本發明的異質接面電晶體的剖面圖。
參照圖9，異質接面電晶體1010具有基板1011、通道層1012、第一障壁層1013、P型半導體層1014、第二障壁層1015以及栅極1016。
在根據本實施例的異質接面電晶體1010中，在作為切換控制區域的栅極控制區域中形成從第一障壁層1013生長的P型半導體層1014，且利用P型半導體層1014並通過在通道層1012上的除了栅極控制區域之外的區域(栅極非控制區域)中從第一障壁層1013再生長的第二障壁層1015而形成凹槽障壁層結構，從而不用蝕刻工序而在栅極控制區域形成凹槽，並由此消除蝕刻工序中出現的問題，從而既提高元件性能以及可靠性，而且還實現了常關特性。
尤其，根據本實施例的異質接面電晶體1010在與現有技術中的金屬-絕緣體-半導體-異質結場效應電晶體(MIS-HFET)結構相比時，可改善汲極電流特性，並能提高閾值電壓，且可以改善栅極與通道層之間的界面特性。
在此對各構成要素進行更為具體的說明。首先，只要是能夠生長半導體層的基板就不對基板1011進行特別限定，其可以用藍寶石基板、AlN基板、GaN基板、SiC基板、Si基板等實現。
通道層1012配置於基板1011上，並由具有第一能帶間隙的第一氮化物系半導體構成。第一氮化物系半導體包含GaN。通道層1012根據施加於通道層1012的電場而形成用於電子的移動的通道。
優選地，通道層1012的厚度約為10nm以上、100nm以下。如果通道層1012的厚度過於薄而不足10nm，則用於電子移動的通道區域變窄而導致電子遷移率下降，而如果通道層1012的厚度超過100nm，則可能會由於晶格應力而引起龜裂。
通道層1012可以與起到减少基板1011與半導體層之間的晶格失配的作用的緩衝層形成為一體。並且，通道層1012與基板1011之間可以具有緩衝層等。
第一障壁層1013配置於通道層1012上，並由具有不同於第二能帶間隙的第二能帶間隙的第二氮化物系半導體構成。第二氮化物系半導體包含AlxGa1-xN。
第一障壁層1013具有較薄的厚度，以使栅極1016沒有偏壓(Bias)的狀態下第一障壁層1013與通道層1012之間的界面附近不會形成二維電子氣(2DEG：Two-dimensional Electron Gas)通道。之所以將第一障壁層1013形成為較薄的厚度，是為了防止當把通道層1012與第一障壁層1013配置為形成異質結時由於相互之間形成異質結而在它們的界面上形成二維電子氣通道。本實施例的這種構成與現有技術中的異質接面電晶體的障壁層的構成存在差异，在現有技術中，為了在異質接面電晶體的障壁層與通道層形成異質結時在它們的界面上形成二維電子氣而將障壁層設置為預定厚度以上。
P型半導體層1014在第一障壁層1013上被設置於異質接面電晶體的栅極控制區域。P型半導體層1014使得由通道層1012 與第一障壁層1013的異質結所形成的費米能級重新排布。
在P型半導體層1014的作用下，原來存在於通道層1012與第一障壁層1013的界面附近的價電子帶的勢阱將會向費米能級上遷移而處於新的狀態，據此，可以在通過通道層1012、第一障壁層1013以及第二障壁層1015的結合而形成於通道層1012與第一障壁層1013的界面附近的二維電子氣通道中生成沒有形成二維電子氣的非連續區域。
優選地，P型半導體層1014的高度為10nm以上、80nm以下。根據雜質的注入，P型半導體層1014可以由具有5×1016/cm3~5×1018/cm3的空穴濃度的GaN半導體、AlGaN半導體或者i-AlGaN半導體構成。而且，根據實施情况，P型半導體層1014可以由無摻型的GaN、InN等雙組份系氮化物系半導體、InGaN等三組份系氮化物系半導體、AlInGaN等四組份系氮化物系半導體所形成。
第二障壁層1015配置於第一障壁層1013的栅極非控制區域上。栅極非控制區域在第一障壁層1013上對應於除了前述的栅極控制區域以外的區域。即，栅極非控制區域在第一障壁層1013上對應於除了栅極1016所在的區域之外的區域。
在將第二障壁層1015配置於第一障壁層1013上時，可將第二障壁層1015配置為第二高度，所述第二高度用於使在栅極沒有偏壓的狀態下第一障壁層1013與通道層1012之間的界面上形成二維電子氣通道。第二高度可以與第一障壁層的第一高度相 同或不同。如果第二高度大於第一高度，則第二障壁層1015的材料可以與第一障壁層1013的材料相同。實際上由於第一高度相對較小，因此為了易於控制工序，優選地，使第二高度與第一高度相同或者使第二高度大於第一高度。
栅極1016配置於第一障壁層1013的栅極控制區域上。栅極控制區域對應於第一障壁層1013中與栅極1016正對且位於栅極1016下部的區域。優選地，栅極1016由與第一障壁層1013及第二障壁層1015形成肖特基結的材料構成。例如，作為栅極1016的材料可以利用Ni、Pd、Au、Pt、W等。
可將栅極夾設於中間而在該栅極的兩側配置源極和汲極。可將源極和汲極(參照圖8的1160和1170)形成為與第二障壁層1015形成歐姆接觸。
在根據本實施例的異質接面電晶體1010中，利用形成於栅極控制區域的P型半導體層而在較薄的第一障壁層上再生長出第二障壁層，從而不用蝕刻工序而在栅極控制區域中形成栅槽結構，由此解决了利用蝕刻工序的現有技術中的栅槽結構中存在的問題，並可以通過P型半導體層而實現可靠性較高的常關特性，同時可以穩定地控制二維電子氣通道中幾乎不形成二維電子氣的非連續區域。
圖10a~圖10d是關於圖9中的異質接面電晶體的製造方法的工序圖。
首先，如圖10a所示，在基板1011上生長具有第一能帶 間隙的通道層1012，並在通道層1012上以第一高度H1生長具有第二能帶間隙的第一障壁層1013，然後在第一障壁層1013上生長P型半導體層1014。
關於在基板1011上形成通道層1012、第一障壁層1013以及P型半導體層1014的工序，優選地，是在用於生長薄膜的處理室內通過連續工序執行。在此情况下，P型半導體層1014與第一障壁層1013具有良好的界面特性。
其中，通道層1012由從基板1011生長的第一氮化物系半導體構成，而第一障壁層1013由從通道層1012生長為異質結結構的第二氮化物系半導體構成。第一能帶間隙與第二能帶間隙互不相同。
例如，基板1011可以是藍寶石基板，通道層1012可以是GaN，第一障壁層1013可以是AlxGa1-xN，而P型半導體層1014可以是在GaN或AlGaN中摻入Mg、Zn等少量雜質的氮化物系半導體層。在此情况下，第二能帶間隙大於第一能帶間隙。
並且，第一障壁層1013形成為在後續的工序中形成的栅極沒有偏壓的狀態下不會由於與通道層之間的異質結而形成二維電子氣通道的高度。考慮到合適的鋁濃度及厚度，優選地，第一障壁層1013是由鋁(Al)組成比為5%以上、小於25%的AlGaN材料構成，且大致是以3nm以上、15nm以下的第一高度H1形成。
另外，可以從起到减少基板1011與半導體層之間的晶格失配的作用的緩衝層開始通過連續性的薄膜生長工序形成通道層 1012。並且，可通過夾設緩衝層等其他功能層而將通道層1012形成於基板1011上。例如，在本實施例的變形例中，可以形成為具有：緩衝層1011a，形成於基板1011上；高溫無摻(High Temperature Undoped)GaN層1011b，形成於緩衝層上；補償層(Compensation Layer)1011c，形成於高溫無摻GaN層上；通道層1012a，形成於補償層1011c上。
在前述的情况下，緩衝層1011a可以具有AlGaN單一層或者具有互不相同的鋁(Al)組成比的多個AlGaN層的複合層。高溫無摻GaN層1011b為用於對緩衝層1011a上部進行平整化的層，大致可以具有0.01μm以上、1μm以下的高度。補償層1011c為用於阻斷來自通道層1012的電子的層，例如可以將鐵(Fe)或碳(C)作為電子俘獲雜質(Electron-Trapping Impurity)而以5E17/cm3~1E19/cm3的濃度進行摻雜，且大致可以具有0.01μm以上、5μm以下的高度。另外，通道層1012a由高品質的氮化鎵層(High Quality Channel GaN Layer)形成，且可以具有0(不含)乃至100nm左右的厚度。
然後，如圖10b所示，在第一障壁層1013的栅極控制區域A1形成P型半導體層1014。
可通過在塗布絕緣膜之後將覆蓋位於栅極控制區域A1的P型半導體層1014的絕緣膜留下並將其餘絕緣膜除去的方式進行圖案化而形成P型半導體層1014。存在於P型半導體層1014上的絕緣膜對應於絕緣屏蔽層1017。
形成絕緣屏蔽層1017的工序可以具有如下子步驟(Substep)：在通道層1012上形成絕緣層；在絕緣膜上形成經過圖案化的光阻材料層；通過濕式蝕刻工序等而將除了栅極控制區域A1之外的栅極非控制區域的絕緣層除去；除去光阻材料層而形成絕緣屏蔽層1017。
在第一障壁層1013為AlGaN的情况下，第一障壁層1013會由於Ga-面生長為上部表面層而即使在暴露於濕式蝕刻的情况下也不會使表面狀態受到影響。即，如果為了形成絕緣屏蔽層1017而採用濕式蝕刻工序，則優點在於，可以防止為了實現常關特性而利用乾式蝕刻形成凹槽的現有技術中的凹槽形成工序中發生的障壁層表面在蝕刻後損傷的情况。
作為絕緣屏蔽層1017的材料可以採用氧化物或氮化物等絕緣材料。例如，作為絕緣材料可以採用矽氧化物(SiO2等)。優選地，絕緣屏蔽層1017的高度約為10nm以上、500nm以下。這樣的範圍是通過考慮工序控制的方便性以及工序的快捷性等而設定的。
然後，如圖10c所示，在第一障壁層1013上形成具有第三能帶間隙的第二障壁層1015。其中，第二障壁層1015由第三氮化物系半導體構成，並以等於或小於P型半導體層1014的高度的第二高度H2形成。
在本實施例中，第二障壁層1015可以由鋁(Al)組成比大致為15%以上、100%以下的AlxGa1-xN材料構成，並以大致為 5nm以上、30nm以下的第二高度H2形成。尤其，第二障壁層1015由摻入預定量的n型雜質(Donor)的n型氮化物系半導體形成。在此情况下，第二障壁層1015可通過提高二維電子氣通道中的電子密度而改善元件特性。
如果第二障壁層1015的鋁組成比與第一障壁層1013的鋁組成比相同，或者第二障壁層1015的第三能帶間隙與第一障壁層1013的第二能帶間隙相同，則第二障壁層1015的第二高度H2大於第一障壁層1013的第一高度H1。這是為了讓在高度相對較低的第一障壁層1013的第一高度H1上加上第二障壁層1015的第二高度H2的整個障壁層的第三高度H3成為能夠在通道層1012與第一障壁層1013之間的界面上恰當地形成二維電子氣通道的高度。
然後，如圖10d所示，除去絕緣屏蔽層1017並在暴露於栅極控制區域A1的P型半導體層1014上形成栅極1016。
栅極1016由與P型半導體層1014形成肖特基結的材料形成。作為栅極1016的材料，可採用Ni/Au、Pd/Au等。
作為形成栅極1016的方法的一例，對光阻材料進行圖案化，以使除去了絕緣屏蔽層1017的栅極控制區域A1與栅極非控制區域A2上存在對應於栅極控制區域A1的開口部，並通過圖案化的光阻材料而在栅極控制區域A1的P型半導體層1014上蒸鍍金屬材料，從而可以形成栅極1016。
如果在栅極1016上施加適當的偏壓，則栅極1016下部 的通道層1012與第一障壁層1013的分界附近可形成二維電子氣。
另外，在栅極1016形成之前或者形成之後，第二障壁層1015上可以形成與第二障壁層1015歐姆接觸的源極和汲極。
按照根據本實施例的異質接面電晶體的製造方法，通過連續工序而在處理室內的基板上生長通道層、較薄的第一障壁層以及P型半導體層，並將存在於第一障壁層的栅極控制區域的P型半導體層利用為掩膜而在第一障壁層上再生長出用於形成二維電子氣的第二障壁層，從而可以消除現有技術中的利用蝕刻工序的栅槽結構的異質接面電晶體中出現的由蝕刻損傷帶來的問題，並且可以通過P型半導體層而實現具有優良的汲極電流特性的可靠的常關異質接面電晶體。
圖11為表示在圖9的異質接面電晶體中形成異質結的各半導體層的距離與能量的關係的示例圖。
圖11對應於沿著圖9中的異質接面電晶體的A-A綫拉開的距離與異質結半導體層的能量之間的關係。
如圖11所示，在由GaN半導體構成的通道層與由AlGaN半導體構成的障壁層形成異質結的情况下，由於兩種半導體材料之間的導帶(Conduction Band)Ec與價帶(Valence Band)Ev的界面上的能帶間隙之差而在導帶邊緣部分形成極化效應所引起的高濃度的二維電子氣通道。由於這種二維電子氣處在低於費米能級EF的能級，因此可在電晶體等半導體元件的活性區顯示出優良的電子傳輸特性。
在利用前述的二維電子氣的同時，為了實現常關特性，根據本發明的異質接面電晶體利用P型半導體層和再生長障壁層結構而有效地實現利用了二維電子氣通道的常關異質接面電晶體，其中所述P型半導體層生長於較薄的第一障壁層的栅極控制區域，而所述再生長障壁層結構將P型半導體層利用為掩膜而形成第二障壁層。即，根據本發明的異質接面電晶體通過基於栅極下部的P型半導體層和再生長障壁層結構的栅槽結構而在二維電子氣通道中有效地形成非連續區域，從而實現良好的常關特性。
圖12為表示基於圖9中的異質接面電晶體的鋁組成比的障壁層厚度與導帶邊緣的關係的示例圖。
如圖12所示，根據鋁(Al)的組成比和厚度的不同，在構成第一障壁層和第二障壁層的AlxGa1-xN障壁層中導帶邊緣(Conduction Band Edge)的位置也在很大程度上不同。
即，如果將障壁層的厚度形成為較薄，則可能導致電子濃度减小，因此可通過增大Al組成比而增大二維電子氣的電子濃度。另外，如果難以將障壁層形成為較薄的厚度，則可以减小Al組成比而形成障壁層，從而可以從厚度的限制中解脫。
因此，在本發明中是將通道層與生長為異質結結構的障壁層至少分成兩層而進行兩次生長，且在再生長出障壁層時利用設置於栅極下部的P型半導體層，從而不用蝕刻工序而有效地形成栅槽結構，並實現了在異質結所引起的二維電子氣通道中可靠地形成非連續區域的常關型異質接面電晶體。
具體而言，在將障壁層分為第一障壁層和第二障壁層進行兩次生長的過程中，如果障壁層的厚度變薄則電子濃度减小，而如果障壁層的厚度變厚則電子濃度增大，然而有可能因晶格應力而在障壁層中引起龜裂。例如，大致在鋁(Al)濃度為25%以上的情况下，當障壁層的厚度增大時，在發生應力鬆弛(Relaxation)之前將會由於晶格應力而導致出現裂隙。因此，需要一個用於形成前述的二維電子氣通道和栅槽結構的優選條件，如果對根據本發明的條件舉例說明則如下。
首先，在由AlxGa1-xN氮化物系半導體構成的障壁層中鋁(Al)的組成比x為0.25(x=0.25，Al占25%)的情况下，當障壁層的厚度大於3nm時，由於導帶邊緣處在低於費米能級EF的能級，因此在工序控制或形成均勻的障壁層等方面考慮時要將障壁層形成為第一障壁層以及從第一障壁層再生長的第二障壁層却有困難。即，對於AlxGa1-xN障壁層而言，如果將鋁的組成比設定為25%以上、100%以下，則不僅會超過臨界厚度(Critical Thickness)，而且會產生裂隙(Crack)，從而使二維電子氣通道的特性顯著降低。
而且，對於第二障壁層而言，如果從第一障壁層再生長的AlxGa1-xN中的x取1，則鎵(Ga)的組成比將成為0，從而使第二障壁層成為AlN層。在此情况下，由AlN構成的第二障壁層的厚度優選形成為5nm左右及以下。這是考慮到AlN層的臨界厚度而選擇的範圍，是因為在AlN的厚度超過5nm時AlN層中可能 會產生裂隙。並且，如果用較薄的層形成第二障壁層，則可能會引起表面正電荷聚集問題，並存在相對而言工序控制較難的問題。
考慮到前述的鋁組成比與障壁層厚度的關係，在本發明中，將GaN通道層上生長的第一障壁層的鋁組成比限制為小於25%。而且，第一障壁層的鋁組成比優選為5%左右及以上。5%左右及以上的鋁組成比是在小於25%的鋁組成比條件下考慮到工序控制的方便性以及厚度增加引起的晶格應力而選定的範圍。
考慮到前述的鋁組成比(5%左右及以上、小於25%)，優選地，第一障壁層大致以3nm以上、15nm以下的厚度形成。
並且在本發明中，可根據第一障壁層的鋁組成比和厚度而確定第二障壁層的鋁組成比和厚度。優選地，第二障壁層的鋁組成比大致為15%以上、100%以下，其厚度大致為5nm以上、30nm以下。由氮化物系半導體層構成的第二障壁層大致在高度為5nm以下的條件下會由於二維電子氣的電子濃度低而出現通道阻抗的增加，而如果高度超過30nm，則可能由於晶格應力而產生龜裂，且可能在第二障壁層形成工序中需要大量的時間。
圖13為表示圖9中的異質接面電晶體的障壁層厚度與二維電子氣的電子密度的關係的示例圖。
如圖13所示，如果由AlxGa1-xN氮化物系半導體構成的障壁層的厚度變薄，則在特定厚度(約為3~5nm)以下的條件下二維電子氣通道的電子密度ne可能會急劇减小。即，在具有預定的鋁濃度(25%等)的AlGaN障壁層中如果將其厚度减小到比預 定厚度薄，則由於在二維電子氣通道中自發極化效應和壓電效應减弱，因此可能會導致沒有形成二維電子氣通道的非連續區域的形成。
考慮到這一點，在本發明中，在再生長障壁層結構中，首先將從通道層算起的第一障壁層的厚度(或者厚度)形成為在與通道層形成異質結時不會引起二維電子氣通道的形成的高度。然後，將在第一障壁層的栅極非控制區域中再生長的第二障壁層形成為當通道層與障壁層(第一障壁層和第二障壁層)形成異質結時能夠形成二維電子氣通道的高度。另外，在第一障壁層上的選擇性區域中生長第二障壁層時，利用從第一障壁層生長並位於栅極下部的P型半導體層。根據本發明，採用一種將栅極下部的P型半導體層使用為掩膜而在較薄的第一障壁層上生長第二障壁層的p-GaN栅槽結構，從而可以提供表現出良好的常關特性的異質接面電晶體。
圖14為根據本發明的實施例的異質接面電晶體的剖面圖。
參照圖14，異質接面電晶體是一種具有金屬-絕緣體-半導體(MIS：Metal Insulator Semiconductor)-異質結場效應電晶體(HFET：Heterojunction Field Effect Transistor)結構的電晶體，其具有基板1011、通道層1012、第一障壁層1013、P型半導體層1014、第二障壁層1015、以及栅極1016。異質接面電晶體將栅極1016下部的P型半導體層1014使用為掩膜而在第一障壁層1013 上再生長第二障壁層1015，並通過形成這樣的p-GaN栅槽結構而可以做到不用蝕刻工序而在栅極控制區域形成栅槽結構，且在栅極1016下部配置P型半導體層1014，從而可以解决蝕刻工序中出現的問題的同時能夠實現良好的常關特性。
根據本實施例的異質接面電晶體除了在p-GaN栅槽結構中配置能夠作為栅絕緣膜起作用的絕緣屏蔽層1017的一點之外與先前參照圖3說明過的異質接面電晶體實質上相同，因此省略關於重複性構成要素的詳細說明。
在通過圖10a~圖10d中的製造方法製造的前述的異質接面電晶體中，可在形成第二障壁層1015時將工序控制為並不除去位於P型半導體層1014上部的絕緣膜，從而可以獲得絕緣屏蔽層1017。當然，如果不考慮製造工序變得複雜，則也可以在通過圖10a~圖10d所示的製造方法除去絕緣膜之後，將專門的絕緣材料使用為栅絕緣膜而形成絕緣屏蔽層1017。
根據本實施例，在與圖9的異質接面電晶體相比時，由於存在位於栅極1016與第一障壁層1013之間並作為栅絕緣膜發揮功能的絕緣屏蔽層1017，因此表現出閾值電壓較高的特性，且表現出栅極漏電較輕的特性，並省去了絕緣屏蔽層去除工序，從而具有能夠簡化製造工序的優點。
根據前述的實施例，將與通道層形成異質結的第一障壁層生長為較薄，並將從第一障壁層生長的P型半導體層使用為掩膜而在第一障壁層上選擇性地再生長出第二障壁層，從而實現了 表現出良好的常關特性的p-GaN栅槽結構的新的異質接面電晶體，同時還從障壁層的組成比以及厚度的限制中解脫，從而使工序的靈活性提高，而且元件特性表現出更為均勻，由此可以帶來再現性提高的效果。
如上所述，已通過優選實施例對本發明進行了圖示和說明，然而本發明並不局限於所述的實施例，本發明所屬技術領域中具有普通知識的人員能夠在不脫離本發明思想的範圍內對其加以多種變形、替換和修改，應當認為那些變形、替換和修改也屬於本發明的申請專利範圍內。
10‧‧‧異質接面電晶體
11‧‧‧基板
12‧‧‧通道層
13‧‧‧第一障壁層
14‧‧‧栅極
15‧‧‧第二障壁層

Claims (26)

  1. 一種異質接面電晶體的製造方法，其特徵在於，包括如下步驟：第一步驟，準備基板；第二步驟，在所述基板上形成由具有第一能帶間隙的第一氮化物系半導體構成的通道層；第三步驟，在所述通道層上形成由具有不同於所述第一能帶間隙的第二能帶間隙的第二氮化物系半導體構成的第一障壁層；第四步驟，在所述第一障壁層上的栅極控制區域中選擇性形成絕緣屏蔽層；第五步驟，以等於或小於所述絕緣屏蔽層的高度的高度在所述第一障壁層上形成由具有不同於所述第一能帶間隙的第三能帶間隙的第三氮化物系半導體構成的第二障壁層；第六步驟，除去所述絕緣屏蔽層，並在暴露於所述栅極控制區域的所述第一障壁層上形成栅極。
  2. 如申請專利範圍第1項所述的異質接面電晶體的製造方法，其中，在所述第三步驟中，以所述栅極沒有偏壓的狀態下不會因所述通道層與所述第一障壁層的結合而形成二維電子氣通道所需的高度形成所述第一障壁層，而在所述第五步驟中，以所述栅極沒有偏壓的狀態下能夠因所述第一障壁層、所述第二障壁層以及所述通道層的結合而形成所述二維電子氣通道所需的高度形成所述第二障壁層。
  3. 如申請專利範圍第2項所述的異質接面電晶體的製造方法，其中，在所述第三步驟中，形成由具有大於所述第一能帶間隙的所述第二能帶間隙的所述第二氮化物系半導體構成的所述第一障壁層，而在所述第五步驟中，形成由具有大於所述第一能帶間隙的所述第三能帶間隙的所述第三氮化物系半導體構成的所述第二障壁層。
  4. 如申請專利範圍第3項所述的異質接面電晶體的製造方法，其中，在所述第五步驟中，以大於所述第一障壁層的高度的高度形成所述第二障壁層，其中，所述第二障壁層由具有等於所述第二能帶間隙的所述第三能帶間隙的所述第三氮化物系半導體構成。
  5. 如申請專利範圍第1項所述的異質接面電晶體的製造方法，其中，所述第四步驟包括如下子步驟：第一子步驟，在所述第一障壁層上形成絕緣層；第二子步驟，在所述絕緣層上形成經過圖案化的光阻材料層；第三子步驟，將除了所述栅極控制區域之外的栅極非控制區域中的所述絕緣層除去；第四子步驟，除去所述光阻材料層而形成所述絕緣屏蔽層。
  6. 一種異質接面電晶體的製造方法，其特徵在於，包括如下步驟：第一步驟，準備基板；第二步驟，在所述基板上形成由具有第一能帶間隙的第一氮 化物系半導體構成的通道層；第三步驟，在所述通道層上形成由具有不同於所述第一能帶間隙的第二能帶間隙的第二氮化物系半導體構成的第一障壁層；第四步驟，在所述第一障壁層上的栅極控制區域選擇性形成絕緣屏蔽層；第五步驟，以等於或小於所述絕緣屏蔽層的高度的高度在所述第一障壁層上形成由具有不同於所述第一能帶間隙的第三能帶間隙的第三氮化物系半導體構成的第二障壁層；第六步驟，在所述絕緣屏蔽層上形成栅極。
  7. 如申請專利範圍第6項所述的異質接面電晶體的製造方法，其中，在所述第六步驟中，除去所述絕緣屏蔽層的一部分，並在殘留的所述絕緣屏蔽層上形成所述栅極。
  8. 如申請專利範圍第6項所述的異質接面電晶體的製造方法，其中，在所述第三步驟中，以所述栅極沒有偏壓的狀態下不會因所述通道層與所述第一障壁層的結合而形成二維電子氣通道所需的高度形成所述第一障壁層，而在所述第五步驟中，以所述栅極沒有偏壓的狀態下能夠因所述第一障壁層、所述第二障壁層以及所述通道層的結合而形成所述二維電子氣通道所需的高度形成所述第二障壁層。
  9. 如申請專利範圍第8項所述的異質接面電晶體的製造方法，其中，在所述第三步驟中，形成由具有大於所述第一能帶間隙的所述第二能帶間隙的所述第二氮化物系半導體構成的所述第 一障壁層，而在所述第五步驟中，形成由具有大於所述第一能帶間隙的所述第三能帶間隙的所述第三氮化物系半導體構成的所述第二障壁層。
  10. 一種異質接面電晶體，其特徵在於，包括：基板；通道層，形成於所述基板上，並由具有第一能帶間隙的第一氮化物系半導體構成；第一障壁層，形成於所述通道層上，並由具有不同於所述第一能帶間隙的第二能帶間隙的第二氮化物系半導體構成；栅極，形成於所述第一障壁層的栅極控制區域；第二障壁層，在所述第一障壁層的栅極非控制區域中獨立於所述第一障壁層而形成；源極和汲極，分別形成於所述第二障壁層上。
  11. 如申請專利範圍第10項所述的異質接面電晶體，其中，通過夾設絕緣屏蔽層而將所述栅極形成於所述第一障壁層的栅極控制區域。
  12. 如申請專利範圍第11項所述的異質接面電晶體，其中，所述第一障壁層是以所述栅極沒有偏壓的狀態下不會因所述通道層與所述第一障壁層的結合而形成二維電子氣通道所需的高度形成，而所述第二障壁層是以所述栅極沒有偏壓的狀態下能夠因所述通道層、所述第一障壁層以及所述第二障壁層的結合而形成所述二維電子氣通道所需的高度形成。
  13. 如申請專利範圍第10項所述的異質接面電晶體，其中，所述第一障壁層由具有大於所述第一能帶間隙的所述第二能帶間隙的所述第二氮化物系半導體構成，而所述第二障壁層由具有大於所述第一能帶間隙的所述第三能帶間隙的所述第三氮化物系半導體構成。
  14. 一種異質接面電晶體的製造方法，其特徵在於，包括如下步驟：第一步驟，準備基板；第二步驟，在所述基板上形成具有第一能帶間隙的第一氮化物系半導體的通道層；第三步驟，在所述通道層上形成具有不同於所述第一能帶間隙的第二能帶間隙的第二氮化物系半導體的第一障壁層；第四步驟，在所述第一障壁層上的栅極控制區域形成P型半導體層；第五步驟，以等於或小於所述P型半導體的高度的高度在所述第一障壁層上形成具有不同於所述第一能帶間隙的第三能帶間隙的第三氮化物系半導體的第二障壁層；第六步驟，在所述P型半導體層上形成栅極。
  15. 如申請專利範圍第14項所述的異質接面電晶體的製造方法，其中，在所述第三步驟中，以所述栅極沒有偏壓的狀態下不會因所述通道層與所述第一障壁層的結合而形成二維電子氣通道所需的高度形成所述第一障壁層，而在所述第五步驟中，以所述 栅極沒有偏壓的狀態下能夠因所述第一障壁層、所述第二障壁層以及所述通道層的結合而形成所述二維電子氣通道所需的高度形成所述第二障壁層。
  16. 如申請專利範圍第15項所述的異質接面電晶體的製造方法，其中，在所述第三步驟中，形成具有大於所述第一能帶間隙的所述第二能帶間隙的所述第二氮化物系半導體的所述第一障壁層，而在所述第五步驟中，形成具有大於所述第一能帶間隙的所述第三能帶間隙的所述第三氮化物系半導體的所述第二障壁層。
  17. 如申請專利範圍第14項所述的異質接面電晶體的製造方法，其中，所述第四步驟包括如下子步驟：步驟4-1，通過所述第一障壁層的生長而在所述第一障壁層的整個面上形成P型半導體層；步驟4-2，蝕刻形成於所述第一障壁層的整個面上的P型半導體層而形成圖案化的P型半導體層，所述蝕刻使所述圖案化的P型半導體層處於所述栅極控制區域。
  18. 一種異質接面電晶體的製造方法，其特徵在於，包括如下步驟：第一步驟，準備基板；第二步驟，在所述基板上形成具有第一能帶間隙的第一氮化物系半導體的通道層；第三步驟，在所述通道層上形成具有不同於所述第一能帶間隙的第二能帶間隙的第二氮化物系半導體的第一障壁層； 第四步驟，在所述第一障壁層上的栅極控制區域形成P型半導體層；第五步驟，利用覆蓋所述P型半導體層的圖案化的絕緣屏蔽層而以等於或小於所述P型半導體層的高度的高度在所述第一障壁層上形成具有不同於所述第一能帶間隙的第三能帶間隙的第三氮化物系半導體的第二障壁層；第六步驟，在位於所述P型半導體層上部的絕緣屏蔽層上形成栅極。
  19. 如申請專利範圍第18項所述的異質接面電晶體的製造方法，其中，在所述第三步驟中，以所述栅極沒有偏壓的狀態下不會因所述通道層與所述第一障壁層的結合而形成二維電子氣通道所需的高度形成所述第一障壁層，而在所述第五步驟中，以所述栅極沒有偏壓的狀態下能夠因所述第一障壁層、所述第二障壁層以及所述通道層的結合而形成所述二維電子氣通道所需的高度形成所述第二障壁層。
  20. 如申請專利範圍第19項所述的異質接面電晶體的製造方法，其中，在所述第三步驟中，形成具有大於所述第一能帶間隙的所述第二能帶間隙的所述第二氮化物系半導體的第一障壁層，而在所述第五步驟中，形成具有大於所述第一能帶間隙的所述第三能帶間隙的所述第三氮化物系半導體的第二障壁層。
  21. 如申請專利範圍第20項所述的異質接面電晶體的製造方法，其中，在所述第五步驟中，以高於所述第一障壁層的高度的 高度形成所述第二障壁層，其中，所述第二障壁層由具有等於所述第二能帶間隙的所述第三能帶間隙的所述第三氮化物系半導體構成。
  22. 如申請專利範圍第18項所述的異質接面電晶體的製造方法，其中，所述第四步驟包括如下子步驟：步驟4-1，通過所述第一障壁層的生長而在所述第一障壁層的整個面上形成P型半導體層；步驟4-2，蝕刻形成於所述第一障壁層的整個面上的P型半導體層而形成圖案化的P型半導體層，所述蝕刻使所述圖案化的P型半導體層處於所述栅極控制區域。
  23. 一種異質接面電晶體，其特徵在於，包括：基板；通道層，形成於所述基板上，並由具有第一能帶間隙的第一氮化物系半導體構成；第一障壁層，形成於所述通道層上，並由具有不同於所述第一能帶間隙的第二能帶間隙的第二氮化物系半導體構成；P型半導體層，形成於所述第一障壁層的栅極控制區域；第二障壁層，以等於或小於所述P型半導體層的高度的高度形成於所述第一障壁層上；栅極，形成於所述P型半導體層上；源極和汲極，形成於所述第二障壁層上。
  24. 如申請專利範圍第23項所述的異質接面電晶體，其中， 所述第一障壁層或者所述第二障壁層被摻雜為n型，所述第一障壁層具有在所述栅極沒有偏壓的狀態下不會因所述通道層與所述第一障壁層的結合而形成二維電子氣通道所需的高度，而所述第二障壁層具有在所述栅極沒有偏壓的狀態下能夠因所述通道層、所述第一障壁層以及所述第二障壁層的結合而形成所述二維電子氣通道所需的高度。
  25. 如申請專利範圍第23項所述的異質接面電晶體，其中，所述第一障壁層由具有大於所述第一能帶間隙的所述第二能帶間隙的所述第二氮化物系半導體構成，而所述第二障壁層由具有大於所述第一能帶間隙的所述第三能帶間隙的所述第三氮化物系半導體構成。
  26. 如申請專利範圍第23項所述的異質接面電晶體，還包括：緩衝層，位於所述基板上；高溫無摻GaN層，位於所述緩衝層上；GaN半導體補償層，位於所述高溫無摻GaN層上，且摻雜有電子俘獲雜質，其中，所述通道層位於所述補償層上，並由缺陷密度為5E8/cm2以下的高品質GaN半導體構成。
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