CN118016698A - 半导体结构和半导体结构制造方法以及半导体器件 - Google Patents
半导体结构和半导体结构制造方法以及半导体器件 Download PDFInfo
- Publication number
- CN118016698A CN118016698A CN202410420629.5A CN202410420629A CN118016698A CN 118016698 A CN118016698 A CN 118016698A CN 202410420629 A CN202410420629 A CN 202410420629A CN 118016698 A CN118016698 A CN 118016698A
- Authority
- CN
- China
- Prior art keywords
- layer
- barrier
- gate
- semiconductor structure
- channel layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 71
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 230000004888 barrier function Effects 0.000 claims abstract description 85
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 210000002457 barrier cell Anatomy 0.000 claims description 22
- 238000000151 deposition Methods 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 12
- 210000004027 cell Anatomy 0.000 claims description 6
- 238000005036 potential barrier Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 238000004891 communication Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 4
- 229910002601 GaN Inorganic materials 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 239000013307 optical fiber Substances 0.000 description 3
- 230000005533 two-dimensional electron gas Effects 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000000779 depleting effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000003746 surface roughness Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910002704 AlGaN Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
本发明涉及一种半导体结构和半导体结构制造方法以及半导体器件，所述半导体结构包括：衬底层；沟道层，所述沟道层设置于所述衬底层一侧；势垒层，所述势垒层设置于所述沟道层背离所述衬底层的一侧；栅极层，所述栅极层设置于所述势垒层背离所述沟道层的一侧；其中，所述势垒层背离所述沟道层的一侧设置有栅槽，所述栅极层设置于所述栅槽内，且所述栅极层与所述势垒层相接触。由于本申请势垒层设置有栅槽，所以导致栅极层可以距离述沟道层更近，并且势垒层的栅槽外的其他地方的厚度都大于栅槽处的厚度，因此本申请结构可以兼顾了晶体管高的阈值电压及高的饱和电流。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构和半导体结构制造方法以及半导体器件。
背景技术
一些功率半导体技术通过耗尽栅下二维电子气实现开关功能，但是半导体的耗尽能力是有限的，为了实现高的阈值电压，功率半导体下方的势垒层厚度是受限的。相对于现有技术的势垒层厚度一致，更厚的势垒层有利于大饱和电流但与高阈值电压矛盾，无法兼顾高的阈值电压和高的饱和电流。
发明内容
本申请的目的在于提供一种半导体结构和半导体制造方法以及半导体器件。
根据本发明实施例的第一方面，提供一种半导体结构，所述半导体结构包括：
衬底层；
沟道层，所述沟道层设置于所述衬底层一侧；
势垒层，所述势垒层设置于所述沟道层背离所述衬底层的一侧；
栅极层，所述栅极层设置于所述势垒层背离所述沟道层的一侧；
其中，所述势垒层背离所述沟道层的一侧设置有栅槽，所述栅极层设置于所述栅槽内，且所述栅极层与所述势垒层相接触。
在一些实施例中，所述势垒层包括第一势垒单元和第二势垒单元，所述第一势垒单元与所述沟道层相接触，所述第二势垒单元设置于所述第一势垒单元背离所述沟道层的一侧；
且所述第一势垒单元设置有第一槽单元，所述第二势垒单元设置有第二槽单元，所述第二槽单元设置于所述第一槽单元内，所述栅极层设置于所述第二槽单元内。
在一些实施例中，所述第一槽单元的底面粗糙度大于所述第二槽单元的底面粗糙度。
在一些实施例中，所述栅极层和所述沟道层沿厚度方向上的距离大于等于10nm，且小于等于15nm。
在一些实施例中，所述半导体结构还包括两个电极，所述电极分别与所述势垒层相接触设置，所述第二栅槽包括多个，多个所述栅槽均匀设置于两个所述电极之间。
在一些实施例中，所述半导体结构还包括位于两个所述栅槽之间的漂移区，所述漂移区位于所述势垒层上，且所述漂移区的厚度大于等于25nm，且小于等于35nm。
在一些实施例中，所述第一槽单元和/或所述第二槽单元的沿厚度方向的长度大于等于10nm，且小于等于15nm。
在一些实施例中，所述第一槽单元沿第一方向的长度大于等于0.3μm，且小于等于1.1μm；和/或，
所述第二槽单元沿第一方向的长度大于等于0.4μm，且小于等于1μm。
根据本发明实施例的第二方面，提供一种半导体结构制造方法，所述半导体结构制造方法包括：
提供衬底层；
在所述衬底层的一侧沉积沟道层；
在所述沟道层背离所述衬底层的一侧沉积势垒层；
在所述势垒层背离所述沟道层的一侧刻蚀栅槽；
在所述势垒层背离所述沟道层的一侧沉积栅极层。
在一些实施例中，在所述沟道层背离所述衬底层的一侧沉积势垒层以及在所述势垒层背离所述沟道层的一侧刻蚀栅槽包括：
在所述沟道层背离所述衬底层的一侧沉积第一势垒单元；
在所述第一势垒单元背离所述沟道层一侧刻蚀第一槽单元；
在所述第一势垒单元背离所述沟道层的一侧沉积第二势垒单元从而形成第二槽单元。
在一些实施例中，所述栅槽的数量大于等于两个。
根据本发明实施例的第三方面，提供一种半导体器件，所述半导体器件包括上述实施例任一项所述的半导体结构。
本申请实施例提供的技术方案带来的有益技术效果是：
本申请在所述势垒层背离所述沟道层所述衬底层的一侧设置栅槽。由于本申请势垒层设置有栅槽，所以导致栅极层可以距离述沟道层更近，并且势垒层的栅槽外的其他地方的厚度都大于栅槽处的厚度，因此本申请结构可以兼顾了晶体管高的阈值电压及高的饱和电流。
附图说明
为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为根据本发明一实施例示出的半导体结构的结构示意图。
图2A为根据本发明一实施例示出的半导体结构制造过程示意图1。
图2B为根据本发明一实施例示出的半导体结构制造过程示意图2。
图2C为根据本发明一实施例示出的半导体结构制造过程示意图3。
图2D为根据本发明一实施例示出的半导体结构制造过程示意图4。
图2E为根据本发明一实施例示出的半导体结构制造过程示意图4。
图3为根据本发明一实施例示出的另一半导体结构的结构示意图。
图4为根据本发明一实施例示出的又一半导体结构的结构示意图。
图5为根据本发明一实施例示出的半导体制作流程图。
图6为根据本发明一实施例示出的又一半导体制作流程图。
附图标记说明：
衬底层100
缓冲层200
沟道层300
势垒层400
第一势垒单元410
第二势垒单元420
漂移区430
栅极层500
栅槽510
第一槽单元511
第二槽单元512
第一底面521
第二底面522
电极600
第一方向X
厚度方向Y
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。除非另作定义，本申请使用的技术术语或者科学术语应当为本申请所属领域内具有一般技能的人士所理解的通常意义。本申请说明书以及权利要求书中使用的“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“多个”表示两个或两个以上。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。“上”和/或“下”等类似词语只是为了便于说明，而并非限于一个位置或者一种空间定向。在本申请说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。
“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。
本说明书中的“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
本申请说明书中以及权利要求书中使用的三角形、矩形、梯形、五边形或六边形等并非严格意义上的，可以是近似三角形、矩形、梯形、五边形或六边形等，可以存在公差导致的一些小变形，可以存在导角、弧边以及变形等。
本申请说明书以及权利要求书中使用的“约”，是指不严格限定界限，允许工艺和测量误差范围内的数值。
本申请中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本申请实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。
在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。
在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。
常见的半导体一般包括衬底层100（Substrate Layer）、缓冲层200（BufferLayer）、绝缘层（Insulating Layer）、沟道层300（Channel Layer）、势垒层400（BarrierLayer）、栅极层500（Gate Layer）、电极600（Electrode Layer）。其中，衬底层100是功率半导体器件的基础，通常由硅材料制成。它提供了器件的机械支撑并作为电气接地。此外，衬底层100的掺杂类型和浓度可以影响器件的性能，例如导通特性和耐压能力；缓冲层200位于衬底层100之上，它的主要作用是解决衬底与上层层次之间的晶格不匹配或应力的问题。缓冲层200通常采用特定的材料，如氮化硅（SiNx）或碳化硅（SiC），以提供平滑的界面和较低的晶格失配；沟道层300位于缓冲层200之上，它是一种用于控制电流流动的关键区域。沟道层300可以是半导体材料，例如复合材料氮化镓（GaN）。沟道层300负责电流的载流子传输；势垒层400位于沟道层300之上，它的主要作用是形成电子或空穴的能带势垒，控制载流子在沟道中的流动。势垒层400通常采用特定材料的异质结构，例如特殊的半导体材料或金属-半导体结构；栅极层500位于势垒层400之上，它是半导体器件中的关键部分。栅极层500通常由GaN材料等制成，用来施加电场，控制沟道层300的导电状态。电极600是连接半导体器件和外部电路的关键部分。良好设计的电极600层能够有效地传输电流，并确保器件与外部系统的正常连接。
一些功率半导体技术通过耗尽栅下二维电子气实现开关功能，但是半导体的耗尽能力是有限的，为了实现高的阈值电压，功率半导体下方的势垒层400厚度是受限的。现有技术的势垒层400的厚度一致，更厚的势垒层400有利于大饱和电流但与高阈值电压矛盾，因此无法兼顾高的阈值电压和高的饱和电流。
本申请提出了一种半导体结构，参考图1、图3以及图4，所述半导体结构包括；衬底层100、沟道层300、势垒层400以及栅极层500。所述沟道层300设置于所述衬底层100一侧；所述势垒层400设置于所述沟道层300背离所述衬底层100的一侧；所述栅极层500设置于所述势垒层400背离所述沟道层300的一侧。其中，所述势垒层400背离所述沟道层300的一侧设置有栅槽510，所述栅极层500设置于所述栅槽510内，且所述栅极层500与所述势垒层400相接触。需要说明的是，此处的势垒层400可以为AlGaN，沟道层300可以为GaN。
由于本申请势垒层400设置有栅槽510，所以导致栅极层500可以距离沟道层300更近，因此栅极层500可以较为轻松的耗尽下方的二维电子气，从而具备高的阈值电压。并且势垒层400的栅槽510外的其他地方的厚度都大于栅槽510处的厚度，因此可以获得高的饱和电流，因此本申请结构可以兼顾了晶体管高的阈值电压及高的饱和电流。
在一实施例中，参考图2E、图3以及图4所示，所述势垒层400包括第一势垒单元410和第二势垒单元420，所述第一势垒单元410与所述沟道层300相接触，所述第二势垒单元420设置于所述第一势垒单元410背离所述沟道层300的一侧；且所述第一势垒单元410设置有第一槽单元511，所述第二势垒单元420设置有第二槽单元512，所述第二槽单元512设置于所述第一槽单元511内，所述栅极层500设置于所述第二槽单元512内。
需要说明的是，所述第一槽单元511和/或所述第二槽单元512的沿厚度方向Y的长度大于等于10nm，且小于等于15nm。举例而言，所述第一槽单元511和/或所述第二槽单元512的沿厚度方向Y的长度可以为10nm、11nm、12nm、13nm、14nm、15nm。所述第一槽单元511沿第一方向X的长度大于等于0.3μm，且小于等于1.1μm；和/或，所述第二槽单元512沿第一方向X的长度大于等于0.4μm，且小于等于1μm。举例而言，所述第一槽单元511沿第一方向X的长度可以为0.3μm、0.4μm、0.5μm、0.6μm、0.7μm、0.8μm、0.9μm、1.0μm、1.1μm。所述第二槽单元512沿第一方向X的长度可以为0.4μm、0.5μm、0.6μm、0.7μm、0.8μm、0.9μm、1.0μm。
本实施例在第一势垒单元410后填充第二势垒单元420，一方面可以增加势垒层400的厚度，另一方面可以保证在栅极层500下面的势垒层400厚度。从而可以达成兼顾晶体管高的阈值电压及高的饱和电流的效果。同时由于只需要刻蚀一次形成第一槽单元511后不需要再次刻蚀，所以与所述栅极层500接触的势垒层400不会因为刻蚀产生杂质，进而使得势垒层400与栅极层500接触的更加充分。
进一步的，由于第一槽单元511是由刻蚀形成，而第二槽单元512是自然形成，因此当所述第一槽单元511的底面为第一底面521，所述第二槽单元512的底面为第二底面522时，所述第一底面521的粗糙度大于所述第二底面522粗糙度。在该情况下，因为第一底面521被第二势垒单元420覆盖，与栅极层500直接接触的是第二槽单元512，因此栅极层500可以与势垒层400接触的更加充分。
发明人通过大量实验发现，当所述栅极层500和所述沟道层300沿厚度方向Y上的距离过小时，可能导致漏电流的增加。此外当所述栅极层500和所述沟道层300沿厚度方向Y上的距离过小时还可能增加栅极层500和沟道层300之间的电容效应，影响信号的传输速度和器件的响应时间。当所述栅极层500和所述沟道层300沿厚度方向Y上的距离过大时，可能会导致电场控制不足，影响器件的开关速度和性能，或者可能导致信号在栅极层500和沟道层300之间的传输过程中衰减严重，从而影响器件的灵敏度和性能。本申请将所述栅极层500和所述沟道层300沿厚度方向Y上的距离设置为大于等于10nm，且小于等于15nm。举例而言，所述栅极层500和所述沟道层300沿厚度方向Y上的距离可以为10nm、11nm、12nm、13nm、14nm、15nm。在该范围内，一方面可以避免因为栅极层500和所述沟道层300过近导致的漏电流的增加以及电容效应，另一方面也可以避免因为栅极层500和所述沟道层300过远导致的信号在栅极层500和沟道层300之间的传输过程中衰减严重以及电场控制不足，影响器件的开关速度和性能。
在一实施例中，参考图2E和图4所示，所述半导体结构还包括两个电极600，所述电极600分别与所述势垒层400相接触设置，所述栅槽510包括多个，多个所述栅槽510均匀设置于两个所述电极600之间。需要说明是，上述多个包括两个及以上个数，在两个电极600之间对称分布也应该被理解为均匀设置。
栅槽510均匀设置于两个所述电极600之间可以提高半导体器件的稳定性和可靠性，减少因单一故障点引起的整体半导体器件失效的可能性。此外还可以通过均匀设计多个栅极，可以实现对器件功能的分区控制，使得不同区域可以独立地进行操作或控制，提高器件的灵活性和多功能性。
在一实施例中，参考图2E、图3以及图4，所述半导体结构还包括位于两个所述栅槽510之间的漂移区430，所述漂移区430位于所述势垒层400上，发明人通过大量实验发现当所述漂移区430的厚度过薄时，漂移区过薄会增加漏电流的可能性，同时过薄的漂移区会增加器件的热效应，容易使器件温度升高，影响其性能和寿命。当所述漂移区430的厚度过厚时，会增加器件的整体尺寸，增加制造成本，降低集成度。本申请将所述漂移区430的厚度大于等于25nm，且小于等于35nm。举例而言，所述漂移区430的厚度可以为25nm、26nm、27nm、28nm、29nm、30nm、31nm、32nm、33nm、34nm、35nm。所述漂移区430的厚度在该范围内，一方面可以减小漏电流的可能性并且减小热效应，另一方面减小器件的整体尺寸。
本申请还提出一种半导体结构制造方法，用于制作上述实施例所述的半导体结构，参考图2A、图2B、图2C、图2D、图2E以及图5所示，所述半导体结构制造方法包括：
S1：提供衬底层100；
S2；在所述衬底层100的一侧沉积沟道层300；
S3：在所述沟道层300背离所述衬底层100的一侧沉积势垒层400；
S4：在所述势垒层400背离所述沟道层300的一侧刻蚀栅槽510；
S5：在所述势垒层400背离所述沟道层300的一侧沉积栅极层500。
后续工艺包括钝化层淀积、场板制作、欧姆接触制作以及后端互联等，本申请不再赘述。
本申请在势垒层400沉积后在所述势垒层400背离所述沟道层300的一侧刻蚀栅槽510，从而使得在势垒层400具备厚度不同的部分，其中栅极层500设置在较薄的地方，并且势垒层400的栅槽510外的其他地方的厚度都大于栅槽510处的厚度，如此就可以兼顾了晶体管高的阈值电压及高的饱和电流。
仅一步的，在本实施例中，参考图2A、图2B、图2C、图2D、图2E以及图6所示，在所述沟道层300背离所述衬底层100的一侧沉积势垒层400以及在所述势垒层400背离所述沟道层300的一侧刻蚀栅槽包括：
S41：在所述沟道层300背离所述衬底层100的一侧沉积第一势垒单元410；
S42：在所述第一势垒单元410背离所述沟道层300一侧刻蚀第一槽单元511；
S43：在所述第一势垒单元410背离所述沟道层300的一侧沉积第二势垒单元420从而形成第二槽单元512。
本实施例将沉积势垒层400并且制造栅槽过程改成，先沉积第一势垒单元410并且刻蚀形成第一槽单元511，后在第一槽单元511侧沉积第二势垒单元420直接形成第二槽单元512。如此可以在增加第一势垒单元410厚度的同时，避免因为刻蚀第一槽单元511形成的杂质以及表明不平整，进而使得势垒层400与栅极层500接触的更加充分。
进一步的，参考图2E和图4所示，所述栅槽510的数量大于等于两个。如此设置可以减少因单一故障点引起的整体器件失效的可能性。
本申请还提出一种半导体器件，所述半导体器件包括上述实施例任一项所述的半导体结构。因此上述半导体结构具备的优点和功能，本半导体器件也具备。
本申请提出的半导体器件一般包括功率电子器件、射频器件、光电子器件、传感器和探测器件、光纤通信器件。其中功率电子器件可以用于制造高频、高效率的功率开关器件，如GaN FET（场效应晶体管），用于电源适配器、DC-DC变换器、电动汽车逆变器等；射频器件在射频领域有广泛应用，例如制造射频功率放大器、无线通信基站的发射器件等，能够实现高频率、高功率密度和高温工作；光电子器件可用于制造高亮度、高效率的LED（发光二极管）和激光器等光电子器件；传感器和探测器件，如光电传感器、紫外线探测器等；光纤通信器件在光通信领域也有应用，可以制造光纤通信的激光器、光探测器等。
在本申请中，所述结构实施例与方法实施例在不冲突的情况下，可以互为补充。
以上描述旨在是说明性的而不是限制性的。例如，上述示例(或其一个或更多方案)可以彼此组合使用。例如本领域普通技术人员在阅读上述描述时可以使用其它实施例。另外，在上述具体实施方式中，各种特征可以被分组在一起以简单化本申请。这不应解释为一种不要求保护的申请的特征对于任一权利要求是必要的意图。相反，本申请的主题可以少于特定的申请的实施例的全部特征。从而，以下权利要求书作为示例或实施例在此并入具体实施方式中，其中每个权利要求独立地作为单独的实施例，并且考虑这些实施例可以以各种组合或排列彼此组合。本申请的范围应参照所附权利要求以及这些权利要求赋权的等同形式的全部范围来确定。
本申请参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本申请示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”或“通信耦合(communicatively coupled)”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
在本申请中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。术语“多个”、“若干”指两个或两个以上，除非另有明确的限定。
本领域技术人员在考虑说明书及实践本申请的公开内容后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求指出。
应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求来限制。
Claims (11)
1.一种半导体结构，其特征在于，所述半导体结构包括；
衬底层；
沟道层，所述沟道层设置于所述衬底层一侧；
势垒层，所述势垒层设置于所述沟道层背离所述衬底层的一侧；
栅极层，所述栅极层设置于所述势垒层背离所述沟道层的一侧；
两个电极，两个所述电极分别与所述势垒层相接触设置；
其中，所述势垒层背离所述沟道层的一侧设置有多个栅槽，多个所述栅槽均匀设置于两个所述电极之间，所述栅极层设置于所述栅槽内，且所述栅极层与所述势垒层相接触。
2.如权利要求1所述的半导体结构，其特征在于，所述势垒层包括第一势垒单元和第二势垒单元，所述第一势垒单元与所述沟道层相接触，所述第二势垒单元设置于所述第一势垒单元背离所述沟道层的一侧；
且所述第一势垒单元设置有第一槽单元，所述第二势垒单元设置有第二槽单元，所述第二槽单元设置于所述第一槽单元内，所述栅极层设置于所述第二槽单元内。
3.如权利要求2所述的半导体结构，其特征在于，所述第一槽单元的底面为第一底面，所述第二槽单元的底面为第二底面，且所述第一底面的粗糙度大于所述第二底面粗糙度。
4.如权利要求2所述的半导体结构，其特征在于，所述栅极层和所述沟道层沿厚度方向上的距离大于等于10nm，且小于等于15nm。
5.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括位于两个所述栅槽之间的漂移区，所述漂移区位于所述势垒层上，且所述漂移区的厚度大于等于25nm，且小于等于35nm。
6.如权利要求2所述的半导体结构，其特征在于，所述第一槽单元和/或所述第二槽单元的沿厚度方向的长度大于等于10nm，且小于等于15nm。
7.如权利要求2所述的半导体结构，其特征在于，所述第一槽单元沿第一方向的长度大于等于0.3μm，且小于等于1.1μm；和/或，
所述第二槽单元沿第一方向的长度大于等于0.4μm，且小于等于1μm。
8.一种半导体结构制造方法，其特征在于，所述半导体结构制造方法包括：
提供衬底层；
在所述衬底层的一侧沉积沟道层；
在所述沟道层背离所述衬底层的一侧沉积势垒层；
在所述势垒层背离所述沟道层的一侧刻蚀栅槽；
在所述势垒层背离所述沟道层的一侧沉积栅极层。
9.如权利要求8所述的半导体结构制造方法，其特征在于，在所述沟道层背离所述衬底层的一侧沉积势垒层以及在所述势垒层背离所述沟道层的一侧刻蚀栅槽包括：
在所述沟道层背离所述衬底层的一侧沉积第一势垒单元；
在所述第一势垒单元背离所述沟道层一侧刻蚀第一槽单元；
在所述第一势垒单元背离所述沟道层的一侧沉积第二势垒单元从而形成第二槽单元。
10.如权利要求8所述的半导体结构制造方法，其特征在于，所述栅槽的数量大于等于两个。
11.一种半导体器件，其特征在于，所述半导体器件包括权利要求1-7任一项所述的半导体结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410420629.5A CN118016698A (zh) | 2024-04-09 | 2024-04-09 | 半导体结构和半导体结构制造方法以及半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410420629.5A CN118016698A (zh) | 2024-04-09 | 2024-04-09 | 半导体结构和半导体结构制造方法以及半导体器件 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN118016698A true CN118016698A (zh) | 2024-05-10 |
Family
ID=90954245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202410420629.5A Pending CN118016698A (zh) | 2024-04-09 | 2024-04-09 | 半导体结构和半导体结构制造方法以及半导体器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN118016698A (zh) |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110210377A1 (en) * | 2010-02-26 | 2011-09-01 | Infineon Technologies Austria Ag | Nitride semiconductor device |
| US20140097468A1 (en) * | 2011-07-12 | 2014-04-10 | Panasonic Corporation | Nitride semiconductor device and method for manufacturing same |
| CN104037081A (zh) * | 2013-03-08 | 2014-09-10 | 首尔半导体株式会社 | 异质结晶体管及其制造方法 |
| CN106558606A (zh) * | 2015-09-25 | 2017-04-05 | 厦门市三安集成电路有限公司 | 一种具有多重栅极结构的晶体管及其制备方法 |
| US20180151681A1 (en) * | 2016-11-28 | 2018-05-31 | Infineon Technologies Austria Ag | Normally Off HEMT with Self Aligned Gate Structure |
| CN109273527A (zh) * | 2018-11-21 | 2019-01-25 | 芜湖启迪半导体有限公司 | 一种半导体结构及其形成方法 |
| CN110034186A (zh) * | 2018-01-12 | 2019-07-19 | 中国科学院苏州纳米技术与纳米仿生研究所 | 基于复合势垒层结构的iii族氮化物增强型hemt及其制作方法 |
| US20210143257A1 (en) * | 2019-11-08 | 2021-05-13 | United Microelectronics Corp. | High electron mobility transistor and fabrication method thereof |
| CN112864015A (zh) * | 2021-01-27 | 2021-05-28 | 浙江集迈科微电子有限公司 | GaN器件及制备方法 |
| CN113892186A (zh) * | 2019-03-26 | 2022-01-04 | 苏州晶湛半导体有限公司 | 一种半导体结构及其制造方法 |
| US20230067452A1 (en) * | 2021-08-27 | 2023-03-02 | Infineon Technologies Austria Ag | Type iii-v semiconductor device with multi-layer barrier region |
-
2024
- 2024-04-09 CN CN202410420629.5A patent/CN118016698A/zh active Pending
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110210377A1 (en) * | 2010-02-26 | 2011-09-01 | Infineon Technologies Austria Ag | Nitride semiconductor device |
| US20140097468A1 (en) * | 2011-07-12 | 2014-04-10 | Panasonic Corporation | Nitride semiconductor device and method for manufacturing same |
| CN104037081A (zh) * | 2013-03-08 | 2014-09-10 | 首尔半导体株式会社 | 异质结晶体管及其制造方法 |
| CN106558606A (zh) * | 2015-09-25 | 2017-04-05 | 厦门市三安集成电路有限公司 | 一种具有多重栅极结构的晶体管及其制备方法 |
| US20180151681A1 (en) * | 2016-11-28 | 2018-05-31 | Infineon Technologies Austria Ag | Normally Off HEMT with Self Aligned Gate Structure |
| CN110034186A (zh) * | 2018-01-12 | 2019-07-19 | 中国科学院苏州纳米技术与纳米仿生研究所 | 基于复合势垒层结构的iii族氮化物增强型hemt及其制作方法 |
| CN109273527A (zh) * | 2018-11-21 | 2019-01-25 | 芜湖启迪半导体有限公司 | 一种半导体结构及其形成方法 |
| CN113892186A (zh) * | 2019-03-26 | 2022-01-04 | 苏州晶湛半导体有限公司 | 一种半导体结构及其制造方法 |
| US20210143257A1 (en) * | 2019-11-08 | 2021-05-13 | United Microelectronics Corp. | High electron mobility transistor and fabrication method thereof |
| CN112864015A (zh) * | 2021-01-27 | 2021-05-28 | 浙江集迈科微电子有限公司 | GaN器件及制备方法 |
| US20230067452A1 (en) * | 2021-08-27 | 2023-03-02 | Infineon Technologies Austria Ag | Type iii-v semiconductor device with multi-layer barrier region |
| CN115732537A (zh) * | 2021-08-27 | 2023-03-03 | 英飞凌科技奥地利有限公司 | 具有多层势垒区的iii-v族类型半导体器件 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6867078B1 (en) | Method for forming a microwave field effect transistor with high operating voltage | |
| CN102709319B (zh) | 半导体器件及其制造方法以及电源装置 | |
| US7229903B2 (en) | Recessed semiconductor device | |
| US8552471B2 (en) | Semiconductor apparatus having reverse blocking characteristics and method of manufacturing the same | |
| US5449930A (en) | High power, compound semiconductor device and fabrication process | |
| US20220149034A1 (en) | Microelectronic device and method for making the same | |
| US20230197788A1 (en) | Methods, devices, and systems related to forming semiconductor power devices with a handle substrate | |
| US10644147B2 (en) | Vertical semiconductor device and method of manufacturing vertical semiconductor device | |
| US11923453B2 (en) | LDMOS device and method for preparing same | |
| US20220334308A1 (en) | Monolithic optoelectronic integrated circuit and method for forming same | |
| US8835935B2 (en) | Trench MOS transistor having a trench doped region formed deeper than the trench gate | |
| CN113555429B (zh) | 高击穿电压和低导通电阻的常开hfet器件及其制备方法 | |
| EP0913859A1 (en) | Semiconductor device and method for manufacturing the same | |
| CN110600549A (zh) | 一种增强型AlGaN/GaN MOS-HEMT器件结构及其制备方法 | |
| CN113594233A (zh) | 一种集成肖特基二极管的高压增强型hemt及其制备方法 | |
| CN210073863U (zh) | 一种增强型异质金属栅AlGaN/GaN MOS-HEMT器件 | |
| TW202125840A (zh) | 肖特基能障二極體 | |
| CN118016698A (zh) | 半导体结构和半导体结构制造方法以及半导体器件 | |
| JP2006295073A (ja) | 半導体装置およびその製造方法 | |
| CN116314302A (zh) | 一种沟槽型碳化硅mosfet器件的制造方法 | |
| CN113611768B (zh) | 一种光敏场效应晶体管 | |
| CN113823673A (zh) | 基于超晶格结构的增强型GaN HEMT器件及其制备方法 | |
| CN114220860A (zh) | 一种高可靠性平面栅SiC MOSFET器件结构及其制备方法 | |
| CN105185841B (zh) | 一种场效应二极管及其制作方法 | |
| CN105895667B (zh) | 一种半导体器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |