CN112864015A - GaN器件及制备方法 - Google Patents

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Abstract

本发明提供一种GaN器件及其制备方法，制备包括：提供半导体衬底，制备GaN沟道层，制备势垒层，势垒层包括至少一层AlxGa1‑xN层，多层AlxGa1‑xN层中，自下而上各层材料层对应的Al组分逐渐增大，刻蚀势垒层形成第一凹槽和第二凹槽，制备源极欧姆电极、漏极欧姆电极，制备栅帽结构和场板。本发明可以基于形成的第二凹槽提高器件的耐压，同时减小寄生电容，从而改善器件频率性能。另外，本发明通过势垒层的设计以及势垒辅助结构，可以提高器件的线性度，可靠性较高，使得器件综合性能提升，本发明耐压的提升通过栅‑漏凹槽一步工艺完成，还可以有效控制器件的阈值电压，形成更好的源、漏欧姆接触。

Description

GaN器件及制备方法
技术领域
本发明属于GaN器件制备技术领域，特别是涉及一种GaN器件及制备方法。
背景技术
GaN作为第三代半导体材料，具有高耐压的特点，为了进一步提高器件的耐压，通常使用场板技术，即在栅-漏端添加场板，从而缓和栅-漏端的电场峰值，从而提高耐压。但是，场板通常制作在介电质材料上，因此会引入一定的寄生电容，从而削弱器件的频率特性。因此，如何提供一种GaN器件及其制备方法以解决难以有效提高器件耐压的问题实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种GaN器件及制备方法，用于解决现有技术中难以有效提高GaN器件的耐压等问题。
为实现上述目的及其他相关目的，本发明提供一种GaN器件的制备方法，所述制备方法包括如下步骤：
提供半导体衬底；
在所述半导体衬底上形成GaN沟道层；
在所述GaN沟道层上形成势垒层，所述势垒层包括至少一层AlxGa1-xN层，多层AlxGa1-xN层中，自下而上各层材料层对应的Al组分逐渐增大；
刻蚀所述势垒层，以在所述势垒层中形成第一凹槽及第二凹槽；
制备器件的源极欧姆电极和漏极欧姆电极，所述源极欧姆电极和所述漏极欧姆电极分别位于所述第一凹槽和所述第二凹槽的两侧，且所述漏极欧姆电极靠近所述第二凹槽；
填充所述第一凹槽形成栅极结构；以及
在所述第二凹槽上制作场板，所述场板与所述第二凹槽形成功能腔。
可选地，所述势垒层中还形成有势垒辅助结构，所述势垒辅助结构包括自下而上依次形成的第一辅助层及第二辅助层，所述第一辅助层包括GaN层，所述第二辅助层包括AlN层。
可选地，所述势垒辅助结构形成在所述势垒层的位置依据器件阈值电压设定。
可选地，所述势垒辅助结构形成在最下层的所述AlxGa1-xN层的表面；其中，最下层的所述AlxGa1-xN层的厚度介于5-15nm之间，和/或，所述势垒辅助结构上方的所述AlxGa1-xN层为掺杂材料层。
可选地，刻蚀所述势垒层形成所述第一凹槽及所述第二凹槽的步骤包括：采用干法刻蚀工艺去除所述势垒辅助结构上方的材料层停止在所述AlN层上，并采用湿法刻蚀工艺去除所述AlN层且停止在所述GaN层上；或者，形成步骤包括：依次进行第一刻蚀及第二刻蚀的步骤，其中，所述第一刻蚀包括进行至少一次ICP刻蚀，所述第二刻蚀包括氧化并结合化学试剂进行刻蚀。
可选地，所述势垒层包括n层AlxGa1-xN层，且对应的AlxGa1-xN层中Al的组分为0.1n，1<＝n<＝5；和/或，所述第一凹槽的纵截面形貌包括方形或者倒梯形，所述第二凹槽的纵截面形貌包括方形或者倒梯形。
可选地，所述功能腔自所述第二凹槽延伸至所述第二沟槽的两侧；和/或，在所述第一凹槽及所述第二凹槽的侧壁及周围的所述势垒层上形成中间辅助钝化层。
可选地，所述第一凹槽的深度大于所述第二凹槽的深度。
可选地，所述第二凹槽的深度沿栅漏方向上线性增加。
可选地，形成所述第二凹槽的步骤包括：在刻蚀过程中，通入Cl源进行氯化，再利用Ar等离子体去除氯化后的薄膜。
另外，本发明还提供一种GaN器件，其中，所述GaN器件优选采用本发明的制备方法制备得到，当然，也可以采用其他方法制备，所述GaN器件包括：
半导体衬底；
GaN沟道层，形成在所述半导体衬底上；
势垒层，形成在所述GaN沟道层上，所述势垒层包括多层AlxGa1-xN层，多层AlxGa1-xN层中，自下而上各层材料层对应的Al组分逐渐增大；
第一凹槽及第二凹槽，形成在所述势垒层中；
源极欧姆电极及漏极欧姆电极，形成在所述第一凹槽及第二凹槽两侧的势垒层上，所述漏极欧姆电极靠近所述第二凹槽；
栅极结构，填充在所述第一凹槽中；
场板，形成在所述第二凹槽上，且所述场板与所述第二凹槽形成功能腔。
可选地，所述势垒层中还形成有势垒辅助结构，所述势垒辅助结构包括自下而上依次形成的第一辅助层及第二辅助层，所述第一辅助层包括GaN层，所述第二辅助层包括AlN层。
可选地，所述势垒辅助结构形成在最下层的所述AlxGa1-xN层的表面；其中，最下层的所述AlxGa1-xN层的厚度介于5-15nm之间，和/或，所述势垒辅助结构上方的所述AlxGa1-xN层为掺杂材料层。
可选地，所述第一凹槽的深度大于所述第二凹槽的深度，所述第二凹槽的深度沿栅漏方向上线性增加；和/或，所述功能腔自所述第二凹槽延伸至所述第二沟槽的两侧；和/或，在所述第一凹槽及所述第二凹槽的侧壁及周围的所述势垒层上形成中间辅助钝化层。
如上所述，本发明的GaN器件及其制备方法，可以基于形成的第二凹槽提高器件的耐压，同时减小寄生电容，从而改善器件频率性能。另外，本发明通过势垒层的设计以及势垒辅助结构，可以提高器件的线性度，可靠性较高，使得器件综合性能提升，本发明耐压的提升通过栅-漏凹槽一种工艺完成，还可以有效控制器件的阈值电压，形成更好的源、漏欧姆接触。
附图说明
图1显示为本发明一示例中GaN器件制备的工艺流程图。
图2-10显示为本发明GaN器件制备中各步骤得到的结构示意图。
元件标号说明
101 半导体衬底
102 GaN沟道层
103 势垒层
103a 第一凹槽
103b 第二凹槽
104 第一AlxGa1-xN层
105 第二AlxGa1-xN层
106 第三AlxGa1-xN层
107 势垒辅助结构
108 第一辅助层
109 第二辅助层
110 中间辅助钝化层
111 源极欧姆电极
112 漏极欧姆电极
113 栅极结构
114 场板
115 竖直部
116 水平部
117 功能腔
S1～S7 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。另外，本发明中使用的“介于……之间”包括两个端点值。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
如图1所示，本发明提供一种GaN器件的制备方法，所述制备方法包括如下步骤：
S1，提供半导体衬底；
S2，在所述半导体衬底上形成GaN沟道层；
S3，在所述GaN沟道层上形成势垒层，所述势垒层包括多层AlxGa1-xN层，多层AlxGa1-xN层中，自下而上各层材料层对应的Al组分逐渐增大；
S4，刻蚀所述势垒层，以在所述势垒层中形成第一凹槽及第二凹槽；
S5，制备器件的源极欧姆电极和漏极欧姆电极，所述源极欧姆电极和所述漏极欧姆电极分别位于所述第一凹槽和所述第二凹槽的两侧，且所述漏极欧姆电极靠近所述第二凹槽；
S6，填充所述第一凹槽形成栅帽结构；以及
S7，在所述第二凹槽上制作场板，所述场板与所述第二凹槽形成功能腔。
下面将结合附图详细说明本发明的GaN器件的制备方法，其中，需要说明的是，上述顺序并不严格代表本发明所保护的GaN器件的制备方法的制备顺序，本领域技术人员可以依据实际工艺步骤进行改变，图1仅示出了一种示例中的GaN器件的制备步骤。
首先，进行步骤S1，如图1中的S1及图2所示，提供半导体衬底101。
具体的，所述半导体基底101可以是用于GaN器件使用过程中的衬底，也可以是仅仅用于GaN器件制备的基底，后续将形成的功能材料层转移至实际应用的器件当中。其中，所述半导体衬底101可以包括但不限于蓝宝石衬底、SiC衬底、Si衬底、GaN衬底等，所述半导体衬底101还可以为其他元素半导体或化合物半导体的衬底。另外，所述半导体衬底101可以为单层材料层结构，还可以为叠层结构。本实施例中，所述半导体衬底101选择Si衬底，利用硅作为衬底，可在大尺寸晶圆上实现GaN材料的异质外延，节省了单位尺寸外延成本。
接着，进行步骤S2，如图1中的S2及图3所示，在所述半导体衬底101上形成GaN沟道层102。在一示例中，所述半导体衬底101与所述GaN沟道层102之间还形成缓冲层，可以释放外延生长的异质结构与衬底之间由于晶格失配和热失配产生的应力，所述缓冲层可以为但不限于AlGaN缓冲层，本实施例中选择为AlGaN缓冲层。
在一示例中，所述GaN沟道层102的厚度介于0.5μm-2μm之间，例如，可以为0.8μm、1μm、1.2μm。在另一示例中，所述缓冲层包括AlxGa1-xN层，其中，0<x<1，例如，可以选择为0.1、0.15、0.2等，另外，所述缓冲层的厚度选择为2-5μm，例如，3μm、4μm。
接着，进行步骤S3，如图1中的S3及图4所示，在所述GaN沟道层102上形成势垒层103，所述势垒层103包括多层AlxGa1-xN层，多层AlxGa1-xN层中，自下而上各层材料层对应的Al组分逐渐增大，例如线性增加。
如图4所示，在一示例中，显示了一种包含三层AlxGa1-xN层的势垒层103，其中，自下而上分别为：第一AlxGa1-xN层104、第二AlxGa1-xN层105、第三AlxGa1-xN层106，该示例中，第一AlxGa1-xN层104的Al组分小于第二AlxGa1-xN层105，第二AlxGa1-xN层105的Al组分小于第三AlxGa1-xN层106，Al组分是指该层材料层中Al的原子百分比(x)。
也可以在第一AlxGa1-xN层104下插入1nm的AlN层，第一AlxGa1-xN层至第三AlxGa1-xN层AlxGa1-xN中的Al组分依次线性递增，如第一AlxGa1-xN层中的Al组分由下往上为0-0.1之间，第二AlxGa1-xN层中的Al组分由下往上为0.1-0.2之间，第三AlxGa1-xN层中的Al组分为0.2-0.3之间；或者，第一、二、三AlxGa1-xN层中的Al组分分别为固定值，如分别为0.1、0.2、0.3。
作为示例，所述势垒层103中各层材料层对应的Al组分逐渐增大的方式可以是线性增大。势垒层Al渐变可根据器件线性需要设计，可以提高对沟道的极化，同时保证缓变得晶格常数。Al组份越大，极化能力越强，能在GaN沟道内极化出的二维电子气越多，但是由于Al组份越大，AlGaN与GaN晶格不匹配更严重，因此会造成AlGaN裂解，导致性能降低。而通过渐变的多层Al组份层，可以把Al组份提上去。另外，势垒层中Al组分递变的设计，对器件线性度有好处，可靠性较高，使得器件综合性能提升。
例如，在一示例中，所述势垒层103包括n层AlxGa1-xN层，对应的AlxGa1-xN层中Al的组分为0.1n，1<＝n<＝5，也就是说，如果是5层，由下往上，Al组份可以为Al％＝0.1n，即第一层0.1，第5层0.5，依次类推。当然，层数n也可以选择为其他层数。
如图5所示，作为一示例，所述势垒层103中还形成有势垒辅助结构107，所述势垒辅助结构107包括自下而上依次形成的第一辅助层108及第二辅助层109，其中，所述第一辅助层108包括GaN层，所述第二辅助层109包括AlN层。在一具体示例中，所述第一辅助层108选择为GaN层，所述第二辅助层109选择为AlN层。其中，GaN层可以起到工艺过程中刻蚀停止层的作用，因为AlN与GaN具有较高的湿法刻蚀选择比,另外，GaN层可以作为帽层，在工艺制程中，在凹槽区域，对GaN所覆盖的AlGaN势垒层进行保护。
其中，所述势垒辅助结构107形成在所述势垒层103的位置可以依据器件阈值电压设定，即所述势垒辅助结构107下方的势垒层(AlGaN层)的厚度。通过所述势垒辅助结构107(如AlN层/GaN层)的插入位置，确定栅极处AlGaN势垒厚度，从而确定器件阈值，且可靠性高，传统工艺过程中的刻蚀漂移造成的阈值偏移，在本方案中得以抑制。在一示例中，势垒辅助结构107下方的势垒层的厚度选择为5-15nm之间，例如，可以是6nm、8nm、10nm、12nm。
也就是说，栅极区可以通过如AlN层插入来实现无损刻蚀，AlN与GaN具有较高的湿法刻蚀选择比，因此可以通过湿法刻蚀仅仅去除AlN，从而保证栅极区的薄膜质量，而不会因为传统ICP等离子刻蚀造成很多缺陷，从而导致栅极漏电，这里插入层AlN/GaN的作用就是利用高刻蚀选择比可以进行无损刻蚀工艺，另外，还可以通过AlN/GaN的插入位置，确定栅极处AlGaN势垒厚度，从而确定器件阈值，且可靠性高，阈值偏移较小。
作为示例，所述第一辅助层108的厚度介于之间1-3nm之间，例如，可以是1.5nm、2nm；所述第二辅助层109的厚度介于1-3nm之间，例如，可以是2nm、2.5nm。在一具体示例中，所述势垒层103为由上往下Al0.3Ga0.7N/Al0.2Ga0.8N/AlN/GaN/Al0.1Ga0.9N/AlN(最下层AlN1nm起到更好的限制住2DEG的作用)为由上至下Al组分逐渐减小设计的多层AlxGa1.xN，另一具体示例中，所述势垒层103为由上往下Al0.3Ga0.7N 10nm/AlN 1nm/GaN1nm/Al0.3Ga0.7N 10nm。
在一示例中，所述势垒辅助结构107形成在最下层的所述AlxGa1-xN层的表面。参见图5所示，形成在第一AlxGa1-xN层104表面。在一可选示例中，最下层的所述AlxGa1-xN层的厚度介于5-15nm之间，可以是6nm、8nm、10nm、12nm。
在另一可选示例中，所述势垒辅助结构107上方的所述AlxGa1-xN层为掺杂材料层。其中，可以是上方的材料层中每一层均为掺杂材料层，还可以是任意一层或者多层为掺杂材料层。例如，参见图5所示，第二AlxGa1-xN层105和第三AlxGa1-xN层106为掺杂材料层，或者仅仅第三AlxGa1-xN层106为掺杂材料层，如形成n-AlGaN，从而在掺杂的n-AlGaN中形成更好的源、漏欧姆接触。
接着，进行步骤S4，如图1中的S4及图6-7所示，刻蚀所述势垒层103，以在所述势垒层103中形成第一凹槽103a及第二凹槽103b。其中，在一示例中，所述第一凹槽103a用于后续制作栅极结构，所述第二凹槽103b用于改善器件的耐压性能。
在一示例中，第一凹槽103a和第二凹槽103b显露所述势垒层103，即，刻蚀势垒层的过程中并未刻蚀到底，在一示例中，第一凹槽103a和第二凹槽103b深度一致，该步骤刻蚀完势垒辅助结构107上方的势垒层，例如，一步刻蚀是刻蚀完AlN/GaN上面的势垒层。
在一种示例中，刻蚀所述势垒层103形成所述第一凹槽103a及所述第二凹槽103b的步骤包括：采用ICP干法刻蚀工艺去除所述势垒辅助结构107上方的材料层停止在所述AlN层(第二辅助层)上，并采用湿法刻蚀工艺去除所述AlN层且停止在所述GaN层(第一辅助层)上，AlN通过选择性刻蚀去除，且湿法刻蚀AlN与GaN有很高刻蚀选择比，刻蚀在GaN表面停止，另外，GaN可以作为刻蚀凹槽表面的帽层，保护下层AlGaN。在另外一种示例中，刻蚀所述势垒层103形成所述第一凹槽103a及所述第二凹槽103b的步骤包括：依次进行第一刻蚀及第二刻蚀的步骤，其中，所述第一刻蚀包括进行至少一次ICP刻蚀，所述第二刻蚀包括氧化并结合化学试剂进行刻蚀。其中，可以是先ICP刻蚀掉AlGaN，如刻蚀完势垒辅助结构107上方的势垒层，然后再氧化，在通过化学试剂刻蚀掉氧化的AlN，为无损刻蚀，例如，在一示例中利用HCl化学试剂刻蚀去除氧化的AlN。
其中，由于最后一步为湿法刻蚀，可以去除干法刻蚀中产生的材料损伤，并形成平滑的刻蚀界面，实现无损刻蚀。另外，在一示例中，所述第一凹槽103a的纵截面形貌包括方形(如图6所示)或者倒梯形(如图7所示)，同样，所述第二凹槽103b的纵截面形貌包括方形或者倒梯形。可以通过调节刻蚀条件，刻蚀形成的凹槽可以为垂直凹槽，也可以是下窄上宽的形貌。另外，由于AlGaN势垒层中Al组份是渐变的，所以容易形成倒梯形凹槽。
另外，作为示例，所述第一凹槽103a的深度大于所述第二凹槽103b的深度。其中，在一可选示例中，后续形成栅极处的凹槽(所示第一凹槽103a)，刻蚀深度为AlGaN/AlN，即停止与GaN帽层之上，通过上述的无损刻蚀方法实现栅极可靠性，漏极处的凹槽(所示第二凹槽103b)可以停止于势垒辅助层上层的AlGaN内，即漏凹槽比栅凹槽浅，从而可以通过减薄AlGaN来削弱在栅-漏区域的GaN沟道内的二维电子气，从而通过缓解电场聚集来提高器件耐压。当然，还可以是第一凹槽与第二凹槽通过一步工艺刻蚀同一深度，从而器件制备简化工艺。
在一可选示例中，所述第二凹槽103b的深度沿栅漏方向上线性增加，也就是说，沿栅-漏方向上，第二凹槽103b线性变深。可选地，形成线性变深的所述第二凹槽103的步骤包括：在刻蚀过程中，通入Cl源进行氯化，再利用Ar等离子体去除氯化后的薄膜。在一示例刻蚀势垒层的过程中，例如，ICP刻蚀AlGaN的时候，可以通入Cl气源对AlGaN表面进行氯化，再利用Ar等离子气体去除氯化的薄膜，刻蚀损伤比传统Cl等离子气体刻蚀要小，近乎为无损刻蚀。在另一可选示例中，通过多步光刻刻蚀形成线性变化的单个凹槽深度，或不同深度的系列凹槽；也可以通过一步光刻，利用不同光照剂量，实现栅-漏方向上厚度线性变化的光刻胶掩模版，然后把掩模版的形貌传递给刻蚀，通过刻蚀，实现不同深度凹槽。
另外，如图8所示，作为示例，所述GaN器件的制备还包括在所述第一凹槽103a及所述第二凹槽103b的侧壁及周围的所述势垒层103上形成中间辅助钝化层110的步骤，其中，中间辅助钝化层110的材料包括但不限于SiN，可以是利用LPCVD沉积SiN钝化层，覆盖整个平面及第一凹槽和第二凹槽。另外，所述中间辅助钝化层110的厚度介于之间10-20nm，例如，可以是12nm、15nm、18nm，依据实际选择。
接着，进行步骤S5，如图1中的S5及图9所示，制备器件的源极欧姆电极111和漏极欧姆电极112，所述源极欧姆电极111和所述漏极欧姆电极112分别位于所述第一凹槽103a和所述第二凹槽103b的两侧，且所述漏极欧姆电极112靠近所述第二凹槽103b。即，所述第一凹槽103a用于后续制作栅极结构，所述第二凹槽103b用于改善器件的耐压性能。
其中，可以采用现有的源漏电极的形成方式，该示例中，源极欧姆电极111和漏极欧姆电极112穿过所述中间辅助钝化层110形成在所述势垒层103的表面。可以是通过利用光刻定义源、漏欧姆电极，然后，去除源、漏极位置对应的中间辅助钝化层(如SiN层)，再沉积电极金属材料层，然后剥离并去除光刻胶，通过退火形成源、漏欧姆电极。
接着，进行步骤S6，如图1中的S6及图10所示，填充所述第一凹槽形成栅帽结构113。
在一示例中，所述栅极结构113填充满所述第一凹槽103a并延伸至第一凹槽103a周围的所述势垒层103上，形成T型栅极结构。具体工艺可以是，利用光刻定义栅帽，栅帽覆盖整个第一凹槽，且大于第一凹槽区，沉积金属，剥离，去除光刻胶，形成T型栅极。另外，在一可选示例中，可以是先去除栅区凹槽(第一凹槽)内的中间辅助钝化层(如SiN层)，然后再沉积栅金属，也有利于栅极对沟道的控制能力。
最后，进行步骤S7，如图1中的S6及图10所示，在所述第二凹槽103b上制作场板114，所述场板114与所述第二凹槽103b形成功能腔117。
其中，基于本发明的设计，耐压调节主要可以通过两方面实现，一方面为栅-漏区的凹槽，例如，由于刻蚀去除了上层AlxGa1-xN，只留下最下层AlGaN，使得此凹槽区对应GaN沟道内不能极化出一样多的二维电子气，从而缓解了电场聚集，提高了耐压；另一方面为通过在栅-漏凹槽区上部形成桥型场板(桥墩高度可以为0，即金属板与凹槽水平面齐平)，从而提高耐压；另一个好处为，桥型场板由于凹槽内大多为空气介质，因此场板带来的寄生最小，对器件频率性能有益。另外，可选地，栅-漏凹槽区保留部分AlGaN及AlN层(即AlN/GaN上方AlGaN势垒层不完全刻蚀掉)，有利于保证栅-漏区可在GaN沟道内极化出足量的二维电子气。
在一示例中，所述场板114包括竖直部115和水平部116，进一步，所述功能腔117自所述第二凹槽103b延伸至所述第二沟槽103b两侧的所述势垒层上，从而场板的竖直部115和水平部116以及第二凹槽共同形成T型的功能强。当然，在另外的示例中，也可以是所述场板114只包括水平部116，形成在势垒层表面，所述第二凹槽的空腔构成功能腔117。
其中，可以是利用光刻定义形成场板的区域，然后进行金属沉积，形成栅-漏区桥型场板，场板位于栅-漏凹槽之上，且大于凹槽区，两边不与栅极、漏极接触。通过光刻工艺调节，竖直部厚度可决定桥型场板桥墩的高度，桥墩高度可以为0，使场板与凹槽面水平。
作为示例，当所述场板114包括竖直部115和水平部116时，场板114的具体形成工艺可以是：利用光刻工艺先形成掩膜层，再基于掩膜层进行金属沉积，得到空气桥结构。
另外，所述竖直部115的高度介于之间0-1um之间，例如，可以0.2μm、0.5μm、0.8μm。。
本发明耐压的提升通过栅-漏凹槽一种工艺完成，凹槽工艺一方面减薄了势垒厚度从而降低了沟道内二维电子气，通过降低栅-漏二维电子气浓度来提升耐压，另一方面，在凹槽上制作场板，形成空气桥场板，通过增加空气桥场板，进一步缓解峰值电场，且场板形成的介质为空气，对寄生电容无太大影响，同时场板工艺稳定，可以通过调节凹槽宽度等来实现耐压提升的强度。在一示例中，第二凹槽在栅帽结构、漏极欧姆电极之间，不与栅帽结构、漏极欧姆电极接触，具体间距不设限，另外，场板要比第二凹槽宽，比栅、漏间距小，具体间距不设限，其中，总体上，栅-漏间距>金属场板宽度>第二凹槽宽度。
另外，本发明还提供一种GaN器件，其中，所述GaN器件优选采用本发明的制备方法制备得到，当然，也可以采用其他方法制备，本GaN器件中各材料层的特征及描述可以参见在GaN器件的制备方法中的描述，其中，所述GaN器件包括：
半导体衬底101；
GaN沟道层102，形成在所述半导体衬底101上；
势垒层103，形成在所述GaN沟道层102上，所述势垒层包括多层AlxGa1-xN层，多层AlxGa1-xN层中，自下而上各层材料层对应的Al组分逐渐增大；
第一凹槽103a及第二凹槽103b，形成在所述势垒层103中；
源极欧姆电极111及漏极欧姆电极112，形成在所述第一凹槽及第二凹槽两侧的势垒层上，所述漏极欧姆电极112靠近所述第二凹槽103b；
栅帽结构113，填充在所述第一凹槽103a中；
场板114，形成在所述第二凹槽103b上，且所述场板与所述第二凹槽形成功能腔117。
作为示例，所述势垒层中还形成有势垒辅助结构107，所述势垒辅助结构包括自下而上依次形成的第一辅助层108及第二辅助层109，所述第一辅助层包括GaN层，所述第二辅助层包括AlN层。
作为示例，所述势垒辅助结构107形成在最下层的所述AlxGa1-xN层的表面。
作为示例，最下层的所述AlxGa1-xN层的厚度介于5-15nm之间。
作为示例，所述势垒辅助结构107上方的所述AlxGa1-xN层为掺杂材料层。
作为示例，所述第一凹槽103a的深度大于所述第二凹槽103b的深度。
作为示例，所述第二凹槽103b的深度沿栅漏方向上线性增加。
作为示例，所述功能腔117自所述第二凹槽延伸至所述第二沟槽的两侧。
作为示例，在所述第一凹槽103a及所述第二凹槽103b的侧壁及周围的所述势垒层103上形成中间辅助钝化层110。
综上所述，本发明的GaN器件及其制备方法，可以基于形成的第二凹槽提高器件的耐压，同时减小寄生电容，从而改善器件频率性能。另外，本发明通过势垒层的设计以及势垒辅助结构，可以提高器件的线性度，可靠性较高，使得器件综合性能提升，本发明耐压的提升通过栅-漏凹槽一种工艺完成，还可以有效控制器件的阈值电压，形成更好的源、漏欧姆接触。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (14)

1.一种GaN器件的制备方法，其特征在于，所述制备方法包括如下步骤：
提供半导体衬底；
在所述半导体衬底上形成GaN沟道层；
在所述GaN沟道层上形成势垒层，所述势垒层包括至少一层AlxGa1-xN层，多层AlxGa1-xN层中，自下而上各层材料层对应的Al组分逐渐增大；
刻蚀所述势垒层，以在所述势垒层中形成第一凹槽及第二凹槽；
制备器件的源极欧姆电极和漏极欧姆电极，所述源极欧姆电极和所述漏极欧姆电极分别位于所述第一凹槽和所述第二凹槽的两侧，且所述漏极欧姆电极靠近所述第二凹槽；
填充所述第一凹槽形成栅极结构；以及
在所述第二凹槽上制作场板，所述场板与所述第二凹槽形成功能腔。
2.根据权利要求1所述的GaN器件的制备方法，其特征在于，所述势垒层中还形成有势垒辅助结构，所述势垒辅助结构包括自下而上依次形成的第一辅助层及第二辅助层，其中，所述第一辅助层包括GaN层，所述第二辅助层包括AlN层。
3.根据权利要求2所述的GaN器件的制备方法，其特征在于，所述势垒辅助结构形成在所述势垒层的位置依据器件阈值电压设定。
4.根据权利要求2所述的GaN器件的制备方法，其特征在于，所述势垒辅助结构形成在最下层的所述AlxGa1-xN层的表面；其中，最下层的所述AlxGa1-xN层的厚度介于5-15nm之间，和/或，所述势垒辅助结构上方的所述AlxGa1-xN层为掺杂材料层。
5.根据权利要求2所述的GaN器件的制备方法，其特征在于，刻蚀所述势垒层形成所述第一凹槽及所述第二凹槽的步骤包括：采用干法刻蚀工艺去除所述势垒辅助结构上方的材料层停止在所述AlN层上，并采用湿法刻蚀工艺去除所述AlN层且停止在所述GaN层上；或者，形成步骤包括：依次进行第一刻蚀及第二刻蚀的步骤，其中，所述第一刻蚀包括进行至少一次ICP刻蚀，所述第二刻蚀包括氧化并结合化学试剂进行刻蚀。
6.根据权利要求1所述的GaN器件的制备方法，其特征在于，所述势垒层包括n层AlxGa1- xN层，且对应的AlxGa1-xN层中Al的组分为0.1n，1<＝n<＝5；和/或，所述第一凹槽的纵截面形貌包括方形或者倒梯形，所述第二凹槽的纵截面形貌包括方形或者倒梯形。
7.根据权利要求1所述的GaN器件的制备方法，其特征在于，所述功能腔自所述第二凹槽延伸至所述第二沟槽的两侧；和/或，在所述第一凹槽及所述第二凹槽的侧壁及周围的所述势垒层上形成中间辅助钝化层。
8.根据权利要求1-7中任意一项所述的GaN器件的制备方法，其特征在于，所述第一凹槽的深度大于所述第二凹槽的深度。
9.根据权利要求8所述的GaN器件的制备方法，其特征在于，所述第二凹槽的深度沿栅漏方向上线性增加。
10.根据权利要求9所述的GaN器件的制备方法，其特征在于，形成所述第二凹槽的步骤包括：在刻蚀过程中，通入Cl源进行氯化，再利用Ar等离子体去除氯化后的薄膜。
11.一种GaN器件，其特征在于，所述GaN器件包括：
半导体衬底；
GaN沟道层，形成在所述半导体衬底上；
势垒层，形成在所述GaN沟道层上，所述势垒层包括多层AlxGa1-xN层，多层AlxGa1-xN层中，自下而上各层材料层对应的Al组分逐渐增大；
第一凹槽及第二凹槽，形成在所述势垒层中；
源极欧姆电极及漏极欧姆电极，形成在所述第一凹槽及第二凹槽两侧的势垒层上，所述漏极欧姆电极靠近所述第二凹槽；
栅极结构，填充在所述第一凹槽中；
场板，形成在所述第二凹槽上，且所述场板与所述第二凹槽形成功能腔。
12.根据权利要求11所述的GaN器件，其特征在于，所述势垒层中还形成有势垒辅助结构，所述势垒辅助结构包括自下而上依次形成的第一辅助层及第二辅助层，其中，所述第一辅助层包括GaN层，所述第二辅助层包括AlN层。
13.根据权利要求12所述的GaN器件，其特征在于，所述势垒辅助结构形成在最下层的所述AlxGa1-xN层的表面；其中，最下层的所述AlxGa1-xN层的厚度介于5-15nm之间，和/或，所述势垒辅助结构上方的所述AlxGa1-xN层为掺杂材料层。
14.根据权利要求11-13中任意一项所述的GaN器件，其特征在于，所述第一凹槽的深度大于所述第二凹槽的深度，所述第二凹槽的深度沿栅漏方向上线性增加；和/或，所述功能腔自所述第二凹槽延伸至所述第二沟槽的两侧；和/或，在所述第一凹槽及所述第二凹槽的侧壁及周围的所述势垒层上形成中间辅助钝化层。
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