CN113097070A - GaN器件结构及其制备方法 - Google Patents

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Abstract

本发明提供一种GaN器件结构及制备方法，制备包括：在衬底上至少制备GaN沟道层及源漏补偿层，形成栅极区凹槽定义栅极区域，形成n型掺杂GaN层及GaN沟道补偿层，定义栅指，形成刻蚀凹槽并去除n型掺杂GaN层形成空腔结构，制备栅氧层、栅电极金属层及源漏极。本发明的GaN器件及制备，基于栅极区沟槽的形成，并通过形成n型掺杂GaN层，得到的空腔结构以及位于空腔结构上的栅指，形成悬空纳米线沟道，有利于实现器件的小型化，还可以基于掩膜板的选择，得到纳米级尺度的栅指；另外，还可以形成多个悬空的纳米线结构，GaN沟道由外围包裹电极控制，形成环栅沟道器件；此外，还可以进一步对器件材料层设计，在掺杂材料层上构建源漏电极，简化工艺，利于欧姆接触。

Description

GaN器件结构及其制备方法
技术领域
本发明属于半导体器件制造技术领域，特别是涉及一种GaN器件结构及其制备方法。
背景技术
GaN材料的研究与应用是目前全球半导体研究的前沿和热点，是研制微电子器件、光电子器件的新型半导体材料，被誉为是继第一代Ge、Si半导体材料、第二代GaAs、InP化合物半导体材料之后的第三代半导体材料。它具有宽的直接带隙、强的原子键、高的热导率、化学稳定性好(几乎不被任何酸腐蚀)等性质和强的抗辐照能力。
然而，随着技术的发展及需求，GaN器件的小型化难以有效实现，另外，GaN器件的三维设计也是本领域技术人员亟待解决的问题。
因此，如何提供一种GaN器件结构及其制备方法以解决现有技术的上述问题实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种GaN器件结构及其制备方法，用于解决现有技术中GaN器件的小型化难以有效实现及难以有效设计GaN三维器件等问题。
为实现上述目的及其他相关目的，本发明提供一种GaN器件结构的制备方法，所述制备方法包括如下步骤：
提供衬底；
在所述衬底上依次制备缓冲层、GaN沟道层以及源漏补偿层；
自所述源漏补偿层一侧刻蚀至所述GaN沟道层，以形成栅极区凹槽，所述栅极区凹槽定义器件的栅极区域；
在所述栅极区凹槽的底部依次形成n型掺杂GaN层及GaN沟道补偿层，且所述n型掺杂GaN层的上表面低于所述GaN沟道层的上表面，所述GaN沟道补偿层的上表面不低于所述GaN沟道层的上表面；
采用栅指掩膜板在所述GaN沟道补偿层上定义栅极结构，所述栅指掩膜板包括若干个沿所述栅极区凹槽延伸的方向间隔排列的栅指图形；
以所述栅指掩膜板为掩膜向下刻蚀至所述n型掺杂GaN层，形成若干个刻蚀凹槽；
至少在所述刻蚀凹槽的侧壁沉积形成侧墙；
基于所述刻蚀凹槽去除所述n型掺杂GaN层并去除所述栅指掩膜板，以形成空腔结构，并得到位于所述空腔结构上的悬空的栅指，所述栅指至少包括所述GaN沟道补偿层；
在形成所述空腔结构后的结构表面沉积栅氧层及栅电极金属层，并制备源极和漏极。
可选地，所述GaN沟道层的厚度介于1-3μm之间；和/或，所述栅极区凹槽在所述GaN沟道层中的深度大于等于500nm。
可选地，所述源漏补偿层包括预设类型掺杂材料层，所述预设类型掺杂材料层包括预设类型掺杂的GaN层、预设类型掺杂的AlGaN及预设类型掺杂的InAlN中的任意一种；和/或，所述源漏补偿层的厚度介于30-70nm之间。
可选地，所述n型掺杂GaN层的厚度大于等于300nm，掺杂浓度介于1019-8×1019/cm3之间。
可选地，所述栅指掩膜板的材质选择为HSQ负性树脂。
可选地，采用电化学方法去除所述n型掺杂GaN层形成所述空腔结构。
可选地，所述源漏补偿层表面还形成有钝化层，所述源极和所述漏极穿过所述钝化层形成在所述源漏补偿层上。
可选地，还包括在所述GaN沟道层与所述源漏补偿层之间制备势垒层的步骤。
可选地，所述势垒层包括AlxGa1-xN层，x大于0且小于等于0.3；和/或，所述势垒层的厚度介于5-30nm之间。
可选地，在所述栅极区凹槽的底部形成所述n型掺杂GaN层及所述GaN沟道补偿层之后还包括形成势垒补偿层的步骤；和/或，所述GaN沟道补偿层的上表面与所述GaN沟道层的上表面相平齐。
另外，本发明提供一种GaN器件结构，所述GaN器件结构优选采用本发明的制备方法制备得到，当然，也可以采用其他方法制备，所述GaN器件结构包括：
基底，形成在所述衬底上的外延结构，所述外延结构自下而上至少包括缓冲层、GaN沟道层以及源漏补偿层；
栅极区凹槽，形成在所述外延结构中，所述栅极区凹槽的底部显露所述GaN沟道层；
空腔结构，间隔排列在所述栅极区凹槽中，所述空腔结构的内壁依次形成有第一栅氧层及第一栅极金属层，且所述第一栅极金属层还围成一形成在所述空腔结构内的间隙；
GaN沟道补偿层，位于所述空腔结构上，上表面不低于所述GaN沟道层的上表面，以形成栅指，所述GaN沟道补偿层上还依次形成有第二栅氧层及第二栅极金属层；
源极电极及漏极电极，分别位于所述栅极区凹槽的两侧。
可选地，所述外延结构还包括势垒层，形成在所述GaN沟道层与所述源漏补偿层之间。
可选地，所述GaN沟道补偿层上还形成有势垒补偿层；和/或，所述GaN沟道补偿层的上表面与所述GaN沟道层的上表面相平齐。
如上所述，本发明的GaN器件结构及其制备方法，基于栅极区沟槽的形成，并通过形成n型掺杂GaN层，得到的空腔结构以及位于空腔结构上的栅指，形成悬空纳米线沟道，有利于实现器件的小型化，进一步，还可以基于掩膜板的选择，得到纳米级尺度的栅指；另外，还可以形成多个悬空的纳米线结构，GaN沟道由外围包裹电极控制(电极包裹了整个纳米线外围，因此是上、下、左、右4个电极)，形成Gate-all-around沟道器件；此外，还可以进一步对器件材料层设计，在掺杂材料层上构建源漏电极，简化工艺，利于欧姆接触。
附图说明
图1显示为本发明实施例的GaN器件结构制备的工艺流程图。
图2-16显示为本发明实施例的GaN器件结构中各步骤得到的结构示意图。
元件标号说明
101 衬底
102 缓冲层
103 GaN沟道层
104 源漏补偿层
105 钝化层
106 势垒层
107 栅极区凹槽
108 预设类型GaN掺杂层
109 GaN沟道补偿层
110 势垒补偿层
111 栅指掩膜板
111a 栅指图形
111b 侧墙
111c 刻蚀凹槽
112 空腔结构
113 第一栅氧层
114 第二栅氧层
115 第一栅极金属层
116 第二栅极金属层
117 源极
118 漏极
S1～S9 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。另外，本发明中使用的“介于……之间”包括两个端点值。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
实施例一：
如图1所示，本发明提供一种GaN器件结构的制备方法，所述制备方法包括如下步骤：
S1，提供衬底；
S2，在所述衬底上依次制备缓冲层、GaN沟道层以及源漏补偿层；
S3，自所述源漏补偿层一侧刻蚀至所述GaN沟道层，以形成栅极区凹槽，所述栅极区凹槽定义器件的栅极区域；
S4，在所述栅极区凹槽的底部依次形成n型掺杂GaN层及GaN沟道补偿层，且所述GaN沟道补偿层的上表面不低于所述GaN沟道层的上表面；
S5，采用栅指掩膜板在所述GaN沟道补偿层上定义栅极结构，所述栅指掩膜板包括若干个沿所述栅极区凹槽延伸的方向间隔排列的栅指图形；
S6，以所述栅指掩膜板为掩膜向下刻蚀至所述n型掺杂GaN层，形成若干个刻蚀凹槽；
S7，至少在所述刻蚀凹槽的侧壁沉积形成侧墙；
S8，基于所述刻蚀凹槽去除所述n型掺杂GaN层并去除所述栅指掩膜板，以形成空腔结构，并得到位于所述空腔结构上的悬空的栅指，所述栅指至少包括所述GaN沟道补偿层；
S9，在形成所述空腔结构后的结构表面沉积栅氧层及栅电极金属层，并制备源极和漏极。
下面将结合附图详细说明本发明的GaN器件结构的制备方法，其中，需要说明的是，上述顺序并不严格代表本发明所保护的GaN器件结构的制备顺序，本领域技术人员可以依据实际工艺步骤进行改变，图1仅示出了本发明一种示例中GaN器件结构的制备步骤。
首先，如图1中的S1及图2所示，进行步骤S1，提供衬底101。
具体地，所述衬底101可以为硅(Si)衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底、SiC衬底、蓝宝石(Sapphire)衬底、GaN衬底、AlN衬底等，但不限于此，还可以是其他衬底。在其它示例中，所述衬底101还可以为包括其他半导体元素或化合物的衬底，例如砷化镓、磷化铟或碳化硅等，所述衬底101还可以为叠层结构，例如硅/锗硅叠层等。本实施例中，所述衬底101选择为SiC衬底。
接着，如图1中的S2及图3-4所示，进行步骤S2，在所述衬底101上依次制备缓冲层102、GaN沟道层103以及源漏补偿层104。
具体的，所述缓冲层102可以用于缓解晶格失配。其中，所述缓冲层102包括但不限于AlGaN层。在一示例中，厚度可以介于1-3um之间，例如，可以是1.5um、2um、2.5um。在一示例中，所述GaN沟道层103厚度可以介于1-3um之间，例如，可以是1.5um、2um、2.5um。
另外，在一示例中，所述源漏补偿层104包括预设类型掺杂材料层，例如，所述预设类型掺杂材料层包括预设类型掺杂的GaN层、预设类型掺杂的AlGaN及预设类型掺杂的InAlN中的任意一种。其中，如果是器件类型是n型器件，预设类型为n型掺杂，如果是制备p型器件，预设类型为p型掺杂。另外，可以是其他材料，如AlGaN、InAlN，从而在刻蚀栅凹槽内n型GaN形成空腔的过程中，不容易被刻蚀，实现高的刻蚀选择比，可以在已有侧墙保护的基础上进一步保护器件。另外，所述源漏补偿层104的掺杂浓度可以是介于5×1018-5×1019/cm3之间。在另一可选示例中，所述源漏补偿层104的厚度介于30-70nm之间，例如，可以是40nm、50nm、60nm。所述源漏补偿层104有利于为源漏极形成良好的欧姆接触。
作为示例，所述源漏补偿层104表面还形成有钝化层105。可选地，所述钝化层105的材料包括但不限于SiN。另外，在一示例中，所述钝化层105的厚度介于50-100nm之间，例如，可以是60nm、70nm、80nm。
如图4所示，在一示例中，还包括在所述GaN沟道层103与所述源漏补偿层104之间制备势垒层106的步骤。作为示例，所述势垒层106包括AlxGa1-xN层，x为Al的组分，进一步可选地，x大于0且小于等于0.3，例如，可以为0.1、0.15、0.2。在另一可选示例中，所述势垒层106的厚度介于5-30nm之间，例如，可以是10nm、15nm、20nm、25nm。
接着，如图1中的S3及图5所示，进行步骤S3，自所述源漏补偿层104一侧刻蚀至所述GaN沟道层103，以形成栅极区凹槽107，所述栅极区凹槽107定义器件的栅极区域。其中，定义的栅极区域的位置可以参见图7中的俯视图。
具体地，可以采用光刻刻蚀工艺在整体栅极区域开窗。例如，以缓冲层102上形成有SiN/n+GaN/AlGAN/GaN结构为例，可以是，利用RIE/ICP干法刻蚀分别刻蚀SiN以及N+GaN/AlGAN/GaN，其中，SiN利用F基等离子体刻蚀，GaN/AlGaN外延结构利用Cl基等离子刻蚀，刻蚀停止在GaN沟道层103内。
作为示例，所述栅极区凹槽107在所述GaN沟道层103中的深度d1大于等于500nm，例如，可以选择为800nm、1000nm、1.5μm、2μm。以利于后续工艺的进行。
接着，如图1中的S4及图6-8所示，进行步骤S4，在所述栅极区凹槽107的底部依次外延形成n型掺杂GaN层108及GaN沟道补偿层109。在一示例中，在n型掺杂GaN层108及GaN沟道补偿层109之间还插入AlN层，厚度可以介于0.8-1.2nm之间，如选择为1nm，有利于保证后续刻蚀过程中的表面平整。且该步骤中，所述n型掺杂GaN层108的上表面低于所述GaN沟道层103的上表面，所述GaN沟道补偿层109的上表面不低于所述GaN沟道层103的上表面，利于GaN互连，即栅极到源、漏的GaN层可以互连。
作为示例，所述n型掺杂GaN层108的厚度大于等于300nm，例如，可以是500nm、800nm。另外，在另一示例中，所述n型掺杂GaN层108的掺杂浓度介于1019-8×1019/cm3之间。其中，n型掺杂浓度可以掺的比较高，容易通过电化学方法刻蚀掉，利于工艺有效实施。
作为示例，所述GaN沟道层109的材料与所述GaN沟道层103的材料相同。另外，在一示例中，所述GaN沟道补偿层109的上表面等于或者高于所述GaN沟道层103的上表面，且低于所述源漏补偿层104的上表面，例如，参见图8所示。
在一具体示例中，如图6所示，所述衬底101上形成有势垒层106，该步骤中，还可以在所述栅极区凹槽的底部形成所述n型掺杂GaN层108及所述GaN沟道补偿层109之后还包括形成势垒补偿层110，当然，在其他示例中，还可以不形成所述势垒补偿层110。其中，势垒补偿层110如果不加，沟道即为4个面都相同的金属-氧化物-GaN结构形成沟道，如果有势垒补偿层110，上表面通过势垒极化形成沟道，与下表面、两侧面的沟道类型不同。
在一示例中，所述势垒补偿层110的材料与所述势垒层106的材料选择为一致。另外，在一示例中，所述势垒补偿层110的上表面与势垒层106的上表面相平齐。进一步可选示例中，所述GaN沟道补偿层109的上表面与所述GaN沟道层103的上表面相平齐。例如，所述势垒补偿层110厚度介于5-30nm之间，例如，可以是10nm、15nm、20nm、25nm。
接着，如图1中的S5及图9-10所示，进行步骤S5，采用栅指掩膜板111在所述GaN沟道补偿层109上定义栅极结构，可以理解的，当存在势垒补偿层110时，所述栅指掩膜板111形成在所述势垒补偿层110上。其中，所述栅指掩膜板111包括若干个沿所述栅极区凹槽107延伸的方向间隔排列的栅指图形111a，其中，栅指图形111a对应后续需要形成的栅指。
作为示例，所述栅指掩膜板111的材质选择为HSQ负性树脂。其中，采用HSQ负性树脂定义栅指尺寸，HSQ分辨率高，能做到纳米级尺寸，提高精度。在一示例中，所述栅指的栅宽的尺寸为大于等于10nm且小于等于200nm，例如，可以是50nm、100nm。另外，栅指间距可以是大于等于300nm，例如，选择为500nm、800nm。可根据设备工艺能力确定。另外，所述栅极区凹槽可以根据具体需要而定，源、漏间栅凹槽的长度，即源、漏间距可以为100nm-1um，也可以根据实际需要来定，栅极区凹槽宽根据所需栅指数来定。
接着，如图1中的S6、S7、S8及图11-12所示，进行步骤S6，以所述栅指掩膜板11为掩膜向下刻蚀至所述n型掺杂GaN层108，形成若干个刻蚀凹槽111c。进行步骤S7，至少在所述刻蚀凹槽111c的侧壁沉积形成侧墙111b。进行步骤S8，基于所述刻蚀凹槽111c去除所述n型掺杂GaN层108并去除所述栅指掩膜板111，以形成空腔结构112，并得到位于所述空腔结构112上的悬空的栅指，所述栅指至少包括所述GaN沟道补偿层109。
具体地，在一示例中，可以利用干法ICP进行刻蚀，例如，利用Cl基刻蚀去除栅极区未被HSQ保护的地方(即非栅指区)，其中，刻蚀可以是停止在所述n型掺杂GaN层108的内部或者所述n型掺杂GaN层108的表面。
另外，在一示例中，如图11所示，形成所述刻蚀凹槽111c之后，还包括沉积侧墙111b的步骤，在一具体示例中，可以是CVD沉积SiN，可以进一步利用各向异性刻蚀形成在栅指壁的侧墙111b。进一步，在一示例中，还可以是所述栅极区凹槽107的其他部位也沉积形成所述侧墙111b，如源漏补偿层104侧壁也同时形成所述侧墙111b，从而可以在后续的腐蚀(如电化学腐蚀去除n型掺杂GaN层108)过程中进行器件层104的保护，如在湿法刻蚀n++GaN过程中的其它材料裸露面的保护。
作为示例，形成所述侧墙111b之后，采用电化学方法去除所述n型掺杂GaN层108形成所述空腔结构112。在一具体示例中，把样品浸入化学试剂，利用电化学方法(即通过置于化学试剂内的电极施加偏压来刻蚀高掺杂材料)，加电刻蚀高掺杂的所述n型掺杂GaN层108(如n++GaN)，化学试剂通过刻蚀槽进入n型掺杂GaN层108，只刻蚀n型掺杂GaN层108(高掺杂的n++GaN)，此过程中源漏补偿层104(如n+GaN帽层，或者是预设类型掺杂的AlGaN、InAlN)已通过侧墙进行保护，因此不被刻蚀，n型掺杂GaN层108刻蚀完后，形成空腔结构112。
另外，形成所述空腔结构112之后还包括去除所述栅指掩膜板111的步骤，其中，可以采用现有工艺去除栅指掩膜板111。在一示例中，去除所述栅指掩膜板111后还包括步骤：利用O3氧化及HCl进行清洗。例如，在一具体示例中，空腔结构周围为GaN，利用O3氧化及HCl进行悬空的AlGaN/GaN栅指表面清洗，栅指表面包括AlGaN上表面及GaN下表面，以及两侧面。
最后，如图1中的S9及图13-16所示，进行步骤S9，在形成所述空腔结构112后的结构表面沉积栅氧层及栅电极金属层，并制备源极117和漏极118。其中，栅氧层及栅电极金属层形成环绕四周的结构。在一示例中，制备栅氧的时候，应该到处都有，包括源、漏那边，及侧面，可以作为钝化层，金属栅极可以通过光刻，只在栅凹槽区沉积。
具体地，如图13所示，对于形成有势垒层106和势垒补偿层110的结构，形成的栅氧层包括第一栅氧层113及第二栅氧层114，还有两侧面层(图中未显示)，其中，所述第一栅氧层113形成在空腔的内表面，进一步围成一腔体，所述第二栅氧层114形成在势垒补偿层110的上表面。另外，参见图14所示，所述栅极区域对应的其他位置还可以同时形成有栅氧层。
另外，形成所述栅氧层后还形成栅电极金属层，所述栅电极金属层包括第一栅电极金属层115和第二栅电极金属层116，还有两侧面层(图中未显示)，其中，第一栅电极金属层115形成在第一栅氧层113表面，第二栅电极金属层116形成在第二栅氧层114表面。在一示例中，所述第一栅电极金属层115内部还围成间隙，保留部分空腔结构112的部分。俯视图参见图14所示。该示例中，形成MOS结构沟道以及通过势垒极化的2DEG。
作为示例，所述栅氧层(第一栅氧层113、第二栅氧层114)的厚度小于等于50nm，例如，可以设置为10nm、20nm、30nm。另外，所述栅氧层的形成工艺包括但不限于ALD，其材料包括但不限于Al2O3等现有材质。
作为示例，所述栅电极金属层(第一栅电极金属层115、第二栅电极金属层116)的厚度小于等于100nm，可以设置为20nm、50nm、60nm。另外，所述栅电极金属层的形成工艺包括但不限于溅射，其材料包括但不限于Ni/Au等现有材质。
另外，如图16所示，形成栅电极金属层之后还包括制备源极117和漏极118的步骤。在一示例中，所述源漏补偿层104表面形成有所述钝化层105，所述源极117和所述漏极118穿过所述钝化层105形成在所述源漏补偿层104表面。其中，基于本发明方案，GaN器件可进行小尺寸器件制备，形成悬空纳米线沟道，不存在体器件一系列的微米级外延层，另外，通过HSQ树脂定义的栅极尺寸可到纳米级，基于树脂的分辨率决定的。另外，本发明可形成多个悬空的纳米线结构，GaN沟道由上、下、左、右四个电极控制，形成gate-all-around沟道器件，相当于gate-all-around结构，金属栅极包裹住整个沟道(四面)，通过4个面控制沟道内二维电子气。
具体地，当所述源漏补偿层104具有掺杂时，源、漏电极制备在掺杂的GaN上，利于欧姆接触，无需离子注入、高温激活，或者高温退火工艺，简化工艺。在一具体示例中，可以采用光刻定义源、漏区，去除开口区SiN钝化层，再在n+GaN帽层上制备源、漏金属电极，完成器件制备。
另外，如图16所示，显示为没有势垒层的器件结构。在最初的外延结构中，没有AlxGa1-xN势垒层，GaN沟道之上直接为源漏补偿层(如N+GaN帽层)。二次外延GaN沟道的时候，沟道厚度及表面可以不与两旁未刻蚀的GaN沟道水平，在一示例中，二次外延的GaN(GaN沟道补偿层)高度大于等于两旁的GaN高度，小于源漏补偿层的高度，工艺控制更容易。
另外，如图15和16所示，并参阅图1-14，本发明提供一种GaN器件结构，所述GaN器件结构优选采用本发明的制备方法制备得到，当然，也可以采用其他方法制备。其中，本实施例中GaN器件结构各材料层的特征可以参见方法中的描述，在此不再赘述。
所述GaN器件结构包括：
衬底101，形成在所述衬底101上的外延结构，所述外延结构自下而上至少包括缓冲层102、GaN沟道层103以及源漏补偿层104；
栅极区凹槽107，形成在所述外延结构中，所述栅极区凹槽的底部显露所述GaN沟道层；
空腔结构112，间隔排列在所述栅极区凹槽107中，所述空腔结构的内壁依次形成有第一栅氧层113及第一栅极金属层115，且所述第一栅极金属层115还围成一形成在所述空腔结构内的间隙；
GaN沟道补偿层109，位于所述空腔结构112上，上表面不低于所述GaN沟道层103的上表面，以形成栅指，所述GaN沟道补偿层上还依次形成有第二栅氧层114及第二栅极金属层116；
源极117及漏极118，分别位于所述栅极区凹槽的两侧。
作为示例，所述外延结构还包括势垒层106，形成在所述GaN沟道层103与所述源漏补偿层104之间。
作为示例，所述GaN沟道补偿层109上还形成有势垒补偿层110。
作为示例，所述GaN沟道补偿层109的上表面与所述GaN沟道层103的上表面相平齐。
综上所述，本发明的GaN器件结构及其制备方法，基于栅极区沟槽的形成，并通过形成n型掺杂GaN层，得到的空腔结构以及位于空腔结构上的栅指，形成悬空纳米线沟道，有利于实现器件的小型化，进一步，还可以基于掩膜板的选择，得到纳米级尺度的栅指；另外，还可以形成多个悬空的纳米线结构，GaN沟道由上下电极控制，形成双沟道器件；此外，还可以进一步对器件材料层设计，在掺杂材料层上构建源漏电极，简化工艺，利于欧姆接触。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (13)

1.一种GaN器件结构的制备方法，其特征在于，所述制备方法包括如下步骤：
提供衬底；
在所述衬底上依次制备缓冲层、GaN沟道层以及源漏补偿层；
自所述源漏补偿层一侧刻蚀至所述GaN沟道层，以形成栅极区凹槽，所述栅极区凹槽定义器件的栅极区域；
在所述栅极区凹槽的底部依次形成n型掺杂GaN层及GaN沟道补偿层，且所述n型掺杂GaN层的上表面低于所述GaN沟道层的上表面，所述GaN沟道补偿层的上表面不低于所述GaN沟道层的上表面；
采用栅指掩膜板在所述GaN沟道补偿层上定义栅极结构，所述栅指掩膜板包括若干个沿所述栅极区凹槽延伸的方向间隔排列的栅指图形；
以所述栅指掩膜板为掩膜刻蚀至所述n型掺杂GaN层，形成若干个刻蚀凹槽；
至少在所述刻蚀凹槽的侧壁沉积形成侧墙；
基于所述刻蚀凹槽去除所述n型掺杂GaN层并去除所述栅指掩膜板，以形成空腔结构，并得到位于所述空腔结构上的悬空的栅指，所述栅指至少包括所述GaN沟道补偿层；
在形成所述空腔结构后的结构表面沉积栅氧层及栅电极金属层，并制备源极和漏极。
2.根据权利要求1所述的GaN器件结构的制备方法，其特征在于，所述GaN沟道层的厚度介于1-3μm之间；和/或，所述栅极区凹槽在所述GaN沟道层中的深度大于等于500nm。
3.根据权利要求1所述的GaN器件结构的制备方法，其特征在于，所述源漏补偿层包括预设类型掺杂材料层，所述预设类型掺杂材料层包括预设类型掺杂的GaN层、预设类型掺杂的AlGaN及预设类型掺杂的InAlN中的任意一种；和/或，所述源漏补偿层的厚度介于30-70nm之间。
4.根据权利要求1所述的GaN器件结构的制备方法，其特征在于，所述n型掺杂GaN层的厚度大于等于300nm，掺杂浓度介于1019-8×1019/cm3之间。
5.根据权利要求1所述的GaN器件结构的制备方法，其特征在于，所述栅指掩膜板的材质选择为HSQ负性树脂。
6.根据权利要求1所述的GaN器件结构的制备方法，其特征在于，采用电化学方法去除所述n型掺杂GaN层形成所述空腔结构。
7.根据权利要求1所述的GaN器件结构的制备方法，其特征在于，所述源漏补偿层表面还形成有钝化层，所述源极和所述漏极穿过所述钝化层形成在所述源漏补偿层上。
8.根据权利要求1-7中任意一项所述的GaN器件结构的制备方法，其特征在于，还包括在所述GaN沟道层与所述源漏补偿层之间制备势垒层的步骤。
9.根据权利要求8所述的GaN器件结构的制备方法，其特征在于，所述势垒层包括AlxGa1-xN层，x大于0且小于等于0.3；和/或，所述势垒层的厚度介于5-30nm之间。
10.根据权利要求8所述的GaN器件结构的制备方法，其特征在于，在所述栅极区凹槽的底部形成所述n型掺杂GaN层及所述GaN沟道补偿层之后还包括形成势垒补偿层的步骤；和/或，所述GaN沟道补偿层的上表面与所述GaN沟道层的上表面相平齐。
11.一种GaN器件结构，其特征在于，所述GaN器件结构包括：
基底，形成在所述衬底上的外延结构，所述外延结构自下而上至少包括缓冲层、GaN沟道层以及源漏补偿层；
栅极区凹槽，形成在所述外延结构中，所述栅极区凹槽的底部显露所述GaN沟道层；空腔结构，间隔排列在所述栅极区凹槽中，所述空腔结构的内壁依次形成有第一栅氧层及第一栅极金属层，且所述第一栅极金属层还围成一形成在所述空腔结构内的间隙；
GaN沟道补偿层，位于所述空腔结构上，上表面不低于所述GaN沟道层的上表面，以形成栅指，所述GaN沟道补偿层上还依次形成有第二栅氧层及第二栅极金属层；
源极电极及漏极电极，分别位于所述栅极区凹槽的两侧。
12.根据权利要求11所述的GaN器件结构，其特征在于，所述外延结构还包括势垒层，形成在所述GaN沟道层与所述源漏补偿层之间。
13.根据权利要求12所述的GaN器件结构，其特征在于，所述GaN沟道补偿层上还形成有势垒补偿层；和/或，所述GaN沟道补偿层的上表面与所述GaN沟道层的上表面相平齐。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115602708A (zh) * 2022-10-17 2023-01-13 江苏第三代半导体研究院有限公司（Cn） 具有空气桥结构的hemt器件及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107706232A (zh) * 2017-11-13 2018-02-16 江苏华功半导体有限公司 一种原位MIS栅结构常关型GaN基晶体管及制备方法
CN108133960A (zh) * 2017-11-15 2018-06-08 中国科学院微电子研究所 垂直堆叠的环栅纳米线隧穿场效应晶体管及其制备方法
US20180308699A1 (en) * 2017-04-19 2018-10-25 International Business Machines Corporation Gate fill utilizing replacement spacer
CN109427779A (zh) * 2017-08-22 2019-03-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20200144374A1 (en) * 2017-06-30 2020-05-07 Intel Corporation Transistor with wide bandgap channel and narrow bandgap source/drain
CN111584347A (zh) * 2020-05-29 2020-08-25 浙江大学 GaN-Si异质外延结构及制备方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180308699A1 (en) * 2017-04-19 2018-10-25 International Business Machines Corporation Gate fill utilizing replacement spacer
US20200144374A1 (en) * 2017-06-30 2020-05-07 Intel Corporation Transistor with wide bandgap channel and narrow bandgap source/drain
CN109427779A (zh) * 2017-08-22 2019-03-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN107706232A (zh) * 2017-11-13 2018-02-16 江苏华功半导体有限公司 一种原位MIS栅结构常关型GaN基晶体管及制备方法
CN108133960A (zh) * 2017-11-15 2018-06-08 中国科学院微电子研究所 垂直堆叠的环栅纳米线隧穿场效应晶体管及其制备方法
CN111584347A (zh) * 2020-05-29 2020-08-25 浙江大学 GaN-Si异质外延结构及制备方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
汤岑: "增强型高压AlGaN/GaN HEMTs器件的场优化技术及关键工艺研究", 《博士电子期刊》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115602708A (zh) * 2022-10-17 2023-01-13 江苏第三代半导体研究院有限公司（Cn） 具有空气桥结构的hemt器件及其制造方法
CN115602708B (zh) * 2022-10-17 2024-05-28 江苏第三代半导体研究院有限公司 具有空气桥结构的hemt器件及其制造方法

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