JP2014011211A - 炭化珪素半導体装置 - Google Patents
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Abstract
【課題】ワンチップとして構成され、かつ低いオン抵抗特性とノーマリオフ特性とを共に有する炭化珪素半導体装置を提供する。
【解決手段】第1の層10は第1の導電型を有する。第1の層10上の第2の層20は第2の導電型を有する。第2の層20上の第1および第2の領域31、32は第1の導電型を有する。トレンチTRの中間部I2は第2の層20からなる。第1の膜41は中間部I2を覆い第1の導電型を有する。第2の膜42は第1の膜41を覆い第2の導電型を有する。ゲート絶縁膜50は第1および第2の領域31、32をつなぐように第2の層20を覆っている。ソース電極61は第1の領域31に接し第2の膜42と短絡されている。ドレイン電極62は第1の層10上に設けられている。
【選択図】図1
【解決手段】第1の層10は第1の導電型を有する。第1の層10上の第2の層20は第2の導電型を有する。第2の層20上の第1および第2の領域31、32は第1の導電型を有する。トレンチTRの中間部I2は第2の層20からなる。第1の膜41は中間部I2を覆い第1の導電型を有する。第2の膜42は第1の膜41を覆い第2の導電型を有する。ゲート絶縁膜50は第1および第2の領域31、32をつなぐように第2の層20を覆っている。ソース電極61は第1の領域31に接し第2の膜42と短絡されている。ドレイン電極62は第1の層10上に設けられている。
【選択図】図1
Description
この発明は炭化珪素半導体装置に関し、特に接合型ゲート電極を有する炭化珪素半導体装置に関する。
Y. Tanaka et al., ”700−V 1.0−mΩ・cm2 Buried Gate SiC−SIT (SiC−BGSIT)”, IEEE Electron Device Letters, Vol. 27, No. 11 (2006), pp. 908−910(非特許文献1)によれば、静電誘導トランジスタ(Static Induction Transistor:SIT)、すなわち接合型電界効果トランジスタ(Junction Field Effect Transistor:JFET)が開示されている。このJFETはSiC(炭化珪素)を用いておりかつ縦型であり、この文献によれば、非常に低いオン抵抗が得られるとされている。またこの文献において、設計の最適化によってノーマリオフ型SITを実現できる可能性があるとの言及があるものの、実質的に開示されているのはノーマリオン型のものである。電力用半導体においては、たとえば安全性の観点により、ノーマリオフ型の動作が望まれる場合がある。
F. Bjoerk et al., ”1200V SiC JFET in Cascode Light Configuration: Comparison versus Si and SiC Based Switches”, Materials Science Forum, Vols. 679−680 (2011), pp. 587−590(非特許文献2)によれば、Si−MOSFET(Metal Oxide Semiconductor Field Effect Transistor)を用いてSiC−JFETをノーマリオフ型のように動作させることについて開示されている。具体的には、SiC−JFETとSi−MOSFETとがカスコード接続された構成が開示されている。
Y. Tanaka et al., "700−V 1.0−mΩ・cm2 Buried Gate SiC−SIT (SiC−BGSIT)", IEEE Electron Device Letters, Vol. 27, No. 11 (2006), pp. 908−910
F. Bjoerk et al., "1200V SiC JFET in Cascode Light Configuration: Comparison versus Si and SiC Based Switches", Materials Science Forum, Vols. 679−680 (2011), pp. 587−590
非特許文献1の技術においては、ノーマリオフ型の動作が実現されていなかった。非特許文献2の技術は、JFETチップとMOSFETチップとを個別に形成した後に、これら複数の部品を互いに接続する作業を必要とした。
この発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、ワンチップとして構成され、かつ低いオン抵抗特性とノーマリオフ特性とを有する炭化珪素半導体装置を提供することである。
本発明の炭化珪素半導体装置は、炭化珪素基板と、第1の膜と、第2の膜と、ゲート絶縁膜と、絶縁ゲート電極と、ソース電極と、ドレイン電極とを有する。炭化珪素基板は、第1の面と、第1の面と反対の第2の面とを有する。炭化珪素基板は、第1の層と、第2の層と、第1の領域と、第2の領域とを有する。第1の層は第2の面をなし第1の導電型を有する。第2の層は、第1の層によって第2の面から隔てられるように第1の層上に設けられ、第1の導電型と異なる第2の導電型を有する。第1の領域は、第2の層によって第1の層から隔てられるように第2の層上に設けられ、第1の導電型を有する。第2の領域は、第2の層によって第1の層から隔てられるように第2の層上に設けられ、第1の領域から離れて配置され、第1の導電型を有する。第1の面は、第1の領域からなる部分と、第2の領域からなる部分と、第1の領域と第2の領域との間において第2の層からなる部分とを含む。第1の面上には、内面を有するトレンチが設けられている。内面は開口部と中間部と底部とを有する。開口部は第1の面につながり第2の領域からなる。中間部は開口部とつながり第2の層からなる。底部は、中間部によって開口部から隔てられ、中間部とつながり、第1の層からなる。第1の膜は、トレンチの開口部とトレンチの底部とをつなぐようにトレンチの中間部を覆い、第1の導電型を有する。第2の膜は、第1の膜を覆い、第2の導電型を有する。第2の膜および中間部は第1の膜を挟んでいる。ゲート絶縁膜は、第1の面上において第1の領域と第2の領域とをつなぐように第2の層を覆う。絶縁ゲート電極はゲート絶縁膜上に設けられている。ソース電極は、炭化珪素基板の第1の領域に接し、第2の膜と短絡されている。ドレイン電極は炭化珪素基板の第2の面上に設けられている。
これにより炭化珪素半導体装置を、一の炭化珪素基板を用いたワンチップとして構成することができる。また、低いオン抵抗特性とノーマリオフ特性とが得られる。
好ましくは、第1の導電型はn型である。
これによりオン抵抗をより低くすることができる。
これによりオン抵抗をより低くすることができる。
好ましくは、トレンチの内面の中間部と炭化珪素基板の第1の面とのなす角度は80度よりも小さい。
これにより、中間部を覆う第1の膜を容易に形成することができる。
好ましくは、第1の面上において第1の領域および第2の領域の一方は他方を取り囲んでいる。
好ましくは、第1の面上において第1の領域および第2の領域の一方は他方を取り囲んでいる。
これにより第1の領域および第2の領域の間でキャリアが全方位において流れることができる。
好ましくは、炭化珪素基板は六方晶の結晶構造を有し、第1の面上において第1の領域と第2の領域とに挟まれた部分は、六角形をなすように延びている。
これにより、この部分が、6つの異なる方位のそれぞれに沿って延びる6つの部位によって構成され、そしてこの6つの部位が、結晶学的にほぼ等価なものとされ得る。よって各部位の電気的特性をほぼ等価なものとし得る。
上述したように本発明によれば、炭化珪素半導体装置を、一の炭化珪素基板を用いることでワンチップとして構成することができる。また、低いオン抵抗特性とノーマリオフ特性とが共に得られる。
(実施の形態1)
図1および図2に示すように、本実施の形態のスイッチング装置91(炭化珪素半導体装置)は、エピタキシャル基板81(炭化珪素基板)と、チャネル膜41(第1の膜)と、ゲート膜42(第2の膜)と、トレンチゲート電極43と、ゲート酸化膜50(ゲート絶縁膜)と、絶縁ゲート電極51と、ソース電極61と、ドレイン電極62と、配線部70とを有する。
図1および図2に示すように、本実施の形態のスイッチング装置91(炭化珪素半導体装置)は、エピタキシャル基板81(炭化珪素基板)と、チャネル膜41(第1の膜)と、ゲート膜42(第2の膜)と、トレンチゲート電極43と、ゲート酸化膜50(ゲート絶縁膜)と、絶縁ゲート電極51と、ソース電極61と、ドレイン電極62と、配線部70とを有する。
エピタキシャル基板81は、六方晶の結晶構造を有する炭化珪素からなり、単結晶基板11と、その上のエピタキシャル層とを有する。エピタキシャル基板81は、上面P1(第1の面)と、裏面P2(第1の面と反対の第2の面)とを有する。エピタキシャル基板81は、n層10(第1の層)と、p層20(第2の層)と、nソース領域31(第1の領域)と、n領域32(第2の領域)とを有する。
n層10は、裏面P2をなし、n型(第1の導電型)を有する。n層10は、裏面P2をなす単結晶基板11と、単結晶基板11上のn-層12とを有する。p層20は、n層10によって裏面P2から隔てられるようにn層10上に設けられている。p層20はp型(第1の導電型と異なる第2の導電型)を有する。nソース領域31は、p層20によってn層10から隔てられるようにp層20上に設けられている。nソース領域31はn型を有する。n領域32は、p層20によってn層10から隔てられるようにp層20上に設けられている。n領域32はnソース領域31から離れて配置されている。n領域32はn型を有する。上面P1は、nソース領域31からなる部分と、n領域32からなる部分と、nソース領域31とn領域32との間においてp層20からなる部分とを含む。
上面P1上には内面ISを有するトレンチTRが設けられている。内面ISは開口部I1と中間部I2と底部I3とを有する。開口部I1は、上面P1につながり、n領域32からなる。中間部I2は、開口部I1とつながり、p層20からなる。底部I3は、中間部I2によって開口部I1から隔てられ、中間部I2とつながり、n層10からなる。トレンチTRの内面ISの中間部I2とエピタキシャル基板81の上面P1とのなす角度は、好ましくは80度よりも小さく、より好ましくは70度よりも小さい。またこの角度は、好ましくは30度よりも大きく、より好ましくは40度よりも大きい。
チャネル膜41は、トレンチTRの開口部I1とトレンチTRの底部I3とをつなぐようにトレンチTRの中間部I2を覆っている。チャネル膜41はn型を有する。ゲート膜42はチャネル膜41を覆っている。ゲート膜42はp型を有する。ゲート膜42および中間部I2はチャネル膜41を挟んでいる。トレンチゲート電極43はゲート膜42上に設けられている。
ゲート酸化膜50は、上面P1上においてnソース領域31とn領域32とをつなぐようにp層20を覆っている。絶縁ゲート電極51はゲート酸化膜50上に設けられている。ソース電極61はエピタキシャル基板81のnソース領域31に接している。ソース電極61は、配線部70およびトレンチゲート電極43によってゲート膜42と短絡されている。ドレイン電極62はエピタキシャル基板81の裏面P2上に設けられている。
図3を参照して、好ましくは、上面P1上においてnソース領域31およびn領域32の一方は他方を取り囲んでいる。本実施の形態においては、n領域32がnソース領域31を取り囲んでいる。好ましくは、上面P1上においてnソース領域31とn領域32とに挟まれた部分は、六角形をなすように延びている。
図4に示すように、スイッチング装置91の等価回路は、絶縁ゲート電極51およびソース電極61を有するMOSFET部MEと、ソース電極61に配線部70を介して短絡されたトレンチゲート電極43を有するJFET部JEとによるカスコード回路に対応している。これによりスイッチング装置91は、配線部70(またはソース電極61)とドレイン電極62との間の電流経路を、絶縁ゲート電極51によって高速にスイッチングすることができる。またスイッチング装置91は低いオン抵抗を有する。
次にスイッチング装置91の製造方法について、以下に説明する。
図5に示すように、加熱された単結晶基板11上にn-層12およびp層20が順にエピタキシャル成長される。これによりエピタキシャル基板81が形成される。この工程は、たとえば化学気相成長法により行い得る。
図5に示すように、加熱された単結晶基板11上にn-層12およびp層20が順にエピタキシャル成長される。これによりエピタキシャル基板81が形成される。この工程は、たとえば化学気相成長法により行い得る。
図6に示すように、エピタキシャル基板81の上面P1上にトレンチTRが形成される。この工程は、たとえばフォトリソグラフィとエッチングとにより行い得る。
図7に示すように、p層20上にnソース領域31およびn領域32が形成される。この工程は、たとえばイオン注入により行い得る。
図8に示すように、トレンチTRが設けられた上面P1上に、チャネル膜41およびゲート膜42が形成される。この工程は、チャネル膜41となる部分を含む膜とゲート膜42となる部分を含む膜との積層膜を形成した後、この積層膜をパターニングすることによって行い得る。積層膜の形成は、炭化珪素がエピタキシャルに成長するようにエピタキシャル基板81を加熱しながら行われる。この加熱によって、上述したイオン注入により形成されたnソース領域31およびn領域32中の不純物が活性化され得る。
再び図1を参照して、ゲート酸化膜50が、上面P1の酸化による酸化膜の形成と、この酸化膜のパターニングとにより形成される。ゲート膜42上にトレンチゲート電極43が形成される。ゲート酸化膜50上に絶縁ゲート電極51が形成される。エピタキシャル基板81の上面P1上にソース電極61が形成される。エピタキシャル基板81の裏面P2上にドレイン電極62が形成される。ソース電極61とトレンチゲート電極43とをつなぐ配線部70が形成される。以上により、スイッチング装置91が得られる。
本実施の形態によれば、図1に示すように、スイッチング装置91を、一のエピタキシャル基板81を用いたワンチップとして構成することができる。また、図4に示すカスコード回路が構成されることで、低いオン抵抗特性とノーマリオフ特性とが両立し得る。また本実施の形態においては第1の導電型がn型とされるので、カスコード回路(図4)におけるMOSFET部MEおよびJFET部JEの各々のキャリアは、正孔ではなく電子である。これによりスイッチング装置91のオン抵抗をより低くすることができる。
トレンチTRの内面ISの中間部I2と、エピタキシャル基板81の上面P1とのなす角度が80度よりも小さい場合、中間部I2を覆うチャネル膜41(図8)を容易に形成することができる。またこの角度が70度よりも小さい場合、より容易な形成が可能である。この角度は、スイッチング装置91の大きさを抑える観点で、30度以上が好ましく、40度以上がより好ましい。
上面P1上においてn領域32はnソース領域31を取り囲んでいる(図3)。これによりnソース領域31からn領域32に向かってキャリアが全方位において流れることができる。
エピタキシャル基板81はその六方晶の結晶構造により6回対称性を有する。また上面P1上においてnソース領域31とn領域32とに挟まれた部分は、六角形をなすように延びている。これにより、この部分が、6つの異なる方位のそれぞれに沿って延びる6つの部位によって構成され、そしてこの6つの部位が、結晶学的にほぼ等価なものとされ得る。よって各部位の電気的特性をほぼ等価なものとし得る。
(実施の形態2)
図9および図10を参照して、本実施の形態のスイッチング装置92(炭化珪素半導体装置)は、エピタキシャル基板82(炭化珪素基板)を有する。エピタキシャル基板82の上面(図10に示す面)上において、nソース領域31がn領域32を取り囲んでいる。この上面上において、nソース領域31とn領域32とに挟まれた部分は、六角形をなすように延びている。
図9および図10を参照して、本実施の形態のスイッチング装置92(炭化珪素半導体装置)は、エピタキシャル基板82(炭化珪素基板)を有する。エピタキシャル基板82の上面(図10に示す面)上において、nソース領域31がn領域32を取り囲んでいる。この上面上において、nソース領域31とn領域32とに挟まれた部分は、六角形をなすように延びている。
上記以外の構成については、スイッチング装置92は実施の形態1のスイッチング装置91とほぼ同様の構成を有する。スイッチング装置92の、図9および図10の各々の矢印I−Iにおける断面構成は、スイッチング装置91の断面構成(図1)とほぼ同じである。本実施の形態によっても、実施の形態1とほぼ同様の効果が得られる。
なお上記各実施の形態において、第1の導電型はn型に限定されるものではなくp型であってもよい。またエピタキシャル基板81の結晶構造は、六方晶に限定されるものではなく、たとえば立方晶であってもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
10 n層(第1の層)、11 単結晶基板、12 n-層、20 p層(第2の層)、31 nソース領域(第1の領域)、32 n領域32(第2の領域)、41 チャネル膜(第1の膜)、42 ゲート膜(第2の膜)、43 トレンチゲート電極、50 ゲート酸化膜、51 絶縁ゲート電極、61 ソース電極、62 ドレイン電極、70 配線部、81,82 エピタキシャル基板(炭化珪素基板)、91,92 スイッチング装置(炭化珪素半導体装置)、I1 開口部、I2 中間部、I3 底部、IS 内面、JE JFET部、ME MOSFET部、P1 上面(第1の面)、P2 裏面(第2の面)、TR トレンチ。
Claims (5)
- 炭化珪素半導体装置であって、
第1の面と前記第1の面と反対の第2の面とを有する炭化珪素基板を備え、前記炭化珪素基板は、前記第2の面をなし第1の導電型を有する第1の層と、前記第1の層によって前記第2の面から隔てられるように前記第1の層上に設けられ、前記第1の導電型と異なる第2の導電型を有する第2の層と、前記第2の層によって前記第1の層から隔てられるように前記第2の層上に設けられ、前記第1の導電型を有する第1の領域と、前記第2の層によって前記第1の層から隔てられるように前記第2の層上に設けられ、前記第1の領域から離れて配置され、前記第1の導電型を有する第2の領域とを含み、前記第1の面は、前記第1の領域からなる部分と、前記第2の領域からなる部分と、前記第1の領域と前記第2の領域との間において前記第2の層からなる部分とを含み、前記第1の面上には内面を有するトレンチが設けられており、前記内面は、前記第1の面につながり前記第2の領域からなる開口部と、前記開口部とつながり前記第2の層からなる中間部と、前記中間部によって前記開口部から隔てられ前記中間部とつながり前記第1の層からなる底部とを含み、前記炭化珪素半導体装置はさらに
前記トレンチの前記開口部と前記トレンチの前記底部とをつなぐように前記トレンチの前記中間部を覆い、前記第1の導電型を有する第1の膜と、
前記第1の膜を覆い、前記第2の導電型を有する第2の膜とを備え、前記第2の膜および前記中間部は前記第1の膜を挟んでおり、前記炭化珪素半導体装置はさらに
前記第1の面上において前記第1の領域と前記第2の領域とをつなぐように前記第2の層を覆うゲート絶縁膜と、
前記ゲート絶縁膜上に設けられた絶縁ゲート電極と、
前記炭化珪素基板の前記第1の領域に接し、前記第2の膜と短絡されたソース電極と、
前記炭化珪素基板の前記第2の面上に設けられたドレイン電極とを備える、炭化珪素半導体装置。 - 前記第1の導電型はn型である、請求項1に記載の炭化珪素半導体装置。
- 前記トレンチの前記内面の前記中間部と前記炭化珪素基板の前記第1の面とのなす角度は80度よりも小さい、請求項1または2に記載の炭化珪素半導体装置。
- 前記第1の面上において前記第1の領域および前記第2の領域の一方は他方を取り囲んでいる、請求項1〜3のいずれか1項に記載の炭化珪素半導体装置。
- 前記炭化珪素基板は六方晶の結晶構造を有し、前記第1の面上において前記第1の領域と前記第2の領域とに挟まれた部分は、六角形をなすように延びている、請求項4に記載の炭化珪素半導体装置。
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