WO2019201002A1 - 一种空隙型复合钝化介质的氮化镓晶体管及制作方法 - Google Patents

一种空隙型复合钝化介质的氮化镓晶体管及制作方法 Download PDF

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lower dielectric
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刘胜厚
许若华
蔡文必
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厦门市三安集成电路有限公司
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    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT

Definitions

  • Gallium nitride transistor with void type composite passivation medium and manufacturing method thereof Gallium nitride transistor with void type composite passivation medium and manufacturing method thereof
  • the present invention relates to the field of semiconductor technology, and in particular, to a gallium nitride transistor of a void type composite passivation medium and a method of fabricating the same.
  • Gallium nitride As a representative of the third generation of wide bandgap semiconductors, has the advantages of large band gap, high electron mobility, and high breakdown field strength. Since multi-element materials are more complex than mono-materials such as silicon, heterogeneous lattice growth mismatch and polarization effects make the surface state problem a difficult problem that has not been systematically solved from the early stage of research to the present, including N vacancies and Factors such as the stop of the crystal lattice on the surface. These surface states are generally located deeper in the forbidden band and appear as deep level traps. These deep level traps trap electrons on the device surface during device operation and do not release electrons very quickly.
  • the current suppression of the surface state of the device is usually performed by PECVD (plasma enhanced chemical vapor deposition) deposition of SiN (nitride), which converts the deep state trap state into a shallow level trap state.
  • PECVD plasma enhanced chemical vapor deposition
  • SiN nitride
  • the object of the present invention is to overcome the deficiencies of the prior art, to provide a GaN transistor of a void type composite passivation medium, and a manufacturing method thereof, which adopts a composite passivation medium technology to reduce a good passivation effect while reducing Gate leakage on the surface of the device.
  • a method for fabricating a gallium nitride transistor of a void type composite passivation medium includes the following steps:
  • step 3 the lower dielectric layer and the upper dielectric layer are etched by a method in which an etching rate of the lower dielectric layer is greater than an etching rate of the upper dielectric layer, wherein the lower dielectric layer is formed by lateral etching The void.
  • the lower dielectric layer and the upper dielectric layer are the same kind of media with different element contents.
  • the lower dielectric layer and the upper dielectric layer are different SiN x , A10 x , SiO x , GaO x , HfO x , TiO x , A10 N ⁇ SiO N y .
  • the upper dielectric layer and the lower dielectric layer are different kinds of media; in the step 3), the upper dielectric layer is first etched by a first etching method, and then the second etching method is used to etch the Lower dielectric layer
  • one of the upper dielectric layer and the lower dielectric layer is an A1-based medium, and the other is a Si-based medium; the A1-based medium is wet-etched by plasma etching or alkaline solution containing C1. The Si-based medium is etched by F-based plasma.
  • the A1 based medium is one or more of AIN, A10 x , A10 x N y , and the Si based medium is one of SiN x , SiO x , SiO x N y Or a variety.
  • the width of the gap is controlled by controlling the etching time.
  • step 1) the step of forming a source and a drain on the barrier layer is further included.
  • step 2) the method further comprises: etching the composite passivation dielectric layer to form a window by photolithography, and depositing a metal to form a source and a drain within the window.
  • the gallium nitride transistor of the void-type composite passivation medium produced by the above method comprises a substrate, a gallium nitride layer, a barrier layer, and a source, a drain, and a drain layer disposed on the barrier layer. Gate, where the gate is located Between the source and the drain; further comprising a composite passivation dielectric layer covering the exposed barrier layer surface; the composite passivation dielectric layer comprising at least a stacked lower dielectric layer and an upper dielectric layer A gap is formed between the lower dielectric layer and the sidewall of the gate, and the upper dielectric layer is in contact with the sidewall of the gate.
  • the lower dielectric layer is in contact with the surface of the barrier layer.
  • FIG. 1 is a process flow diagram of Embodiment 1, and the structure shown in the figure is a schematic structural view obtained in each step;
  • FIG. 2 is a schematic structural view of Embodiment 1;
  • Embodiment 4 is a process flow diagram of Embodiment 4.
  • the manufacturing method of this embodiment is as follows:
  • An epitaxial layer is provided, the epitaxial layer including a substrate 1, a gallium nitride layer 2, and a barrier layer 3 which are sequentially stacked from bottom to top.
  • the substrate 1 may be silicon (Si), silicon carbide (SiC), sapphire (Saphhire), and the barrier layer 3 is aluminum nitride.
  • the SiN x medium on the surface of the barrier layer 3 by PECVD, first forming the lower dielectric layer 61 by using the growth condition with higher Si content, and then forming the upper dielectric layer 62 by using the growth condition with higher N content.
  • the lower dielectric layer 61 and the upper dielectric layer 62 constitute a composite passivation dielectric layer 6. That is, the lower dielectric layer 61 and the upper dielectric layer 62 are both Si N x dielectrics, and the upper dielectric layer 62 has x greater than the lower dielectric layer 61.
  • the lower dielectric layer 61 has a higher Si content, and the etching rate is higher than the upper dielectric layer 62 having a higher N content, so During the etching process, the lower dielectric layer 61 undergoes a lateral etching phenomenon, so that the window width of the lower dielectric layer 61 is larger than that of the upper dielectric layer 62, and the difference in width between the lower dielectric layer 61 and the upper dielectric layer 62 can be controlled by controlling the length of the etching time.
  • the metal may be a conventional Ni/Au metal laminate, or may be
  • the (aluminum) gallium nitride forms a combination of any metal or metal stack of Schottky contacts, the metal forming the gate 7, and the sidewalls of the gate 7 are in contact with the upper dielectric layer 62 and form a gap with the lower dielectric layer 61.
  • the introduction of the void structure physically isolates the gate metal from the passivation dielectric/semiconductor interface, thereby cutting off the leakage path on the surface of the device and reducing gate leakage on the surface of the device.
  • a gallium nitride transistor of a void-type composite passivation medium fabricated by the above method includes a substrate 1, a gallium nitride layer 2, a barrier layer 3, and a barrier layer 3 which are sequentially stacked.
  • the composite passivation dielectric layer 6 includes a stacked lower dielectric layer 61 and an upper dielectric layer 62, and a gap 8 is formed between the lower dielectric layer 61 and the sidewall of the gate 7, the upper dielectric layer 62 is in contact with the sidewall of the gate 7.
  • the mouth width is larger than the upper dielectric layer.
  • the A1 based medium uses a plasma etching with C1 to have a relatively fast etching rate, and is substantially etched by the F-based plasma.
  • the Si-based medium uses a F-based plasma to have a faster etching rate.
  • the C1 base plasma is substantially etched.
  • Embodiment 4 a gallium nitride transistor of a void type composite passivation medium is obtained, and similarly, a void is formed between the lower dielectric layer and the gate sidewall.
  • a similar combination of the A1-based medium and the Si-based medium can achieve the same effect by the above etching method, and further, the upper and lower positional relationship between the A1-based medium and the Si-based medium can be changed, and the etching method can be changed correspondingly.
  • the A1 based medium may also be an A10 x , A10 x N y Si based medium or may be SiN x , SiO x , SiO x N y .
  • Embodiment 4 a gallium nitride transistor of a void type composite passivation medium is obtained, and similarly, a space is formed between the lower dielectric layer and the gate sidewall.
  • the manufacturing method of this embodiment is as follows:
  • An epitaxial layer is provided, the epitaxial layer including a substrate 1, a gallium nitride layer 2, and a barrier layer 3 which are sequentially stacked from bottom to top.
  • the substrate 1 may be silicon (Si), silicon carbide (SiC), or sapphire, and the barrier layer 3 is aluminum gallium nitride.
  • the isolation region is formed by mesa isolation or ion implantation planar isolation techniques.
  • the SiN x medium on the surface of the barrier layer 3 by PECVD, first forming the lower dielectric layer 61 by using the growth condition with higher Si content, and then forming the upper dielectric layer 62 by using the growth condition with higher N content.
  • the lower dielectric layer 61 and the upper dielectric layer 62 constitute a composite passivation dielectric layer 6. That is, the lower dielectric layer 61 and the upper dielectric layer 62 are both Si N x dielectrics, and the upper dielectric layer 62 has x greater than the lower dielectric layer 61.
  • the composite dielectric layer in the window is removed, and then an ohmic metal is deposited in the window to form a source 4 and a drain 5 which are in contact with the barrier layer 3 ohms.
  • the lower dielectric layer 61 has a higher Si content, and the etching rate is higher than the upper dielectric layer 62 having a higher N content, so During the etching process, the lower dielectric layer 61 undergoes a lateral etching phenomenon, so that the window width of the lower dielectric layer 61 is larger than that of the upper dielectric layer 62, and the difference in width between the lower dielectric layer 61 and the upper dielectric layer 62 can be controlled by controlling the length of the etching time.
  • the metal may be a conventional Ni/Au metal stack, or may be
  • the (aluminum) gallium nitride forms a combination of any metal or metal stack of Schottky contacts, the metal forming the gate 7, and the sidewalls of the gate 7 are in contact with the upper dielectric layer 62 and form a gap with the lower dielectric layer 61.
  • the introduction of the void structure physically isolates the gate metal from the passivation dielectric/semiconductor interface, thereby cutting off the leakage path on the surface of the device and reducing gate leakage on the surface of the device.
  • the upper dielectric layer and the lower dielectric layer of the same kind but different etching characteristics are formed by different production equipments or growth processes, and the etching rate of the lower dielectric layer is greater than the etching rate of the upper dielectric layer.
  • the lower dielectric layer and the upper dielectric layer are etched such that the lower dielectric layer forms the void by lateral etching.
  • the lower dielectric layer and the upper dielectric layer are different in size of A10 x , SiO x , GaO x , HfO x , TiO x , A10 X N y or SiO X N y and the like.
  • the upper dielectric layer and the lower dielectric layer are selected from different kinds of media, and are respectively etched by an etching method which is sensitive to the other layer and insensitive to the other layer, and the above-mentioned void structure can be obtained.
  • the composite passivation dielectric layer includes at least the above two-layer structure, and a multilayer structure may be provided according to actual needs.

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Abstract

本发明公开了一种空隙型复合钝化介质的氮化镓晶体管及制作方法，通过采用复合钝化介质技术，复合钝化介质层至少包括层叠的下介质层和上介质层，且下介质层和上介质层具有不同的蚀刻特性；通过特定的蚀刻方法使得下介质层的窗口宽度大于上介质层，从而在与半导体相接触的单层或多层钝化层中引入空隙结构，使栅金属与钝化介质/半导体界面发生物理上的隔离，从而切断器件表面的漏电通道，减少器件表面的栅漏电。同时，通过控制空隙结构的宽度在实现表面漏电通道切断的同时，还可保持良好的钝化效果。

Description

一种空隙型复合钝化介质的氮化镓晶体管及制作方法 技术领域
[0001] 本发明涉及半导体技术领域， 尤其涉及一种空隙型复合钝化介质的氮化镓晶体 管及制作方法。
背景技术
[0002] 氮化镓（GaN）作为第三代宽禁带半导体的代表， 具有大的禁带宽度、 高电子迁 移率和击穿场强高等优点。 由于多元材料比硅等一元材料更复杂， 异质晶格生 长失配、 极化效应等使表面态问题成为从研究初期到现在一直未能系统性解决 的难点， 其产生原因包括 N空位、 有序晶格在表面的停止等因素。 这些表面态一 般位于禁带中比较深的位置， 表现为深能级陷阱。 在器件工作过程中这些深能 级陷阱会将电子俘获在器件表面且不能很快的将电子进行释放。 由于平行板电 容效应， 表面电子增加， 相应的沟道中的电子会减少， 导致器件沟道中的二维 电子气密度降低， 引起器件性能的退化。 参考图 1， 目前对器件的表面态进行抑 制通常采用 PECVD（等离子增强化学气相沉积）沉积 SiN（氮化桂）的方法进行处理 ， 即将表面深能级陷阱态转变为浅能级陷阱态， 从而减少电子释放的时间常数 ， 使电子的捕获 /释放跟得上器件的工作频率， 从而实现器件的钝化效果。 然而 ， 在沉积氮化硅后引入的浅能级陷阱态成为器件表面漏电的通道， 从而增加了 器件的栅极 （G） 泄漏电流， 如图 2所示， 这使器件面临可靠性失效的问题。 发明概述
技术问题
问题的解决方案
技术解决方案
[0003] 本发明的目的在于克服现有技术存在的不足， 提供一种空隙型复合钝化介质的 氮化镓晶体管及制作方法， 通过采用复合钝化介质技术在保持良好钝化效果的 同时减少器件表面的栅漏电。
[0004] 为了实现以上目的， 本发明的技术方案为： [0005] 一种空隙型复合钝化介质的氮化镓晶体管的制作方法包括以下步骤：
[0006] 1） 提供外延层， 所述外延层包括由下至上依次层叠的衬底、 氮化镓层和势垒 层；
[0007] 2） 于势垒层表面沉积复合钝化介质层， 所述复合钝化介质层至少包括层叠的 下介质层和上介质层， 且下介质层和上介质层具有不同的蚀刻特性；
[0008] 3） 蚀刻复合钝化介质层形成窗口， 其中下介质层的窗口宽度大于上介质层；
[0009] 4） 于窗口内沉积金属， 所述金属形成栅极且栅极侧壁与下介质层之间形成空 隙。
[0010] 可选的， 步骤 3） 中， 选用对下介质层的蚀刻速率大于上介质层蚀刻速率的方 法对所述下介质层和上介质层进行蚀刻， 其中下介质层通过横向蚀刻作用形成 所述空隙。
[0011] 可选的， 所述下介质层和上介质层是元素含量不同的同种类介质。
[0012] 可选的， 所述下介质层和上介质层是 x不同的 SiN x、 A10 x、 SiO x、 GaO x、 HfO x、 TiO x、 A10 N ^SiO N y。
[0013] 可选的， 所述上介质层和下介质层是不同种类介质； 所述步骤 3） 中， 首先通 过第一蚀刻方法蚀刻所述上介质层， 然后通过第二蚀刻方法蚀刻所述下介质层
[0014] 可选的， 所述上介质层和下介质层之一为 A1基介质， 另一为 Si基介质； 所述 A1 基介质通过含有 C1的等离子体刻蚀或碱性溶液湿法刻蚀， 所述 Si基介质通过 F基 等离子体刻蚀。
[0015] 可选的， 所述 A1基介质是 AIN、 A10 x、 A10 xN y中的一种或多种， 所述 Si基介 质是 SiN x、 SiO x、 SiO xN y中的一种或多种。
[0016] 可选的， 通过控制蚀刻时间控制所述空隙的宽度。
[0017] 可选的， 步骤 1） 中， 还包括于所述势垒层上形成源极和漏极的步骤。
[0018] 可选的， 步骤 2） 中， 还包括通过光刻技术蚀刻所述复合钝化介质层形成窗口 ， 并沉积金属于窗口之内形成源极和漏极的步骤。
[0019] 由上述方法制作的空隙型复合钝化介质的氮化镓晶体管， 包括依次层叠的衬底 、 氮化镓层、 势垒层， 及设置于势垒层上的源极、 漏极和栅极， 其中栅极位于 源极和漏极之间； 还包括复合钝化介质层， 所述复合钝化介质层覆盖裸露的势 垒层表面； 所述复合钝化介质层至少包括层叠的下介质层和上介质层， 所述下 介质层与所述栅极侧壁之间形成空隙， 所述上介质层与所述栅极侧壁相接触。
[0020] 可选的， 所述下介质层与所述势垒层表面相接触。
发明的有益效果
有益效果
[0021] 本发明的有益效果为：
[0022] 1) 通过空隙型复合钝化介质技术， 在与半导体相接触的单层或多层钝化层中 引入空隙结构使栅金属与钝化介质 /半导体界面发生物理上的隔离， 从而切断器 件表面的漏电通道， 减少器件表面的栅漏电。 同时， 通过控制空隙结构的宽度 在实现表面漏电通道切断的同时， 还可保持良好的钝化效果；
[0023] 2) 使用具有不同蚀刻性质的复合钝化介质， 可通过多种方法实现下层介质的 空隙， 工艺简单， 原材料来源广泛， 效果好， 适于实际生产应用。
对附图的简要说明
附图说明
[0024] 图 1为实施例 1的工艺流程图， 图中所示结构按序为各步骤得到的结构示意图； [0025] 图 2为实施例 1的结构示意图；
[0026] 图 3为实施例 4的工艺流程图。
发明实施例
本发明的实施方式
[0027] 以下结合附图和具体实施例对本发明做进一步解释。
[0028] 实施例 1
[0029] 参考图 1， 本实施例的制作方法如下：
[0030] 1) 提供外延层， 所述外延层包括由下至上依次层叠的衬底 1、 氮化镓层 2和势 垒层 3。 衬底 1可以为硅 (Si)、 碳化硅 (SiC)、 蓝宝石 (Saphhire)， 势垒层 3为氮化铝
[0031] 2) 采用台面隔离或者离子注入平面隔离技术形成隔离区， 通过常规方法形成 与势垒层 3欧姆接触的源极 4和漏极 5。
[0032] 3） 清洗后于势垒层 3表面通过 PECVD沉积 SiN x介质， 首先采用 Si含量较高的生 长条件形成下介质层 61， 然后采用 N含量较高的生长条件形成上介质层 62, 下介 质层 61和上介质层 62组成复合钝化介质层 6。 即下介质层 61和上介质层 62均为 Si N x介质， 且上介质层 62的 x大于下介质层 61。
[0033] 4） 通过 F基的等离子体蚀刻复合钝化介质层 6形成窗口， 下介质层 61由于 Si含 量较高， 刻蚀速率要高于 N含量较高的上介质层 62, 因此在刻蚀过程中下介质层 61会发生横向刻蚀现象， 从而下介质层 61的窗口宽度大于上介质层 62， 通过控 制刻蚀时间的长短可控制下介质层 61和上介质层 62的宽度差。
[0034] 5） 于窗口内沉积金属， 所述金属可以是传统的 Ni/Au金属叠层， 也可以是可与
（铝）镓氮形成肖特基接触的任意金属或金属叠层组合， 所述金属形成栅极 7 , 则 栅极 7侧壁与上介质层 62相接触且与下介质层 61之间形成空隙 8。 引入空隙结构 使栅金属与钝化介质 /半导体界面发生物理上的隔离， 从而切断器件表面的漏电 通道， 减少器件表面的栅漏电。
[0035] 参考图 2, 通过上述方法制作的空隙型复合钝化介质的氮化镓晶体管， 包括依 次层叠的衬底 1、 氮化镓层 2、 势垒层 3 , 及设置于势垒层上的源极 4、 漏极 5和栅 极 7， 其中栅极 7位于源极 4和漏极 5之间， 还包括复合钝化介质层 6， 所述复合钝 化介质层 6覆盖裸露的势垒层 3表面； 所述复合钝化介质层 6包括层叠的下介质层 61和上介质层 62, 所述下介质层 61与所述栅极 7侧壁之间形成空隙 8 , 所述上介 质层 62与所述栅极 7侧壁相接触。
[0036] 实施例 2
[0037] 本实施例的制作方法如下：
[0038] 1） 参考实施例 1。
[0039] 2） 清洗后于势垒层表面通过 PECVD方法沉积 SiOx介质形成下介质层， 然后于 下介质层上通过 ALD方法沉积 AlOx形成上介质层， 下介质层和上介质层组成复 合純化介质层。
[0040] 3） 采用含有 C1的等离子体刻蚀上介质层， 然后采用 F基等离子体蚀刻下介质层
， 从而在复合钝化介质层上形成窗口， 且通过控制蚀刻时间控制下介质层的窗 口宽度大于上介质层。 A1基介质采用含有 C1的等离子体刻蚀具有比较快的刻蚀速 度， 用 F基的等离子体基本刻蚀不动； 相反， Si基介质采用 F基等离子体具有较快 的刻蚀速率， 用 C1基等离子体基本刻蚀不动。
[0041] 4) 参考实施例 1， 从而得到空隙型复合钝化介质的氮化镓晶体管， 同样的， 下 介质层和栅极侧壁之间形成空隙。
[0042] 类似的 A1基介质和 Si基介质的组合可以通过上述蚀刻方法实现相同的效果， 此 夕卜， 也可变换 A1基介质和 Si基介质的上下位置关系， 并相应变换蚀刻方法而得到 相同的效果。 举例来说， A1基介质还可以是 A10 x、 A10 xN y Si基介质还可以是 SiN x、 SiO x、 SiO xN y。
[0043] 实施例 3
[0044] 本实施例的制作方法如下：
[0045] 1) 参考实施例 1。
[0046] 2) 清洗后于势垒层表面沉积 A1基介质形成下介质层， 然后于下介质层上沉积 S i基介质形成上介质层， 下介质层和上介质层组成复合钝化介质层。
[0047] 3) 采用 F基等离子体蚀刻上介质层， 然后采用碱性溶液湿法刻蚀下介质层从而 在复合钝化介质层上形成窗口， 且通过控制蚀刻时间控制下介质层的窗口宽度 大于上介质层。 湿法刻蚀过程对 Si基介质几乎没有刻蚀作用。
[0048] 4) 参考实施例 1， 从而得到空隙型复合钝化介质的氮化镓晶体管， 同样的， 下 介质层和栅极侧壁之间形成空隙。
[0049] 实施例 4
[0050] 参考图 3， 本实施例的制作方法如下：
[0051] 1) 提供外延层， 所述外延层包括由下至上依次层叠的衬底 1、 氮化镓层 2和势 垒层 3。 衬底 1可以为硅 (Si)、 碳化硅 (SiC)、 蓝宝石 (Saphhire)， 势垒层 3为氮化铝 镓。 采用台面隔离或者离子注入平面隔离技术形成隔离区。
[0052] 2) 清洗后于势垒层 3表面通过 PECVD沉积 SiN x介质， 首先采用 Si含量较高的生 长条件形成下介质层 61， 然后采用 N含量较高的生长条件形成上介质层 62, 下介 质层 61和上介质层 62组成复合钝化介质层 6。 即下介质层 61和上介质层 62均为 Si N x介质， 且上介质层 62的 x大于下介质层 61。 [0053] 3） 通过光刻的方法形成源极 4和漏极 5的窗口， 采用蚀刻的方法将源极 4和漏极
5窗口内的复合介质层去除， 然后于窗口内沉积欧姆金属， 以形成与势垒层 3欧 姆接触的源极 4和漏极 5。
[0054] 4） 通过 F基的等离子体蚀刻复合钝化介质层 6形成窗口， 下介质层 61由于 Si含 量较高， 刻蚀速率要高于 N含量较高的上介质层 62, 因此在刻蚀过程中下介质层 61会发生横向刻蚀现象， 从而下介质层 61的窗口宽度大于上介质层 62， 通过控 制刻蚀时间的长短可控制下介质层 61和上介质层 62的宽度差。
[0055] 5） 于窗口内沉积金属， 所述金属可以是传统的 Ni/Au金属叠层， 也可以是可与
（铝）镓氮形成肖特基接触的任意金属或金属叠层组合， 所述金属形成栅极 7 , 则 栅极 7侧壁与上介质层 62相接触且与下介质层 61之间形成空隙 8。 引入空隙结构 使栅金属与钝化介质 /半导体界面发生物理上的隔离， 从而切断器件表面的漏电 通道， 减少器件表面的栅漏电。
[0056] 参照上述方法， 选用相同种类但由不同生产设备或生长工艺形成蚀刻特性不同 的上介质层和下介质层， 选用对下介质层的蚀刻速率大于上介质层蚀刻速率的 方法对所述下介质层和上介质层进行蚀刻， 使得下介质层通过横向蚀刻作用形 成所述空隙。 例如， 所述下介质层和上介质层是 x不同的 A10 x， SiO x， GaO x ， HfO x， TiO x， A10 XN y或 SiO XN y等等。
[0057] 类似的， 上介质层和下介质层选用不同种类介质， 并分别选用对其敏感而对另 一层不敏感的蚀刻方法依次进行蚀刻， 可得到上述的空隙结构。
[0058] 上述实施例仅以两层结构进行说明， 但本领域技术人员应知， 所述复合钝化介 质层至少包括上述两层结构， 也可根据实际需求设置多层结构。
[0059] 上述实施例仅用来进一步说明本发明的一种空隙型复合钝化介质的氮化镓晶体 管及制作方法， 但本发明并不局限于实施例， 凡是依据本发明的技术实质对以 上实施例所作的任何简单修改、 等同变化与修饰， 均落入本发明技术方案的保 护范围内。

Claims

权利要求书
[权利要求 1] 一种空隙型复合钝化介质的氮化镓晶体管的制作方法， 其特征在于包 括以下步骤：
提供外延层， 所述外延层包括由下至上依次层叠的衬底、 氮化镓层和 势垒层；
于势垒层表面沉积复合钝化介质层， 所述复合钝化介质层至少包括层 叠的下介质层和上介质层， 且下介质层和上介质层具有不同的蚀刻特 性；
蚀刻复合钝化介质层形成窗口， 其中下介质层的窗口宽度大于上介质 层；
于窗口内沉积金属， 所述金属形成栅极且栅极侧壁与下介质层之间形 成空隙。
[权利要求 2] 根据权利要求 1所述的制作方法， 其特征在于： 步骤 3） 中， 选用对下 介质层的蚀刻速率大于上介质层蚀刻速率的方法对所述下介质层和上 介质层进行蚀刻， 其中下介质层通过横向蚀刻作用形成所述空隙。
[权利要求 3] 根据权利要求 2所述的制作方法， 其特征在于： 所述下介质层和上介 质层是元素含量不同的同种类介质。
[权利要求 4] 根据权利要求 3所述的制作方法， 其特征在于： 所述下介质层和上介 质层是 x不同的 SiN x、 A10 x、 SiO x、 GaO x、 HfO x、 TiO x、 AlO XN y 或 SiO XN y。
[权利要求 5] 根据权利要求 1所述的制作方法， 其特征在于： 所述上介质层和下介 质层是不同种类介质； 所述步骤 3） 中， 首先通过第一蚀刻方法蚀刻 所述上介质层， 然后通过第二蚀刻方法蚀刻所述下介质层。
[权利要求 6] 根据权利要求 5所述的制作方法， 其特征在于： 所述上介质层和下介 质层之一为 A1基介质， 另一为 Si基介质； 所述 A1基介质通过含有 C1的 等离子体刻蚀或碱性溶液湿法刻蚀， 所述 Si基介质通过 F基等离子体 刻蚀。
[权利要求 7] 根据权利要求 6所述的制作方法， 其特征在于： 所述 A1基介质是 A1N 、 A10 x、 A10 xN y中的一种或多种， 所述 Si基介质是 SiN x、 SiO x 、 SiO xN y中的一种或多种。
[权利要求 8] 根据权利要求 1所述的制作方法， 其特征在于： 通过控制蚀刻时间控 制所述空隙的宽度。
[权利要求 9] 根据权利要求 1所述的制作方法， 其特征在于： 步骤 1） 中， 还包括于 所述势垒层上形成源极和漏极的步骤。
[权利要求 10] 根据权利要求 1所述的制作方法， 其特征在于： 步骤 2） 中， 还包括通 过光刻技术蚀刻所述复合钝化介质层形成窗口， 并沉积金属于窗口之 内形成源极和漏极的步骤。
[权利要求 11] 由权利要求 1~10任一项所述方法制作的空隙型复合钝化介质的氮化镓 晶体管， 包括依次层叠的衬底、 氮化镓层、 势垒层， 及设置于势垒层 上的源极、 漏极和栅极， 其中栅极位于源极和漏极之间， 其特征在于 : 还包括复合钝化介质层， 所述复合钝化介质层覆盖裸露的势垒层表 面； 所述复合钝化介质层至少包括层叠的下介质层和上介质层， 所述 下介质层与所述栅极侧壁之间形成空隙， 所述上介质层与所述栅极侧 壁相接触。
[权利要求 12] 根据权利要求 11所述的空隙型复合钝化介质的氮化镓晶体管， 其特征 在于： 所述下介质层与所述势垒层表面相接触。
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