CN112038227A - 栅极无损伤制备方法及基于该制备方法的hemt - Google Patents
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Abstract
本申请实施例公开了一种栅极无损伤制备方法及基于该制备方法的HEMT。方法包括：在HEMT外延结构的上方沉积多层介质层；干法刻蚀多层介质层中位于顶层的介质层，形成第一栅极接触孔；湿法刻蚀多层介质层中位于次顶层的介质层，形成第二栅极接触孔；在第一栅极接触孔与第二栅极接触孔中沉积金属，得到栅极。采用本申请，干法刻蚀顶层介质层，可以实现图形的精确转移，避免湿法刻蚀对图形尺寸控制较差的缺点，确保器件性能的稳定。湿法刻蚀次顶层介质层，有效避免干法刻蚀对HEMT栅下介质层或半导体层的损伤，提高了HEMT的电学性能和可靠性。干法刻蚀与湿法刻蚀相结合，既使HEMT器件具有预期的尺寸和形貌，又保障其性能和可靠性。
Description
技术领域
本申请涉及芯片制造技术领域，尤其涉及一种栅极无损伤制备方法及基于该制备方法的HEMT。
背景技术
继第一代Ge、Si半导体材料和第二代GaAs、InP化合物半导体材料之后，GaN(氮化镓)作为第三代半导体材料，以高击穿场强、高热稳定性、高电子饱和漂移速度等出色的性能在集成器件制作领域有着广泛的应用。由于AlGaN、GaN具有很强的自发极化效应和压电极化效应，非故意掺杂的AlGaN/GaN结构即可在异质结界面形成高浓度的2DEG(Two-Dimensional Electron Gas)，被认为是制作高功率射频器件和耐高压开关器件的最佳材料。
栅极的形成是影响HEMT器件性能和可靠性的关键技术之一，目前在制作HEMT的栅极时，一般采用的栅刻蚀技术通常使用干法刻蚀技术，由于干法刻蚀是一种等离子体加工工艺，这将引起有源区的离子损伤，导致半导体内缺陷的增多以及沟道迁移率和2DEG浓度的降低等；同时干法刻蚀的均匀性或稳定性难以满足栅下介质层或半导体层厚度的精确控制的要求。因此使用常用的反应离子刻蚀RIE以及电感耦合等离子体ICP等干法刻蚀进行栅槽制备，会影响器件的稳定性和可靠性。
发明内容
本申请实施例提供了一种栅极无损伤制备方法及HEMT。
第一方面，一种栅极无损伤制备方法，其特征在于，所述栅极为所述高电子迁移率晶体管HEMT的组件，所述方法包括：
在所述HEMT的外延结构的上方沉积多层介质层；
干法刻蚀所述多层介质层中位于顶层的介质层，形成第一栅极接触孔；
湿法刻蚀所述多层介质层中位于次顶层的介质层，形成第二栅极接触孔；
在所述第一栅极接触孔与所述第二栅极接触孔中沉积金属，得到所述栅极。
第二方面，一种基于栅极无损伤制备方法的高电子迁移率晶体管，其特征在于，所述高电子迁移率晶体管包括：
晶圆，所述晶圆包括两个端面，以其中一个端面为上端面，在所述上端面设置有外延结构，在所述外延结构的上端面沉积有多层介质层；
栅极，所述栅极为在所述第一栅极接触孔与所述第二栅极接触孔中沉积栅极金属后得到的；
其中，所述第一栅极接触孔为干法刻蚀所述多层介质层中位于顶层的介质层后得到的，所述第二栅极接触孔为湿法刻蚀所述多层介质层中位于次顶层的介质层后得到的。
本申请实施例中，在制作HEMT的栅极时，采用干法刻蚀顶层介质层，形成第一栅极接触孔。避免由于湿法刻蚀对图形尺寸的控制性较差，影响产品性能。再进一步刻蚀次顶层介质层时，采用湿法刻蚀，形成第二栅极接触孔。有效避免干法刻蚀技术对HEMT栅槽区介质层或半导体的损伤，破坏HEMT的性能。更进一步在第一栅极接触孔与该第二栅极接触孔中沉积金属，得到上述栅极。采用干法刻蚀与湿法刻蚀相结合的方式，既使HEMT器件具有好的形貌和可控的栅长(CD)，又保障了HEMT器件的栅极MIS或MS结构性能不受离子损伤的破坏。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1A是本申请实施例提供的一种栅极无损伤制备方法的流程示意图；
图1B是本申请实施例提供的一种多层介质层的结构示意图；
图1C是本申请实施例提供的一种刻蚀第一介质层的结构示意图；
图1D是本申请实施例提供的另一种刻蚀第一介质层的结构示意图；
图1E是本申请实施例提供的一种刻蚀第二介质层的结构示意图；
图1F是本申请实施例提供的另一种刻蚀第二介质层的结构示意图；
图1G是本申请实施例提供的一种栅极的结构示意图；
图1H是本申请实施例提供的另一种栅极的结构示意图；
图1I是本申请实施例提供的一种MIS结构的HEMT的示意图；
图1J是本申请实施例提供的另一种MS结构的HEMT的示意图；
图2是本申请实施例提供的一种HEMT的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
栅极的形成是影响HEMT器件性能和可靠性的关键技术之一，目前在制作HEMT的栅极时，一般采用的栅刻蚀技术通常使用干法刻蚀技术，由于采用等离子体进行处理，这将引起有源区的离子损伤，导致表面形貌退化以及沟道迁移率和2DEG浓度的降低等；同时由于很难控制干法刻蚀的速率，导致栅区AlGaN的厚度难以控制。因此使用常用的反应离子刻蚀RIE以及电感耦合等离子体ICP等干法刻蚀进行栅槽制备，会影响器件的稳定性和可靠性。
针对上述问题，本申请实施例提供一种栅极无损伤制备的方法及基于栅极无损伤制备方法的HEMT。下面结合附图进行详细介绍。
刻蚀是通过溶液与材料反应或其它物理化学方式来剥离、去除材料的一种微加工方法。刻蚀分为干法刻蚀和湿法刻蚀。其中：
湿法刻蚀是一个纯粹的化学反应过程，是指利用溶液与预刻蚀材料之间的化学反应来去除未被掩蔽膜材料掩蔽的部分而达到刻蚀目的。湿法刻蚀在半导体工艺中有着广泛应用：磨片、抛光、清洗、腐蚀。具有选择性好、重复性好、生产效率高、设备简单、成本低等优点。但也存在钻刻严重、对图形的控制性较差，不能用于小的特征尺寸，会产生大量的化学废液等缺点。
干法刻蚀种类很多，包括光挥发、气相腐蚀、溅射与离子束铣蚀、等离子刻蚀(Plasma Etching)，高压等离子刻蚀，高密度等离子体(HDP)刻蚀，反应离子刻蚀(RIE)、电感耦合等离子体刻蚀ICP等。干法刻蚀具有各向异性好，选择比高，可控性、灵活性、重复性好，细线条、操作安全，易实现自动化，无化学废液，处理过程未引入污染，洁净度高等优点。也具有成本高，设备复杂等缺点。
刻蚀速度为单位时间内腐蚀的深度。由于不同材料对刻蚀液/离子束的敏感程度不同，所以其刻蚀速率也不同。刻蚀的选择比定义为对于不同材质之薄膜间的蚀刻速率比。
首先，请参见图1A，图1A是本申请实施例提供的一种栅极无损伤制备方法的流程示意图，该栅极可以为GaN高电子迁移率晶体管HEMT的组件。这种方法可包括但不限于如下步骤：
101、在所述HEMT的外延结构的上方沉积多层介质层。
具体的，如图1B所示，示意性的呈现了三层介质层。栅极介质层ILD，位于顶层的第一层介质层，可以为氮化硅SiNx、氧化硅SiOx、Al2O3、AlN、HfO2、HfSiO，HfSiON、SiNO等；位于次顶层的第二介质层，可以为SiOx、SiNx、Al2O3、HfO2、SiNO等；再下一层为第三层介质层，可以为SiNx、Al2O3、AlN、HfO2、SiOx、HfTiO、HfSiO，HfSiON、Sc2O3、Ga2O3、MgO以及SiNO。
可选的，所述外延结构包括缓冲层和/或沟道层，势垒层；其中，所述缓冲层和/或沟道层位于所述晶圆的上方，所述势垒层位于所述缓冲层和/或沟道层的上方。
具体的，上述晶圆即衬底，可以是碳化硅SiC、硅Si、蓝宝石、金刚石或者GaN中的任意一种。如图1B所示，外延结构包括GaN缓冲层Buffer层和/或GaN沟道层Channel层，以及势垒层Barrier。隔离层的材料可以为以下材料中的任意一种或多种的组合AlGaN，AlN，InAlN，InAlGaN。
102、干法刻蚀所述多层介质层中位于顶层的介质层，形成第一栅极接触孔。
具体的，多层介质层为至少两层介质层。可以是两层，三层或者更多层。如图1C所示，以多层介质层为三层为例，干法刻蚀位于顶层的第一介质层，得到第一栅极接触孔。又或者，如图1D所示，以多层介质层为两层为例，干法刻蚀位于顶层的第一介质层，得到第一栅极接触孔。干法刻蚀的方法可以为光挥发、气相腐蚀、溅射与离子束铣蚀、等离子刻蚀(Plasma Etching)，高压等离子刻蚀，高密度等离子体(HDP)刻蚀，反应离子刻蚀(RIE)、电感耦合等离子体刻蚀ICP等。
103、湿法刻蚀所述多层介质层中位于次顶层的介质层，形成第二栅极接触孔。
具体的，如图1E所示，如果多层介质层为三层介质层，位于次顶层的介质层为第二介质层，其下一层介质层为第三介质层，即上述晶圆的外延结构与被湿法刻蚀第二介质层之间，还有第三介质层。又或者，如图1F所示，如果多层介质层为两层介质层，位于次顶层的第二介质层的下层为上述晶圆的外延结构。
位于次顶层的第二层介质层，可以为SiOx、SiNx、Al2O3、HfO2、SiNO等。在湿法刻蚀第二介质层时，由于第二介质层的湿法腐蚀速率高于位于顶层的第一层介质层，以及再下一层的第三层介质层。如下表1所示，比如当腐蚀的材料为Si3N4与SiO2时，腐蚀液为H3PO4：H2O，腐蚀液温度为160℃～180℃，腐蚀速率选择比大于40；而当腐蚀的材料为SiO2:AlN或SiO2:Al2O3时，腐蚀液为BOE(NH4F:HF＝5:1)，温度为常温，腐蚀速率选择比大于100。又如下表2所示，通过调整腐蚀液组成，比例以及腐蚀液的温度，来控制腐蚀速率，进一步的确定腐蚀时间。比如同为SiO2，并且腐蚀液组成，比例相同，但腐蚀液的温度为22℃时，腐蚀速率为120nm/min。而腐蚀液的温度为45℃时，腐蚀速率为320nm/min。可见，随着腐蚀液温度的升高，腐蚀速率越快。以及腐蚀液组成，比例相同，腐蚀液的温度相同，但针对不同材质的介质层，腐蚀速率也不同。
进一步的，预先通过光刻工艺划定腐蚀区域，使得腐蚀液准确腐蚀第二介质层的预设的腐蚀区域，同时由于各介质层的腐蚀速率不同，有效避免腐蚀第一介质层与第三介质层，降低对除第二介质层以外的其他介质层的损坏。同理，如果上述多层介质层为两层，则第二介质层的湿法腐蚀速率高于位于顶层的第一层介质层，以及再下一层的外延结构包括的顶层外延层。
| 腐蚀材料 | 腐蚀液成分 | 温度 | 腐蚀速率选择比 |
| SiO2:Si3N4(PECVD) | BOE(5:1) | 常温 | ＞10 |
| SiO2:Si3N4(LPCVD) | BOE(5:1) | 常温 | ＞40 |
| Si3N4:SiO2 | H3PO4：H2O | 160℃～180℃ | ＞40 |
| SiO2:AlN | BOE(5:1) | 常温 | ＞100 |
| SiO2:Al2O3 | BOE(5:1) | 常温 | ＞100 |
表1
表2
104、在所述第一栅极接触孔与所述第二栅极接触孔中沉积金属，得到所述栅极。
具体的，通过干法刻蚀以及湿法刻蚀，得到栅极接触孔后，可以采用电子束蒸发生长Ni/Au，并通过剥离工艺形成栅金属电极，或者溅射沉积TiN/Al/TiN，并通过干法刻蚀方式形成栅金属电极，若前述多层介质层为三层介质层，则形成如图1G所示的T型栅结构。若前述多层介质层为两层介质层，则形成如图1H所示的T型栅结构。也可以形成Y型栅结构。进一步的，再形成栅极之后，还可以在氮气环境下对整个晶元进行退火处理(温度400℃，退火时间10min)。
可见，本申请实施例中，在制作HEMT的栅极时，采用干法刻蚀顶层介质层，形成第一栅极接触孔。避免由于湿法刻蚀对图形尺寸的控制性较差，影响产品性能。再进一步刻蚀次顶层介质层时，采用湿法刻蚀，形成第二栅极接触孔。有效避免干法刻蚀技术对HEMT栅槽区介质层或半导体的损伤，破坏HEMT的性能。更进一步在第一栅极接触孔与该第二栅极接触孔中沉积金属，得到上述栅极。采用干法刻蚀与湿法刻蚀相结合的方式，既使HEMT器件具有好的形貌和可控的栅长(CD)，又保障了HEMT器件的栅极MIS或MS结构性能不受离子损伤的破坏。
在一个可能的示例中，所述多层介质层包括第一介质层、第二介质层、第三介质层，所述第三介质层位于所述外延结构的上端面，所述第二介质层位于所述第三介质层的上端面，所述第一介质层位于所述第二介质层的上端面；所述在所述第一栅极接触孔与所述第二栅极接触孔中沉积栅极金属，得到栅极后，形成MIS结构的HEMT；其中，所述第二介质层的湿法腐蚀速率大于所述第一介质层的湿法腐蚀速率以及所述第三介质层的湿法腐蚀速率。
具体的，当多层介质层为三层介质层时，通过干法刻蚀位于顶层的第一介质层，湿法刻蚀位于次顶层的第二介质层后，并且通过沉积金属，得到上述栅极后，如图1E所示，形成金属(metal)-绝缘层(insultor)-半导体(semiconductor)MIS结构的HEMT。其中，HEMT的栅极金属为MIS结构中的金属，HEMT的第三介质层为MIS结构中的绝缘层，HEMT的外延结构为MIS结构中的半导体。
另外，第一层介质层，可以为氮化硅SiNx、氧化硅SiOx、Al2O3、AlN、HfO2、HfSiO，HfSiON、SiNO等；第二层介质层，可以为SiOx、SiNx、Al2O3、HfO2、SiNO等；第三层介质层，可以为SiNx、氧化铝Al2O3或氮化铝AlN、HfO2、SiOx、HfTiO、HfSiO，HfSiON、Sc2O3、Ga2O3、MgO以及SiNO等。在温度一定的情况下，利用同一腐蚀液腐蚀第二介质层，为了避免对第一介质层与第三介质层的破坏，三层介质层采用不同的材质。比如第一介质层为SiNx时，第二介质层为SiOx，第三介质层为SiNx、氧化铝Al2O3或者氮化铝AlN等；又或者，第一介质层为SiOx时，第二介质层为SiNx，第三介质层为SiOx、氧化铝Al2O3或者氮化铝AlN等。其他情况在此不一一列举。以第一介质层为SiNx时，第二介质层为SiOx，第三介质层氧化铝Al2O3或者氮化铝AlN等为例，通过调整腐蚀液的组成、比例以及温度，使得第二介质层的湿法腐蚀速率高于第一介质层与第三介质层。
可见，多层介质层为三层介质层时，制作完成栅极金属后，得到MIS结构的HEMT，由于湿法刻蚀中间介质层，避免了对栅下绝缘层和半导体的物理损伤，增设的很薄一层高介电材料的第三介质层，作为栅绝缘层，在尽量减小对器件的高频特性的影响的同时，显著降低了栅极漏电流，提高了栅极输入电压摆幅，增强了器件的可靠性。
在一个可能的示例中，所述多层介质层包括第一介质层、第二介质层，所述第二介质层位于所述外延结构的上端面，所述第一介质层位于所述第二介质层的上端面；所述在所述第一栅极接触孔与所述第二栅极接触孔中沉积栅极金属，得到栅极后，形成MS结构的HEMT；其中，所述第二介质层的湿法腐蚀速率大于所述第一介质层的湿法腐蚀速率以及所述外延结构的湿法腐蚀速率。
具体的，当多层介质层为两层介质层时，通过干法刻蚀位于顶层的第一介质层，湿法刻蚀位于次顶层的第二介质层后，并且通过沉积金属，得到上述栅极后。如图1E所示，形成金属(metal)-半导体(semiconductor)MS结构的HEMT。其中，HEMT的栅极金属为MS结构中的金属，HEMT的外延结构为MIS结构中的半导体。
另外，第一层介质层，可以为氮化硅SiNx、氧化硅SiOx、Al2O3、AlN、HfO2、HfSiO，HfSiON、SiNO等；第二层介质层，可以为SiOx、SiNx、Al2O3、HfO2、SiNO等。外延结构的顶层外延层可以为铝镓氮AlGaN。在温度一定的情况下，利用同一腐蚀液腐蚀第二介质层，为了避免对第一介质层以及HEMT的外延结构的顶层外延层的破坏，各层采用不同的材质。比如第一介质层为SiNx时，第二介质层为SiOx，顶层外延层可以为铝镓氮AlGaN等；又或者，第一介质层为SiOx时，第二介质层为SiNx，顶层外延层可以为铝镓氮AlGaN等。其他情况在此不一一列举。以第一介质层为SiNx时，第二介质层为SiOx，顶层外延层可以为铝镓氮AlGaN等为例，腐蚀液的组成以及比例，使得第二介质层的湿法腐蚀速率高于第一介质层与顶层外延层。
可见，多层介质层为两层介质层时，制作完成栅极金属后，得到MS结构的HEMT，使得金属与半导体直接接触，保障HEMT器件的高频特性。
在一个可能的示例中，在晶圆的外延结构的上方沉积多层介质层之后，所述方法还包括：利用光刻工艺制作源极图形和漏极图形；分别刻蚀所述源极图形和所述漏极图形对应区域的多层介质层，得到源极通孔和漏极通孔；在所述源极通孔和所述漏极通孔处沉积源漏金属，得到源极和漏极。
具体的，可以理解为在晶圆的外延结构的上方沉积多层介质层之后，制作栅极之前或者制作栅极之后，还要制作HEMT的源极与漏极，以形成完整的HEMT，该HEMT可以为GaNHEMT。制作源极与漏极的具体过程包括：利用光刻工艺制作源极图形和漏极图形，包括涂胶，对准、曝光、显影、清洗，得到源极图形和漏极图形。若多层介质层为三层介质层，则形成如图1I所示的HEMT；若多层介质层为两层介质层，则形成如图1J所示的HEMT；再刻蚀源极图形和漏极图形对应区域的多层介质层，得到源极通孔和漏极通孔。在该源极通孔和该漏极通孔处沉积源漏金属，得到源极和漏极。该源极金属和漏极金属一般是几种金属的组合，通过高温退火形成合金以减小电阻。这些金属包括Ti、Al、Ni、Au、Ta、Si、TiN、TaN，通常是通过金属蒸镀或溅射的方法逐层沉积到晶圆上。
接下来参见图2，图2是本申请实施例提供的一种基于栅极无损伤制备方法的高电子迁移率晶体管HEMT的结构示意图，该高电子迁移率晶体管可以为GaN高电子迁移率晶体管HEMT。所述高电子迁移率晶体管包括：
晶圆，所述晶圆包括两个端面，以其中一个端面为上端面，在所述上端面设置有外延结构，在所述外延结构的上端面沉积有多层介质层；
栅极，所述栅极为在所述第一栅极接触孔与所述第二栅极接触孔中沉积栅极金属后得到的；
其中，所述第一栅极接触孔为干法刻蚀所述多层介质层中位于顶层的介质层后，得到的，所述第二栅极接触孔为湿法刻蚀所述多层介质层中位于次顶层的介质层后得到的。
可见，本申请实施例中，高电子迁移率晶体管HEMT的栅极，通过干法刻蚀多层介质层的顶层介质层，形成第一栅极接触孔。避免由于湿法刻蚀对图形尺寸的控制性较差，影响产品性能。再进一步，通过湿法刻蚀多层介质层的次顶层介质层，形成第二栅极接触孔。有效避免干法刻蚀技术对HEMT的栅槽区介质层或半导体的损伤，破坏HEMT的性能。更进一步的在第一栅极接触孔与该第二栅极接触孔中沉积金属，得到上述栅极。采用干法刻蚀与湿法刻蚀相结合的方式，使得基于栅极无损伤制作方法的HEMT器件具有好的形貌和可控的栅长(CD)，又保障了HEMT器件的栅极MIS或MS结构性能不受离子损伤的破坏。
在一个可能的示例中，所述外延结构包括缓冲层和/或沟道层，势垒层；其中，所述缓冲层和/或沟道层位于所述晶圆的上方，所述势垒层位于所述缓冲层和/或沟道层的上方。
在一个可能的示例中，所述多层介质层包括第一介质层、第二介质层、第三介质层，所述第三介质层位于所述外延结构的上端面，所述第二介质层位于所述第三介质层的上端面，所述第一介质层位于所述第二介质层的上端面；其中，所述第二介质层的湿法腐蚀速率大于所述第一介质层的湿法腐蚀速率以及所述第三介质层的湿法腐蚀速率。
在一个可能的示例中，所述多层介质层包括第一介质层、第二介质层，所述第二介质层位于所述外延结构的上端面，所述第一介质层位于所述第二介质层的上端面；其中，所述第二介质层的湿法腐蚀速率大于所述第一介质层的湿法腐蚀速率以及所述外延结构的湿法腐蚀速率。
在一个可能的示例中，所述高电子迁移率晶体管还包括：源极与漏极；其中，所述源极为在所述源极通孔处沉积源极金属后得到的，所述漏极为在所述漏极通孔处沉积漏极金属后得到的。
具体的，如上图1I所示的MIS结构的HEMT，以及上图1J所示的MS结构的HEMT，该HEMT还包括源漏极。该源极金属和漏极金属一般是几种金属的组合，通过高温退火形成合金以减小电阻。这些金属包括Ti、Al、Ni、Au、Ta、Si、TiN、TaN，通常是通过金属蒸镀或溅射的方法逐层沉积到晶圆上。
需要说明的是，对于前述的各方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本申请并不受所描述的动作顺序的限制，因为依据本申请，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的制造工艺和组成部分并不一定是本申请所必须的。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上所揭露的仅为本申请的部分实施例而已，当然不能以此来限定本申请之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本申请权利要求所作的等同变化，仍属于本申请所涵盖的范围。
Claims (10)
1.一种栅极无损伤制备方法，其特征在于，所述栅极为高电子迁移率晶体管HEMT的组件，所述方法包括：
在所述HEMT的外延结构的上方沉积多层介质层；
干法刻蚀所述多层介质层中位于顶层的介质层，形成第一栅极接触孔；
湿法刻蚀所述多层介质层中位于次顶层的介质层，形成第二栅极接触孔；
在所述第一栅极接触孔与所述第二栅极接触孔中沉积金属，得到所述栅极。
2.根据权利要求1所述的方法，其特征在于，所述外延结构包括缓冲层和/或沟道层，势垒层；
其中，所述缓冲层和/或沟道层位于所述晶圆的上方，所述势垒层位于所述缓冲层和/或沟道层的上方。
3.根据权利要求1所述的方法，其特征在于，所述多层介质层包括第一介质层、第二介质层、第三介质层，所述第三介质层位于所述外延结构的上端面，所述第二介质层位于所述第三介质层的上端面，所述第一介质层位于所述第二介质层的上端面；
所述在所述第一栅极接触孔与所述第二栅极接触孔中沉积栅极金属，得到栅极后，形成MIS结构的HEMT；
其中，所述第二介质层的湿法腐蚀速率大于所述第一介质层的湿法腐蚀速率以及所述第三介质层的湿法腐蚀速率。
4.根据权利要求1所述的方法，其特征在于，所述多层介质层包括第一介质层、第二介质层，所述第二介质层位于所述外延结构的上端面，所述第一介质层位于所述第二介质层的上端面；
所述在所述第一栅极接触孔与所述第二栅极接触孔中沉积栅极金属，得到栅极后，形成MS结构的HEMT；
其中，所述第二介质层的湿法腐蚀速率大于所述第一介质层的湿法腐蚀速率以及所述外延结构的湿法腐蚀速率。
5.根据权利要求3所述的方法，其特征在于，在晶圆的外延结构的上方沉积多层介质层之后，所述方法还包括：
利用光刻工艺制作源极图形和漏极图形；
分别刻蚀所述源极图形和所述漏极图形对应区域的多层介质层，得到源极通孔和漏极通孔；
在所述源极通孔和所述漏极通孔处沉积源漏金属，得到源极和漏极。
6.一种基于栅极无损伤制备方法的高电子迁移率晶体管，其特征在于，所述高电子迁移率晶体管包括：
晶圆，所述晶圆包括两个端面，以其中一个端面为上端面，在所述上端面设置有外延结构，在所述外延结构的上端面沉积有多层介质层；
栅极，所述栅极为在所述第一栅极接触孔与所述第二栅极接触孔中沉积栅极金属后得到的；
其中，所述第一栅极接触孔为干法刻蚀所述多层介质层中位于顶层的介质层后得到的，所述第二栅极接触孔为湿法刻蚀所述多层介质层中位于次顶层的介质层后得到的。
7.根据权利要求6所述的高电子迁移率晶体管，其特征在于，所述外延结构包括缓冲层和/或沟道层，势垒层；
其中，所述缓冲层和/或沟道层位于所述晶圆的上方，所述势垒层位于所述缓冲层和/或沟道层的上方。
8.根据权利要求6所述的高电子迁移率晶体管，其特征在于，所述多层介质层包括第一介质层、第二介质层、第三介质层，所述第三介质层位于所述外延结构的上端面，所述第二介质层位于所述第三介质层的上端面，所述第一介质层位于所述第二介质层的上端面；
其中，所述第二介质层的湿法腐蚀速率大于所述第一介质层的湿法腐蚀速率以及所述第三介质层的湿法腐蚀速率。
9.根据权利要求6所述的高电子迁移率晶体管，其特征在于，所述多层介质层包括第一介质层、第二介质层，所述第二介质层位于所述外延结构的上端面，所述第一介质层位于所述第二介质层的上端面；
其中，所述第二介质层的湿法腐蚀速率大于所述第一介质层的湿法腐蚀速率以及所述外延结构的湿法腐蚀速率。
10.根据权利要求6所述的高电子迁移率晶体管，其特征在于，所述高电子迁移率晶体管还包括：
源极与漏极；其中，所述源极为在所述源极通孔处沉积源极金属后得到的，所述漏极为在所述漏极通孔处沉积漏极金属后得到的。
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Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070018199A1 (en) * | 2005-07-20 | 2007-01-25 | Cree, Inc. | Nitride-based transistors and fabrication methods with an etch stop layer |
| CN102598275A (zh) * | 2009-08-28 | 2012-07-18 | 特兰斯夫公司 | 具有场板的半导体器件 |
| CN102723358A (zh) * | 2012-05-30 | 2012-10-10 | 程凯 | 绝缘栅场效应晶体管及其制造方法 |
| US20120280244A1 (en) * | 2011-05-06 | 2012-11-08 | Samsung Electronics Co., Ltd. | High Electron Mobility Transistors And Methods Of Manufacturing The Same |
| US20130146943A1 (en) * | 2011-12-12 | 2013-06-13 | John P. EDWARDS | In situ grown gate dielectric and field plate dielectric |
| US20130341679A1 (en) * | 2012-06-26 | 2013-12-26 | Freescale Semiconductor, Inc. | Semiconductor Device with Selectively Etched Surface Passivation |
| CN108133961A (zh) * | 2017-12-20 | 2018-06-08 | 成都海威华芯科技有限公司 | 一种基于氮化铝阻挡层的GaN_HEMT器件制备方法 |
| CN110808208A (zh) * | 2019-11-13 | 2020-02-18 | 中国电子科技集团公司第十三研究所 | 一种t型纳米栅的制备方法 |
-
2020
- 2020-08-12 CN CN202010809883.6A patent/CN112038227A/zh active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070018199A1 (en) * | 2005-07-20 | 2007-01-25 | Cree, Inc. | Nitride-based transistors and fabrication methods with an etch stop layer |
| CN102598275A (zh) * | 2009-08-28 | 2012-07-18 | 特兰斯夫公司 | 具有场板的半导体器件 |
| US20120280244A1 (en) * | 2011-05-06 | 2012-11-08 | Samsung Electronics Co., Ltd. | High Electron Mobility Transistors And Methods Of Manufacturing The Same |
| US20130146943A1 (en) * | 2011-12-12 | 2013-06-13 | John P. EDWARDS | In situ grown gate dielectric and field plate dielectric |
| CN102723358A (zh) * | 2012-05-30 | 2012-10-10 | 程凯 | 绝缘栅场效应晶体管及其制造方法 |
| US20130341679A1 (en) * | 2012-06-26 | 2013-12-26 | Freescale Semiconductor, Inc. | Semiconductor Device with Selectively Etched Surface Passivation |
| CN108133961A (zh) * | 2017-12-20 | 2018-06-08 | 成都海威华芯科技有限公司 | 一种基于氮化铝阻挡层的GaN_HEMT器件制备方法 |
| CN110808208A (zh) * | 2019-11-13 | 2020-02-18 | 中国电子科技集团公司第十三研究所 | 一种t型纳米栅的制备方法 |
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