CN111180503B - 一种半导体器件及其制备方法 - Google Patents

一种半导体器件及其制备方法 Download PDF

Info

Publication number
CN111180503B
CN111180503B CN201811329447.8A CN201811329447A CN111180503B CN 111180503 B CN111180503 B CN 111180503B CN 201811329447 A CN201811329447 A CN 201811329447A CN 111180503 B CN111180503 B CN 111180503B
Authority
CN
China
Prior art keywords
dielectric layer
layer
substrate
negative ions
grid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811329447.8A
Other languages
English (en)
Other versions
CN111180503A (zh
Inventor
张伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dynax Semiconductor Inc
Original Assignee
Dynax Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dynax Semiconductor Inc filed Critical Dynax Semiconductor Inc
Priority to CN201811329447.8A priority Critical patent/CN111180503B/zh
Publication of CN111180503A publication Critical patent/CN111180503A/zh
Application granted granted Critical
Publication of CN111180503B publication Critical patent/CN111180503B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明实施例公开了一种半导体器件及其制备方法，其中，半导体器件包括衬底；位于衬底基板的多层半导体层,多层半导体层中形成有二维电子气；位于多层半导体层远离衬底一侧的第一介质层，第一介质层中形成有负离子；位于多层半导体层远离衬底一侧的多个电极，多个电极贯穿第一介质层。通过在第一介质层中形成负离子，通过第一介质层中的负离子增加多层半导体层表面的负离子累积，避免半导体材料中的体缺陷及表面态对多层半导体层中二维电子气的消耗，可以降低半导体器件的漏电，提升半导体器件的输出功率。

Description

一种半导体器件及其制备方法
技术领域
本发明实施例涉及半导体技术领域，尤其涉及一种半导体器件及其制备方法。
背景技术
近年来，GaN基高电子迁移率晶体管(HEMT)发展迅猛，且以纤锌矿结构AlGaN/GaNHEMT发展前景最好。HEMT又可称作调制掺杂场效应晶体管(MODFET)或异质结场效应晶体管(HFET)。其导通电阻及寄生电容小，开关速度快，热稳定性好，是目前蓬勃发展的高温、高频及大功率器件。
目前，GaN基HEMT器件已经走向了实用化阶段，发挥着关键性的作用，但其仍存在很多可靠性问题，严重制约了器件的普及和进一步发展。其中，电流崩塌效应一直以来制约着该器件的输出功率，而电流崩塌效应主要形成的原因是由于半导体材料中的体缺陷及表面态都会消耗沟道中的二维电子气(2DEG)，从而影响了器件的输出性能。然而，正是由于表面态的存在，未钝化的GaN基HEMT器件表现出的电流崩塌效应更加明显，输出性能大幅下降。另外，传统PECVD生长的介质层通常会在其内部及表面存在大量缺陷引起的固态电荷，通常在富阳离子的氮化物介质层中，这些固态电荷表现为正电荷，这些正电荷会增加器件漏电。
发明内容
有鉴于此，本发明实施例提供一种半导体器件及其制备方法，以解决现有技术中半导体器件的漏电问题。
第一方面，本发明实施例提供了一种半导体器件，包括：
衬底；
位于所述衬底一侧的多层半导体层，所述多层半导体层中形成有二维电子气；
位于所述多层半导体层远离所述衬底一侧的第一介质层，所述第一介质层中形成有负离子；
位于所述多层半导体层远离所述衬底一侧的多个电极，所述多个电极贯穿所述第一介质层。
可选的，所述第一介质层中掺杂有硫元素和/或氟元素。
可选的，所述硫元素和所述氟元素的原子数之和为C1，所述第一介质层中的原子数总和为C2；
其中，C1/C2≤10％。
可选的，所述多个电极包括源极、栅极和漏极，所述栅极位于所述源极和所述漏极之间；
所述第一介质层中形成有源极凹槽、栅极凹槽和漏极凹槽，所述源极凹槽、栅极凹槽和漏极凹槽分别贯穿所述第一介质层，所述源极位于所述源极凹槽中，所述栅极位于所述栅极凹槽中，所述漏极位于所述漏极凹槽中；
所述半导体器件还包括位于所述多层半导体层远离所述衬底一侧的栅极介质层；所述栅极介质层至少覆盖所述栅极凹槽的底面，所述栅极介质层中形成有负离子。
可选的，所述栅极介质层中掺杂有硫元素和/或氟元素。
可选地，所述多层半导体层与所述第一介质层和/或栅极介质层之间的界面处形成有负离子。
可选的，所述半导体器件还包括位于所述第一介质层远离所述多层半导体层一侧的第二介质层；
所述多个电极贯穿所述第一介质层和所述第二介质层。
可选的，所述多层半导体层包括：
位于所述衬底上的成核层；
位于所述成核层远离所述衬底一侧的缓冲层；
位于所述缓冲层远离所述成核层一侧的沟道层；
位于所述沟道层远离所述缓冲层一侧的势垒层，所述势垒层和所述沟道层形成异质结结构，在异质结界面处形成二维电子气。
第二方面，本发明实施例提供了一种半导体器件的制备方法，包括：
提供衬底；
在所述衬底一侧制备多层半导层，所述多层半导体层中形成有二维电子气；
在所述多层半导体层远离所述衬底的一侧制备第一介质层，所述第一介质层中形成有负离子；
在所述多层半导体层远离所述衬底的一侧制备多个电极，所述多个电极贯穿所述第一介质层。
可选的，在所述多层半导体层远离所述衬底的一侧制备第一介质层，所述第一介质层中形成有负离子，包括：
采用等离子体制备工艺，在沉积腔体内通入包含预设元素的气体；
开启射频功率，形成带有负离子的等离子体；
向所述沉积腔体内通入反应气体，生成第一介质层。
可选的，在所述多层半导体层远离所述衬底的一侧制备第一介质层之前，还包括：
采用等离子体制备工艺，在沉积腔体内通入包含预设元素的气体；
开启射频功率，形成带有负离子的等离子体，以对所述多层半导体层远离所述衬底的一侧进行表面处理，在所述多层半导体层远离所述衬底的一侧表面沉积负离子。
可选的，在所述多层半导体层远离所述衬底的一侧制备第一介质层之后，还包括：
采用等离子体制备工艺，在沉积腔体内通入包含预设元素的气体；
开启射频功率，形成带有负离子的等离子体，以对所述第一介质层远离所述多层半导体层的一侧进行表面处理，在所述第一介质层远离所述多层半导体层的一侧表面沉积负离子。
可选的，所述多个电极包括源极、栅极和漏极，所述栅极位于所述源极和所述漏极之间；
在所述多层半导体层远离所述衬底的一侧制备多个电极，所述多个电极贯穿所述第一介质层，包括：
在所述第一介质层中分别形成源极凹槽和漏极凹槽，所述源极凹槽和漏极凹槽分别贯穿所述第一介质层；
在所述源极凹槽中制备源极，在所述漏极凹槽中制备漏极；
在所述第一介质层中形成栅极凹槽，所述栅极凹槽位于所述源极凹槽和所述漏极凹槽之间，且所述栅极凹槽贯穿所述第一介质层；
在所述第一介质层远离所述多层半导体层的一侧制备栅极介质层，所述栅极介质层中形成有负离子；所述栅极介质层覆盖所述第一介质层的上表面、所述源极的上表面、所述漏极的上表面和所述栅极凹槽的侧面和底面；
在所述栅极凹槽中，且在所述栅极介质层远离所述第一介质层的一侧制备栅极；
去除所述源极上表面和所述漏极上表面的栅极介质层，得到源极、栅极和漏极。
可选的，在所述第一介质层远离所述多层半导体层的一侧制备栅极介质层，所述栅极介质层中形成有负离子，包括：
采用等离子体增强化学气相沉积或者低压力化学气相沉积工艺，按照预设比例为C3，其中C3≥5:1，向沉积腔体内分别通入含硅元素的气体和含氮元素的气体；
采用原位掺杂工艺，向所述沉积腔体中通入包含预设元素的气体，在所述第一介质层远离所述多层半导体层的一侧制备得到栅极介质层，所述栅极介质层中形成有负离子。
可选的，所述预设元素包括硫元素和/或氟元素。
可选的，向所述沉积腔体内通入反应气体，生成第一介质层之后，还包括：
采用预设温度，对所述第一介质层进行退火处理；其中，预设温度为T，400℃≤T≤1000℃。
本发明实施例提供的半导体器件及其制备方法，在第一介质层中形成有负离子，通过第一介质层中的负离子增加多层半导体层表面的负离子累积，避免半导体材料中的体缺陷及表面态对多层半导体层中二维电子气的消耗，可以降低半导体器件的漏电，提升半导体器件的输出功率。
附图说明
为了更加清楚地说明本发明示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。显然，所介绍的附图只是本发明所要描述的一部分实施例的附图，而不是全部的附图，对于本领域普通技术人员，在不付出创造性劳动的前提下，还可以根据这些附图得到其他的附图。
图1是本发明实施例提供的一种半导体器件的结构示意图；
图2是本发明实施例提供的未在第一介质层中形成负离子的半导体器件的电流崩塌效应示意图；
图3是本发明实施例提供的在第一介质层中形成负离子的半导体器件的电流崩塌效应示意图；
图4是本发明实施例提供的另一种半导体器件的结构示意图；
图5是本发明实施例提供的又一种半导体器件的结构示意图；
图6是本发明实施例提供的一种半导体器件的制备方法的流程示意图；
图7是本发明实施例提供的另一种半导体器件的制备方法的流程示意图；
图8-图16是本发明实施例提供的制备半导体器件过程中各个流程对应的结构示意图；
图17是本发明实施例提供的又一种半导体器件的制备方法的流程示意图；
图18是本发明实施例提供的制备源极凹槽和漏极凹槽的结构示意图；
图19是本发明实施例提供的制备源极和漏极的结构示意图；
图20是本发明实施例提供的制备栅极凹槽的结构示意图；
图21是本发明实施例提供的制备栅极介质层的结构示意图；
图22是本发明实施例提供的制备栅极的结构示意图；
图23是本发明实施例提供的去除源极上表面和漏极上表面的栅极介质层的结构示意图；
图24是本发明实施例提供的再一种半导体器件的制备方法的流程示例图；
图25是本发明实施例提供的制备第二介质层的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将结合本发明实施例中的附图，通过具体实施方式，完整地描述本发明的技术方案。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例，基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动的前提下获得的所有其他实施例，均落入本发明的保护范围之内。
本发明实施例提供一种半导体器件，包括衬底；位于衬底一侧的多层半导体层，多层半导体层中形成有二维电子气；位于多层半导体层远离衬底一侧的第一介质层，第一介质层中形成有负离子；位于多层半导体层所述衬底一侧的多个电极，多个电极贯穿第一介质层。采用上述技术方案，通过在第一介质层中形成负离子，通过第一介质层中的负离子增加多层半导体层表面的负离子累积，避免半导体材料中的体缺陷及表面态对多层半导体层中二维电子气的消耗，可以降低半导体器件的漏电，提升半导体器件的输出功率。
以上是本发明的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。
图1是本发明实施例提供的一种半导体器件的结构示意图，如图1所示，本发明实施例提供的半导体器件可以包括：
衬底10；
位于衬底10一侧的多层半导体层20；
位于多层半导体器件20远离衬底10一侧的第一介质层31，第一介质层31中形成有负离子；
位于多层半导体层20远离衬底10一侧的多个电极40，多个电极40贯穿第一介质层31。
示例性的，衬底10的材料可以蓝宝石、碳化硅、硅、砷化镓、氮化镓或氮化铝中的一种或者多种的组合，还可以是其他适合生长氮化镓的材料，本发明实施例对此不进行限定。多层半导体层20位于衬底10一侧，多层半导体层20具体可以为III-V族化合物的半导体材料。
第一介质层31位于多层半导体层20一侧，同时第一介质层31中形成有负离子，第一介质层31中的负离子可以增加多层半导体层20表面的负离子累积，避免半导体材料中的体缺陷及表面态对多层半导体层20中二维电子气的消耗，可以降低半导体器件的漏电，提升半导体器件的输出功率。
示例性的，图2是本发明实施例提供的未在第一介质层中形成负离子的半导体器件的电流崩塌效应示意图，图3是本发明实施例提供的在第一介质层中形成负离子的半导体器件的电流崩塌效应示意图。如图2所述，曲线1表示现有技术中半导体器件的正向饱和电流，曲线2表示现有技术中半导体器件的反向饱和电流，如图2所示，曲线1和曲线2差别较大，表明现有技术中半导体器件的电流崩塌效应明显。如图3所示，曲线3表示本发明实施例提供的半导体器件的正向饱和电流，曲线4表示本发明实施例提供的半导体器件的反向饱和电流，如图4所示，曲线1和曲线2重合性良好，表明本发明实施例提供的半导体器件的电流崩塌效应较小。结合图3和图4所示，本发明实施例提供的半导体器件的电流崩塌效应明显降低很多，半导体器件的输出功率显示提升。
综上，本发明实施例提供的半导体器件，通过在第一介质层中形成负离子，通过第一介质层中的负离子增加多层半导体层表面的负离子累积，避免半导体材料中的体缺陷及表面态对多层半导体层中二维电子气的消耗，可以降低半导体器件的漏电，提升半导体器件的输出功率。
可选的，第一介质层31可以为氮化物介质层，例如可以为SiN、SiON、AlN中的一种或多种的组合，其中可以掺杂有硫元素和/或氟元素，通过在第一介质层31中掺杂硫元素和/或氟元素，通过高温退火工艺后在第一介质层31中形成均匀分布的负离子，降低半导体器件的漏电问题。同时，在第一介质层31中掺杂有硫元素和/或氟元素形成负离子，与现有半导体器件的制备工艺匹配，保证半导体器件的制备工艺简单；并且，通过在第一介质层31中掺杂有硫元素和/或氟元素形成负离子成本较低，工业实用性高。
可选的，当第一介质层31中掺杂有硫元素和/或氟元素时，硫元素和氟元素的原子数之和为C1，第一介质层31中的原子数总和为C2；其中，C1/C2≤10％。合理设置硫元素和/或氟元素的掺杂比例，可以保证半导体器件具备良好的表面特性以及较少的内部缺陷，避免因硫元素和/或氟元素的大量掺杂造成半导体器件存在表面缺陷或者内部缺陷，保证半导体器件性能稳定。
需要说明的是，本发明实施例仅以在第一介质层31中通过掺杂硫元素和/或氟元素形成负离子为例进行说明，可以理解的是，通过掺杂其他元素在第一介质层31中形成负离子的方案也在本发明实施例的保护范围内，本发明实施例对此不进行限定。
图4是本发明实施例提供的另一种半导体器件的结构示意图，如图4所示，本发明实施例提供的半导体器件还可以包括位于第一介质层31远离多层半导体层20一侧的第二介质层32；多个电极40贯穿第一介质层31和第二介质层32。
可选的，第二介质层32可以为氮化物介质层，例如可以为SiN、SiON、AlN中的一种或多种的组合。第二介质层32中可以掺杂其他元素也可以不掺杂其他元素。当第二介质层32中不掺杂任何元素时，第二介质层32可以作为半导体器件的保护层，对半导体器件进行水汽防护和机械保护，保证半导体器件免受外界环境影响。第二介质层32中还可以掺杂其他元素，例如第二介质层32中可以掺杂有硫元素和/或氟元素，通过在第二介质层32中掺杂硫元素和/或氟元素，通过高温退火工艺后在第二介质层32中形成均匀分布的负离子，降低半导体器件的漏电问题；或者第二介质层32中还可以掺杂其他元素，在第二介质层32中形成负离子，降低半导体器件的漏电问题；或者第二介质层32中掺杂的元素还可以在第二介质层32中形成正离子，由于第二介质层32位于第一介质层31远离多层半导体层20的一侧，即使第二介质层32中形成有正离子，其也不会消耗多层半导体层20中的二维电子气，不会造成半导体器件的漏电问题。综上，本发明实施例对第二介质层32的掺杂情况不进行限定，第二介质层32中可以掺杂也可以不掺杂，可以掺杂形成负离子的元素也可以掺杂形成正离子的元素，本发明实施例对此进行限定。
图5是本发明实施例提供的又一种半导体器件的结构示意图，如图5所示，本发明实施例提供的半导体器件中，多个电极40可以包括源极41、栅极42和漏极43，栅极42位于源极41和漏极43之间；第一介质层31中形成有源极凹槽51、栅级凹槽52和漏极凹槽53，源极凹槽51、栅极凹槽52和漏极凹槽53分别贯穿第一介质层31，源极41位于源极凹槽51中，栅极42位于栅极凹槽52中，漏极43位于漏极凹槽53中；半导体器件还包括所述半导体器件还包括位于所述多层半导体层20远离所述衬底10一侧的栅极介质层60；所述栅极介质层60至少覆盖所述栅极凹槽52的底面，栅极介质层60中形成有负离子，栅极介质层60可以为氮化物介质层，例如可以为SiN、SiON、AlN中的一种或多种的组合，其中可以掺杂有硫元素和/或氟元素；可选地，栅极介质层60覆盖第一介质层31的上表面、源极41的侧面、漏极43的侧面和栅极凹槽52的侧面和底面。
示例性的，在第一介质层31的上表面、源极41的侧面、漏极43的侧面和栅极凹槽52的侧面和底面形成栅极介质层60，栅极介质层60中形成有负离子，栅极介质层60可以用于MIS HEMT器件的栅介质层。通过设置栅极介质层60，同时进一步在栅极介质层60中形成负离子，不仅可以进一步增加多层半导体层20表面的负离子累积，降低半导体材料的体缺陷及其界面的表面态，提高器件击穿电压；同时还可以降低栅极漏电，进一步提高半导体器件的输出功率。
可选的，栅极介质层60中可以掺杂有硫元素和/或氟元素，通过在栅极介质层60中掺杂硫元素和/或氟元素，通过高温退火工艺后在栅极介质层60中形成均匀分布的负离子，降低半导体器件的漏电问题。同时，在栅极介质层60中掺杂有硫元素和/或氟元素形成负离子，与现有半导体器件的制备工艺匹配，保证半导体器件的制备工艺简单；并且，通过在栅极介质层60中掺杂有硫元素和/或氟元素形成负离子成本较低，工业实用性高。
需要说明的是，本发明实施例仅以在栅极介质层60氮化硅薄膜中通过掺杂硫元素和/或氟元素形成负离子为例进行说明，可以理解的是，通过掺杂其他元素在栅极介质层60中形成负离子的方案也在本发明实施例的保护范围内，本发明实施例对此不进行限定。
可选的，栅极介质层60的折射率为n，其中，n≥2.2。折射率是描述栅极介质层60特性的重要参数，设置栅极介质层60的折射率为大于或者等于2.2，可以保证栅极介质层60为富硅含量的栅极介质层，保证降低半导体器件的界面漏电以及栅极漏电的效果良好，保证半导体器件性能良好。
还可以通过多层半导体层20与所述第一介质层30和/或栅极介质层60之间的界面处负离子累积，实现表面修复或补偿作用，在可以降低半导体器件的漏电，提升半导体器件的输出功率。可以多层半导体层20远离衬底10一侧的表面掺杂硫元素和/或氟元素，通过高温退火工艺后在多层半导体层20与所述第一介质层30和/或栅极介质层60之间的界面处形成均匀分布的负离子，降低半导体器件的漏电问题。
示例性的，源极41、栅极42和漏极43位于多层半导体层20上远离衬底10的一侧，栅极42位于源极41和漏极43之间，如图5所示。可选的，源极41、漏极43与多层半导体层20形成欧姆接触，栅极42与多层半导体层20形成肖特基接触。可选的，源极41和漏极43的材质可以为Ni、Ti、Al、Au等金属中的一种或多种的组合，栅极42的材质可以为Ni、Pt、Pb、Au等金属中的一种或多种的组合。栅极42可以是单层金属栅极，也可以是双层金属的叠层或多层栅极结构。可选的，栅极42的形状可以为矩形(图中未示出)；还可以为T型，如图5所示，保证栅极42与多层半导体层20的肖特基接触良好。
可选的，继续参考图1、图4和图5所示，本发明实施例提供的多层半导体层20可以包括位于衬底10上的成核层201；位于成核层201远离衬底10一侧的缓冲层202；位于缓冲层202远离成核层201一侧的沟道层203；位于沟道层203远离缓冲层202一侧的势垒层204，势垒层204和沟道层203形成异质结结构，在异质结界面处形成二维电子气。
示例性的，成核层201和缓冲层202的材料可以为氮化物，具体可以为GaN或AlN或其他氮化物，成核层201和缓冲层202可以用于匹配衬底10的材料和外延沟道层203。沟道层203的材料可以为GaN或者其他半导体材料，例如InAlN。势垒层204位于沟道层203上方，势垒层204的材料可以是能够与沟道层203形成异质结结构的任何半导体材料，包括镓类化合物半导体材料或氮类化物半导体材料，例如InxAlyGazN1-x-y-z，其中，0≤x≤1，0≤y≤1，0≤z≤1。当势垒层204为铝镓氮层时，通常该铝镓氮层中的铝含量介于20％-30％之间，该铝镓氮层的厚度一般介于10-50nm之间。可选的，沟道层203和势垒层204组成半导体异质结结构，在沟道层203和势垒层204的界面处形成高浓度二维电子气。
应该理解，本发明实施例是从半导体器件组成性能的角度来改善半导体器件的漏电问题。所述半导体器件包括但不限制于：工作在高电压大电流环境下的大功率氮化镓高电子迁移率晶体管(High Electron Mobility Transistor，简称HEMT)、绝缘衬底上的硅(Silicon-On-Insulator，简称SOI)结构的晶体管、砷化镓(GaAs)基的晶体管以及金属氧化层半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，简称MOSFET)、金属绝缘层半导体场效应晶体管(Metal-Semiconductor Field-EffectTransistor，简称MISFET)、双异质结场效应晶体管(Double Heterojunction Field-Effect Transistor，简称DHFET)、结型场效应晶体管(Junction Field-EffectTransistor，简称JFET)，金属半导体场效应晶体管(Metal-Semiconductor Field-EffectTransistor，简称MESFET)，金属绝缘层半导体异质结场效应晶体管(Metal-SemiconductorHeterojunction Field-Effect Transistor，简称MISHFET)或者其他场效应晶体管。
基于同一发明构思，本发明实施例还提供了一种半导体器件的制备方法，如图6所示，本发明实施例提供的半导体器件的制备方法可以包括：
S110、提供衬底。
示例性的，衬底的材料可以蓝宝石、碳化硅、硅、砷化镓、氮化镓或氮化铝中的一种或者多种的组合，还可以是其他适合生长氮化镓的材料。衬底的制备方法可以是常压化学气相沉积法、亚常压化学气相沉积法、金属有机化合物气相沉淀法、低压力化学气相沉积法、高密度等离子体化学气相沉积法、超高真空化学气相沉积法、等离子体增强化学气相沉积法、触媒化学气相沉积法、混合物理化学气相沉积法、快速热化学气相沉积法、气相外延法、脉冲激光沉积法、原子层外延法、分子束外延法、溅射法或蒸发法。
S120、在所述衬底一侧制备多层半导体层，所述多层半导体层中形成有二维电子气。
示例性的，多层半导体层位于衬底一侧，多层半导体层具体可以为III-V族化合物的半导体材料。
S130、在所述多层半导体层远离所述衬底的一侧制备第一介质层，所述第一介质层中形成有负离子。
示例性的，第一介质层可以为氮化物介质层，第一介质层中形成有负离子，第一介质层中的负离子可以增加多层半导体层表面的负离子累积，避免半导体材料中的体缺陷及表面态对多层半导体层中二维电子气的消耗，可以降低半导体器件的界面漏电，提升半导体器件的输出功率。
S140、在所述多层半导体层远离所述衬底的一侧制备多个电极，所述多个电极贯穿所述第一介质层。
示例性的，多个电极可以包括源极、栅极和漏极。源极与漏极与多层半导体层形成欧姆接触，栅极与多层半导体层形成肖特基接触。可选的，源极和漏极的材质可以为Ni、Ti、Al、Au等金属中的一种或多种的组合，栅极的材质可以为Ni、Pt、Pb、Au等金属中的一种或多种的组合。栅极可以是单层金属栅极，也可以是双层金属的叠层或多层栅极结构。可选的，栅极的形状可以为矩形，还可以为T型。
综上，本发明实施例提供的半导体器件的制备方法，通过在第一介质层中形成负离子，通过第一介质层中的负离子增加多层半导体层表面的负离子累积，避免半导体材料中的体缺陷及表面态对多层半导体层中二维电子气的消耗，可以降低半导体器件的漏电，提升半导体器件的输出功率。
可选的，向所述沉积腔体内通入反应气体，生成第一介质层之后，还可以包括：
采用预设温度，对所述第一介质层进行退火处理；其中，预设温度为T，400℃≤T≤1000℃。
示例性的，对生成的第一介质层进行高温退火工艺，保证负离子在第一介质层中均匀分布，通过第一介质层中均匀分布的负离子可以均匀增加多层半导体层表面的负离子累积，避免半导体材料中的体缺陷及表面态对多层半导体层中二维电子气的消耗，可以降低半导体器件的漏电，提升半导体器件的输出功率。
可选的，在多层半导体层远离衬底的一侧制备第一介质层之前，还可以对多层半导体层进行表面处理，增加多层半导体层表面的负离子累积，降低半导体器件的漏电，提升半导体器件的输出功率。同理，在多层半导体层远离衬底的一侧制备第一介质层之后，还可以对第一介质层进行表面处理，增加第一介质层表面的负离子累积，降低半导体器件的漏电，提升半导体器件的输出功率。下面将详细介绍。
图7是本发明实施例提供的另一种半导体器件的制备方法，如图7所示，本发明实施例提供的半导体器件的制备方法可以包括：
S210、提供衬底。
如图8所示，提供衬底10，衬底10的材料可以蓝宝石、碳化硅、硅、砷化镓、氮化镓或氮化铝中的一种或者多种的组合。
S220、在所述衬底一侧制备多层半导体层，所述多层半导体层中形成有二维电子气。
可选的，在衬底10一侧制备多层半导层20，多层半导体层20中形成有二维电子气，可以包括：
在衬底10一侧制备成核层201；
在成核层201远离衬底10的一侧制备缓冲层202；
在缓冲层202远离成核层201的一侧制备沟道层203；
在沟道层203远离缓冲层202的一侧制备势垒层204，势垒层204和沟道层203形成异质结结构，在异质结界面处形成二维电子气。
图9-图12分别为制备成核层201、缓冲层202、沟道层203和势垒层204的结构示意图，如图9-图12所示，成核层201位于衬底10一侧，缓冲层202位于成核层201远离衬底10的一侧，沟道层203位于缓冲层202远离成核层201的一侧，势垒层204位于沟道层203远离缓冲层202的一侧，同时势垒层204和沟道层203之间形成为二维电子气。
S230、对所述多层半导体层远离所述衬底的一侧表面进行表面处理，以在所述多层半导体层远离所述衬底的一侧表面沉积负离子。
可选的，对所述多层半导体层远离所述衬底的一侧表面进行表面处理，以在所述多层半导体层远离所述衬底的一侧表面沉积负离子，可以包括：
采用等离子体制备工艺，在沉积腔体内通入包含预设元素的气体；
开启射频功率，形成带有负离子的等离子体，以对多层半导体层20远离所衬底10的一侧表面进行表面处理，在多层半导体层20与所述第一介质层和/或栅极介质层之间的界面处沉积负离子。
示例性的，图13为本发明实施例提供的对多层半导体层远离所衬底的一侧表面进行表面处理的结构示意图，等离子体制备工艺可以包括等离子体增强化学气相沉积、反应离子刻蚀、感性耦合等离子体刻蚀、容性耦合等离子体刻蚀、以及微波电子回旋共振等离子体刻蚀技术中的至少一种，采用上述工艺中的至少一种，向沉积腔体内通入包含预设元素的气体，所述预设元素可以包括硫元素和/或氟元素，包含预设元素的气体可以为SF6气体或者其他含有硫元素和/或氟元素的气体，本发明实施例对此不进行限定。开启射频功率，形成带有S和/或F离子的等离子体，以对多层半导体层20远离所衬底10的一侧表面进行表面处理，在多层半导体层20远离衬底10的一侧表面沉积负离子。
S240、在所述多层半导体层远离所述衬底的一侧制备第一介质层，所述第一介质层中形成有负离子。
可选的，在所述多层半导体层远离所述衬底的一侧制备第一介质层，所述第一介质层中形成有负离子，可以包括：
采用等离子体制备工艺，在沉积腔体内通入包含预设元素的气体；
开启射频功率，形成带有负离子的等离子体；
向所述沉积腔体内通入反应气体，生成第一介质层。
示例性的，图14为本发明实施例提供的在多层半导体层远离所衬底的一侧制备第一介质层的结构示意图，所述预设元素可以包括硫元素和/或氟元素，包含预设元素的气体可以为SF6气体或者其他含有硫元素和/或氟元素的气体。开启射频功率，形成带有S和/或F离子的等离子体，在第一介质层31中形成负离子。第一介质层31可以为氮化物介质层，例如可以为SiN、SiON、AlN中的一种或多种的组合。所述反应气体可以为包含第一介质层材料的气体，例如可以为包含Si元素和包含N元素的气体。
S250、对所述第一介质层远离所述多层半导体层的一侧表面进行表面处理，以在所述第一介质层远离所述多层半导体层的一侧表面沉积负离子。
可选的，对所述第一介质层远离所述多层半导体层的一侧表面进行表面处理，以在所述第一介质层远离所述多层半导体层的一侧表面沉积负离子，可以包括：
采用等离子体制备工艺，在沉积腔体内通入包含预设元素的气体；
开启射频功率，形成带有负离子的等离子体，以对所述第一介质层远离所述多层半导体层的一侧进行表面处理，在所述第一介质层远离所述多层半导体层的一侧表面沉积负离子。
示例性的，图15是本发明实施例提供的对第一介质层远离多层半导体层的一侧表面进行表面处理的结构示意图，所述预设元素可以包括硫元素和/或氟元素，包含预设元素的气体可以为SF6气体或者其他含有硫元素和/或氟元素的气体。开启射频功率，形成带有S和/或F离子的等离子体，在第一介质层31远离多层半导体层20的一侧表面沉积负离子。
S260、在所述多层半导体层远离所述衬底的一侧制备多个电极，所述多个电极贯穿所述第一介质层。
图16是本发明实施例提供的在多层半导体层远离衬底的一侧制备多个电极的结构示意图，如图16所示，多个电极40贯穿第一介质层31。
综上，本发明实施例提供的半导体器件的制备方法，通过对多层半导体层远离衬底的一侧表面进行表面处理，在多层半导体层远离衬底的一侧表面沉积负离子，同时在第一介质层中形成负离子，还对第一介质层远离多层半导体层的一侧表面进行表面处理，在第一介质层远离多层半导体层的一侧表面沉积负离子，通过多层半导体层表面沉积的负离子、第一介质层中的负离子以及第一介质层表面沉积的负离子，增加了多层半导体层表面的负离子累积，避免半导体材料中的体缺陷及表面态对多层半导体层中二维电子气的消耗，可以降低半导体器件的漏电，提升半导体器件的输出功率。
可选的，本发明实施例提供的多个电子可以包括源极、栅极和漏极，所述栅极位于所述源极和所述漏极之间。具体的，图17是本发明实施例提供的又一种半导体器件的制备方法的流程示意图，如图17所示，本发明实施例提供的半导体器件的制备方法可以包括：
S310、提供衬底。
示例性的，制备衬底10的工艺请继续参考图8所示。
S320、在所述衬底一侧制备多层半导体层，所述多层半导体层中形成有二维电子气。
示例性的，制备多层半导体层20的工艺请继续参考图9-图12所示。
S330、在所述多层半导体层远离所述衬底的一侧制备第一介质层，所述第一介质层中形成有负离子。
示例性的，制备第一介质层31的工艺请继续参考图14所示。
S340、在所述第一介质层中分别形成源极凹槽和漏极凹槽，所述源极凹槽和漏极凹槽分别贯穿所述第一介质层。
示例性的，图18是本发明实施例提供的制备源极凹槽和漏极凹槽的结构示意图，可以采用涂布形成光刻胶、掩模、曝光、显影以及刻蚀的工艺在第一介质层31中形成源极凹槽51和漏极凹槽53。
S350、在所述源极凹槽中制备源极，在所述漏极凹槽中制备漏极。
示例性的，图19是本发明实施例提供的制备源极和漏极的结构示意图，如图19所示，可以采用电子束金属蒸发和有机溶液剥离等方法在源极凹槽51中制备得到源极41，在漏极凹槽53中制备得到漏极43。
S360、在所述第一介质层中形成栅极凹槽，所述栅极凹槽位于所述源极凹槽和所述漏极凹槽之间，且所述栅极凹槽贯穿所述第一介质层。
示例性的，图20是本发明实施例提供的制备栅极凹槽的结构示意图，可以采用涂布形成光刻胶、掩模、曝光、显影以及刻蚀的工艺在第一介质层31中形成栅极凹槽52。
S370、在所述第一介质层远离所述多层半导体层的一侧制备栅极介质层，所述栅极介质层中形成有负离子；所述栅极介质层覆盖所述第一介质层的上表面、所述源极的上表面、所述漏极的上表面和所述栅极凹槽的侧面和底面。
示例性的，图21是本发明实施例提供的制备栅极介质层的结构示意图，栅极介质层60中形成有负离子，栅极介质层60可以用于MIS HEMT器件的栅介质层。通过设置栅极介质层60，同时进一步在栅极介质层60中形成负离子，不仅可以进一步低增加多层半导体层20表面的负离子累积，降半导体材料的体缺陷及其界面的表面态，提高器件击穿电压；同时还可以降低栅极漏电，进一步提高半导体器件的输出功率。
可选的，栅极介质层60中可以掺杂有硫元素和/或氟元素，通过在栅极介质层60中掺杂硫元素和/或氟元素，通过高温退火工艺后在栅极介质层60中形成均匀分布的负离子，降低半导体器件的漏电问题。同时，在栅极介质层60中掺杂有硫元素和/或氟元素形成负离子，与现有半导体器件的制备工艺匹配，保证半导体器件的制备工艺简单；并且，通过在栅极介质层60中掺杂有硫元素和/或氟元素形成负离子成本较低，工业实用性高。
可选的，在第一介质层31远离多层半导体层20的一侧制备栅极介质层60，栅极介质层60中形成有负离子，可以包括：
采用等离子体增强化学气相沉积或者低压力化学气相沉积工艺，向沉积腔体内分别通入含硅元素的气体和含氮元素的气体，其中所述硅元素与所述氮元素的比例满足预设比例关系；
采用原位掺杂工艺，向所述沉积腔体中通入包含预设元素的气体，在所述第一介质层远离所述多层半导体层的一侧制备得到栅极介质层，所述栅极介质层中形成有负离子。
示例性的，硅元素与所述氮元素的比例满足预设比例关系，预设比例关系可以为C3，其中，C3≥5:1。合理设置硅元素与所述氮元素的比例关系，保证生成的栅极介质层60为富硅含量的栅极介质层60，保证降低半导体器件的界面漏电以及栅极漏电的效果良好，保证半导体器件性能良好。可选的，包含预设元素的气体可以为SF6气体或者其他含有硫元素和/或氟元素的气体，本发明实施例对此不进行限定。
S380、在所述栅极凹槽中，且在所述栅极介质层远离所述第一介质层的一侧制备栅极。
示例性的，图22是本发明实施例提供的制备栅极的结构示意图，可以采用电子束金属蒸发和有机溶液剥离等方法在栅极凹槽52中，且在栅极介质层60远离第一介质层31的一侧制备得到栅极42。
S390、去除所述源极上表面和所述漏极上表面的栅极介质层，得到源极、栅极和漏极。
示例性的，图23是本发明实施例提供的去除源极上表面和漏极上表面的栅极介质层的结构示意图，如图23所示，去除源极41上表面和漏极43上表面的栅极介质层60，最终得到源极41、栅极42和漏极43。
综上，本发明实施例提供的半导体器件的制备方法，通过在第一介质层的上表面和栅极凹槽的侧面和底面形成栅极介质层，栅极介质层中形成有负离子，通过设置栅极介质层，同时进一步在栅极介质层中形成负离子，不仅可以进一步增加多层半导体层表面的负离子累积，降低半导体材料的体缺陷及其界面的表面态，提高器件击穿电压；同时还可以降低栅极漏电，进一步提高半导体器件的输出功率。
图24是本发明实施例提供的再一种半导体器件的制备方法的流程示例图，如图24所示，本发明实施例提供的半导体器件的制备方法可以包括：
S410、提供衬底。
示例性的，制备衬底10的工艺请继续参考图8所示。
S420、在所述衬底一侧制备多层半导体层，所述多层半导体层中形成有二维电子气。
示例性的，制备多层半导体层20的工艺请继续参考图9-图12所示。
S430、在所述多层半导体层远离所述衬底的一侧制备第一介质层，所述第一介质层中形成有负离子。
示例性的，制备第一介质层31的工艺请继续参考图14所示。
S440、在所述多层半导体层远离所述衬底的一侧制备多个电极，所述多个电极贯穿所述第一介质层。
示例性的，制备多个电极40的工艺请继续参考图16所示。
S450、在所述第一介质层远离所述多层半导体层的一侧制备第二介质层。
示例性的，图25是本发明实施例提供的制备第二介质层的结构示意图，如图25所示，第二介质层32位于第一介质层层31远离多层半导体层20的一侧，电极40贯穿第一介质层31和第二介质层32。
第二介质层32可以为氮化物介质层，例如可以为SiN、SiON、AlN中的一种或多种的组合。第二介质层32中可以掺杂其他元素也可以不掺杂其他元素。当第二介质层32中不掺杂任何元素时，第二介质层32可以作为半导体器件的保护层，对半导体器件进行水汽防护和机械保护，保证半导体器件免受外界环境影响。第二介质层32中还可以掺杂其他元素，例如第二介质层32中可以掺杂有硫元素和/或氟元素，通过在第二介质层32中掺杂硫元素和/或氟元素，通过高温退火工艺后在第二介质层32中形成均匀分布的负离子，降低半导体器件的漏电问题；或者第二介质层32中还可以掺杂其他元素，在第二介质层32中形成负离子，降低半导体器件的漏电问题；或者第二介质层32中掺杂的元素还可以在第二介质层32中形成正离子，由于第二介质层32位于第一介质层31远离多层半导体层20的一侧，即使第二介质层32中形成有正离子，其也不会消耗多层半导体层20中的二维电子气，不会造成半导体器件的漏电问题。综上，本发明实施例对第二介质层32的掺杂情况不进行限定，第二介质层32中可以掺杂也可以不掺杂，可以掺杂形成负离子的元素也可以掺杂形成正离子的元素，本发明实施例对此进行限定。
综上，本发明实施例提供的半导体器件的制备方法，通过在第一介质层中形成负离子，通过第一介质层中的负离子增加多层半导体层表面的负离子累积，避免半导体材料中的体缺陷及表面态对多层半导体层中二维电子气的消耗，可以降低半导体器件的漏电，提升半导体器件的输出功率；同时，第二介质层可以掺杂杂质也可以不掺杂杂质，第二介质层可以对第一介质层进行水汽防护和机械保护，保证半导体器件完成不受损伤。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (14)

1.一种半导体器件，其特征在于，包括：
衬底；
位于所述衬底一侧的多层半导体层，所述多层半导体层中形成有二维电子气；
位于所述多层半导体层远离所述衬底一侧的第一介质层，所述第一介质层中形成有负离子；
位于所述多层半导体层远离所述衬底一侧的多个电极，所述多个电极贯穿所述第一介质层；
所述第一介质层中掺杂有硫元素和/或氟元素；
所述硫元素和所述氟元素的原子数之和为C1，所述第一介质层中的原子数总和为C2；
其中，C1/C2≤10％。
2.根据权利要求1所述的半导体器件，其特征在于，所述多个电极包括源极、栅极和漏极，所述栅极位于所述源极和所述漏极之间；
所述第一介质层中形成有源极凹槽、栅极凹槽和漏极凹槽，所述源极凹槽、栅极凹槽和漏极凹槽分别贯穿所述第一介质层，所述源极位于所述源极凹槽中，所述栅极位于所述栅极凹槽中，所述漏极位于所述漏极凹槽中；
所述半导体器件还包括位于所述多层半导体层远离所述衬底一侧的栅极介质层；所述栅极介质层至少覆盖所述栅极凹槽的底面，所述栅极介质层中形成有负离子。
3.根据权利要求2所述的半导体器件，其特征在于，所述栅极介质层中掺杂有硫元素和/或氟元素。
4.根据权利要求2所述的半导体器件，其特征在于，所述多层半导体层与所述第一介质层和/或栅极介质层之间的界面处形成有负离子。
5.根据权利要求1-4任一项所述的半导体器件，其特征在于，所述半导体器件还包括位于所述第一介质层远离所述多层半导体层一侧的第二介质层；
所述多个电极贯穿所述第一介质层和所述第二介质层。
6.根据权利要求1-4任一项所述的半导体器件，其特征在于，所述多层半导体层包括：
位于所述衬底上的成核层；
位于所述成核层远离所述衬底一侧的缓冲层；
位于所述缓冲层远离所述成核层一侧的沟道层；
位于所述沟道层远离所述缓冲层一侧的势垒层，所述势垒层和所述沟道层形成异质结结构，在异质结界面处形成二维电子气。
7.一种半导体器件的制备方法，其特征在于，包括：
提供衬底；
在所述衬底一侧制备多层半导体层，所述多层半导体层中形成有二维电子气；
在所述多层半导体层远离所述衬底的一侧制备第一介质层，所述第一介质层中形成有负离子；
在所述多层半导体层远离所述衬底的一侧制备多个电极，所述多个电极贯穿所述第一介质层；
所述第一介质层中掺杂有硫元素和/或氟元素；
所述硫元素和所述氟元素的原子数之和为C1，所述第一介质层中的原子数总和为C2；
其中，C1/C2≤10％。
8.根据权利要求7所述的制备方法，其特征在于，在所述多层半导体层远离所述衬底的一侧制备第一介质层，所述第一介质层中形成有负离子，包括：
采用等离子体制备工艺，在沉积腔体内通入包含预设元素的气体；
开启射频功率，形成带有负离子的等离子体；
向所述沉积腔体内通入反应气体，生成第一介质层。
9.根据权利要求7所述的制备方法，其特征在于，在所述多层半导体层远离所述衬底的一侧制备第一介质层之前，还包括：
采用等离子体制备工艺，在沉积腔体内通入包含预设元素的气体；
开启射频功率，形成带有负离子的等离子体，以对所述多层半导体层远离所述衬底的一侧进行表面处理，在所述多层半导体层远离所述衬底的一侧表面沉积负离子。
10.根据权利要求7所述的制备方法，其特征在于，在所述多层半导体层远离所述衬底的一侧制备第一介质层之后，还包括：
采用等离子体制备工艺，在沉积腔体内通入包含预设元素的气体；
开启射频功率，形成带有负离子的等离子体，以对所述第一介质层远离所述多层半导体层的一侧进行表面处理，在所述第一介质层远离所述多层半导体层的一侧表面沉积负离子。
11.根据权利要求7所述的制备方法，其特征在于，所述多个电极包括源极、栅极和漏极，所述栅极位于所述源极和所述漏极之间；
在所述多层半导体层远离所述衬底的一侧制备多个电极，所述多个电极贯穿所述第一介质层，包括：
在所述第一介质层中分别形成源极凹槽和漏极凹槽，所述源极凹槽和漏极凹槽分别贯穿所述第一介质层；
在所述源极凹槽中制备源极，在所述漏极凹槽中制备漏极；
在所述第一介质层中形成栅极凹槽，所述栅极凹槽位于所述源极凹槽和所述漏极凹槽之间，且所述栅极凹槽贯穿所述第一介质层；
在所述第一介质层远离所述多层半导体层的一侧制备栅极介质层，所述栅极介质层中形成有负离子；所述栅极介质层覆盖所述第一介质层的上表面、所述源极的上表面、所述漏极的上表面和所述栅极凹槽的侧面和底面；
在所述栅极凹槽中，且在所述栅极介质层远离所述第一介质层的一侧制备栅极；
去除所述源极上表面和所述漏极上表面的栅极介质层，得到源极、栅极和漏极。
12.根据权利要求11所述的制备方法，其特征在于，在所述第一介质层远离所述多层半导体层的一侧制备栅极介质层，所述栅极介质层中形成有负离子，包括：
采用等离子体增强化学气相沉积或者低压力化学气相沉积工艺，向沉积腔体内分别通入含硅元素的气体和含氮元素的气体，其中所述硅元素与所述氮元素的比例满足预设比例关系为C3，其中C3≥5:1；
采用原位掺杂工艺，向所述沉积腔体中通入包含预设元素的气体，在所述第一介质层远离所述多层半导体层的一侧制备得到栅极介质层，所述栅极介质层中形成有负离子。
13.根据权利要求8、9、10或12所述的制备方法，其特征在于，所述预设元素包括硫元素和/或氟元素。
14.根据权利要求8所述的制备方法，其特征在于，向所述沉积腔体内通入反应气体，生成第一介质层之后，还包括：
采用预设温度，对所述第一介质层进行退火处理；其中，预设温度为T，400℃≤T≤1000℃。
CN201811329447.8A 2018-11-09 2018-11-09 一种半导体器件及其制备方法 Active CN111180503B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811329447.8A CN111180503B (zh) 2018-11-09 2018-11-09 一种半导体器件及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811329447.8A CN111180503B (zh) 2018-11-09 2018-11-09 一种半导体器件及其制备方法

Publications (2)

Publication Number Publication Date
CN111180503A CN111180503A (zh) 2020-05-19
CN111180503B true CN111180503B (zh) 2022-08-05

Family

ID=70655293

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811329447.8A Active CN111180503B (zh) 2018-11-09 2018-11-09 一种半导体器件及其制备方法

Country Status (1)

Country Link
CN (1) CN111180503B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102097483A (zh) * 2010-12-31 2011-06-15 中山大学 GaN基异质结构增强型绝缘栅场效应晶体管及制备方法
US8866192B1 (en) * 2013-07-17 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, high electron mobility transistor (HEMT) and method of manufacturing
CN106558607A (zh) * 2015-09-28 2017-04-05 陈露露 一种具有荷电层的hemt器件

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102097483A (zh) * 2010-12-31 2011-06-15 中山大学 GaN基异质结构增强型绝缘栅场效应晶体管及制备方法
US8866192B1 (en) * 2013-07-17 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, high electron mobility transistor (HEMT) and method of manufacturing
CN106558607A (zh) * 2015-09-28 2017-04-05 陈露露 一种具有荷电层的hemt器件

Also Published As

Publication number Publication date
CN111180503A (zh) 2020-05-19

Similar Documents

Publication Publication Date Title
US7800116B2 (en) Group III-nitride semiconductor device with a cap layer
JP5990976B2 (ja) 半導体装置及び半導体装置の製造方法
JP5728922B2 (ja) 半導体装置及び半導体装置の製造方法
US7956383B2 (en) Field effect transistor
KR101357477B1 (ko) 화합물 반도체 장치 및 그 제조 방법
JP6018360B2 (ja) 化合物半導体装置及びその製造方法
JP5724339B2 (ja) 化合物半導体装置及びその製造方法
US9496380B2 (en) Compound semiconductor device comprising compound semiconductor layered structure having buffer layer and method of manufacturing the same
JP2016139781A (ja) エンハンスメント型高電子移動度トランジスタおよびその製作方法
CN103035522B (zh) 制造化合物半导体器件的方法
TW201417280A (zh) 化合物半導體裝置及其製造方法
JP5685917B2 (ja) 半導体装置及び半導体装置の製造方法
JP2007073555A (ja) 半導体素子
JP5367429B2 (ja) ＧａＮ系電界効果トランジスタ
WO2017080126A1 (zh) 基于氟化石墨烯钝化的AlGaN/GaN HEMT器件及制作方法
JP2013251544A (ja) その場バリア酸化法と構成
CN110459595B (zh) 一种增强型AlN/AlGaN/GaN HEMT器件及其制备方法
JP2017073499A (ja) 窒化物半導体装置およびその製造方法
CN111370300B (zh) 氮化镓高电子移动率晶体管的栅极结构的制造方法
TW201926718A (zh) 半導體裝置
WO2019176434A1 (ja) 半導体装置および半導体装置の製造方法、並びに電子機器
CN116169169A (zh) 一种低栅泄漏电流的增强型GaN HEMTs及其制备方法
JP6687831B2 (ja) 化合物半導体装置及びその製造方法
TW202145579A (zh) 具有鈹摻雜的肖特基接觸層的空乏型高電子遷移率場效電晶體（ｈｅｍｔ）半導體裝置
CN116092935A (zh) 一种AlGaN/GaN HEMT器件的制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant