TWM585987U - 半導體裝置 - Google Patents

Abstract

本申請係關於一種半導體裝置。該半導體裝置包含：基板；閘極堆疊，設置於該基板上方；及源極與汲極，鄰近設置於該閘極堆疊的兩側。該閘極堆疊包括：第一導電層；第一鐵電層，設置於該第一導電層上方；第二鐵電層，設置於該第一鐵電層上方；及第二導電層，設置於該第二鐵電層上方。本申請之半導體裝置具有低次臨限擺幅、可消除遲滯現象且可同時改良啟動電流等優點。

Description

半導體裝置

本申請係關於一種半導體裝置。

半導體裝置具有廣泛的應用，例如可用於個人電腦、筆記型電腦、手機、數位相機、人工智慧裝置、車用電子裝置、物聯網及其他電子裝置等。半導體裝置一般係藉由依序在半導體基板上沉積絕緣或介電層、導電層及半導體層，及利用微影及蝕刻圖案化各材料層而形成。半導體裝置取決於其電路設計，可包含電晶體、電容、電感、電阻、二極體及/或其他電子元件。例如，半導體裝置可包含諸多電晶體。一般而言，電晶體包括源極、汲極、在源極與汲極間形成之閘極堆疊、基板中源極與汲極間的摻雜區域及介於閘極堆疊與通道區域間的介電層。當半導體裝置的尺寸隨著應用變小，產生許多新的問題，例如如何進一步改良低次臨限擺幅(subthreshold swing, SS)、消除遲滯現象且可同時改良啟動電流等。

因此，亟需一種新的半導體裝置，以解決上述問題。

鑒於上述，本申請之一目的即在提供一種半導體裝置，其包含：基板；閘極堆疊，設置於該基板上方；及源極與汲極，鄰近設置於該閘極堆疊的兩側。該閘極堆疊包括：第一導電層；第一鐵電層，設置於該第一導電層上方；第二鐵電層，設置於該第一鐵電層上方；及第二導電層，設置於該第二鐵電層上方。

為進一步揭露本創作，以使本創作所屬技術領域者具有通常知識者可據以實施，以下謹以至少一實施例進一步說明本創作。然應注意者，以下實施例僅用以對本創作做進一步說明，並非用以限制本創作實施範圍，且任何本創作所屬技術領域者具有通常知識者在不違背本創作精神下所得以達成修飾及變化，均屬於本創作的範圍。

為便於敘述圖中所繪示之元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係，本文係使用空間相對性用語，如「在...上面」、「在...下方」、「上」、「左」、「右」、「下」、「頂部」、「底部」、「垂直」、「水平」、「側面」、「較高」、「下部」、「上部」、「在...上方」、「在...下方」等類似用語。此外，應理解，本文中所使用之空間描述係僅出於說明之目的，除了圖中所描繪之定向外，空間相對性用語意欲包含使用或操作中之裝置的不同定向。裝置可經由其他方式定向(旋轉90度或處於其他定向)，本文中所使用之空間相對性用語係可相應地解釋，只要此配置不背離本創作之實施例之優點。

圖1為根據本申請之實施例的半導體裝置100的截面圖。該半導體裝置100包含基板102、閘極堆疊104及源極與汲極106。該半導體裝置100包括但不限於場效電晶體(field-effect transistor, FET)及鰭式場效電晶體(fin field-effect transistor, Fin-FET)。半導體裝置100可具有單閘極堆疊、雙閘極堆疊或多閘極堆疊。在一些實施例中，半導體裝置100為具有負電容閘極堆疊的負電容場效電晶體(negative capacitance FET, NCFET)，具有低次臨限擺幅(subthreshold swing, SS)並可消除遲滯現象。特言之，閘極堆疊104中之第一鐵電層110及第二鐵電層112之至少一者經充電，以形成帶電層。帶電層具有特定之電荷密度使得此裝置無遲滯現象。

基板102可為絕緣體上矽(silicon on insulator, SOI)形式。基板102可包括多層基板、梯度基板、混合定向基板或其組合。在一些實施例中，基板102包括藉由諸如離子植入及/或擴散製程形成的各p型摻雜區域及/或n型摻雜區域，例如但不限於p型阱、n型阱、p型源極/汲極及/或n型源極/汲極。在一些實施例中，基板102包括其他電子元件，例如但不限於電阻器、電容器、二極管及電晶體等。在一些實施例中，基板102包含碳化矽、砷化鎵、砷化銦、磷化銦、矽鍺、碳化矽鍺、磷化鎵砷、磷化鎵銦或其組合。在一些實施例中，基板102包含矽、鍺或其組合。

閘極堆疊104鄰近設置於基板102的上方。閘極堆疊104包括第一導電層108、第一鐵電層110、第二鐵電層112及第二導電層114。

第一導電層108係鄰近設置於基板102的上方。在一些實施例中，第一導電層108包括金屬材料，例如但不限於銀、鋁、銅、鎢、鎳、其合金或其金屬化合物。第一導電層108可包括金屬矽化物、摻雜矽或其他導電材料。第一導電層108可包括經適當設計之其他多層導電材料薄膜，例如包含針對n型場效電晶體設計之薄膜或針對p型場效電晶體設計之薄膜。在一些實施例中，第一導電層108係作為內部電極。

第一鐵電層110係鄰近設置於第一導電層108的上方。在一些實施例中，第一鐵電層110係設置於第一導電層108上。第一鐵電層110的材料包括但不限於二氧化鉿、氧化矽鉿、氧化鋯鉿、氧化鋁、二氧化鈦、氧化鑭、鈦酸鍶鋇、鋯鈦酸鉛或其組合。鐵電層是否具有鐵電性質至少與所含元素、元素含量及所得結晶結構之相態有關。相態的形成則與鐵電層之沉積製程條件及後處理條件有關。因此，即使某層具有與第一鐵電層110相同之元素及相同之元素含量，其並非一定為本申請所述之第一鐵電層110。舉例而言，形成條件及後續之退火製程亦會影響鐵電性質的產生。在一些實施例中，第一鐵電層110包括氧化鋯鉿。在一些實施例中，第一鐵電層110亦可由反鐵電層取代。

第二鐵電層112係鄰近設置於第一鐵電層110的上方。在一些實施例中，第二鐵電層112係設置於第一鐵電層110上。第二鐵電層112的材料包括但不限於二氧化鉿、氧化矽鉿、氧化鋯鉿、氧化鋁、二氧化鈦、氧化鑭、鈦酸鍶鋇、鋯鈦酸鉛或其組合。如前所述，鐵電層是否具有鐵電性質至少與所含元素、元素含量及所得結晶結構之相態有關。相態的形成則與鐵電層之沉積製程條件及後處理條件有關。因此，即使某層具有與第二鐵電層112相同之元素及相同之元素含量，其並非一定為本申請所述之第二鐵電層112。在一些實施例中，第二鐵電層112包括氧化鋯鉿。在一些實施例中，第二鐵電層112亦可由反鐵電層取代。

第一鐵電層110與第二鐵電層112包含的材料可相同或不同。第一鐵電層110及第二鐵電層112之至少一者一經充電，可形成帶電層。帶電層具有特定之電荷密度使得此裝置無遲滯現象。在一些實施例中，使用帶電層及鐵電層允許形成具有較低之次臨限擺幅的場效電晶體元件同時消除遲滯現象。次臨限擺幅表示此電晶體斷電與通電切換的難易程度，且係決定場效電晶體裝置切換速度的因素。具有較低之次臨限擺幅的場效電晶體元件，具有較高的切換速度。一般為改良次臨限擺幅，鐵電層係越厚越好，然而，較厚之鐵電層可能會導致I _D-V _G特性出現遲滯現象，因此本申請係利用至少兩層之鐵電層，以在具有較低之次臨限擺幅的同時亦不會產生遲滯現象且可改良啟動電流(I _ON)。

第二導電層114係鄰近設置於第二鐵電層112的上方。在一些實施例中，第二導電層114係設置於第二鐵電層112上。在一些實施例中，第二導電層114包括金屬材料，例如但不限於銀、鋁、銅、鎢、鎳、其合金或其金屬化合物。第二導電層114可包括金屬矽化物、摻雜矽或其他導電材料。第二導電層114可包括經適當設計之其他多層導電材料薄膜，例如包含針對n型場效電晶體設計之薄膜或針對p型場效電晶體設計之薄膜。第二導電層114與第一導電層108包含的材料可相同或不同。在一些實施例中，第二導電層114係作為外部電極。

源極與汲極106係設置於閘極堆疊104的兩側。在一些實施例中，源極及汲極106鄰近設置於閘極堆疊104的邊緣。源極及汲極106的材料可包括但不限於Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、GaSb、InSb、InGaAs、InAs或其組合。

圖2為根據本申請之實施例的半導體裝置200的截面圖。圖2之半導體裝置200與圖1之半導體裝置100類似，其不同之處包括圖2之半導體裝置200包含第一介電層216介於基板202與第一導電層208之間。在一些實施例中，第一介電層216係鄰近設置於基板202的上方。在一些實施例中，第一介電層216係設置於基板202上。第一介電層216可包括一或多個具有經設計之適當厚度的介電膜。在一些實施例中，第一介電層216包括矽氧化物、矽氮化物、矽氮氧化物、碳化矽、高介電常數(high-k)材料或其組合。在一些實施例中，第一介電層216包括高介電常數材料。高介電常數材料係指具有高於約3.9之介電常數之介電材料。高介電常數材料包括但不限於二氧化鉿、金屬氮化物、金屬矽化物或其他金屬氧化物。

第一介電層216、第一鐵電層210及第二鐵電層212之至少一者可經充電，以形成帶電層。帶電層具有特定之電荷密度使得此裝置無遲滯現象。使用帶電層及鐵電層允許形成具有較低之次臨限擺幅的場效電晶體元件及同時消除遲滯現象。

在一些實施例中，圖2之半導體裝置200可進一步包括介於基板202與第一介電層216之間的介面層。在一些實施例中，介面層可包括半導體氧化物。例如，當基板202包含矽時，介面層可為氧化矽，而當基板202包含鍺時，介面層可為氧化鍺。

圖3為根據本申請之實施例的半導體裝置300的截面圖。圖3之半導體裝置300與圖2之半導體裝置200類似，其不同之處包括圖3之半導體裝置300包含第二介電層318介於第二鐵電層312與第二導電層314之間。在一些實施例中，第二介電層318係鄰近設置於第二鐵電層312的上方。在一些實施例中，第二介電層318係設置於第二鐵電層312上。第二介電層318可包括一或多個具有經設計之適當厚度的介電膜。在一些實施例中，第二介電層318包括矽氧化物、矽氮化物、矽氮氧化物、碳化矽、高介電常數(high-k)材料或其組合。在一些實施例中，第二介電層318包括高介電常數(high-k) 材料。高介電常數材料係指具有高於約3.9之介電常數之介電材料。高介電常數材料包括但不限於二氧化鉿、金屬氮化物、金屬矽化物或其他金屬氧化物。第二介電層318所包含的材料可與第一介電層216所包含者相同或不同。

第一介電層316、第一鐵電層310、第二鐵電層312及第二介電層318之至少一者可經充電，以形成帶電層。帶電層具有特定之電荷密度使得此裝置無遲滯現象。使用帶電層及鐵電層允許形成具有較低之次臨限擺幅的場效電晶體元件同時可消除遲滯現象。

圖4為根據本申請之實施例的半導體裝置400的截面圖。圖4之半導體裝置400與圖1之半導體裝置100類似，其不同之處包括圖4之半導體裝置400包含第一介電層416位於第二導電層414上方。在一些實施例中，第一介電層416係鄰近設置於第二導電層414的上方。在一些實施例中，第一介電層416係設置於第二導電層414上。第一介電層416的材料與前述之介電層類似。

圖5(a)至圖5(g)顯示一種半導體裝置，例如圖1之半導體裝置100的製造方法。

請參照圖5(a)，設置第一導電層108於基板102的上方。第一導電層108可藉由電鍍、化學氣相沉積、原子層沉積、物理氣相沉積、其組合或其他適合之技術形成於基板102上。

請參照圖5(b)，設置第一鐵電層110於第一導電層108的上方。第一鐵電層110可藉由電漿原子層沉積或其他適合之技術，並經過約500°C至約800°C，約550°C至約800°C，約600°C至約800°C，約650°C至約800°C，較佳約700°C至約800°C之快速熱退火處理，形成於第一導電層108上並使其產生鐵電性質。在一些實施例中，第一鐵電層110係包含氧化鋯鉿，且經過約750°C之快速熱退火處理形成於第一導電層108上並與其物理接觸。

請參照圖5(c)，設置第二鐵電層112於第一鐵電層110的上方。第二鐵電層112可藉由電漿原子層沉積或其他適合之技術，並經過約500°C至約800°C，約550°C至約800°C，較佳約600°C至約700°C之快速熱退火處理，形成於第一鐵電層110上並使其產生鐵電性質。第一鐵電層110與第二鐵電層112包含的材料可相同或不同。在一些實施例中，第二鐵電層112係包含氧化鋯鉿，且經過約650°C之快速熱退火處理形成於第一鐵電層110上並與其物理接觸。

請參照圖5(d)，設置第二導電層114於第二鐵電層112的上方。第二導電層114可藉由電鍍、化學氣相沉積、原子層沉積、物理氣相沉積、其結合或其他適合之技術形成於第二鐵電層112上。第二導電層114與第一導電層108包含的材料可相同或不同。

請參照圖5(e)，其包含將第一導電層108、第一鐵電層110、第二鐵電層112及第二導電層114圖案化之步驟以形成圖1之半導體裝置100的閘極堆疊104。第一導電層108、第一鐵電層110、第二鐵電層112及第二導電層114可獨立地圖案化或一起圖案化。在一些實施例中，圖案化光阻層520係形成於第二導電層114上，以後續透過蝕刻製程圖案化第一導電層108、第一鐵電層110、第二鐵電層112及第二導電層114。

請參照圖5(f)，其係利用圖案化光阻層520透過蝕刻製程圖案化第一導電層108、第一鐵電層110、第二鐵電層112及第二導電層114，以形成圖1之半導體裝置100的閘極堆疊104。

請參照圖5(g)，圖案化光阻層520係被移除。此外，設置源極及汲極106於閘極堆疊104的兩側，以形成圖1之半導體裝置100。源極及汲極106可鄰近設置於閘極堆疊104的邊緣。源極及汲極106可藉由離子植入、磊晶成長、化學氣相沉積或其他適合的方法形成。在一些實施例中，源極及汲極106係藉由離子植入形成於基板102中，鄰近於閘極堆疊104的邊緣。

於一些實施例中，源極及汲極106係在形成閘極堆疊104之後形成。在其他實施例中，源極及汲極106亦可於形成閘極堆疊104之前形成。

請參照圖6，其顯示如圖1所示之半導體裝置100之I _D-V _G曲線圖。如圖所示，I _D-V _G曲線顯示圖1所示之半導體裝置100(實施例1)相較於其他僅有一層鐵電層之半導體裝置(比較例1及2)顯現雙峰，其表示可同時改良次臨限擺幅(SS)及啟動電流(I _ON)。

據上，本申請係提供一種具有低的次臨限擺幅(SS)且可同時改良啟動電流(I _ON)之半導體裝置。

如本文中所使用，術語「約」用以描述及說明小的變化。當與事件或情形結合使用時，所述術語可指代其中事件或情形精確發生的例子以及其中事件或情形極近似地發生的例子。舉例來說，當結合數值使用時，術語可指小於或等於所述數值的±10%的變化範圍，例如小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%、或小於或等於±0.05%。另外，有時在本文中以範圍格式呈現量、比率和其它數值。應理解，此類範圍格式是用於便利及簡潔起見，且應靈活地理解，不僅包含明確地指定為範圍限制的數值，而且包含涵蓋於所述範圍內的所有個別數值或子範圍，如同明確地指定每一數值及子範圍一般。

100, 200, 300, 400‧‧‧半導體裝置
102, 202‧‧‧基板
104‧‧‧閘極堆疊
106‧‧‧源極與汲極
108, 208‧‧‧第一導電層
110, 210, 310‧‧‧第一鐵電層
112, 212, 312‧‧‧第二鐵電層
114, 314, 414‧‧‧第二導電層
216, 316, 416‧‧‧第一介電層
318‧‧‧第二介電層
520‧‧‧圖案化光阻層

圖1為根據本申請之實施例的半導體裝置的截面圖。
圖2為根據本申請之實施例的半導體裝置的截面圖。
圖3為根據本申請之實施例的半導體裝置的截面圖。
圖4為根據本申請之實施例的半導體裝置的截面圖。
圖5(a)至圖5(g)顯示一種根據本申請之實施例的半導體裝置的製造方法。
圖6為根據本申請之實施例的半導體裝置之I _D-V _G曲線圖。

Claims (12)

1. 一種半導體裝置，包含：
   一基板；
   一閘極堆疊，設置於該基板上方，其中該閘極堆疊包括：
   一第一導電層；
   一第一鐵電層，設置於該第一導電層上方；
   一第二鐵電層，設置於該第一鐵電層上方；
   一第二導電層，設置於該第二鐵電層上方；及
   源極與汲極，鄰近設置於該閘極堆疊的兩側。
2. 如請求項1之半導體裝置，其中該第二鐵電層與該第一鐵電層相鄰。
3. 如請求項1之半導體裝置，其中該第一鐵電層與該第二鐵電層係經過不同溫度之快速熱退火處理。
4. 如請求項1之半導體裝置，其中該第一鐵電層與該第二鐵電層係經過快速熱退火處理，其中該第一鐵電層之快速熱退火處理的溫度比該第二鐵電層之快速熱退火處理的溫度高。
5. 如請求項1之半導體裝置，其中該第一鐵電層係經過500°C至800°C之快速熱退火處理。
6. 如請求項1之半導體裝置，其中該第二鐵電層係經過500°C至800°C之快速熱退火處理。
7. 如請求項1之半導體裝置，其中該第一鐵電層係經過700°C至800°C之快速熱退火處理，及該第二鐵電層係經過600°C至700°C之快速熱退火處理。
8. 如請求項1之半導體裝置，其中該第一鐵電層及該第二鐵電層係各自獨立地包含選自以下的一種或多種材料：二氧化鉿、氧化矽鉿、氧化鋯鉿、氧化鋁、二氧化鈦、氧化鑭、鈦酸鍶鋇及鋯鈦酸鉛。
9. 如請求項1之半導體裝置，其中該第一導電層及該第二導電層係各自獨立地包含選自以下的一種或多種材料：銀、鋁、銅、鎢、鎳、鉑、其合金及其金屬化合物。
10. 如請求項1之半導體裝置，其進一步包含一第一介電層介於該基板與該第一導電層之間。
11. 如請求項1或10之半導體裝置，其進一步包含一第二介電層介於該第二鐵電層與該第二導電層之間。
12. 如請求項1之半導體裝置，其進一步包含一第一介電層設置於該第二導電層上方。