TWM618395U - 半導體裝置 - Google Patents

Abstract

一種半導體裝置，包含：基板；閘極堆疊，設置於該基板上方；及源極及汲極，鄰近設置於該閘極堆疊的兩側。該閘極堆疊包括：第一鐵電層；第一介電層，設置於該第一鐵電層上方；第二鐵電層，設置於該第一介電層上方；及第一導電層，設置於該第二鐵電層上方。所述半導體裝置可在不大幅增加裝置厚度的情況下，擴大記憶體視窗，提升裝置的效能。

Description

半導體裝置

本創作係有關於一種半導體裝置。

隨著DRAM類型記憶體應用的發展，如何將記憶體的面積進一步微縮是一大課題，因為含有一個電容和一個電晶體的記憶單元其本身組件的限制常會在微縮上遇到不少困難。因此，亟需一種新的半導體裝置，以解決上述問題。

鑒於上述，本創作即在提供一種半導體裝置，其包含：基板；閘極堆疊，設置於該基板上方；及源極及汲極，鄰近設置於該閘極堆疊的兩側。該閘極堆疊包括：第一鐵電層；第一介電層，設置於該第一鐵電層上方；第二鐵電層，設置於該第一介電層上方；及第一導電層，設置於該第二鐵電層上方。

100:半導體裝置

101:基板

102:閘極堆疊

103:源極及汲極

104:第一鐵電層

105:第一介電層

106:第二鐵電層

107:第一導電層

520:圖案化光阻層

圖1為根據本創作之實施例的半導體裝置的截面圖。

圖2(a)至圖2(f)顯示一種根據本創作之實施例的半導體裝置的製造方法。

圖3為根據本創作之實施例的半導體裝置之I_D-V_G曲線圖。

為進一步揭露本創作，以使本創作所屬技術領域者具有通常知識者可據以實施，以下謹以至少一實施例進一步說明本創作。然應注意者，以下實施例僅用以對本創作做進一步說明，並非用以限制本創作實施範圍，且任何本創作所屬技術領域者具有通常知識者在不違背本創作精神下所得以達成修飾及變化，均屬於本創作的範圍。

為便於敘述圖中所繪示之元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係，本文係使用空間相對性用語，如「在...上面」、「在...下方」、「上」、「左」、「右」、「下」、「頂部」、「底部」、「垂直」、「水平」、「側面」、「較高」、「下部」、「上部」、「在...上方」、「在...下方」等類似用語。此外，應理解，本文中所使用之空間描述係僅出於說明之目的，除了圖中所描繪之定向外，空間相對性用語意欲包含使用或操作中之裝置的不同定向。裝置可經由其他方式定向(旋轉90度或處於其他定向)，本文中所使用之空間相對性用語係可相應地解釋，只要此配置不背離本創作之實施例之優點。

發現將鐵電材料應用於半導體裝置(例如電晶體)的絕緣層時，可形成具有非揮發性的具有鐵電性質的半導體裝置(例如鐵電電晶體(FeFET))，讓例如為記憶體單元的半導體裝置可以不再需要搭配電容便可以進行記憶功能。一般的鐵電電晶體需要藉由增加鐵電層厚度來提升鐵電電晶體的效能，如記憶視窗(memory window)，然而此方式會增加裝置的厚度，與目前裝置微縮的需求不合。因此，本創作係提出一種新的半導體裝置，可在不大幅增加裝置厚度的情況下，擴大記憶體視窗，提升半導體 裝置的效能。

根據本創作之實施例，介電層係設置於半導體裝置的閘極堆疊中的鐵電層與鐵電層之間。在閘極與基板間設置含有鐵電層/介電層/鐵電層的三層堆疊方式的鐵電層結構，可使本創作之半導體裝置在不改變鐵電層厚度的情況下，擴大記憶體視窗，提升半導體裝置的效能。

圖1為根據本創作之實施例的半導體裝置100的截面圖。該半導體裝置100包含基板101、閘極堆疊102及源極及汲極103。該半導體裝置100包括但不限於場效電晶體(field-effect transistor,FET)及鰭式場效電晶體(fin field-effect transistor,Fin-FET)。半導體裝置100可具有單閘極堆疊、雙閘極堆疊或多閘極堆疊。在一些實施例中，半導體裝置100為具有鐵電材料閘極堆疊的鐵電電晶體(Ferroelectric FET,FeFET)，具有增加電晶體元件記憶窗(Memory Window,MW)之功能。

基板101可為絕緣體上矽(silicon on insulator,SOI)形式。基板101可包括多層基板、梯度基板、混合定向基板或其組合。在一些實施例中，基板101包括藉由諸如離子植入及/或擴散製程形成的各p型摻雜區域及/或n型摻雜區域，例如但不限於p型阱、n型阱、p型源極/汲極及/或n型源極/汲極。在一些實施例中，基板101包括其他電子元件，例如但不限於電阻器、電容器、二極管及電晶體等。在一些實施例中，基板101包含碳化矽、砷化鎵、砷化銦、磷化銦、矽鍺、磷化鎵砷、磷化鎵銦或其組合。在一些實施例中，基板101包含矽、鍺或其組合。

閘極堆疊102鄰近設置於基板101的上方。閘極堆疊102包括第一鐵電層104、第一介電層105、第二鐵電層106及第一導電層107。

第一鐵電層104係鄰近設置於基板101的上方。在一些實施 例中，第一鐵電層104係設置於基板101上。第一鐵電層104的材料包括但不限於二氧化鉿、氧化矽鉿、氧化鋯鉿、氧化鋁、二氧化鈦、氧化鑭、鈦酸鍶鋇、鋯鈦酸鉛或其組合。鐵電層是否具有鐵電性質至少與所含元素、元素含量及所得結晶結構之相態有關。相態的形成則與鐵電層之沉積製程條件及後處理條件有關。因此，即使某層具有與第一鐵電層104相同之元素及相同之元素含量，其並非一定為本創作之第一鐵電層104。舉例而言，形成條件及後續之退火製程亦會影響鐵電性質的產生。在一些實施例中，第一鐵電層104包括氧化鋯鉿。在一些實施例中，第一鐵電層104亦可由反鐵電層取代。第一鐵電層104厚度的範圍為約2nm至約8nm。第一鐵電層104的厚度可為約2nm、約3nm、約4nm、約5nm、約6nm、約7nm或約8nm。在一些實施例中，第一鐵電層104的厚度為約5nm。

第一介電層105係鄰近設置於第一鐵電層104的上方。在一些實施例中，第一介電層105係設置於第一鐵電層104上。第一介電層105的材料包括但不限於二氧化矽(SiO₂)、二氧化鍺(GeO₂)、氧化鋁(Al₂O₃)或其組合。在一些實施例中，第一介電層105包括氧化鋁(Al₂O₃)。介電層是否具有介電性質至少與所含元素、元素含量及所得結晶結構之相態有關。相態的形成則與介電層之沉積製程條件及後處理條件有關。因此，即使某層具有與第一介電層105相同之元素及相同之元素含量，其並非一定為本創作之第一介電層105。第一介電層105厚度的範圍為約0.05nm至約0.35nm。第一介電層105的厚度可為約0.05nm、約0.10nm、約0.15nm、約0.20nm、約0.25nm、約0.30nm或約0.35nm。在一些實施例中，第一介電層105的厚度為約0.20nm。

第二鐵電層106係鄰近設置於第一介電層105的上方。在一 些實施例中，第二鐵電層106係設置於第一介電層105上。第二鐵電層106的材料包括但不限於二氧化鉿、氧化矽鉿、氧化鋯鉿、氧化鋁、二氧化鈦、氧化鑭、鈦酸鍶鋇、鋯鈦酸鉛或其組合。如前所述，鐵電層是否具有鐵電性質至少與所含元素、元素含量及所得結晶結構之相態有關。相態的形成則與鐵電層之沉積製程條件及後處理條件有關。因此，即使某層具有與第二鐵電層106相同之元素及相同之元素含量，其並非一定為本創作之第二鐵電層106。在一些實施例中，第二鐵電層106包括氧化鋯鉿。在一些實施例中，第二鐵電層106亦可由反鐵電層取代。第二鐵電層106厚度的範圍為約2nm至約8nm。第二鐵電層106的厚度可為約2nm、約3nm、約4nm、約5nm、約6nm、約7nm或約8nm。在一些實施例中，第二鐵電層106的厚度為約5nm。

第一鐵電層104與第二鐵電層106的厚度可相同或不同。第一鐵電層104與第二鐵電層106包含的材料可相同或不同。第一鐵電層104及第二鐵電層106之至少一者一經充電，可形成帶電層。帶電層具有特定之電荷密度使得此裝置記憶窗增加以利於記憶體模式操作。

在一些實施例中，鐵電材料具有自發極化現象，可以在不具有外部電場情況下保有極化狀態。將鐵電材料應用於電晶體的絕緣層，形成具有非揮發性的鐵電電晶體(FeFET)時，因其殘餘極化的特性，在閘極電壓正負掃時，改變臨界電壓值，可使電晶體具有記憶視窗，使其可當作記憶體使用，讓記憶體單元不再需要搭配電容便可以進行記憶功能。傳統型的鐵電電晶體需要藉由增加鐵電層厚度來提升鐵電電晶體效能，如記憶視窗(memory window)，其策略違背目前裝置微縮的需求。因此本創作係利用在兩層鐵電層中插入至少一介電層以達到提升記憶窗之效果。在一 些實施例中，係利用在兩層鐵電層中插入極薄的介電層，例如鐵電層與介電層厚度比例的範圍為約15：1至約35：1。在一些實施例中，鐵電層與介電層厚度比例的範圍為約20：1至約30：1。在一些實施例中，鐵電層與介電層厚度比例的範圍為約23：1至約27：1。在一些實施例中，鐵電層與介電層厚度比例的範圍為約24：1至約26：1。在一些實施例中，鐵電層與介電層的厚度比例係為約25：1。

第一導電層107係鄰近設置於第二鐵電層106的上方。在一些實施例中，第一導電層107係設置於第二鐵電層106上。在一些實施例中，第一導電層107包括金屬材料，例如但不限於銀、鋁、銅、鎢、鎳、其合金或其金屬化合物。

源極及汲極103係設置於閘極堆疊102的兩側。在一些實施例中，源極及汲極103鄰近設置於閘極堆疊102的邊緣。源極及汲極103的材料可包括但不限於Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、GaSb、InSb、InGaAs、InAs或其組合。

圖2(a)至圖2(f)顯示一種半導體裝置，例如圖1之半導體裝置100的製造方法。

請參照圖2(a)，設置第一鐵電層104於基板101的上方。第一鐵電層104可藉由電漿原子層沉積或其他適合之技術，並經過約500℃至約800℃，約550℃至約800℃，約600℃至約800℃，約650℃至約800℃，較佳約700℃至約800℃之快速熱退火處理，形成於基板101上並使其產生鐵電性質。在一些實施例中，第一鐵電層104係包含氧化鋯鉿，且經過約750℃之快速熱退火處理形成於基板101上並與其物理接觸。

請參照圖2(b)，設置第一介電層105於第一鐵電層104的上 方。第一介電層105可藉由化學氣相沉積或其他適合之技術形成於第一鐵電層104上。

接著，設置第二鐵電層106於第一介電層105的上方。第二鐵電層106可藉由電漿原子層沉積或其他適合之技術，並經過約500℃至約800℃，約550℃至約800℃，較佳約600℃至約700℃之快速熱退火處理，形成於第一介電層105上並使其產生鐵電性質。第一鐵電層104與第二鐵電層106包含的材料可相同或不同。在一些實施例中，第二鐵電層106係包含氧化鋯鉿，且經過約650℃之快速熱退火處理形成於第一介電層105上並與其物理接觸。

請參照圖2(c)，設置第一導電層107於第二鐵電層106的上方。第一導電層107可藉由電鍍、化學氣相沉積、原子層沉積、物理氣相沉積、其結合或其他適合之技術形成於第二鐵電層106上。

請參照圖2(d)，其包含將第一鐵電層104、第一介電層105、第二鐵電層106及第一導電層107圖案化之步驟以形成圖1之半導體裝置100的閘極堆疊102。第一鐵電層104、第一介電層105、第二鐵電層106及第一導電層107可獨立地圖案化或一起圖案化。在一些實施例中，圖案化光阻層520係形成於第一導電層107上，以後續透過蝕刻製程圖案化第一鐵電層104、第一介電層105、第二鐵電層106及第一導電層107。

請參照圖2(e)，其係利用圖案化光阻層520透過蝕刻製程圖案化第一鐵電層104、第一介電層105、第二鐵電層106及第一導電層107，以形成圖1之半導體裝置100的閘極堆疊102。

請參照圖2(f)，圖案化光阻層520係被移除。此外，設置源極及汲極103於閘極堆疊102的兩側，以形成圖1之半導體裝置100。源極 及汲極103可鄰近設置於閘極堆疊102的邊緣。源極及汲極103可藉由離子植入、磊晶成長、化學氣相沉積或其他適合的方法形成。在一些實施例中，源極及汲極103係藉由離子植入形成於基板101中，鄰近於閘極堆疊102的邊緣。

於一些實施例中，源極及汲極103係在形成閘極堆疊102之後形成。在其他實施例中，源極及汲極103亦可於形成閘極堆疊102之前形成。

請參照圖3，其顯示如圖1所示之半導體裝置100之I_D-V_G曲線圖。如圖所示，I_D-V_G曲線顯示圖1所示之半導體裝置100(實施例：第一鐵電層(5nm)/第一介電層(0.2nm)/第二鐵電層(5nm))相較於其他未插入第一介電層105的半導體裝置(比較例：鐵電層(10nm))顯現較大的記憶視窗(memory window)，其表示可達到提升記憶窗之效果。

據上，本創作係提供一種具有達到提升記憶窗之效果之半導體裝置。

如本文中所使用，術語「約」用以描述及說明小的變化。當與事件或情形結合使用時，所述術語可指代其中事件或情形精確發生的例子以及其中事件或情形極近似地發生的例子。舉例來說，當結合數值使用時，術語可指小於或等於所述數值的±10%的變化範圍，例如小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%、或小於或等於±0.05%。另外，有時在本文中以範圍格式呈現量、比率和其它數值。應理解，此類範圍格式是用於便利及簡潔起見，且應靈活地理解，不僅包含明確地指定為範圍限制的數值，而且包含涵蓋於所述範圍內的所有個別數值或子範 圍，如同明確地指定每一數值及子範圍一般。

100:半導體裝置

101:基板

102:閘極堆疊

103:源極及汲極

104:第一鐵電層

105:第一介電層

106:第二鐵電層

107:第一導電層

Claims (13)

1. 一種半導體裝置，包含：一基板；一閘極堆疊，設置於該基板上方，其中該閘極堆疊包括：一第一鐵電層；一第一介電層，設置於該第一鐵電層上方；一第二鐵電層，設置於該第一介電層上方；及一第一導電層，設置於該第二鐵電層上方；及源極及汲極，鄰近設置於該閘極堆疊的兩側。
2. 如請求項1之半導體裝置，其中該第一鐵電層與該第二鐵電層係經過不同溫度之快速熱退火處理。
3. 如請求項1之半導體裝置，其中該第一鐵電層與該第二鐵電層係經過快速熱退火處理，其中該第一鐵電層之快速熱退火處理的溫度比該第二鐵電層之快速熱退火處理的溫度高。
4. 如請求項1之半導體裝置，其中該第一鐵電層係經過500℃至800℃之快速熱退火處理。
5. 如請求項1之半導體裝置，其中該第二鐵電層係經過500℃至800℃之快速熱退火處理。
6. 如請求項1之半導體裝置，其中該第一鐵電層係經過700℃至800℃之快速熱退火處理，及該第二鐵電層係經過600℃至700℃之快速熱退火處理。
7. 如請求項1之半導體裝置，其中該第一鐵電層及該第二鐵電層係各自獨立地包含選自以下的一種或多種材料：二氧化鉿、氧化矽鉿、氧化鋯鉿、氧化鋁、二氧化鈦、氧化鑭、鈦酸鍶鋇及鋯鈦酸鉛。
8. 如請求項1之半導體裝置，其中該第一導電層包含選自以下的一種或多種材料：銀、鋁、銅、鎢、鎳、鉑、其合金及其金屬化合物。
9. 如請求項1之半導體裝置，其中該第一介電層包含選自以下的一種或多種材料：二氧化矽、二氧化鍺及氧化鋁。
10. 如請求項9之半導體裝置，其中該第一介電層包括氧化鋁。
11. 如請求項1之半導體裝置，其中該第一介電層的厚度小於該第一鐵電層、該第二鐵電層或該兩者。
12. 如請求項1之半導體裝置，其中該第一鐵電層與該第一介電層的厚度比例的範圍為約15：1至約35：1。
13. 如請求項12之半導體裝置，其中該第一鐵電層與該第一介電層的厚度比例的範圍為約23：1至約27：1。

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