KR20240060480A - 강유전성 구조물에 반강유전성을 유도하기 위한 억제층 삽입 - Google Patents

강유전성 구조물에 반강유전성을 유도하기 위한 억제층 삽입 Download PDF

Info

Publication number
KR20240060480A
KR20240060480A KR1020230144851A KR20230144851A KR20240060480A KR 20240060480 A KR20240060480 A KR 20240060480A KR 1020230144851 A KR1020230144851 A KR 1020230144851A KR 20230144851 A KR20230144851 A KR 20230144851A KR 20240060480 A KR20240060480 A KR 20240060480A
Authority
KR
South Korea
Prior art keywords
ferroelectric
layer
ferroelectric layer
suppression
layers
Prior art date
Application number
KR1020230144851A
Other languages
English (en)
Inventor
포-팅 린
충-테 린
하이-칭 첸
유-밍 린
인-하오 우
웨이-치흐 웬
유-밍 시앙
우-웨이 차이
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20240060480A publication Critical patent/KR20240060480A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02194—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing more than one metal element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Semiconductor Memories (AREA)

Abstract

일부 실시예들에서, 본 개시는, 정방정계 상이 지배적인 강유전체 구조물을 제작하기 위해 2개의 강유전체층들 사이에 삽입된 억제층을 메모리 구조물이 포함하는 집적 회로(IC)에 관한 것이다. 일부 실시예들에서, 강유전체 구조물은 제1 강유전체층, 제1 강유전체층 위에 있는 제2 강유전체층, 및 제1 강유전체층과 제2 강유전체층 사이에 배치되고 제2 강유전체층과 경계를 이루는 제1 억제층을 포함한다. 제1 억제층은 제1 강유전체층 및 제2 강유전체층과는 상이한 재료이다.

Description

강유전성 구조물에 반강유전성을 유도하기 위한 억제층 삽입{INSERTING INHIBITION LAYER FOR INDUCING ANTIFERROELECTRICITY TO FERROELECTRIC STRUCTURE}
관련 출원에 대한 참조
본 출원은 2022년 10월 28일에 출원된 미국 가출원 번호 63/420,131의 이익을 주장하며, 이 가출원의 내용은 그 전체가 참조로서 본원에 포함된다.
많은 오늘날의 전자 디바이스들은 비휘발성 메모리를 포함한다. 비휘발성 메모리는 전력의 부재시 데이터를 저장할 수 있는 전자 메모리이다. 다음 세대의 비휘발성 메모리에 대한 유망한 후보는 강유전체 랜덤 액세스 메모리(ferroelectric random-access memory; FeRAM)이다. FeRAM은 비교적 단순한 구조를 갖고 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 로직 제조 프로세스들과 호환가능하다.
본 개시의 양태들은 첨부 도면들과 함께 읽을 때, 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점에 주목된다. 실제로, 다양한 피처들의 치수(dimension)들이 논의의 명확성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1a는 유전체 삽입층을 갖는 강유전체 구조물의 일부 실시예들의 단면도를 예시한다.
도 1b는 유전체 삽입층을 갖는 강유전체 구조물의 일부 실시예들의 강유전체 내구성 다이어그램을 예시한다.
도 1c는 유전체 삽입층을 갖는 강유전체 구조물의 일부 실시예들의 분극계 다이어그램(polarization-field diagram)을 예시한다.
도 2a 내지 도 2d는, 금속 강유전체 금속(metal-ferroelectric-metal; MFM) 구조물이 유전체 삽입층을 갖는 강유전체 구조물을 포함하는 IC의 일부 실시예들의 단면도들을 예시한다.
도 3은, 1 트랜지스터 1 캐패시터(one-transistor one-capacitor; 1T1C) 메모리 구조물이 도 2a 내지 도 2d의 MFM 구조물을 포함하는 IC의 일부 실시예들의 단면도를 예시한다.
도 4는, 최상부 게이트 FeFET 구조물이 도 1a 내지 도 1c의 강유전체 구조물을 포함하는 IC의 일부 실시예들의 단면도를 예시한다.
도 5는, 바닥부 게이트 강유전체 전계 효과 트랜지스터(ferroelectric field-effect transistor; FeFET) 구조물이 도 1a 내지 도 1c의 강유전체 구조물을 포함하는 집적 회로(integrated circuit; IC)의 일부 실시예들의 단면도를 예시한다.
도 6은, 이중 게이트 FeFET 구조물이 도 1a 내지 도 1c의 강유전체 구조물(102)을 포함하는 IC의 일부 실시예들의 단면도를 예시한다.
도 7 내지 도 15는 억제층(inhibition layer)들을 포함하는 1T1C 강유전체 메모리 디바이스를 형성하기 위한 방법의 일부 실시예들의 일련의 단면도들을 예시한다.
도 16은 도 7 내지 도 15의 방법의 일부 실시예들의 블록도를 예시한다.
도 17 내지 도 25는, 1T 강유전체 메모리 디바이스가 억제층을 포함하는 메모리 디바이스를 형성하기 위한 방법의 일부 실시예들의 일련의 단면도들을 예시한다.
도 26은 도 17 내지 도 25의 방법의 일부 실시예들의 블록도를 예시한다.
이어지는 개시는 제공되는 본 발명내용의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제2 피처 위의 또는 상의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에 형성될 수 있는 실시예들을 또한 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략화 및 명확화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 좌우하는 것은 아니다.
또한, 도면들에 예시된 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하기 위한 설명의 용이성을 위해 "밑", "아래", "저", "위", "상" 등과 같은 공간 상대적 용어들이 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 추가하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하기 위해 의도된다. 장치는 이와 다르게 배향(90도 또는 다른 배향으로 회전)될 수 있고, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
강유전체 재료들은, FET의 게이트 유전체 스택 내에 통합된 강유전체 막을 포함하는 전계 효과 트랜지스터(FET) 또는 강유전체 전계 효과 트랜지스터(FeFET)들의 드레인/소스에 연결된 금속 강유전체 금속(MFM) 캐패시터 구조물을 포함하는 FeRAM과 같은 비휘발성 랜덤 액세스 메모리 구조물들에 통상적으로 사용된다. 강유전체 재료들의 분극 특성들을 이용하여 디지털 데이터가 메모리 셀들에 저장된다. 예를 들어, FeRAM 디바이스에 대해, 각각의 메모리 셀이 MFM 캐패시터 구조물의 2개의 개별 분극 상태 중 하나를 사용하여 이진수 "0" 또는 "1"의 디지털 데이터를 저장할 수 있다. 전계를 인가함으로써 분극 상태들이 기록되거나 스위칭될 수 있고, 전계를 제거했을 때 유지된다. 판독 동작 동안, 메모리 셀에 판독 바이어스가 인가된다. 판독 바이어스가 메모리 셀의 상태를 변화시키면, 비교적 큰 신호가 검출된다. 판독 바이어스를 제거한 후, 원래의 데이터가 재저장된다. 다른 한편으로, 판독 바이어스에 의해 데이터 상태가 변화되지 않으면 비교적 작은 신호가 검출된다.
강유전체 재료들은 3개의 주요 결정 상(crystalline phase): 정방정계(tetragonal), 단사정계(monoclinic), 및 사방정계(orthorhombic)를 보인다. 이 3개의 주요 결정 상 중에서도, 사방정계 상이 강유전성(ferroelectricity, FE)의 강유전체 특성을 보이는 반면, 정방정계 상이 반강유전성(antiferroelectricity, AFE)의 강유전체 특성을 보인다. AFE 특성들을 갖는 강유전체 구조물은, 1개의 메모리 셀에 2개의 디지털 비트를 저장하기 위해 사용될 수 있는, 2개의 양의 분극 상태 및 2개의 음의 분극 상태를 포함할 수 있는 4개의 상태를 보일 수 있다. 이에 비해, FE가 지배적인 구조물은 1개의 비트 저장에 대해 1개의 양의 분극 상태 및 1개의 음의 상태만을 갖는다. 따라서, AFE가 지배적인 강유전체 구조물을 채택하는 것은 데이터 저장 밀도들을 증가시킴으로써 메모리 사이즈들을 감소시킬 수 있다.
AFE가 지배적인 강유전체 구조물을 제조하기 위한 한 방식은 도펀트들의 퍼센티지를 증가시키는 것이다. 예를 들어, 하프늄 지르코늄 산화물(hafnium zirconium oxide; HZO)의 Zr 도펀트 농도가 AFE 특성들을 갖는 정방정계 상을 달성하기 위해 70%보다 크도록 증가될 필요가 있을 수 있다. 이는 HZO 레시피를 더 복잡하게 만들고, HZO 막에서의 고르지 않은 Hf/Zr 분포로 이끌 수 있다. 또한, Zr이 풍부한 HZO는, 기록/판독 전계 사이클들의 증가로 분극이 증가하는 강한 웨이크업 효과(wake-up effect)를 보여준다. 웨이크업 효과는 내구성에 악영향을 주고, 성능 불안정성을 유발한다.
위의 관점에서, 본 개시는 향상된 내구성 특성들을 갖는 AFE가 지배적인 강유전체 구조물 및 연관된 강유전체 구조물을 형성하기 위한 방법에 관한 것이다. 일부 실시예들에서, 강유전체 구조물은 저부 강유전체층과 상부 강유전체층 사이에 억제층을 삽입함으로써 형성될 수 있다. 상부 강유전체층은 저부 강유전체층 위에 있고, 억제층은 상부 강유전체층과 경계를 이룬다(border). 억제층은 저부 강유전체층 및 상부 강유전체층의 결정 격자들 사이의 단절(break)을 제공하고, 강유전체 구조물의 지배적인 상을 사방정계 상으로부터 정방정계 상으로 변화시킨다. 정방정계 상이 지배적인 강유전체층은 AFE 특성들을 보인다. 억제층을 적절히 도입함으로써, 크게 증가하는 도핑 레벨 없이 강유전체 구조물에 AFE가 유도된다. 따라서, 강유전체 구조물의 도펀트들이 더 균일하게 분배될 수 있고, 억제층이 없는 더 높은 도핑 구조물에 비해 웨이크업 효과들이 줄어들거나 거의 없어진다. 이에 의해, 더 나은 강유전체 내구성을 갖는 강유전체 구조물의 안정성이 향상될 수 있다.
또한, 강유전체 구조물의 강유전체 특성들을 조절하기 위해 강유전체층들의 두께들이 사용될 수 있다. 강유전체층을 임계 두께까지 증가시키는 것은 분극차(polarization difference)(예를 들어, 2Pr)를 증가시킬 수 있다. 그러나, 임계 두께에서 그리고 임계 두께 이상에서, 강유전체층의 격자 상이 변화될 수 있고, 강유전체 특성들이 열역학적으로 불안정해지며, 두께로부터의 분극차에서의 증가가 무효화(negate)된다. 억제층을 삽입함으로써, 강유전체층의 입자 성장이 중단되고, 따라서 강유전체층의 격자 상이 조정(tune)될 수 있다. 예시로서, 정방정계 상의 최대 임계 두께의 두께(예를 들어, 10 Å 또는 8 Å)를 각각 갖는 저부 HZO층과 상부 HZO층 사이에 알루미나(Alumina, Al2O3) 억제층이 배치될 수 있다. 따라서, HZO층들은 정방정계 상이 지배적일 수 있고, 더 높은 밀도의 데이터 저장을 위한 4개의 상태 및/또는 더 나은 내구성 및 안정성을 위해 거의 웨이크업이 없는 것과 같은 안정적인 AFE 특성들을 보일 수 있다.
도 1a는 유전체 삽입층을 갖는 강유전체 구조물의 일부 실시예들의 단면도를 예시한다. 도 1a를 참조하면, 강유전체 구조물(102)의 단면도 다이어그램이 제공된다. 일부 실시예들에서, 강유전체 구조물(102)은 제1 강유전체층(106a), 제1 강유전체층(106a) 위에 있는 제2 강유전체층(106b), 및 제1 강유전체층(106a)과 제2 강유전체층(106b) 사이에 배치된 제1 억제층(104a)을 포함한다. 제1 억제층(104a)은 제2 강유전체층(106b) 및/또는 제1 강유전체층(106a)과 경계를 이룰 수 있다.
제1 및 제2 강유전체층들(106a, 106b)은 강유전체 재료를 각각 포함한다. 예를 들어, 제1 및 제2 강유전체층들(106a, 106b)은 HZO이거나 이를 포함할 수 있다. 제1 및 제2 강유전체층들(106a, 106b)은 또한, 알루미늄(예를 들어, Al), 실리콘(예를 들어, Si), 란타늄(예를 들어, La), 스칸듐(예를 들어, Sc), 칼슘(예를 들어, Ca), 바륨(예를 들어, Ba), 가돌리늄(예를 들어, Gd), 이트륨(예를 들어, Y), 스트론튬(예를 들어, Sr), 일부 다른 적합한 원소(들), 또는 분극을 증가시키기 위한 이들의 임의의 조합으로 도핑될 수 있다. 일부 실시예들에서, 제1 및 제2 강유전체층들(106a, 106b)은, x가 Hf 및 Zr 도핑 농도들의 합과 비교한 Hf 도핑 농도의 비율을 나타내는 HfxZr1-xO2이거나 이를 포함할 수 있다. 예를 들어, x가 0.5와 동일할 때, Hf 원자들 및 Zr 원자들의 양이 Hf0.5Zr0.5O2의 조성에 대해 동일하게 혼합된다. 일부 실시예들에서, 제1 및 제2 강유전체층들(106a, 106b)의 Zr 농도들이 약 40% 내지 약 70%의 범위 내이다. Zr 농도를 40% 아래로 감소시키는 것이 저하된 분극 특성들을 갖는 증가한 단사정계 상으로 이끌 수 있고, 70% 위의 증가한 Zr 농도가 고르지 않은 Hf/Zr 분포 문제들로 이끌 수 있다.
일부 실시예들에서, 제1 억제층(104a)은, 제1 억제층(104a)이 캐패시턴스 누출 문제를 유발하지 않도록, 유전 상수가 3보다 크거나, 바람직하게 약 6보다 큰 유전체 재료와 같은 하이 k 유전체 재료(high-k dielectric material)를 포함한다. 일부 실시예들에서, 제1 억제층(104a)은 제1 및 제2 강유전체층들(106a, 106b)과는 상이한 재료이다. 제1 억제층(104a)은, 제1 억제층(104a)이 제1 강유전체층(106a)과 제2 강유전체층(106b) 사이의 연속적인 입자 성장을 억제할 수 있도록, 제1 및 제2 강유전체층들(106a, 106b)과는 적어도 5% 상이한 격자 상수를 가질 수 있다. 예시로서, 제1 억제층(104a)이 알루미나(Al2O3)이거나 이를 포함할 수 있다. 알루미나(Al2O3)는 약 9 내지 10의 유전 상수 및 약 4.8 Å의 격자 상수를 갖는다. 제1 억제층(104a)에 대한 다른 적합한 재료는 란타늄 산화물(예를 들어, La2O3), 이트륨 산화물(예를 들어, Y2O3), 실리콘 산화물(예를 들어, SiO2), 티타늄 산화물(예를 들어, TiO2), 세륨 산화물(예를 들어, CeO2) 등을 포함할 수 있다.
일부 실시예들에서, 제1 및 제2 강유전체층들(106a, 106b)은 제1 임계 두께, 예를 들어 8 nm 또는 10 nm보다 작은 두께(Tf)를 각각 갖는다. 두께(Tf)는 또한, 더 안정적이고 증대된 성능을 위해 6 nm보다 작게 제한될 수 있다. 제1 임계 두께(예를 들어, 대략 8 nm 또는 10 nm)보다 크고 제2 임계 두께(예를 들어, 20 nm)보다 작은 두께를 갖는 연속적인 HZO층(예를 들어, Hf0.5Zr0.5O2)은 사방정계가 지배적이다. 제1 강유전체층(106a)과 제2 강유전체층(106b) 사이에 제1 억제층(104a)을 삽입하고 제1 강유전체층(106a) 및 제2 강유전체층(106b)의 두께(Tf)를 제1 임계 두께 아래로 제한함으로써, 강유전체 구조물(102)은 알루미나 막이 없고 더 큰 두께를 갖는 유사한 구조물에 비해 더 정방정계 특성들을 보인다. 따라서, 일부 실시예들에서, 제1 강유전체층(106a) 및 제2 강유전체층(106b)은 약 1 나노미터 내지 4 나노미터, 약 1 나노미터 내지 6 나노미터, 약 1 나노미터 내지 8 나노미터, 약 1 나노미터 내지 10 나노미터, 또는 일부 다른 적합한 값의 개별 두께(Tf)를 갖는다. 일부 실시예들에서, 제1 강유전체층(106a), 제2 강유전체층(106b), 또는 전체 강유전체 구조물(102)은 정방정계가 지배적이고 안정적인 AFE 특성들을 보인다. 도 2a를 참조하여 더 상세히 논의될 바와 같이, 제1 및 제2 강유전체층들(106a, 106b)은 동일하거나 상이한 재료 조성들 및 두께들을 가질 수 있다.
일부 실시예들에서, 제1 억제층(104a)은 대략 2 Å 내지 3 Å의 두께(Tr)를 갖는다. 제1 억제층(104a)은 몇 사이클 또는 심지어 한 사이클만큼 간단한 사이클에 의해 원자 층 증착(atomic layer deposition; ALD) 프로세스에 의해 형성될 수 있다. 따라서, 일부 실시예들에서, 제1 억제층(104a)의 두께(Tr)는 약 0.1 나노미터 내지 0.3 나노미터와 같이 1 나노미터보다 작거나, 약 0.1 나노미터 내지 1 나노미터, 또는 일부 다른 적합한 값일 수 있다. 제1 억제층(104a)의 두께는 2 Å보다 크거나 제1 억제층(104a)의 원자들의 치수들보다 클 수 있다. 두께(Tr)가 너무 작으면, 억제층들(104)은 경계를 이루는 강유전체층들(106a, 106b)의 결정 격자들 간의 의미 있는 단절을 제공하는 것에 실패할 수 있다. 두께(Tr)가 너무 크면(예를 들어, 1 nm보다 크면), 열역학적 안정성 또는 잔류 분극 레벨(remnant polarization level)과 같은 강유전체 구조물(102)의 강유전체 특성들이 저하될 수 있다. 제1 강유전체층(106a)과 제2 강유전체층(106b) 사이에 제1 억제층(104a)을 배치함으로써, 강유전체층의 연속적인 입자 성장이 제1 임계 두께(예를 들어, 대략 8 nm 또는 10 nm) 아래에서 중단되고, 따라서 사방정계 상으로부터 정방정계 상으로의, 그리고 FE 특성들로부터 AFE 특성들로의 강유전체 구조물의(102)의 전환을 결과하고 강유전체 구조물(102)의 내구성을 향상시킨다.
도 1a에 도시된 일부 다른 실시예들에서, 강유전체 구조물(102)은 수직으로 적층되고 서로 교호하는 추가적인 하나 이상의 억제층(104i) 및 추가적인 하나 이상의 강유전체층(106i)을 포함할 수 있다. 억제층들(104a, 104i)은 집합적으로 억제층들(104)로서 지칭될 수 있다. 강유전체층들(106a, 106b, 106i)은 집합적으로 강유전체층들(106)로서 지칭될 수 있다. 또한, 정방정계 상이 강유전체층들(106)에서 지배적일 수 있다. 환언하면, 정방정계 상이 강유전체층들(106)에서 대부분의 상이다. 정방정계 상은 유용한 4개의 분극 상태를 보인다. 강유전체층들(106)의 추가적인 층들이 제1 강유전체층(106a) 및 제2 강유전체층(106b)과 연관된 위에서 논의된 바와 유사한 특성들을 갖는다. 억제층들(104)의 추가적인 억제층들이 제1 억제층(104)과 연관된 위에서 논의된 바와 유사한 특성들을 갖는다. 일부 실시예들에서, 강유전체층들(106)은 동일하거나 상이한 재료 조성들 및 두께들을 가질 수 있다. 일부 실시예들에서, 억제들(104)은 동일하거나 상이한 재료 조성들 및 두께들을 가질 수 있다.
일부 실시예들에서, 억제층들(104)은 강유전체층들(106)에서의 정방정계 상을 촉진하고/촉진하거나 강유전체층들(106)에서의 단사정계 상을 억제한다. 예를 들어, 억제층(104)은 정방정계 상에 의해 지배되도록 강유전체층들(106)의 입자 성장을 단절시킬 수 있다.
동작 동안, 강유전체 구조물(102)을 적절히 바이어싱함으로써, 강유전체층들(106)의 분극들이 제1 상태와 제2 상태 사이에서 변경된다. 예를 들어, 강유전체 구조물(102)의 최상부에 있는 제1 단자(T1)부터 강유전체 구조물(102)의 바닥부 단자에 있는 제2 단자(T2)에 양의 극성을 갖는 제1 전압을 인가하는 것이 제1 상태를 설정할 수 있다. 또한, 제1 단자(T1)부터 제2 단자(T2)에 제1 극성과 반대인 제2 극성을 갖는 제2 전압을 인가하는 것이 제2 상태를 설정할 수 있다.
분극이 전기적으로 측정될 수 있기 때문에, 데이터의 비트를 나타내기 위해 분극이 이용될 수 있다. 예를 들어, 제1 상태가 이진수 "1"을 나타낼 수 있는 반면, 제2 상태가 이진수 "0"을 나타낼 수 있거나, 그 역도 마찬가지이다. 또한, 제1 상태와 제2 상태 사이의 분극에서의 차이(예를 들어, 2Pr)가 클수록 메모리 판독 윈도우(memory read window)가 커지고 따라서 메모리 판독 동작들이 더 탄력적이다.
도 1b는 유전체 삽입층을 갖는 강유전체 구조물의 일부 실시예들의 강유전체 내구성 다이어그램을 예시한다. 도 1b를 참조하면, 분극값(2Pr) 대 인가된 전계 사이클들의 강유전체 내구성 다이어그램이 다양한 강유전체 구조물들에 대해 제공된다. 제1 곡선(112)은 유전체 삽입층을 갖는 강유전체 구조물, 예를 들어 HZO/ Al2O3/HZO 구조와 같은 도 1a를 참조하여 위에서 논의된 유전체 억제층들(104)을 갖는 강유전체 구조물(102)에 대한, 인가되는 전계 사이클들이 증가함에 따른 2Pr의 변화를 나타낸다. 전계 사이클들이 인가됨에 따라, 2Pr은 거의 상수에 머무른다(예를 들어, 108 전계 사이클들을 인가한 후 10%보다 작은 변화를 가짐).
또한, 억제층들(104)에 의해 제공되는 단절들 때문에, 강유전체층들(106)이 수직으로 적층되어 형성될 수 있고 정방정계 상을 위한 제1 임계 두께까지 개별 두께(Tf)로 각각 형성될 수 있다. 이는 결국, 강유전체층들(106)의 수를 증가시키고 억제층들(104)을 삽입함으로써 강유전체 구조물(102)의 두께가 강유전체층들(106)의 개별 임계 두께들을 넘어 증가되는 것을 가능하게 한다. 따라서, 강유전체 구조물(102)은, 억제층들(104) 없이 달리 가능할 것보다 제1 상태와 제2 상태 사이의 더 큰 분극 레벨(예를 들어, 2Pr)을 가질 수 있다. 예를 들어, 2Pr은 약 10 μC/cm2보다 크거나, 약 5 μC/cm2 내지 20 μC/cm2의 범위 내이거나, 일부 다른 적합한 값일 수 있다.
이에 비해, 곡선들(114, 116, 및 118)은, 유전체 삽입층이 없는 연속적인 강유전체층들을 갖는 강유전체 구조물에 대한, 인가되는 전계 사이클들이 증가함에 따른 분극 레벨 변화(2Pr)를 각각 나타낸다. Zr 농도 퍼센티지가 곡선들(114, 116, 및 118)의 순서로 증가한다(즉, i>j>k). 곡선(114)에 의해 보여지는 바와 같이, 더 낮은 Zr 농도 퍼센티지를 갖는, 예를 들어 i가 0.53과 동일할 수 있는, Hf0.53Zr0.47O2인 강유전체 구조물이 퍼티그 특성(fatigue character)을 보여주고, 여기서 2Pr은 108 전계 사이클들을 인가한 후 약 20% 감소할 수 있다. 곡선들(116 및 118)에 의해 보여지는 바와 같이, 더 높은 Zr 농도 퍼센티지를 갖는, 예를 들어 j가 0.3과 동일하거나 k가 0.23과 동일할 수 있는 Hf0.3Zr0.7O2 또는 Hf0.23Zr0.77O2인 강유전체 구조물이 웨이크업 특성을 보여주고, 여기서 2Pr은 108 전계 사이클들을 인가한 후 크게(예를 들어, 300%) 증가할 수 있다. 곡선들(114, 116, 및 118) 중 어떤 것도 양호한 강유전체 내구성 특성들을 보여주지 않는다. 따라서, 강유전체층들 사이에 유전체 삽입층들을 배치함으로써, 강유전체 구조물들의 내구성 특성들이 향상된다.
도 1c는 유전체 삽입층을 갖는 강유전체 구조물의 일부 실시예들의 분극계 다이어그램을 예시한다. 강유전체 구조물은, 예를 들어 도 1a 및 도 1b를 참조하여 위에서 논의된 강유전체 구조물(102)일 수 있다. 도 1c에 도시된 바와 같이, 곡선(122)에 의해 나타내어진 강유전체 구조물은 4개의 분극 상태를 갖는 이중 루프 이력(double loop hysteresis)과 같은 AFE 특성들을 보일 수 있고, 분극 레벨은 합리적인 레벨, 예를 들어 약 10 μC/cm2, 또는 약 5 μC/cm2 내지 20 μC/cm2의 범위 내로 유지된다.
도 2a 내지 도 2d는, 금속 강유전체 금속(MFM) 구조물(202)이 유전체 삽입층을 갖는 강유전체 구조물(102)을 포함하는 IC의 일부 실시예들의 단면도들을 예시한다. 강유전체 구조물(102)은 도 1a 내지 도 1c와 관련하여 위에서 설명된 것일 수 있다. 일부 실시예들에서, MFM 구조물(202)은 바닥부 전극(204) 및 최상부 전극(206)을 더 포함한다. 강유전체 구조물(102)은 바닥부 전극(204) 위에 있고, 최상부 전극(206)은 강유전체 구조물(102) 위에 있다. 또한, MFM 구조물(202)은, 예를 들어 데이터 저장을 위해 이용될 수 있는 캐패시터를 정의한다. 일부 실시예들에서, MFM 구조물(202)은 도 3과 연관되어 아래에서 설명되는 1 트랜지스터 1 캐패시터(1T1C) 메모리 구조물 또는 일부 다른 적합한 유형의 메모리 구조물에서 캐패시터를 정의한다.
일부 실시예들에서, 바닥부 전극(204) 또는 최상부 전극(206)은 티타늄 질화물(예를 들어, TiN), 탄탈륨 질화물(예를 들어, TaN), 백금(예를 들어, Pt), 티타늄(예를 들어, Ti), 탄탈륨(예를 들어, Ta), 텅스텐(예를 들어, W), 철(예를 들어, Fe), 니켈(예를 들어, Ni), 베릴륨(예를 들어, Be), 크로뮴(예를 들어, Cr), 코발트(예를 들어, Co), 안티몬(antimony)(예를 들어, Sb), 이리듐(예를 들어, Ir), 몰리브데늄(예를 들어, Mo), 오스뮴(예를 들어, Os), 토륨(예를 들어, Th), 바나듐(예를 들어, V), 일부 다른 적합한 금속(들), 또는 이들의 임의의 합금 또는 조합이거나 이들을 포함한다. 일부 실시예들에서, 바닥부 전극(204) 또는 최상부 전극(206)은 약 15 나노미터, 약 15 나노미터 내지 500 나노미터의 두께, 또는 일부 다른 적합한 두께를 갖는다. 최상부 전극(206)은 바닥부 전극(204)과 동일하거나 상이한 조성들 및/또는 두께들을 가질 수 있다.
일부 실시예들에서, 도 2a에 도시된 바와 같이, 강유전체 구조물(102)의 강유전체 특성들은 강유전체층들(106)의 조성들에 의해 조정될 수 있다. 제2 강유전체층(106b) 및 제1 강유전체층(106a)이 상이한 비율들의 동일한 원소로 형성될 수 있다. 예시로서, 제1 강유전체층(106a)은 제1 조성(HfxZr1-xO2)을 가질 수 있는 한편, 제2 강유전체층(106b)은 제2 조성(HfyZr1-yO2)을 가질 수 있으며, 여기서 x는 y와 동일하지 않을 수 있다. 예를 들어, x는 약 0.5일 수 있고, y는 약 0.6 또는 약 0.5 내지 0.7의 범위 내일 수 있다.
일부 다른 실시예들에서, 도 2b에 도시된 바와 같이, 강유전체 구조물(102)의 강유전체 특성들은 강유전체층들(106)의 두께에 의해 조정될 수 있다. 예시로서, 제1 강유전체층(106a)은 제1 두께(t1)를 가질 수 있는 한편, 제2 강유전체층(106b)은 제2 두께(t2)를 가질 수 있고, 여기서 t1은 t2와 동일하지 않을 수 있다. 예를 들어, t1은 6 nm일 수 있는 한편 t2는 2 nm일 수 있는 것과 같이, 제2 두께(t2)가 제1 두께(t1)보다 작을 수 있거나, 그 역도 마찬가지이다.
도 2c에 도시된 바와 같이, 강유전체 구조물(102)의 강유전체 특성들을 더 조정하기 위해 추가적인 강유전체층들(106) 및 억제층들(104)이 다양한 조성들 및/또는 두께들로 배열될 수 있다. 예를 들어, 제2 억제층(104b) 바로 위에 제3 두께(T3)를 갖는 제3 강유전체층(106c)이 배치될 수 있다. 제3 강유전체층(106c)은, 제1 강유전체층(106a)과는 상이한, 제2 강유전체층(106b)과 동일한 재료 및 두께를 가질 수 있다. 강유전체층들(106) 사이에 추가적인 억제층들(104)을 삽입함으로써, 강유전체층들(106)의 두께들이 더 감소될 수 있고, 더 강한 AFE 특성들 뿐만 아니라 더 나은 강유전체 내구성이 보여진다.
일부 실시예들에서, 도 2a 내지 도 2c에 도시된 바와 같이, 강유전체층들(106)은 바닥부 전극(204) 및/또는 최상부 전극(206)과 직접적으로 접한다(board). 일부 대안적인 실시예들에서, MFM 구조물(202)은 바닥부 전극(204) 및/또는 최상부 전극(206)과 직접적으로 접하는 추가적인 억제층들(104)을 더 포함한다. 예를 들어, 도 2d에 도시된 바와 같이, 강유전체층들(106)을 바닥부 전극(204) 및 최상부 전극(206)로부터 분리하고 보호하기 위한 보호층들로서 작용할 수 있는 추가적인 억제층들(104c, 104d)이 바닥부 전극(204) 및 최상부 전극(206)과 직접적으로 접하여 배치될 수 있다. 추가적인 억제층들(104)은 또한 정방정계 상의 열역학적 불안전성을 방지하기 위해 강유전체층들의 결정 격자를 안정화하도록 구성될 수 있다. 바닥부 전극(204) 및 최상부 전극(206)과 접하는 추가적인 억제층들(104)은 강유전체층들(106) 사이에 삽입된 억제층들(104)과 동일한 재료 및 두께를 가질 수 있다.
도 3은, 1 트랜지스터 1 캐패시터(1T1C) 메모리 구조물이 도 2a 내지 도 2d의 MFM 구조물(202)을 포함하는 IC의 일부 실시예들의 단면도를 예시한다. 도 2a에서와 유사한 특정 강유전체 구조물(102)만이 도 3에 도시되지만, 가령 도 1a 내지 도 1c 및 도 2a 내지 도 2d와 연관된, 위에서 논의된 강유전체 구조물(102)의 다양한 적용가능 실시예들이 도 3의 IC에 적용될 수 있다는 점이 이해된다.
MFM 구조물(202)이 액세스 디바이스(304) 위에 있고 이에 전기적으로 커플링된다. 액세스 디바이스(304)는 기판(306) 상에 있고 이에 의해 부분적으로 정의된다. 또한, 액세스 디바이스(304)는 한 쌍의 소스/드레인 영역(308), 게이트 유전체층(310), 및 게이트 전극(312)을 포함한다. 소스/드레인 영역들(308)은 기판(306)의 최상부에 임베딩되고, 게이트 유전체층(310) 및 게이트 전극(312)은 소스/드레인 영역들(308) 사이에서 적층된다. 일부 실시예들에서, 액세스 디바이스(304)는 평면형 전계 효과 트랜지스터(FET)이다. 다른 실시예들에서, 액세스 디바이스(304)는 핀 FET(fin FET; FinFET), 게이트 올 어라운드(gate-all-around; GAA) FET, 또는 일부 다른 적합한 유형의 반도체 디바이스이다.
상호연결 구조물이 기판(306) 위에 있고 MFM 구조물(202) 및 액세스 디바이스(304)에 전기적으로 커플링된다. 예시로서, 상호연결 구조물은 상호연결 유전체층(314) 내의 접촉 비아(316), 레벨간 비아(interlevel via)(318), 및 복수의 와이어들(320)을 포함할 수 있다. 접촉 비아(316)는 와이어들(320) 중 바닥부 와이어(320)로부터 소스/드레인 영역들(308) 중 하나까지 연장된다. 또한, MFM 구조물(202)의 바닥부 전극 비아(bottom electrode via; BEVA)(322)는 MFM 구조물(202)의 바닥부에 있고, 바닥부 전극(204)으로부터 와이어들(320) 중 바닥부 와이어(320)까지 연장된다. 일부 실시예들에서, BEVA(322)가 바닥부 전극(204)과 통합된다. 대안적인 실시예들에서, BEVA(322)가 바닥부 전극(204)과 독립적이다. 레벨간 비아(318)는 MFM 구조물(202) 위에 있고, 와이어들(320) 중 최상부 와이어(320)로부터 MFM 구조물(202)까지 연장된다.
1T1C 구조물의 동작 동안, 데이터의 하나의 또는 다수의 비트가 비트(들)를 나타내기 위해 강유전체 구조물(102)의 분극을 사용하여 MFM 구조물(202)에 저장된다. 기록을 위해, 게이트 전극(312)이 바이어싱되어 게이트 전극(312) 아래에 있는 채널 영역(324)이 전도되고 소스/드레인 영역들(308)과 전기적으로 연결된다. 이어서 설정 전압 또는 재설정 전압이 액세스 디바이스(304)의 채널 영역(324)을 통해 MFM 구조물(202) 쪽으로 인가되어 강유전체 구조물(102)의 분극을 제1 상태로 설정한다. 판독을 위해, 게이트 전극(312)이 다시 바이어싱되어 채널 영역(324)이 소스/드레인 영역들(308)과 전기적으로 연결된다. 이어서 설정 또는 재설정 전압이 액세스 디바이스(304)의 채널 영역(324)을 통해 MFM 구조물(202) 쪽으로 인가된다. 분극의 상태가 변화하면, 전류 펄스가 발생한다. 그렇지 않으면, 전류 펄스가 발생하지 않는다. 따라서, 전류 펄스가 분극의 상태를 식별하기 위해 사용된다.
일부 실시예들에서, 기판(306)은 실리콘의 벌크 기판, SOI 기판, 또는 일부 다른 적합한 반도체 기판이다. 일부 실시예들에서, 소스/드레인 영역들(308)은 기판(306)의 도핑된 영역들이다. 다른 실시예들에서, 소스/드레인 영역들(308)은 기판(306)과 독립적이고, 기판(306)의 최상부 내에 삽입된다. 일부 실시예들에서, 게이트 전극(312)은 도핑된 폴리실리콘, 금속, 일부 다른 적합한 전도성 재료, 또는 이들의 임의의 조합이거나 이들을 포함한다. 일부 실시예들에서, 게이트 유전체층(310)은 실리콘 산화물 및/또는 일부 다른 적합한 유전체이거나 이들을 포함한다. 일부 실시예들에서, 와이어들(320), 레벨간 비아(318), 접촉 비아(316), 및 BEVA(322)는 금속 및/또는 일부 다른 적합한 전도성 재료이거나 이들을 포함한다. 일부 실시예들에서, 상호연결 유전체층(314)은 유전체 산화물 및/또는 일부 다른 적합한 유전체이거나 이들을 포함한다.
도 4는, 최상부 게이트 FeFET 구조물이 도 1a 내지 도 1c의 강유전체 구조물(102)을 포함하는 IC의 일부 실시예들의 단면도를 예시한다. 도 2a에서와 유사한 특정 강유전체 구조물(102)만이 도 4에 도시되지만, 가령 도 1a 내지 도 1c 및 도 2a 내지 도 2d와 연관된, 위에서 논의된 강유전체 구조물(102)의 다양한 적용가능 실시예들이 도 4의 IC에 적용될 수 있다는 점이 이해된다. 도 4에 도시된 바와 같이, 기판(402)이 강유전체 구조물(102) 아래에 있고, 최상부 전극(206)이 강유전체 구조물(102) 위에 있다. 한 쌍의 소스/드레인 영역(404)이 각각 강유전체 구조물(102)의 양 측부 상에서 기판(402)의 최상부에 임베딩된다. 또한, 채널 영역(406)이 소스/드레인 영역들(404) 사이에서 기판(402)의 최상부를 따라 연장되고, 최상부 전극(206)으로부터 소스/드레인 영역들(404) 중 소스 영역(404)까지의 전압에 의존하여 선택적으로 전도된다. 예를 들어, 채널 영역(406)은 전압이 문턱 전압보다 많을 때 전도될 수 있고, 전압이 문턱 전압보다 적을 때 전도되지 않을 수 있으며, 그 역도 마찬가지이다. 일부 실시예들에서, 소스/드레인 영역들(404)은 기판(402)의 도핑된 영역들이다. 다른 실시예들에서, 소스/드레인 영역들(404)은 기판(402)과 독립적이고, 기판(402)의 최상부 내에 삽입된다. 일부 실시예들에서, 강유전체 구조물(102) 아래에 있는 게이트 유전체층(502)이 기판(402) 위에 배치된다.
최상부 게이트 FeFET 구조물의 동작 동안, 데이터의 하나의 또는 다수의 비트를 나타내기 위해 강유전체 구조물(102)의 분극이 이용된다. 예시로서, 기록을 위해, 설정 전압 또는 재설정 전압이 최상부 전극(206)으로부터 채널 영역(406)에 [예를 들어, 소스/드레인 영역들(404)을 통해] 인가된다. 설정 전압은 강유전체 구조물(102)의 분극을 제1 상태로 설정하는 반면, 재설정 전압은 분극을 제2 상태로 설정한다. 문턱 전압이 분극의 상태에 따라 변화한다. 따라서, 판독을 위해, 보자 전압(coercive voltage)보다 작고 상이한 문턱 전압 상태들 사이의 판독 전압이 최상부 전극(206)으로부터 소스/드레인 영역들(404) 중 소스 영역(404)에 인가된다. 채널층(406)이 전도되는지 여부에 의존하여, 분극이 제1 또는 제2 상태에 있고, 따라서 저장된 데이터 비트의 값이 결정된다.
일부 실시예들에서, 기판(400)은 비정질 인듐 갈륨 아연 산화물(amorphous Indium-Gallium-Zinc-Oxide; a-IGZO), 실리콘, 실리콘 게르마늄, III-V족 재료, II-VI족 재료, 일부 다른 적합한 반도체 재료, 또는 이들의 임의의 조합이거나 이들을 포함한다. III-V족 재료는, 예를 들어 갈륨 비화물(예를 들어, GaAs), 갈륨 비화물 인듐(예를 들어, GaAsIn), 또는 일부 다른 적합한 III-V족 재료이거나 이들을 포함할 수 있다. II-VI족 재료는, 예를 들어 아연 산화물(예를 들어, ZnO), 마그네슘 산화물(예를 들어, MgO), 가돌리늄 산화물(예를 들어, GdO), 또는 일부 다른 적합한 II-VI 재료이거나 이들을 포함할 수 있다.
도 5는, 바닥부 게이트 강유전체 전계 효과 트랜지스터(FeFET) 구조물이 도 1a 내지 도 1c의 강유전체 구조물(102)을 포함하는 집적 회로(IC)의 일부 실시예들의 단면도를 예시한다. 도 2a에서와 유사한 특정 강유전체 구조물(102)만이 도 5에 도시되지만, 가령 도 1a 내지 도 1c 및 도 2a 내지 도 2d와 연관된, 위에서 논의된 강유전체 구조물(102)의 다양한 적용가능 실시예들이 도 5의 IC에 적용될 수 있다는 점이 이해된다. 도 5에 도시된 바와 같이, 기판(402) 및 바닥부 전극(204)이 수직으로 적층되고 강유전체 구조물(102) 아래에 있다. 또한, 바닥부 전극(204)이 기판(402)을 강유전체 구조물(102)로부터 분리한다. 채널층(406)이 강유전체 구조물(102) 위에 있고, 한 쌍의 소스/드레인 접촉부(208)가 채널층(406) 위에 있다. 또한, 소스/드레인 접촉부들(208)은 채널층(406)의 최상면의 양 측부 상에 배치된다.
바닥부 게이트 FeFET 구조물의 동작 동안, 데이터의 하나 이상의 비트를 나타내기 위해 강유전체 구조물(102)의 분극이 이용된다. 예를 들어, 1개의 비트 데이터 적용에 대해, 분극의 제1 상태가 이진수 1을 나태낼 수 있는 반면, 분극의 제2 상태가 이진수 0을 나타낼 수 있다. 2개의 비트 데이터 적용에 대해, 분극의 4개의 상태가 각각 예를 들어 11, 10, 01, 00의 데이터 상태를 나타낼 수 있다.
바닥부 게이트 FeFET 구조물에의 기록을 위해, 설정 전압 또는 재설정 전압이 바닥부 전극(204)으로부터 채널층(406)에 [예를 들어, 소스/드레인 접촉부들(208)을 통해] 인가된다. 설정 전압 및 재설정 전압은 반대 극성 및 강유전체 구조물(102)의 보자 전압을 초과하는 크기를 갖는다. 설정 전압은 강유전체 구조물(102)의 분극을 제1 상태로 설정하는 반면, 재설정 전압은 분극을 제2 상태로 설정하며, 그 역도 마찬가지이다.
바닥부 게이트 FeFET 구조물로부터의 판독을 위해, 강유전체 구조물(102)의 보자 전압보다 작은 판독 전압이 바닥부 전극(204)으로부터 소스/드레인 접촉부들(208) 중 소스 접촉부(208)에 인가된다. 채널층(406)이 전도되는지 여부에 의존하여, 분극이 제1 또는 제2 상태에 있다.
더 구체적으로, 바닥부 게이트 FeFET 구조물이 FET이기 때문에, 채널층(406)은, 바닥부 전극(204)에 인가되는 전압이 문턱 전압을 초과하는지 여부에 의존하여 선택적으로 전도된다. 또한, 강유전체 구조물(102)은 분극의 상태에 기초하여 문턱 전압을 변화시킨다. 따라서, 채널층(406)은, 판독 전압이 상이한 문턱 전압 상태들 사이일 때 분극의 상태에 기초하여 전도된다.
일부 실시예들에서, 기판(402)은 반도체 기판 및 반도체 기판을 커버하는 유전체층을 포함한다. 반도체 기판은, 예를 들어 단결정 실리콘 기판, 실리콘 온 절연체(SOI) 기판, 폴리머 기판, 또는 일부 다른 적합한 유형의 반도체 기판이거나 이들을 포함할 수 있다. 일부 실시예들에서, 반도체 기판은 P형 도핑 유형(P-type doping type) 또는 일부 다른 적합한 도핑 유형을 갖는다. 유전체층은, 예를 들어 실리콘 산화물(예를 들어, SiO2) 및/또는 일부 다른 적합한 유전체(들)이거나 이들을 포함할 수 있다.
일부 실시예들에서, 소스/드레인 접촉부들(208)은 구리, 금, 일부 다른 적합한 전도성 재료(들), 또는 이들의 임의의 조합이거나 이들을 포함한다. 일부 실시예들에서, 바닥부 전극(204)은 티타늄 질화물(예를 들어, TiN), 탄탈륨 질화물(예를 들어, TaN), 백금(예를 들어, Pt), 티타늄(예를 들어, Ti), 탄탈륨(예를 들어, Ta), 텅스텐(예를 들어, W), 철(예를 들어, Fe), 니켈(예를 들어, Ni), 베릴륨(예를 들어, Be), 크로뮴(예를 들어, Cr), 코발트(예를 들어, Co), 안티몬(antimony)(예를 들어, Sb), 이리듐(예를 들어, Ir), 몰리브데늄(예를 들어, Mo), 오스뮴(예를 들어, Os), 토륨(예를 들어, Th), 바나듐(예를 들어, V), 일부 다른 적합한 금속(들), 또는 이들의 임의의 합금 또는 조합이거나 이들을 포함한다. 일부 실시예들에서, 바닥부 전극(204)은 약 15 나노미터, 약 15 나노미터 내지 500 나노미터의 두께, 또는 일부 다른 적합한 두께를 갖는다. 일부 실시예들에서, 바닥부 전극(204)은, 바닥부 전극(204)이 바로 위에 있는 층에 인장 응력(tensile stress)을 가하도록, 바로 위에 있는 층[예를 들어, 강유전체층들(106) 중 바닥부 강유전체층(106)]보다 작은 열 팽창 계수(coefficient of thermal expansion)를 갖는다.
일부 실시예들에서, 채널층(406)은 비정질 인듐 갈륨 아연 산화물(a-IGZO) 및/또는 일부 다른 적합한 재료이거나 이들을 포함하고/포함하거나 약 10 나노미터 또는 일부 다른 적합한 값의 두께를 갖는다. 일부 실시예들에서, 채널층(406)은 실리콘, 실리콘 게르마늄, III-V족 재료, II-VI족 재료, 일부 다른 적합한 반도체 재료, 또는 이들의 임의의 조합이거나 이들을 포함한다. III-V족 재료는, 예를 들어 갈륨 비화물(예를 들어, GaAs), 갈륨 비화물 인듐(예를 들어, GaAsIn), 일부 다른 적합한 III-V족 재료, 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다. II-VI족 재료는, 예를 들어 아연 산화물(예를 들어, ZnO), 마그네슘 산화물(예를 들어, MgO), 가돌리늄 산화물(예를 들어, GdO), 일부 다른 적합한 II-VI 재료, 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다.
도 6은, 이중 게이트 FeFET 구조물이 도 1a 내지 도 1c의 강유전체 구조물(102)을 포함하는 IC의 일부 실시예들의 단면도를 예시한다. 예를 들어, 이중 게이트 FeFET 구조물은 적층된 바닥부 강유전체 구조물(102b) 및 적층된 최상부 강유전체 구조물(102t)을 포함한다. 적층된 강유전체 구조물들(102)은 각각 도 1a 내지 도 1c와 관련하여 설명된 것이다. 도 2a에서와 유사한 특정 강유전체 구조물들(102)만이 도 6에 도시되지만, 가령 도 1a 내지 도 1c 및 도 2a 내지 도 2d와 연관된, 위에서 논의된 강유전체 구조물(102)의 다양한 적용가능 실시예들이 도 6의 IC에 적용될 수 있다는 점이 이해된다. 또한, 적층된 강유전체 구조물들(102)은 각각 채널층(406) 위에 있고 아래에 있다.
기판(402) 및 바닥부 전극(204)은 적층된 강유전체 구조물들(102) 아래에 있고, 바닥부 전극(204)이 기판(402)의 최상부 내에 삽입된다. 대안적인 실시예들에서, 바닥부 전극(204)이 기판(402)의 최상부 내에 삽입되지 않고, 기판(402)의 최상면 위에 있는 바닥면을 갖는다. 또한, 최상부 전극(206) 및 패시베이션층(604)이 적층된 강유전체 구조물들(102) 위에 있고, 최상부 전극(206)이 적층된 강유전체 구조물(102t)까지 패시베이션층(604)을 관통하여 연장된다. 일부 실시예들에서, 패시베이션층(604)은 실리콘 산화물, 실리콘 질화물, 일부 다른 적합한 유전체들, 또는 이들의 임의의 조합이거나 이들을 포함한다. 하나 이상의 유전체층(604, 610, 608, 및 606)이 채널층(406)과, 적층된 최상부 강유전체 구조물(102t) 및 적층된 바닥부 강유전체 구조물(102b)의 양 측부 상의 바닥부 전극(204) 또는 최상부 전극(206) 사이에 각각 배치될 수 있다. 한 쌍의 소스/드레인 접촉부(208)가 각각 채널층(406)의 양 측부 상에 있다.
이중 게이트 FeFET 구조물은 도 4의 최상부 게이트 FeFET 및 도 5의 바닥부 게이트 FeFET와 유사하게 동작한다. 적층된 강유전체 구조물들(100)의 분극들이 데이터의 비트를 나타내기 위해 이용된다. 또한, 분극들이 동일한 극성(예를 들어, 동일한 상태)을 유지하도록, 적층된 강유전체 구조물들(102)이 제어된다. 적층된 바닥부 강유전체 구조물(106b)의 극성이 바닥부 전극(204)으로부터 채널층(406)까지인 반면, 적층된 최상부 강유전체 구조물(102t)의 극성이 최상부 전극(206)으로부터 채널층(406)까지인 점에 주목한다. 분극들이 동일한 극성을 유지하기 때문에, 분극들이 가산적이며, 데이터 상태들 간의 문턱 전압에서의 변화가 단일 게이트 FeFET 구조물에 비해 두 배로 된다. 이는 결국 판독 윈도우의 사이즈를 증가시키고 따라서 판독 동작들의 신뢰도를 증가시킨다.
도 7 내지 도 15는 강유전체층들 사이에 삽입된 억제층들을 포함하는 1T1C 강유전체 메모리 디바이스를 형성하기 위한 방법의 일부 실시예들의 일련의 단면도들을 도시한다. 메모리 디바이스는, 예를 들어 도 3과 관련하여 설명된 것일 수 있다. 도 7 내지 도 15가 방법과 관련하여 설명되지만, 도 7 내지 도 15에서 개시되는 구조물들이 그러한 방법에 제한되는 것은 아니며, 대신 방법과 독립적인 구조물들로서 독립할 수 있다는 점이 이해될 것이다. 또한, 도 7 내지 도 15가 특정 강유전체 구조물(102)의 형성을 도시하지만, 본 개시에서 설명되는 다른 강유전체 구조물들이 유사한 방식들로 형성될 수 있다.
도 7의 단면도(700)에 의해 예시된 바와 같이, 기판(306) 상에 액세스 디바이스(304)가 형성된다. 액세스 디바이스(304)는 한 쌍의 소스/드레인 영역(308), 게이트 유전체층(310), 및 게이트 전극(312)을 포함한다.
도 8의 단면도(800)에 의해 예시된 바와 같이, 액세스 디바이스(304) 위에 저부 상호연결 유전체층(314a)이 형성된다. 또한, 저부 상호연결 유전체층(314a)에 저부 상호연결 구조물이 형성된다. 예시로서, 저부 상호연결 구조물은 접촉 비아(316), 접촉 비아(316) 위에 있는 바닥부 와이어(320b), 및 바닥부 와이어(320b) 위에 있는 바닥부 전극 비아(BEVA)(322)를 포함할 수 있다.
도 9의 단면도(900)에 의해 예시된 바와 같이, BEVA(322) 위에 바닥부 전극(204)이 형성된다. 바닥부 전극(204)은 약 100 옹스트롬 내지 1000 옹스트롬, 약 100 옹스트롬 내지 500 옹스트롬, 약 250 옹스트롬 내지 750 옹스트롬, 약 500 옹스트롬 내지 1000 옹스트롬의 범위의, 또는 일부 다른 적합한 값의 두께(Te)를 갖는다. 바닥부 전극(204)을 형성하기 위한 프로세스는 직류(direct current; DC) 스퍼터링, 물리적 기상 증착(physical vapor deposition; PVD), 화학적 기상 증착(chemical vapor deposition; CVD), 원자 층 증착(ALD), 일부 다른 적합한 퇴적 프로세스, 또는 이들의 임의의 조합에 의해 바닥부 전극(204)을 퇴적하는 것이거나 이를 포함할 수 있다.
도 10의 단면도(1000)에 의해 예시된 바와 같이, 바닥부 전극(204) 위에 제1 강유전체층(106a)이 형성된다. 일부 실시예들에서, 제1 강유전체층(106a)을 형성하기 위한 프로세스는 강유전체 재료를 비정질층으로서 퇴적하고 이어서 열 어닐링으로 결정화(crystallize)하는 것을 포함한다. 열 어닐링은, 예를 들어 약 섭씨 300도 내지 섭씨 800도 또는 일부 다른 적합한 온도에서 수행될 수 있다. 다른 실시예들에서, 제1 강유전체층(106a)을 형성하기 위한 프로세스는 결정화되는 강유전체 재료를 퇴적하는 것을 포함한다. 퇴적 프로세스는, 예를 들어 ALD 및/또는 일부 다른 적합한 퇴적 프로세스이거나 이들을 포함할 수 있다. ALD는, 예를 들어 약 섭씨 300도 이상에서 또는 일부 다른 적합한 온도에서 수행될 수 있다.
도 11의 단면도(1100)에 의해 예시된 바와 같이, 제1 강유전체층(106a) 위에 제1 억제층(104a)이 형성된다. 제1 억제층(104a)을 형성하기 위한 프로세스는 몇 사이클 또는 심지어 한 사이클만큼 간단한 사이클에 의해 ALD 프로세스에 의해 제1 억제층(104a)을 퇴적하는 것이거나 이를 포함할 수 있다. 제1 억제층(104a)은, 제1 억제층(104a)이 제1 강유전체층(106a)과 제2 강유전체층(106b) 사이의 연속적인 입자 성장을 억제할 수 있도록, 제1 및 제2 강유전체층들(106a, 106b)과는 적어도 5% 상이한 격자 상수를 가질 수 있다. 일부 실시예들에서, 제1 억제층(104a)은 대략 1 Å 또는 1 Å보다 작은 두께(Tr)를 갖는다. 일부 실시예들에서, 제1 억제층(104a)의 두께(Tr)는 0.1 나노미터보다 작거나, 약 0.1 나노미터 내지 0.3 나노미터, 약 0.1 나노미터 내지 1 나노미터, 또는 일부 다른 적합한 값일 수 있다.
도 12의 단면도(1200)에 의해 예시된 바와 같이, 제1 억제층(104a) 위에 제2 강유전체층(106b)이 형성된다. 제2 강유전체층(106b)을 형성하기 위한 프로세스는 제1 강유전체층(106a)을 형성하는 것과 유사할 수 있다. 일부 실시예들에서, 제1 및 제2 강유전체층들(106a, 106b)은 제1 임계 두께, 예를 들어 8 nm 또는 10 nm보다 작은 두께(Tf)를 각각 갖는다. 두께(Tf)는 또한, 더 안정적이고 증대된 성능을 위해 6 nm보다 작게 제한될 수 있다. 제1 및 제2 강유전체층들(106a, 106b)의 두께(Tf)를 제1 임계 두께 아래로 제한하고 제1 강유전체층(106a)과 제2 강유전체층(106b) 사이에 제1 억제층(104a)을 삽입함으로써, 강유전체 구조물(102)이 억제층들(104)이 없고 더 큰 두께를 갖는 유사한 구조물에 비해 더 정방정계 특성들을 보인다.
따라서, 일부 실시예들에서, 제1 강유전체층(106a) 및 제2 강유전체층(106b)은 약 1 나노미터 내지 4 나노미터, 약 1 나노미터 내지 6 나노미터, 약 1 나노미터 내지 8 나노미터, 약 1 나노미터 내지 10 나노미터, 또는 일부 다른 적합한 값의 개별 두께(Tf)를 갖는다. 제1 강유전체층(106a)과 제2 강유전체층(106b) 사이에 제1 억제층(104a)을 배치함으로써, 강유전체층의 연속적인 입자 성장이 제1 임계 두께(예를 들어, 대략 8 nm 또는 10 nm) 아래에서 중단되고, 따라서 사방정계 상으로부터 정방정계 상으로의, 그리고 FE 특성들로부터 AFE 특성들로의 강유전체 구조물의(102)의 전환을 결과하고 강유전체 구조물(102)의 내구성을 향상시킨다. 일부 실시예들에서, 제1 강유전체층(106a), 제2 강유전체층(106b), 또는 전체 강유전체 구조물(102)은 정방정계가 지배적이고 안정적인 AFE 특성들을 보인다.
도 13의 단면도(1300)에 의해 예시된 바와 같이, 제2 강유전체층(106b) 위에 최상부 전극(206)이 형성된다. 최상부 전극(206)을 형성하기 위한 프로세스는 DC 스퍼터링, PVD, CVD, ALD, 일부 다른 적합한 퇴적 프로세스, 또는 이들의 임의의 조합에 의해 최상부 전극(206)을 퇴적하는 것이거나 이를 포함할 수 있다. 또한, 프로세스는, 예를 들어 어닐링을 포함할 수 있다. 어닐링은, 예를 들어 강유전체층들(106)의 응력을 감소시키고/감소시키거나 결정도(crystallinity)를 증대시키기 위해 약 섭씨 400도 내지 섭씨 900도에서 수행될 수 있다. 또한, 어닐링은, 예를 들어 질소 가스(예를 들어, N2), 아르곤 가스, 산소 가스(예를 들어, O2), 일부 다른 적합한 가스, 또는 이들의 임의의 조합을 포함하는 분위기(atmosphere)에서 수행될 수 있다.
도 14의 단면도(1400)에 의해 예시된 바와 같이, 바닥부 전극(204), 제1 강유전체층(106a), 억제층(104), 제2 강유전체층(106b), 및 최상부 전극(206)이 MFM 구조물(202)을 정의하기 위해 패터닝된다. 패터닝은, 예를 들어 포토리소그래피/에칭 프로세스에 의해 그리고/또는 일부 다른 적합한 프로세스에 의해 수행될 수 있다. 일부 실시예들에서, 패터닝은, 포토리소그래피/에칭 프로세스를 사용하여 최상부 전극(206) 위에 하드 마스크(미도시)를 형성하는 것; 및 후속하여 하드 마스크가 제 위치에 있는(in place) 상태에서 바닥부 전극(204), 제1 강유전체층(106a), 억제층(104), 제2 강유전체층(106b), 및 최상부 전극(206)을 에칭하는 것을 포함한다.
도 15의 단면도(1500)에 의해 예시된 바와 같이, 상부 상호연결 유전체층(314b) 및 저부 상호연결 유전체층(314a)이 상호연결 유전체 구조물(314)을 형성하도록, 저부 상호연결 유전체층(314a) 위에 상부 상호연결 유전체층(314b)이 형성된다. 또한, 상부 상호연결 유전체층(314b)에 상부 상호연결 구조물이 형성된다. 상부 상호연결 구조물은 MFM 구조물(202) 위에 있는 레벨간 비아(318)를 포함하고, 레벨간 비아(318) 위에 있는 최상부 와이어(320t)를 더 포함한다.
도 16을 참조하면, 억제층들을 포함하는 메모리 디바이스를 형성하기 위한 방법의 일부 실시예들을 예시하는 흐름도가 제공된다. 방법은, 예를 들어 도 7 내지 도 15의 방법에 대응할 수 있다.
개시되는 흐름도가 일련의 액트들 또는 이벤트들로서 본원에서 예시되고 설명되지만, 그러한 액트들 또는 이벤트들의 예시되는 순서가 제한적인 의미로 해석되어서는 안된다는 점이 이해될 것이다. 예를 들어, 일부 액트들은 본원에서 예시되고/예시되거나 설명되는 것으로부터 벗어나 상이한 순서로 그리고/또는 다른 액트들 또는 이벤트들과 동시에 발생할 수 있다. 또한, 예시되는 액트들 모두가 본원의 설명의 하나 이상의 양태 또는 실시예를 구현하기 위해 필요되는 것은 아닐 수 있다. 또한, 본원에 도시된 액트들 중 하나 이상이 하나 이상의 개별적인 액트 및/또는 단계로 수행될 수 있다.
1602에서, 반도체 기판 위에 액세스 디바이스 및 저부 상호연결 구조물이 형성된다. 예를 들어, 도 7 및 도 8을 보라.
1604에서, 저부 상호연결 구조물 위에 바닥부 전극이 형성된다. 예를 들어, 도 9를 보라.
1606에서, 바닥부 전극 위에 제1 강유전체층이 형성된다. 예를 들어, 도 10을 보라.
1608에서, 제1 강유전체층 위에 유전체 억제층이 형성된다. 예를 들어, 도 11을 보라.
1610에서, 유전체 억제층 위에 제2 강유전체층이 형성된다. 예를 들어, 도 12를 보라.
1612에서, 제2 강유전체층 위에 최상부 전극이 형성된다. 예를 들어, 도 13을 보라.
1614에서, 바닥부 전극, 제1 강유전체층, 유전체 억제층, 제2 강유전체층, 및 최상부 전극이 강유전체 메모리 구조물을 정의하기 위해 패터닝된다. 예를 들어, 도 14를 보라.
1616에서, 강유전체 메모리 구조물 위에 상부 상호연결 구조물이 형성된다. 예를 들어, 도 15를 보라.
도 17 내지 도 25는, 억제층을 포함하는 1T 강유전체 메모리 디바이스가 제공되는 메모리 디바이스를 형성하기 위한 방법의 일부 실시예들의 일련의 단면도들을 도시한다. 메모리 디바이스는, 예를 들어 도 4와 관련하여 설명된 것일 수 있다. 도 17 내지 도 25가 방법과 관련하여 설명되지만, 도 17 내지 도 25에서 개시되는 구조물들이 그러한 방법에 제한되는 것은 아니며, 대신 방법과 독립적인 구조물들로서 독립할 수 있다는 점이 이해될 것이다. 또한, 도 17 내지 도 25가 특정 강유전체 구조물(102)을 갖는 최상부 게이트 FeFET의 형성을 도시하지만, 바닥부 게이트 FeFET, 또는 이중 게이트 FeFET과 같지만 이에 제한되는 것은 아닌, 본 개시에서 설명되는 다른 메모리 디바이스 구조물들이 유사한 방식들로 형성될 수 있다.
도 17의 단면도(1700)에 의해 예시된 바와 같이, 기판(402)이 제공된다. 기판(402)은, 예를 들어 실리콘 기판, 실리콘 온 절연체(SOI) 기판, 폴리머 기판, 또는 일부 다른 적합한 유형의 반도체 기판이거나 이들을 포함할 수 있다. 일부 실시예들에서, 기판(402)은 도 4와 관련하여 설명된 것이다.
도 18의 단면도(1800)에 의해 예시된 바와 같이, 기판(402) 위에 게이트 유전체층(502)이 형성된다. 게이트 유전체층(502)은, 예를 들어 CVD, PVD, ALD, 일부 다른 적합한 퇴적 프로세스, 또는 이들의 임의의 조합에 의해 게이트 유전체층(502)을 퇴적함으로써 형성될 수 있다.
도 19의 단면도(1900)에 의해 예시된 바와 같이, 게이트 유전체층(502) 위에 제1 강유전체층(106a)이 형성된다. 제1 강유전체층(106a)은 DC 스퍼터링, PVD, CVD, ALD, 일부 다른 적합한 퇴적 프로세스, 또는 이들의 임의의 조합에 의해 형성될 수 있다.
도 20의 단면도(2000)에 의해 예시된 바와 같이, 제1 강유전체층(106a) 위에 억제층(104)이 형성된다. 억제층(104)을 형성하기 위한 프로세스는 몇 사이클 또는 심지어 한 사이클만큼 간단한 사이클에 의해 ALD 프로세스에 의해 억제층(104)을 퇴적하는 것이거나 이를 포함할 수 있다. 억제층(104)은, 억제층(104)이 제1 강유전체층(106a)과 제2 강유전체층(106b) 사이의 연속적인 입자 성장을 억제할 수 있도록, 제1 및 제2 강유전체층들(106a, 106b)과는 적어도 5% 상이한 격자 상수를 가질 수 있다. 일부 실시예들에서, 억제층(104)은 대략 1 Å 또는 1 Å보다 작은 두께(Tr)를 갖는다. 일부 실시예들에서, 억제층(104)의 두께(Tr)는 0.1 나노미터보다 작거나, 약 0.1 나노미터 내지 0.3 나노미터, 약 0.1 나노미터 내지 1 나노미터, 또는 일부 다른 적합한 값일 수 있다.
도 21의 단면도(2100)에 의해 예시된 바와 같이, 억제층(104) 위에 제2 강유전체층(106b)이 형성된다. 제2 강유전체층(106b)을 형성하기 위한 프로세스는 제1 강유전체층(106a)을 형성하는 것과 유사할 수 있다. 일부 실시예들에서, 제1 및 제2 강유전체층들(106a, 106b)은 제1 임계 두께, 예를 들어 8 nm 또는 10 nm보다 작은 두께(Tf)를 각각 갖는다. 두께(Tf)는 또한, 더 안정적이고 증대된 성능을 위해 6 nm보다 작게 제한될 수 있다. 제1 및 제2 강유전체층들(106a, 106b)의 두께(Tf)를 제1 임계 두께 아래로 제한하고 제1 강유전체층(106a)과 제2 강유전체층(106b) 사이에 억제층(104)을 삽입함으로써, 강유전체 구조물(102)이 억제층들(104)이 없고 더 큰 두께를 갖는 유사한 구조물에 비해 더 정방정계 특성들을 보인다.
따라서, 일부 실시예들에서, 제1 강유전체층(106a) 및 제2 강유전체층(106b)은 약 1 나노미터 내지 4 나노미터, 약 1 나노미터 내지 6 나노미터, 약 1 나노미터 내지 8 나노미터, 약 1 나노미터 내지 10 나노미터, 또는 일부 다른 적합한 값의 개별 두께(Tf)를 갖는다. 제1 강유전체층(106a)과 제2 강유전체층(106b) 사이에 억제층(104)을 배치함으로써, 강유전체층의 연속적인 입자 성장이 제1 임계 두께(예를 들어, 대략 8 nm 또는 10 nm) 아래에서 중단되고, 따라서 사방정계 상으로부터 정방정계 상으로의, 그리고 FE 특성들로부터 AFE 특성들로의 강유전체 구조물의(102)의 전환을 결과하고 강유전체 구조물(102)의 내구성을 향상시킨다. 일부 실시예들에서, 제1 강유전체층(106a), 제2 강유전체층(106b), 또는 전체 강유전체 구조물(102)은 정방정계가 지배적이고 안정적인 AFE 특성들을 보인다.
도 22의 단면도(2200)에 의해 예시된 바와 같이, 제2 강유전체층(106b) 위에 최상부 전극(206)이 형성된다. 최상부 전극(206)을 형성하기 위한 프로세스는 도 13에서 설명된 것일 수 있다.
도 23의 단면도(2300)에 의해 예시된 바와 같이, 게이트 유전체층(502), 제1 강유전체층(106a), 억제층(104), 제2 강유전체층(106b), 및 최상부 전극(206)이 컬럼형 게이트 스택(columnar gate stack)을 형성하기 위해 패터닝된다. 패터닝은, 예를 들어 포토리소그래피/에칭 프로세스에 의해 그리고/또는 일부 다른 적합한 프로세스에 의해 수행될 수 있다. 일부 실시예들에서, 패터닝은, 포토리소그래피/에칭 프로세스를 사용하여 최상부 전극(206) 위에 하드 마스크(미도시)를 형성하는 것; 및 후속하여 하드 마스크가 제 위치에 있는 상태에서 게이트 유전체층(502), 제1 강유전체층(106a), 억제층(104), 제2 강유전체층(106b), 및 최상부 전극(206)을 에칭하는 것을 포함한다.
도 24의 단면도(2400)에 의해 예시된 바와 같이, 기판(402)에 한 쌍의 소스/드레인 영역(404)을 형성하기 위해 기판(402)이 도핑된다. 소스/드레인 영역들(404)은 각각 컬럼형 게이트 스택의 양 측부 상에 있고, 컬럼형 게이트 스택 아래에 있는 채널 영역(406)의 경계를 정한다(demarcate). 도핑은, 예를 들어 이온 주입 및/또는 일부 다른 적합한 도핑 프로세스에 의해 수행될 수 있다.
도 25의 단면도(2500)에 의해 예시된 바와 같이, 기판(402) 위에 상호연결 유전체층(416)이 형성된다. 또한, 복수의 접촉 비아들(410)이 한 쌍의 소스/드레인 영역(404) 및 최상부 전극(206)과 각각 접촉하도록 상호연결 유전체층(416)에 형성된다. 일부 실시예들에서, 복수의 와이어들(412)(예를 들어, 금속 라인들) 및 복수의 레벨간 비아들(414)이 상호연결 유전체층(416)에 형성된다. 복수의 와이어들(412), 복수의 레벨간 비아들(414), 및 복수의 접촉 비아들(410)이 전도성 경로들을 정의하기 위해 전기적으로 커플링된다. 임의의 수의 전도성 와이어들(412) 및/또는 레벨간 비아들(414)이 대안적으로 상호연결 유전체층(416)에 서로 위 아래로 형성될 수 있다는 점이 이해될 것이다. 또 다른 실시예들에서, 복수의 접촉 비아들(410), 복수의 와이어들(412), 및 복수의 레벨간 비아들(414)이 상호연결 구조물로 지칭될 수 있다. 일부 실시예들에서, 상호연결 구조물은 도 4에서 설명된 것이다.
도 26을 참조하면, 억제층들을 포함하는 1T 강유전체 메모리 디바이스를 형성하기 위한 방법의 일부 실시예들을 예시하는 흐름도가 제공된다. 방법은, 예를 들어 도 17 내지 도 25의 방법에 대응할 수 있다.
개시되는 흐름도가 일련의 액트들 또는 이벤트들로서 본원에서 예시되고 설명되지만, 그러한 액트들 또는 이벤트들의 예시되는 순서가 제한적인 의미로 해석되어서는 안된다는 점이 이해될 것이다. 예를 들어, 일부 액트들은 본원에서 예시되고/예시되거나 설명되는 것으로부터 벗어나 상이한 순서로 그리고/또는 다른 액트들 또는 이벤트들과 동시에 발생할 수 있다. 또한, 본 설명의 하나 이상의 양태 또는 실시예를 구현하기 위해, 예시되는 액트들 모두가 필요되는 것은 아닐 수 있다. 또한, 본원에 도시된 액트들 중 하나 이상은 하나 이상의 개별적인 액트 및/또는 단계로 수행될 수 있다.
2602에서, 기판이 제공된다. 예를 들어, 도 17을 보라.
2604에서, 기판 위에 게이트 유전체층이 형성된다. 예를 들어, 도 18을 보라.
2606에서, 게이트 유전체층 위에 제1 강유전체층이 형성된다. 예를 들어, 도 19를 보라.
2608에서, 제1 강유전체층 위에 억제층이 형성된다. 예를 들어, 도 20을 보라.
2610에서, 억제층 위에 제2 강유전체층이 형성된다. 예를 들어, 도 21을 보라.
2612에서, 제2 강유전체층 위에 최상부 전극이 형성된다. 예를 들어, 도 22를 보라.
2614에서, 게이트 유전체층, 제1 강유전체층, 억제층, 제2 강유전체층, 및 최상부 전극이 컬럼형 게이트 스택을 정의하기 위해 패터닝된다. 예를 들어, 도 23을 보라.
2616에서, 한 쌍의 소스/드레인 영역이 기판에 형성되고, 컬럼형 게이트 스택이 측방으로(laterally) 소스/드레인 영역들 사이에 있다. 예를 들어, 도 24를 보라.
2618에서, 기판 위에 게이트 상호연결 구조물이 형성된다. 예를 들어, 도 25를 보라.
따라서, 일부 실시예들에서, 본 개시는 강유전체 구조물에 관한 것이다. 강유전체 구조물은 제1 강유전체층, 제1 강유전체층 위에 있는 제2 강유전체층, 및 제1 강유전체층과 제2 강유전체층 사이에 배치되고 제2 강유전체층과 경계를 이루는 제1 억제층을 포함한다. 제1 억제층은 제1 강유전체층 및 제2 강유전체층과는 상이한 재료이다. 강유전체 구조물은 정방정계 상이 지배적이다.
다른 실시예들에서, 본 개시는 집적 회로(IC)에 관한 것이다. IC는 제1 전극 및 제1 전극과 수직으로 적층된 강유전체 구조물을 포함한다. 강유전체 구조물은 제1 강유전체층, 제1 강유전체층 위에 있는 제2 강유전체층, 및 제1 강유전체층과 제2 강유전체층 사이에 있고 제1 강유전체층 및 제2 강유전체층과 경계를 이루는 제1 억제층을 포함한다. 제1 억제층은 제1 강유전체층 및 제2 강유전체층의 재료 유형과는 상이한 재료 유형이다. 제1 강유전체층 및 제2 강유전체층은 8 nm보다 작은 두께를 각각 갖는다.
또 다른 실시예들에서, 본 개시는 IC를 형성하기 위한 방법에 관한 것이다. 방법은, 기판 위에 제1 재료 유형의 저부 강유전체층을 퇴적하는 단계, 저부 강유전체층 위에 있는 제1 재료 유형과는 상이한 제2 재료 유형의 제1 억제층을 퇴적하는 단계; 및 제1 억제층 바로 위에 상부 강유전체층을 퇴적하는 단계를 포함한다. 정방정계 상이 상부 강유전체층을 지배한다.
상술한 것은 본 분야에 숙련된 자들이 본 개시의 양태들을 더 잘 이해할 수 있도록 일부 실시예들의 특징들의 개요를 서술한 것이다. 본 분야에 숙련된 자들은 그들이, 본원에서 소개된 실시예들과 동일한 목적을 수행하고/수행하거나 동일한 이점을 달성하기 위해 다른 프로세스들 및 구조물들을 설계하거나 수정하기 위한 기반으로서 본 개시를 쉽게 사용할 수 있다는 점을 이해해야 한다. 본 분야에 숙련된 자들은, 그러한 균등한 구성들이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점, 및 그들이 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경들, 교체들, 및 개조들을 행할 수 있다는 점을 또한 인식해야 한다.
실시예들
실시예 1. 강유전체 구조물에 있어서,
제1 강유전체층;
상기 제1 강유전체층 위에 있는 제2 강유전체층; 및
상기 제1 강유전체층과 상기 제2 강유전체층 사이에 배치되고 상기 제2 강유전체층과 경계를 이루는(border) 제1 억제층(inhibition layer) - 상기 제1 억제층은 상기 제1 강유전체층 및 상기 제2 강유전체층과는 상이한 재료임 -
을 포함하고,
상기 강유전체 구조물은 정방정계 상이 지배적(tetragonal-phase dominant)인 것인, 강유전체 구조물.
실시예 2. 실시예 1에 있어서, 상기 제1 강유전체층 및 상기 제2 강유전체층은 8 nm보다 작은 두께를 각각 갖는 것인, 강유전체 구조물.
실시예 3. 실시예 1에 있어서, 상기 제2 강유전체층은 70%보다 작은 Zr(zirconium)의 도핑 농도를 갖는 하프늄 지르코늄 산화물(hafnium zirconium oxide; HZO)인 것인, 강유전체 구조물.
실시예 4. 실시예 1에 있어서, 상기 제1 강유전체층 및 상기 제2 강유전체층은 둘 다 Zr의 동일한 도핑 농도를 갖는 하프늄(hafnium, Hf) 지르코늄(zirconium, Zr) 산화물(HZO)인 것인, 강유전체 구조물.
실시예 5. 실시예 1에 있어서, 상기 제2 강유전체층은 상기 제1 강유전체층보다 작은 두께를 갖는 것인, 강유전체 구조물.
실시예 6. 실시예 1에 있어서, 상기 제1 억제층은 1 nm보다 작은 두께를 갖는 것인, 강유전체 구조물.
실시예 7. 실시예 1에 있어서, 상기 제1 억제층은 알루미나(Alumina, Al2O3)인 것인, 강유전체 구조물.
실시예 8. 실시예 1에 있어서, 상기 제1 강유전체층의 바닥부에 있는 제2 억제층을 더 포함하고, 상기 제2 억제층은 상기 제1 억제층과 동일한 재료 및 두께를 갖는 것인, 강유전체 구조물.
실시예 9. 실시예 8에 있어서, 상기 제2 강유전체층의 최상부에 있는 제3 억제층을 더 포함하고, 상기 제3 억제층은 상기 제1 억제층과 동일한 재료 및 두께를 갖는 것인, 강유전체 구조물.
실시예 10. 실시예 9에 있어서, 상기 제3 억제층 바로 위에 배치된 제3 강유전체층을 더 포함하고, 상기 제3 강유전체층은, 상기 제1 강유전체층과는 상이한, 상기 제2 강유전체층과 동일한 재료 및 두께를 갖는 것인, 강유전체 구조물.
실시예 11. 집적 회로(integrated circuit; IC)에 있어서,
제1 전극; 및
상기 제1 전극과 수직으로 적층된 강유전체 구조물
을 포함하고, 상기 강유전체 구조물은,
제1 강유전체층;
상기 제1 강유전체층 위에 있는 제2 강유전체층; 및
상기 제1 강유전체층과 상기 제2 강유전체층 사이에 있고 상기 제1 강유전체층 및 상기 제2 강유전체층과 경계를 이루는 제1 억제층 - 상기 제1 억제층은 상기 제1 강유전체층 및 상기 제2 강유전체층의 재료 유형과는 상이한 재료 유형임 -
을 포함하며,
상기 제1 강유전체층 및 상기 제2 강유전체층은 8 nm보다 작은 두께를 각각 갖는 것인, 집적 회로(IC).
실시예 12. 실시예 11에 있어서, 상기 제1 강유전체층 및 상기 제2 강유전체층은 둘 다 Zr의 상이한 도핑 농도들 및 상이한 두께들을 갖는 하프늄(Hf) 지르코늄(Zr) 산화물(HZO)인 것인, 집적 회로(IC).
실시예 13. 실시예 11에 있어서,
상기 강유전체 구조물은, 상기 제1 강유전체층과 상기 제1 전극 사이에 있고 상기 제1 강유전체층 및 상기 제1 전극과 경계를 이루는 제2 억제층을 더 포함하고,
상기 강유전체 구조물은 정방정계 상이 지배적인 것인, 집적 회로(IC).
실시예 14. 실시예 11에 있어서, 상기 제1 전극 및 상기 강유전체 구조물과 수직으로 적층된 제2 전극을 더 포함하고, 상기 강유전체 구조물은 상기 제1 전극과 상기 제2 전극 사이에 있고 상기 제1 전극 및 상기 제2 전극과 경계를 이루는 것인, 집적 회로(IC).
실시예 15. 실시예 14에 있어서,
상기 제2 강유전체층의 최상부에 있는 제2 억제층 - 상기 제2 억제층은 상기 제1 억제층과 동일한 재료 및 두께를 가짐 - ; 및
상기 제2 억제층 바로 위에 배치된 제3 강유전체층
을 더 포함하는, 집적 회로(IC).
실시예 16. 실시예 14에 있어서, 상기 제2 전극은, 상기 제1 억제층과 동일한 재료를 갖는 추가적인 억제층과 직접적으로 접촉하는 것인, 집적 회로(IC).
실시예 17. 집적 회로(IC)를 형성하기 위한 방법에 있어서,
기판 위에 저부 강유전체층을 퇴적하는 단계 - 상기 저부 강유전체층은 제1 재료 유형을 포함함 - ;
상기 저부 강유전체층 위에 있고 상기 제1 재료 유형과는 상이한 제2 재료 유형을 포함하는 제1 억제층을 퇴적하는 단계; 및
상기 제1 억제층 바로 위에 상부 강유전체층을 퇴적하는 단계
를 포함하고,
정방정계 상이 상기 상부 강유전체층을 지배하는 것인, 집적 회로(IC)를 형성하기 위한 방법.
실시예 18. 실시예 17에 있어서, 상기 제1 억제층은 1 nm보다 작은 두께로 원자 층 증착(atomic layer deposition; ALD) 프로세스에 의해 형성되는 것인, 방법.
실시예 19. 실시예 17에 있어서, 상기 상부 강유전체층 및 상기 저부 강유전체층은 상이한 비율들의 동일한 원소로 형성되는 것인, 방법.
실시예 20. 실시예 17에 있어서,
상기 상부 강유전체층의 최상부에 있는 제2 억제층 - 상기 제2 억제층은 상기 제1 억제층과 동일한 재료 및 두께를 가짐 - 을 형성하는 단계를 더 포함하고,
상기 제2 억제층은 상기 정방정계 상의 열역학적 불안정성을 방지하기 위해 상기 상부 강유전체층의 결정 격자를 안정화하도록 구성되는 것인, 방법.

Claims (10)

  1. 강유전체 구조물에 있어서,
    제1 강유전체층;
    상기 제1 강유전체층 위에 있는 제2 강유전체층; 및
    상기 제1 강유전체층과 상기 제2 강유전체층 사이에 배치되고 상기 제2 강유전체층과 경계를 이루는(border) 제1 억제층(inhibition layer) - 상기 제1 억제층은 상기 제1 강유전체층 및 상기 제2 강유전체층과는 상이한 재료임 -
    을 포함하고,
    상기 강유전체 구조물은 정방정계 상이 지배적(tetragonal-phase dominant)인 것인, 강유전체 구조물.
  2. 제1항에 있어서, 상기 제1 강유전체층 및 상기 제2 강유전체층은 8 nm보다 작은 두께를 각각 갖는 것인, 강유전체 구조물.
  3. 제1항에 있어서, 상기 제2 강유전체층은 70%보다 작은 Zr(zirconium)의 도핑 농도를 갖는 하프늄 지르코늄 산화물(hafnium zirconium oxide; HZO)인 것인, 강유전체 구조물.
  4. 제1항에 있어서, 상기 제1 강유전체층 및 상기 제2 강유전체층은 둘 다 Zr의 동일한 도핑 농도를 갖는 하프늄(hafnium, Hf) 지르코늄(zirconium, Zr) 산화물(HZO)인 것인, 강유전체 구조물.
  5. 제1항에 있어서, 상기 제2 강유전체층은 상기 제1 강유전체층보다 작은 두께를 갖는 것인, 강유전체 구조물.
  6. 제1항에 있어서, 상기 제1 억제층은 1 nm보다 작은 두께를 갖는 것인, 강유전체 구조물.
  7. 제1항에 있어서, 상기 제1 억제층은 알루미나(Alumina, Al2O3)인 것인, 강유전체 구조물.
  8. 제1항에 있어서, 상기 제1 강유전체층의 바닥부에 있는 제2 억제층을 더 포함하고, 상기 제2 억제층은 상기 제1 억제층과 동일한 재료 및 두께를 갖는 것인, 강유전체 구조물.
  9. 집적 회로(integrated circuit; IC)에 있어서,
    제1 전극; 및
    상기 제1 전극과 수직으로 적층된 강유전체 구조물
    을 포함하고, 상기 강유전체 구조물은,
    제1 강유전체층;
    상기 제1 강유전체층 위에 있는 제2 강유전체층; 및
    상기 제1 강유전체층과 상기 제2 강유전체층 사이에 있고 상기 제1 강유전체층 및 상기 제2 강유전체층과 경계를 이루는 제1 억제층 - 상기 제1 억제층은 상기 제1 강유전체층 및 상기 제2 강유전체층의 재료 유형과는 상이한 재료 유형임 -
    을 포함하며,
    상기 제1 강유전체층 및 상기 제2 강유전체층은 8 nm보다 작은 두께를 각각 갖는 것인, 집적 회로(IC).
  10. 집적 회로(IC)를 형성하기 위한 방법에 있어서,
    기판 위에 저부 강유전체층을 퇴적하는 단계 - 상기 저부 강유전체층은 제1 재료 유형을 포함함 - ;
    상기 저부 강유전체층 위에 있고 상기 제1 재료 유형과는 상이한 제2 재료 유형을 포함하는 제1 억제층을 퇴적하는 단계; 및
    상기 제1 억제층 바로 위에 상부 강유전체층을 퇴적하는 단계
    를 포함하고,
    정방정계 상이 상기 상부 강유전체층을 지배하는 것인, 집적 회로(IC)를 형성하기 위한 방법.
KR1020230144851A 2022-10-28 2023-10-26 강유전성 구조물에 반강유전성을 유도하기 위한 억제층 삽입 KR20240060480A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202263420131P 2022-10-28 2022-10-28
US63/420,131 2022-10-28
US18/150,259 2023-01-05
US18/150,259 US20240145571A1 (en) 2022-10-28 2023-01-05 Inserting inhibition layer for inducing antiferroelectricity to ferroelectric structure

Publications (1)

Publication Number Publication Date
KR20240060480A true KR20240060480A (ko) 2024-05-08

Family

ID=90732269

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020230144851A KR20240060480A (ko) 2022-10-28 2023-10-26 강유전성 구조물에 반강유전성을 유도하기 위한 억제층 삽입

Country Status (4)

Country Link
US (1) US20240145571A1 (ko)
KR (1) KR20240060480A (ko)
DE (1) DE102023126391A1 (ko)
TW (1) TW202418963A (ko)

Also Published As

Publication number Publication date
US20240145571A1 (en) 2024-05-02
DE102023126391A1 (de) 2024-05-08
TW202418963A (zh) 2024-05-01

Similar Documents

Publication Publication Date Title
US20190189627A1 (en) Ferroelectric memory cells including ferroelectric crystalline materials having polar and chiral crystal structures, and related memory devices
Lomenzo et al. Ferroelectric Si-doped HfO 2 device properties on highly doped germanium
US9053802B2 (en) Ferroelectric memory cell for an integrated circuit
US11508755B2 (en) Stacked ferroelectric structure
US20230189532A1 (en) Memory cell, memory cell arrangement, and methods thereof
US20230354613A1 (en) Wakeup free approach to improve the ferroelectricity of feram using a stressor layer
US20220336737A1 (en) Multi-doped data storage structure configured to improve resistive memory cell performance
US20230378354A1 (en) Ferroelectric memory devices having improved ferroelectric properties and methods of making the same
US20230200078A1 (en) Ferroelectric Device
US20230011305A1 (en) Anti-ferroelectric tunnel junction with asymmetrical metal electrodes
US20240145571A1 (en) Inserting inhibition layer for inducing antiferroelectricity to ferroelectric structure
CN117580364A (zh) 铁电结构、集成电路与其形成方法
US20240032305A1 (en) Memory cell and methods for processing a memory capacitor
US20230301114A1 (en) Ferroelectric devices and methods of forming the same
US11810956B2 (en) In-situ thermal annealing of electrode to form seed layer for improving FeRAM performance
US20230403862A1 (en) Ferroelectric tunnel junctions with conductive electrodes having asymmetric nitrogen or oxygen profiles