TWI523149B - 半導體製造製程及形成半導體器件之方法 - Google Patents

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Description

半導體製造製程及形成半導體器件之方法
本發明大體上係針對半導體器件之領域。在一態樣中，本發明係關於用於半導體器件之金屬閘極電極的製造。
本申請案已於2009年1月21日在美國申請，其專利申請號為12/357057。
隨著半導體器件按比例調整，先前在長通道器件中僅引起二階效應之器件設計與製造之態樣不再可忽略。例如，一習知MOS電晶體中通道長度及閘極氧化物厚度的按比例調整加劇如下問題：多晶矽閘極耗盡、高閘極電阻、高閘極穿隧洩漏電流及摻雜物(即，硼)滲透至器件之通道區域中。因此，CMOS技術逐漸替代氧化矽閘極介電質及多晶矽閘極導體，其利用高介電常數(高-k)介電質與由多晶矽及一或多個金屬層之一閘極堆疊形成之金屬閘極電極組合。利用此等技術，金屬閘極層不僅避免閘極耗盡及硼滲透效應，而且提供一實質上較低之薄片電阻。
雖然高介電常數介電質與金屬閘極電極之結合有利地展現改良之電晶體效能，但使用新的金屬層技術可產生新的技術挑戰。例如，當藉由在PMOS通道區域中包含一矽鍺層而調整用於金屬閘極PMOS器件之臨限電壓時，若現有之雙閘極氧化物(DGO)製造製程使用熱氧化或高溫熱氧化製程以在矽鍺層上方形成厚閘極氧化物，則該等製程可能不相容。此係因為高溫製程引起鍺擴散至基板區域中或擴散至不應包含任何鍺之閘極氧化物中，藉此使矽鍺通道之輪廓降級。一矽鍺通道層之熱氧化亦可產生高界面狀態密度，其因產生一嚴重之時間相依介電質崩潰(TDDB)問題而將不利地影響核心及DGO器件效能。
因此，需要一種經改良之金屬閘極電極及用於一經改良之雙閘極氧化物器件整合的製造方法，該整合併入一種或多種高介電常數閘極介電材料，以克服此項技術中諸如上述概述之問題。在參照圖式及隨後之實施方式而審視本申請案之剩餘部分後，熟習此項技術者將瞭解習知製程及技術的另外限制及缺點。
本發明描述一種用於在一單一基板上整合雙閘極氧化物(DGO)電晶體器件與核心電晶體器件之方法及裝置，其中各個電晶體包含一金屬閘極及一或多個高介電常數閘極介電層。如所揭示，在用於較高電壓要求之一器件區域(例如，一I/O區域)中形成一較厚閘極介電質，以包含一第一、相對較低之高介電常數層及一第二、相對較高之高介電常數金屬氧化物層；及在用於較低電壓要求之一器件區域(例如，一核心器件區域)中形成具有第二、相對較高之高介電常數金屬氧化物層的一較薄第二閘極介電質。該基板可經形成以在PMOS與NMOS器件區域之一者或兩者中包含一通道層，其中該通道層係由具有一不同於下伏半導體基板之電氣性質的一半導體材料(例如，在NMOS器件區域中之一SiC通道層，或在PMOS器件區域中之一SiGe通道層)形成。當在一SiGe通道層上形成PMOS器件時，PMOS金屬閘極器件之臨限電壓可獨立於NMOS器件而調整。DGO電晶體器件可經製造以包含一第一、相對較低之高介電常數層(例如，矽酸鉿或HfSiOxNy)及一第二、相對較高之高介電常數金屬氧化物層(例如，氧化鉿)，而核心電晶體器件可使用第二、相對較高之高介電常數金屬氧化物層製造而作為核心閘極介電層。最後，在DGO及核心器件區域上方順序地形成或沈積一單一金屬層及多晶矽層，且其後選擇性地蝕刻該層以形成具有經調諧之臨限電壓及經改良之閘極氧化物完整性的PMOS及NMOS閘極電極。
當結合下述圖式考慮下述詳細實施方式時，可瞭解本發明及其諸多目的、特徵及所獲得之優點。
現將參照附圖詳細描述本發明之各種說明性實施例。雖然在以下描述中說明各種細節，但將瞭解本發明可在無此等特定細節下實踐，且對本文所描述之本發明可作出諸多特定實施方案決策以達成將在一實施方案與另一實施方案之間不同的器件設計者之特定目標，諸如遵循製程技術或設計相關之約束。雖然此一開發努力可能複雜且浪費時間，然而其將係具有本揭示內容之優點的一般技術者從事之一日常工作。例如，應注意在全篇此實施方式，將沈積及移除某些材料層以形成所描繪之半導體結構。在下文未詳細描述用於沈積或移除此等層之特定程序之情況下，意欲使用熟習此項技術者習知的技術以適當厚度來沈積、移除或另外形成此等層。此等細節已為人熟知，且未被視為教示熟習此項技術者如何製作或使用本發明所必須的。另外，參照一半導體器件之經簡化橫截面圖來描繪選定態樣，該半導體器件未包含每一器件特徵或幾何結構以避免限制本發明或使本發明變得模糊。熟習此項技術者使用此類描述及表示法以將其等之工作主旨描述及傳達給其他熟習此項技術者。同時應注意在全篇此實施方式，圖式中之某些元件係為簡便及清楚起見而說明，且未必按比例繪製。例如，在圖式中可相對於其他元件放大一些元件之尺寸，以幫助改良對本發明之實施例的理解。
現參照圖1，其展示一半導體晶圓結構1之一部分橫截面圖。結構1包含形成於一半導體基板15上或作為半導體基板15之一部分的一半導體層16，該半導體基板15具有一第一結晶定向。同時說明複數個淺溝渠隔離體17，其等將層16分割為若干獨立區域，諸如一NMOS雙閘極氧化物(N-DGO)區域110、一NMOS核心(N核心)區域111、一PMOS雙閘極氧化物(P-DGO)區域112及一PMOS核心(P核心)區域113。雖然未展示，但用於NMOS器件區域110、111及PMOS器件區域112、113之層16之材料可不同。例如，N-DGO區域110及N核心區域111可利用硼植入以形成P井區域，且P-DGO區域112及PMOS核心區域113可利用砷或磷植入以形成N井區域(未展示)。NMOS器件可形成於N-DGO區域110及N核心區域111中。PMOS器件可形成於P-DGO區域112及P核心區域113中。形成於雙閘極氧化物區域(110與112)中之器件將利用較厚閘極氧化物來形成，且形成於核心區域(111與113)中之器件將利用較薄閘極氧化物來形成。
取決於所製造之電晶體器件的類型，半導體層15、16可實施為一塊體矽基板、單晶態矽(經摻雜或未經摻雜)、絕緣體上覆半導體(SOI)基板或任何半導體材料，包含(例如)Si、SiC、SiGe、SiGeC、Ge、GaAs、InAs、InP及其他III/V或II/VI化合物半導體或其等之任何組合，且視需要地可形成為塊體處置晶圓。半導體層15、16具有一通道結晶定向<100>。本揭示內容亦適用於具有諸如<110>、<111>之其他晶體定向的器件，該晶體定向可係增強載子遷移率所需的。對於任何FET類型(NMOS或PMOS)，層16可由材料之多個堆疊組成。應注意雖然為描述本發明，此處展示塊體類型之基板，但本發明並不限於任何特定基板類型。例如，用於本發明之起始基板可為在半導體之一頂層下方具有一埋入絕緣體層之絕緣體上覆半導體(SOI)類型，或一雙基板定向基板，諸如對於塊體及SOI具有不同定向之部分塊體及部分SOI。
形成隔離區域或結構17以將NMOS器件區域110、111與PMOS器件區域112、113電隔離。隔離結構17界定作用層16中之一作用區域或電晶體區域110-113的橫向邊界，且可利用任何所要之技術而形成，諸如：使用一經圖案化遮罩或光阻層(未展示)而在第二半導體層16中選擇性地蝕刻一開口，沈積一介電層(例如，氧化物)以填充該開口，且其後拋光該經沈積之介電層，直到利用剩餘之第二半導體層16平坦化為止。剝除經圖案化遮罩或光阻層之任何剩餘之未經蝕刻的部分。如將瞭解的，在其他實施例中可以其他方式形成隔離區域或結構17。
圖2說明在圖1之後之一半導體晶圓結構2的處理，其中在該半導體晶圓結構之NMOS區域110、111上方選擇性地形成一經圖案化遮罩層20，且在該半導體晶圓結構之PMOS區域112、113上方選擇性地形成一磊晶SiGe層21。例如，在半導體晶圓結構上方可沈積及/或生長一或多個遮罩層20(例如，一層氧化物層及/或氮化物層)，且其後可使用習知的圖案化及蝕刻技術以形成暴露至少PMOS器件區域112、113之該(該等)遮罩層20中之一開口。選擇性地形成之遮罩層20係用於界定及區分隨後形成於晶圓結構16上之NMOS及PMOS器件的作用區域。在形成經圖案化遮罩層20後，在半導體晶圓結構之PMOS區域112、113上方選擇性地形成一薄的壓縮應力半導體層21，其將用於形成PMOS器件。雖然圖式中展示半導體層21形成於半導體層16頂部，但將瞭解半導體層21可嵌入於半導體層16中。在選定實施例中，該薄的壓縮應力半導體層21係利用具有大於下伏第二半導體層16之原子與原子間隔的一半導體材料而形成，諸如SiGe、SiGeC或以其等之重量比之組合及組成物，該層21能夠利用一選擇性磊晶生長法或其他沈積法伴隨後續之重結晶而形成。例如，若PMOS器件係形成於PMOS區域112、113中之半導體層16上方且用於層16之半導體材料為矽，則半導體層21可藉由磊晶生長一SiGe層而形成，該SiGe層係薄於一臨界鬆弛厚度，以形成一壓縮SiGe層21。在存在二氯矽烷、鍺烷、(GeH4)、HCl及氫氣時，在400℃與900℃之間的一腔室溫度，藉由化學汽相沈積(CVD)之一製程可達成此磊晶生長。只要SiGe層21之厚度小於臨界鬆弛厚度，則SiGe層21遭受壓縮應力。如將瞭解的，一SiGe層之臨界鬆弛厚度將取決於層21中之含鍺量及層厚。在一範例實施例中，一磊晶生長之SiGe層21具有10%至50%鍺(例如，20%至35%鍺)且生長為在至少30埃至150埃之範圍內(例如，約100埃)的一預定厚度，由於層21與16之間的晶格失配，該SiGe層21將具有一雙軸壓縮應變。SiGe之壓縮應力及較低能帶隙容許區域112及113中PMOS器件之臨限電壓降低及遷移率增強。另外，SiGe可利用硼摻雜，而用於進一步降低PMOS臨限電壓。雖然可形成矽鍺之一通道層21，但將瞭解可使用與半導體基板16具有不同電氣性質之其他半導體材料。例如，在一實施例中，可使用碳化矽，或可使用改變NMOS器件之一通道區域的一能帶隙之任何半導體材料。在另一實施例中，可使用相對於一薄閘極器件之一通道區域而改變一厚閘極器件之一通道區域的一能帶隙之任何半導體材料。雖然未展示，但將瞭解藉由在下伏SiGe層21上方磊晶生長或沈積一矽層至約15埃之一預定厚度，可在磊晶半導體層21上方形成一半導體罩蓋層，然而可使用其他厚度及材料。
圖3說明在圖2之後之半導體晶圓結構3的處理，圖3為移除遮罩層20且在該半導體晶圓結構上方佈置一第一高介電常數閘極介電層22之後。在選定實施例中，該第一高介電常數閘極介電層22係藉由以下而形成：使用化學汽相沈積(CVD)、電漿增強化學汽相沈積(PECVD)、物理汽相沈積(PVD)、原子層沈積(ALD)或上述之任何組合在DGO器件區域及核心器件區域110-113之頂部沈積具有一相對較低之介電常數值的一高介電常數閘極介電材料。在選定實施例中，該第一高介電常數閘極介電層22可藉由一低溫CVD或ALD製程而形成為在1-100埃(例如10-50埃，或更特定言之20-30埃)範圍內之一預定最終厚度，然而可使用其他厚度。一種適合於閘極介電層22之高介電常數閘極介電材料係具有7.0或更大之一介電常數值的一絕緣體材料，該介電常數值係低於第二高介電常數閘極介電層24之介電常數值(下文描述)。一種適合於沈積製程之溫度係在約攝氏200度至約攝氏400度之範圍內，且經控制以減少或消除鍺之擴散。一種適用於第一高介電常數閘極介電層22之高介電常數閘極介電材料係不會與下伏矽鍺層21不利地交互作用之一基於鉿的介電質，諸如矽酸鉿(例如，HfxSi1-xOy)或氮氧化鉿(例如，HfxSi1-xOyNz)，然而亦可使用鋯、鋁、鑭、鍶、鉭、鈦之其他矽酸鹽及其等之組合，包含(但不限於)HfSiOX、ZrSiOX、LaSiOX、YSiOX、ScSiOX、CeSiOX及HfLaSiOX。另外，多金屬氧化物(例如，鈦酸鋇鍶，BST)亦可提供高介電常數介電性質。如將瞭解的，在其他實施例中可以其他方式形成第一高介電常數閘極介電層22。
圖4說明在圖3之後之一半導體晶圓結構4的處理，圖4為在DGO器件區域110、112中之第一高介電常數閘極介電層22上形成一經圖案化蝕刻遮罩23之後。藉由直接在第一高介電常數閘極介電層22上施加一經圖案化之光阻層以遮蔽DGO器件區域110、112，可形成經圖案化蝕刻遮罩23，或可使用一多層遮罩技術以在DGO器件區域110、112中之第一高介電常數閘極介電層22上方形成一蝕刻遮罩圖案23。
圖5說明在圖4之後之一半導體晶圓結構5的處理，圖5為從核心器件區域111、113中移除第一高介電常數閘極介電層22之經暴露部分之後。特定言之，在圖案化抗蝕劑或遮罩層23就位後，從核心器件區域111、113選擇性地蝕刻且移除第一高介電常數閘極介電層22之經暴露部分，藉此留下第一高介電常數閘極介電層22在DGO器件區域110、112中之部分。遮罩層23之圖案轉移及蝕刻可使用一或多個蝕刻步驟以移除層22之未受保護部分，該等蝕刻步驟包含：一乾式蝕刻製程，諸如反應性離子蝕刻、離子束蝕刻、電漿蝕刻或雷射蝕刻；一濕式蝕刻製程，其中採用一化學蝕刻劑；或其等之組合。例如，第一高介電常數閘極介電層22之經暴露部分可使用一反應性離子蝕刻製程而各向異性地蝕刻，在N-DGO區域110及P-DGO區域112中留下該下閘極氧化物區域22。在其他實施例中，第一高介電常數閘極介電層22之經暴露部分可使用一氫氟酸(HF)清洗(諸如一稀HF清洗製程)而從N核心區域111及P核心區域113移除。
在遮罩蝕刻製程後，移除經圖案化光阻層23。此為圖6中所示，圖6說明在圖5之後之一半導體晶圓結構6的處理，圖6為諸如藉由使用(例如)一食人魚(piranha)清洗或溶劑清洗製程而剝除或移除經圖案化蝕刻遮罩23之後。
圖7說明在圖6之後之一半導體晶圓結構7的處理，圖7為在該半導體晶圓結構上方佈置一第二高介電常數閘極介電層24之後。在形成該第二高介電常數閘極介電層24之前，可應用一預清洗製程(例如，無HF之一RCA標準清洗1或2溶液)以清除相關區域之頂部表面。如所說明，第二高介電常數閘極介電層24係藉由以下而形成：在DGO器件區域及核心器件區域110-113之頂部沈積具有一相對較高之介電常數值的一高介電常數閘極介電材料，使得介電層24直接上覆N-DGO區域110中之下閘極氧化物區域22、N核心區域111中之一部分半導體層16、P-DGO區域112中之下閘極氧化物區域22及P核心區域113中之SiGe層21。在選定實施例中，第二高介電常數閘極介電層24係使用CVD、PECVD、PVD、ALD或上述之任何組合而沈積為在1-100埃(例如10-50埃，或更特定言之15-20埃)範圍內之一預定最終厚度，然而可使用其他厚度。一種適合於閘極介電層24之高介電常數閘極介電材料係具有大於7.0之一介電常數值的一絕緣體材料，該介電常數值係高於第一高介電常數閘極介電層22之介電常數值。例如，可使用不含矽之一金屬氧化物化合物(例如，HfO2)，然而亦可使用鋯、鋁、鑭、鍶、鉭、鈦之其他氧化物、矽酸鹽或鋁酸鹽及其等之組合，包含(但不限於)Ta2O5、ZrO2、TiO2、Al2O3、Y2O3、La2O3、HfSiNyOX、ZrSiNyOX、ZrHfOX、LaSiOX、YSiOX、ScSiOX、CeSiOX、HfLaSiOX、HfAlOX、ZrAlOX及LaAlOX。另外，多金屬氧化物(例如，鈦酸鋇鍶，BST)亦可提供高介電常數介電性質。如將瞭解的，在其他實施例中可以其他方式形成第二高介電常數閘極介電層24。
接著，如圖8中所示，圖8說明在圖7之後之一半導體晶圓結構8的處理，在第二高介電常數閘極介電層24上方沈積一第一基於金屬之閘極層25。在選定實施例中，基於金屬之層25係使用任何所要之沈積或濺鍍製程(諸如CVD、PECVD、PVD、ALD、分子束沈積(MBD)或其等之任何組合)而沈積於第二高介電常數閘極介電層24上。一種適用於基於金屬之層25之材料係：可在NMOS及PMOS區域110-113上方沈積為20-150埃(例如，50-100埃)之一預定厚度的一元素或合金(例如，TaC或W)，然而可使用具有不同厚度之其他金屬層材料。在選定實施例中，基於金屬之層25可包含由下列組成之群組中選出之一元素：Ti、Ta、La、Ir、Mo、Ru、W、Os、Nb、Ti、V、Ni、W及Re，其形成可含碳及/或氮之一金屬或基於金屬之層(諸如TiN、TaC、HfC、TaSi、ZrC、Hf等)或甚至一導電金屬氧化物(諸如IrO2)。
圖9說明在圖8之後之一半導體晶圓結構9的處理，圖9為在基於金屬之層25上方佈置一含矽閘極層26以形成一金屬閘極堆疊之後。在選定實施例中，含矽層26係一非晶或多晶矽罩蓋層或一非晶/多晶矽鍺罩蓋層，其係使用CVD、PECVD、PVD、ALD、MBD或其等之組合而形成為在200-1000埃(例如500-600埃)範圍內之一預定厚度，然而可使用其他材料及厚度。含矽層26亦可為一經摻雜或未摻雜非晶矽或矽鍺層。隨後，一抗反射塗層(ARC)(未展示)可隨後在含矽閘極層26上方形成為在約10-200埃範圍內之一厚度，然而可使用其他厚度。在一選定實施例中，ARC層係藉由沈積用作特定微影製程之一ARC功能的矽豐富氮化矽層、有機ARC、氮氧化矽或任何ARC材料而形成。如所瞭解的，ARC層可直接施加至含矽層26或作為含矽層26上一多層遮罩的一部分。當經沈積，非晶含矽層26覆蓋NMOS及PMOS器件區域110-113。
圖10說明在圖9之後之一半導體晶圓結構10的處理，圖10為形成PMOS及NMOS器件50-53之後。如一初步步驟，使用任何所要之圖案及蝕刻製程(包含直接在ARC層上施加及圖案化光阻)在核心及DGO器件區域110-113中選擇性地蝕刻該金屬閘極堆疊以形成NMOS及PMOS閘極電極，然而亦可使用多層遮罩技術。舉例而言，N-DGO器件50可形成於N-DGO區域110中，N核心器件51可形成於N核心區域111中，P-DGO器件52可形成於P-DGO區域112中，且P核心器件53可形成於P核心區域113中。此等器件可使用習知的半導體處理步驟藉由形成閘極電極、間隔物及源極/汲極區域而形成。因此，例如，N-DGO器件50可包含一閘極結構，該閘極結構包含一下閘極氧化物區域58(由第一相對較低之高介電常數層22形成)、一上閘極氧化物區域60(由第二相對較高之高介電常數層24形成)、一金屬閘極電極區域62及一多晶矽閘極電極區域64。N-DGO器件50可進一步包含形成為相鄰於該閘極結構之間隔物66。N-DGO器件50可進一步包含植入為至少部分圍繞該閘極結構及/或間隔物66之源極/汲極區域68與70。N核心器件51可包含一閘極結構，該閘極結構包含一閘極氧化物區域72(由第二相對較高之高介電常數層24形成)、一金屬閘極電極區域74及一多晶矽閘極電極區域76。N核心器件51可進一步包含形成為相鄰於該閘極結構之間隔物78，及植入為至少部分圍繞該閘極結構及/或間隔物78之源極/汲極區域80與82。P-DGO器件52可包含矽鍺區域30。P-DGO器件52可進一步包含一閘極結構，該閘極結構包含一下閘極氧化物區域84(由第一相對較低之高介電常數層22形成)、一上閘極氧化物區域86(由第二相對較高之高介電常數層24形成)、一金屬閘極電極區域88及一多晶矽閘極電極區域90。P-DGO器件52可進一步包含形成為相鄰於該閘極結構之間隔物92，及植入為至少部分圍繞該閘極結構及/或間隔物92之源極/汲極區域94與96。P核心器件53可包含矽鍺區域32。P核心器件53可進一步包含一閘極結構，該閘極結構包含一閘極氧化物區域98(由第二相對較高之高介電常數層24形成)、一金屬閘極電極區域100及一多晶矽閘極電極區域102。P核心器件53可進一步包含形成為相鄰於該閘極結構之間隔物104，及植入為至少部分圍繞該閘極結構及/或間隔物104之源極/汲極區域106與108。
如本文中所述，由於第一高介電常數閘極介電層22(例如，HfSiOx)與第二高介電常數閘極介電層24(例如，HfO2)之間的材料類似性，因此在DGO NMOS器件50及DGO PMOS器件52中包含下閘極氧化物區域58、84改良與上閘極氧化物區域60、86之界面品質。另外，藉由從具有一相對較低介電常數之一第一高介電常數閘極介電層22(例如，HfSiOx)形成下閘極氧化物區域58、84，而使符合所要電氧化物厚度(Tox)所需之實體厚度增加最小化，因此確保較佳之薄膜品質。最後，相較於利用一高溫熱氧化物製程形成一閘極介電層，利用第一高介電常數閘極介電層22之一相對低溫沈積而形成下閘極氧化物區域58、84減少導致高界面狀態密度及TDDB問題之來自矽鍺通道層之鍺擴散。另外，利用第二相對較高之高介電常數層24來形成閘極氧化物區域72、98為N核心器件51及P核心器件53提供改良之核心器件效能。
如將瞭解的，可使用額外或不同之處理步驟以完成製造所描繪之器件結構50-53成為機能器件。除各種前端處理步驟外(諸如犧牲氧化物形成、剝除、隔離區域形成、閘極電極形成、延伸植入、光暈植入、間隔物形成、源極/汲極植入、退火、矽化物形成及拋光步驟)，可執行額外後端處理步驟，諸如以所要方式形成用於連接器件組件的接觸插塞及多層互連，以達成所要之功能。一旦完成晶圓製造製程，則可諸如藉由引線框附接、引線框附接、線接合及囊封而將晶圓切斷或切割為用於隨後之電連接的分離積體電路晶粒。因此，用於完成製造器件組件之步驟的特定順序可取決於製程及/或設計要求而改變。
到目前為止，應瞭解本文已提供一種用於在一單一基板上整合DGO與核心電晶體之半導體製造製程。在所揭示之方法中，提供一晶圓，該晶圓包含一第一半導體層作為一絕緣體上覆半導體(SOI)基板結構或塊體基板結構，該第一半導體層具有PMOS器件區域及NMOS器件區域，包含一DGO NMOS器件區域、一NMOS核心器件區域、一DGO PMOS器件區域及一PMOS核心器件區域。在該第一半導體層之至少一部分上，諸如藉由磊晶生長矽鍺至一預定厚度而形成一壓縮矽鍺層。在用於P-DGO之壓縮矽鍺層及用於N-DGO之矽上，由具有大於7.0之一第一介電常數值的一第一介電材料(例如，一矽酸鹽或金屬氮氧化物材料，諸如HfxSi1-xOy或HfxSi1-xOyNz)選擇性地形成一經沈積之第一高介電常數介電層。選擇性地形成該第一高介電常數介電層可包含：在NMOS器件區域及PMOS器件區域(包含PMOS器件區域中之壓縮矽鍺層)上方毯覆式沈積該第一高介電常數介電層，接著形成一經圖案化蝕刻遮罩以覆蓋該壓縮矽鍺層，且接著選擇性地蝕刻該第一高介電常數介電層以暴露該NMOS器件區域，而在該壓縮矽鍺層上方留下該第一高介電常數介電層。在選定實施例中，使用一低溫沈積製程來沈積矽酸鹽或金屬氮氧化物材料，其中該溫度經選擇以減少或消除來自該壓縮矽鍺層之鍺擴散。隨後，在該等PMOS器件區域及NMOS器件區域上方沈積一第二高介電常數介電層，其中該第二高介電常數介電層由一第二介電材料形成，該第二介電材料具有高於第一介電常數值之一介電常數值。例如，該第二高介電常數介電層可為沈積於PMOS器件區域中之第一高介電常數介電層上方及在NMOS器件區域中之第一半導體層上方的一HfO2層。該製程進一步包含在該第二高介電常數介電層上方沈積一或多個閘極電極層。
以另一形式提供一種形成器件之方法。在所揭示之方法中，在一半導體基板之一第一(DGO)區域中形成一第一閘極介電器件，其中在一第一通道區域上可磊晶生長一壓縮矽鍺層或碳化矽層。在形成該第一閘極介電器件時，藉由在該半導體基板之該第一通道區域中的該矽鍺層上方沈積一第一高介電常數介電層(例如，HfxSi1-xOy或HfxSi1-xOyNz)及一第二高介電常數介電層(例如，HfO2)而形成一所形成之第一閘極介電質，其中該第一高介電常數介電層具有小於該第二高介電常數介電層之一第二介電常數值的一第一介電常數值。在選定之實施例中，於一沈積製程中，該第一高介電常數介電層係沈積為一矽酸鹽或金屬氮氧化物材料，該沈積製程發生在經選擇以減少或消除來自該壓縮矽鍺層之鍺擴散之一溫度。另外，在該第二高介電常數介電層上沈積一閘極電極材料。所揭示之方法亦藉由形成一第二閘極介電質而在該半導體基板之一第二(核心)區域中形成一第二閘極介電器件，該第二閘極介電質比第一閘極介電質更薄，且藉由在該半導體基板之一第二通道區域上方沈積第二高介電常數介電層(例如，HfO2)而形成。另外，在該第二高介電常數介電層上方沈積一閘極電極材料。最後，所揭示之方法亦可在該半導體基板之一第三(DGO)區域中形成一第三閘極介電器件，該第三閘極介電器件包含一第三閘極介電質，該第三閘極介電質藉由在該半導體基板之一第三通道區域上方順序地沈積該第一高介電常數介電層及該第二高介電常數介電層而形成。另外，可在該半導體基板之一第四(核心)區域中形成一第四閘極介電器件，該第四閘極介電器件包含一第四閘極介電質，該第四閘極介電質比該第三閘極介電質更薄，且藉由在該半導體基板之一第四通道區域上方沈積第二高介電常數介電層而形成。
以另一形式提供一種用於在具有第一器件區域及第二器件區域(例如，DGO及核心器件區域)之一半導體基板上形成一半導體器件之方法。如所揭示，在該半導體基板之一或多個PMOS通道區域上(例如，在第一及/或第二器件區域中)可磊晶生長一壓縮矽鍺層。隨後，諸如藉由利用一沈積製程在該矽鍺層上沈積一HfxSi1-xOy或HfxSi1-xOyNz層，而在該第一器件區域上方形成具有7.0或更大之一第一介電常數值的一第一高介電常數介電層，該沈積製程發生在經選擇以減少或消除來自該壓縮矽鍺層之鍺擴散之一溫度。為在該第一區域中形成第一高介電常數介電層，該第一高介電常數介電層可在該第一器件區域及該第二器件區域上方沈積為一矽酸鹽或金屬氮氧化物層，且其後選擇性地從該第二器件區域蝕刻該第一高介電常數介電層以暴露該第二器件區域中之該半導體基板。另外，在該第一器件區域中之該第一高介電常數介電層上方及在該第二器件區域中之該半導體基板上方形成一第二高介電常數介電層(例如，HfO2)，其中該第二高介電常數介電層具有高於該第一介電常數值的一介電常數值。其後一或多個閘極電極層位於該第二高介電常數介電層上方，且選擇性地經蝕刻以在該第一器件區域及該第二器件區域上方形成一或多個閘極電極結構。相較於利用具有一較高介電常數值之一材料形成該第一高介電常數介電層，藉由在該第一器件區域上方形成具有一相對較低之介電常數值的該第一高介電常數介電層，減小符合一預定電氧化物厚度(Tox)要求所需之用於該第一器件區域中之該第一高介電常數介電層的厚度量測。
雖然本文所揭示之經描述例示性實施例係針對各種半導體器件結構及製成該等結構之方法，但本發明未必限於說明本發明之發明態樣且適用於廣泛之各種半導體製程及/或器件的範例實施例。例如，雖然前文相對於具有矽鍺區域之PMOS器件而描述製程流程，但一類似製程流程可與具有碳化矽之NMOS器件一起使用。在NMOS器件製程流程中，半導體層21可形成為一層碳化矽層以改變一NMOS通道區域之一能帶隙，在該情況下DGO器件52將形成為一N-DGO器件，且核心器件53將形成為一N核心器件。因此，前文所揭示之特定實施例僅為說明性的，且不應視為限制本發明，因為對具有本文之教示之優點之技術熟習者顯然可知可以不同但等效的方式修改及實踐本發明。例如，本發明之方法可使用除本文明確說明之材料外的材料來應用。另外，本發明並不限於本文所描述之任何特定類型的積體電路。因此，先前描述並不意欲將本發明限於所說明之特定形式，相反其意欲涵蓋在如由隨附申請專利範圍界定之本發明的精神與範疇內可包含之此等替代、修改及等效物，使得熟習此項技術者可瞭解在不脫離本發明以其最廣形式之精神及範疇下其等可作出各種改變、替代及變動。
前文已關於特定實施例描述利益、其他優點及問題之解決方案。然而，利益、優點、問題之解決方案及可引起任何利益、優點或解決方案發生或變得較明顯之任何元件不應視為任何或全部申請專利範圍之一關鍵、所需或基本特徵或元件。如本文中所使用，術語「包括」或其任何其他變動意欲涵蓋一非排他性包含，使得包括諸多元件之一清單之一製程、方法、物品或裝置不僅包含該等元件，亦可包含未明確列舉或此製程、方法、物品或裝置固有的其他元件。
1．．．半導體晶圓結構
2．．．半導體晶圓結構
3．．．半導體晶圓結構
4．．．半導體晶圓結構
5．．．半導體晶圓結構
6．．．半導體晶圓結構
7．．．半導體晶圓結構
8．．．半導體晶圓結構
9．．．半導體晶圓結構
10．．．半導體晶圓結構
15．．．半導體基板
16．．．半導體層
17．．．淺溝渠隔離體
20．．．經圖案化遮罩層
21．．．磊晶SiGe層/半導體層
22．．．第一高介電常數閘極介電層/下伏SiGe層
23．．．經圖案化蝕刻遮罩
24．．．第二高介電常數閘極介電層
25．．．第一基於金屬之閘極層
26．．．含矽閘極層
30．．．矽鍺區域
32．．．矽鍺區域
50．．．N-DGO器件
51．．．N核心器件
52．．．P-DGO器件
53．．．P核心器件
58．．．下閘極氧化物區域
60．．．上閘極氧化物區域
62．．．金屬閘極電極區域
64．．．多晶矽閘極電極區域
66．．．間隔物
68．．．源極區域
70．．．汲極區域
72．．．閘極氧化物區域
74．．．金屬閘極電極區域
76．．．多晶矽閘極電極區域
78．．．間隔物
80．．．源極區域
82．．．汲極區域
84．．．下閘極氧化物區域
86．．．上閘極氧化物區域
88．．．金屬閘極電極區域
90．．．多晶矽閘極電極區域
92．．．間隔物
94．．．源極區域
96．．．汲極區域
98．．．閘極氧化物區域
100．．．金屬閘極電極區域
102．．．多晶矽閘極電極區域
104．．．間隔物
106．．．源極區域
108．．．汲極區域
110．．．NMOS雙閘極氧化物(N-DGO)區域
111．．．NMOS核心(N核心)區域
112．．．PMOS雙閘極氧化物(P-DGO)區域
113．．．PMOS核心(P核心)區域
圖1係包含一半導體層之一半導體晶圓結構的一部分橫截面圖；
圖2說明在圖1之後的處理，其中在該半導體晶圓結構之NMOS區域上方形成一遮罩層，且在該半導體晶圓結構之PMOS區域上方選擇性地形成一磊晶SiGe層；
圖3說明在圖2之後的處理，圖3為移除該遮罩層且在該半導體晶圓結構上方佈置一第一高介電常數閘極介電層之後；
圖4說明在圖3之後的處理，圖4為在DGO器件區域中之該第一高介電常數閘極介電層上形成一經圖案化蝕刻遮罩之後；
圖5說明在圖4之後的處理，圖5為從核心器件區域移除該第一高介電常數閘極介電層之經暴露部分之後；
圖6說明在圖5之後的處理，圖6為剝除或移除該經圖案化蝕刻遮罩之後；
圖7說明在圖6之後的處理，圖7為在該半導體晶圓結構上方佈置一第二高介電常數閘極介電層之後；
圖8說明在圖7之後的處理，圖8為在該半導體晶圓結構上方沈積一第一基於金屬之閘極層之後；
圖9說明在圖8之後的處理，圖9為在該第一基於金屬之層上方佈置一含矽閘極層之後；及
圖10說明在圖9之後的處理，圖10為選擇性地蝕刻該單一金屬閘極堆疊以形成閘極電極且至少部分完成NMOS與PMOS核心及DGO器件之後。
10．．．半導體晶圓結構
15．．．半導體基板
16．．．半導體層
17．．．淺溝渠隔離體
30．．．矽鍺區域
32．．．矽鍺區域
50．．．N-DGO器件
51．．．N核心器件
52．．．P-DGO器件
53．．．P核心器件
58．．．下閘極氧化物區域
60．．．上閘極氧化物區域
62．．．金屬閘極電極區域
64．．．多晶矽閘極電極區域
66．．．間隔物
68．．．源極區域
70．．．汲極區域
72．．．閘極氧化物區域
74．．．金屬閘極電極區域
76．．．多晶矽閘極電極區域
78．．．間隔物
80．．．源極區域
82．．．汲極區域
84．．．下閘極氧化物區域
86．．．上閘極氧化物區域
88．．．金屬閘極電極區域
90．．．多晶矽閘極電極區域
92．．．間隔物
94．．．源極區域
96．．．汲極區域
98．．．閘極氧化物區域
100．．．金屬閘極電極區域
102．．．多晶矽閘極電極區域
104．．．間隔物
106．．．源極區域
108．．．汲極區域

Claims (22)

  1. 一種半導體製造製程，其包括：提供一晶圓，該晶圓包括具有一第一PMOS器件區域、一第二PMOS器件區域及一NMOS器件區域之一第一半導體層；在至少該第一PMOS器件區域及該第二PMOS器件區域上形成一壓縮矽鍺層；在該第一PMOS器件區域之該壓縮矽鍺層上方選擇性地形成一經沈積之第一高介電常數介電層，其中該第一高介電常數介電層係由一第一介電材料形成，該第一介電材料具有7.0或更大之一第一介電常數值；在該第一PMOS器件區域中之該第一高介電常數介電層上方、在該第二PMOS器件區域中之該壓縮矽鍺層上方及在該NMOS器件區域中之該第一半導體層上方沈積一第二高介電常數介電層，其中該第二高介電常數介電層係由一第二介電材料形成，該第二介電材料具有高於該第一介電常數值之一介電常數值；及在該第二高介電常數介電層上方沈積一或多個閘極電極層。
  2. 如請求項1之半導體製造製程，其中提供該晶圓包括：提供一第一半導體層作為一絕緣體上覆半導體(SOI)基板結構或塊體基板結構。
  3. 如請求項1之半導體製造製程，其中形成該壓縮矽鍺層包括：磊晶生長矽鍺至一預定厚度。
  4. 如請求項1之半導體製造製程，其中選擇性地形成該經沈積之第一高介電常數介電層包括：沈積一矽酸鹽或金屬氮氧化物材料。
  5. 如請求項1之半導體製造製程，其中選擇性地形成該經沈積之第一高介電常數介電層包括：在至少該壓縮矽鍺層上方沈積一HfxSi1-xOy或HfxSi1-xOyNz層。
  6. 如請求項1之半導體製造製程，其中選擇性地形成該經沈積之第一高介電常數介電層包括：在一沈積製程中沈積一矽酸鹽或金屬氮氧化物材料，該沈積製程發生在經選擇以減少或消除來自該壓縮矽鍺層之鍺擴散之一溫度。
  7. 如請求項1之半導體製造製程，其中選擇性地形成該經沈積之第一高介電常數介電層包括：在該第一PMOS器件區域、該第二PMOS器件區域及該NMOS器件區域上方毯覆式沈積該第一高介電常數介電層；形成一經圖案化蝕刻遮罩以覆蓋該第一PMOS器件區域中之該壓縮矽鍺層；及選擇性地蝕刻該第一高介電常數介電層以暴露該NMOS器件區域及該第二PMOS器件區域，而在該第一PMOS器件區域中之該壓縮矽鍺層上方留下該第一高介電常數介電層。
  8. 如請求項1之半導體製造製程，其中沈積該第二高介電常數介電層包括：在該第一PMOS器件區域中之該第一 高介電常數介電層上方、在該NMOS器件區域中之該第一半導體層上方及在該第二PMOS器件區域中之該壓縮矽鍺層上方沈積一HfO2層。
  9. 一種形成器件之方法，其包括：在一半導體基板之一第一PMOS區域中形成一第一閘極介電器件，其中該第一閘極介電器件包括：一第一閘極介電質，其係藉由沈積一第一高介電常數介電層及一第二高介電常數介電層於該半導體基板之一第一通道區域上方而形成，其中該第一高介電常數介電層具有小於該第二高介電常數介電層之一第二介電常數值的一第一介電常數值；及在該半導體基板之一第二PMOS區域中形成一第二閘極介電器件，其中該第二閘極介電器件包括一第二閘極介電質，該第二閘極介電質比該第一閘極介電質更薄，且藉由在該半導體基板之一第二通道區域上方沈積該第二高介電常數介電層而形成。
  10. 如請求項9之方法，其中形成該第一閘極介電器件及該第二閘極介電器件進一步包括：在該第二高介電常數介電層上方沈積一閘極電極材料。
  11. 如請求項9之方法，其進一步包括：在沈積該第一高介電常數介電層之前，在該半導體基板之該第一通道區域上磊晶生長一壓縮矽鍺層。
  12. 如請求項11之方法，其中形成該第一閘極介電器件包括： 在該壓縮矽鍺層上方沈積一HfxSi1-xOy或HfxSi1-xOyNz之第一高介電常數介電層；及在該第一高介電常數介電層上方沈積一HfO2之第二高介電常數介電層。
  13. 如請求項12之方法，其中形成該第二閘極介電器件包括：在該第二通道區域上方沈積該HfO2之第二高介電常數介電層。
  14. 如請求項11之方法，其中形成該第一閘極介電器件包括：在一沈積製程中沈積該第一高介電常數介電層為一矽酸鹽或金屬氮氧化物材料，該沈積製程發生在經選擇以減少或消除來自該壓縮矽鍺層之鍺擴散之一溫度。
  15. 如請求項9之方法，其進一步包括：在沈積該第一高介電常數介電層之前，在該半導體基板之該第一通道區域上磊晶生長一層碳化矽層。
  16. 如請求項9之方法，其進一步包括：在該半導體基板之一第三NMOS區域中形成一第三閘極介電器件，其中該第三閘極介電器件包括一第三閘極介電質，該第三閘極介電質係藉由在該半導體基板之一第三通道區域上方沈積該第一高介電常數介電層及該第二高介電常數介電層而形成；及在該半導體基板之一第四NMOS區域中形成一第四閘極介電器件，其中該第四閘極介電器件包含一第四閘極介電質，該第四閘極介電質比該第三閘極介電質更薄，且藉由在該半導體基板之一第四通道區域上方沈積該第 二高介電常數介電層而形成。
  17. 一種形成一半導體器件之方法，其包括：提供包括第一PMOS器件區域及第二PMOS器件區域之一半導體基板；在該第一PMOS器件區域上方形成一第一高介電常數介電層，其中該第一高介電常數介電層具有7.0或更大之一第一介電常數值；在該第一PMOS器件區域中之該第一高介電常數介電層上方及在該第二PMOS器件區域中之該半導體基板上方形成一第二高介電常數介電層，其中該第二高介電常數介電層具有高於該第一介電常數值的一介電常數值；在該第二高介電常數介電層上方形成一或多個閘極電極層；及選擇性地蝕刻該一或多個閘極電極層以在該第一PMOS器件區域及該第二PMOS器件區域上方形成一或多個閘極電極結構。
  18. 如請求項17之方法，其進一步包括：在形成該第一高介電常數介電層之前，在該第一器件區域及該第二器件區域中之該半導體基板的一或多個PMOS通道區域上磊晶生長一壓縮矽鍺層。
  19. 如請求項18之方法，其中形成該第一高介電常數介電層包括：在一沈積製程中在至少該壓縮矽鍺層上方沈積一HfxSi1-xOy或HfxSi1-xOyNz層，該沈積製程發生在經選擇以減少或消除來自該壓縮矽鍺層之鍺擴散之一溫度。
  20. 如請求項17之方法，其中形成該第一高介電常數介電層包括：在該第一PMOS器件區域及該第二PMOS器件區域上方沈積該第一高介電常數介電層為一矽酸鹽或金屬氮氧化物層；及從該第二PMOS器件區域選擇性地蝕刻該第一高介電常數介電層，以暴露該第二器件區域中之該半導體基板。
  21. 如請求項17之方法，其中形成該第二高介電常數介電層包括：在該第一PMOS器件區域中之該第一高介電常數介電層上方及在該第二PMOS器件區域中之該半導體基板上方沈積一HfO2層。
  22. 如請求項17之方法，其中相較於利用具有一較高介電常數值之一材料形成該第一高介電常數介電層，在該第一PMOS器件區域上方形成該第一高介電常數介電層減小符合一預定電氧化物厚度(Tox)要求所需之該第一器件區域中之該第一高介電常數介電層的一厚度量測。
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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010147104A (ja) * 2008-12-16 2010-07-01 Toshiba Corp 半導体装置の製造方法
KR101589440B1 (ko) * 2009-02-09 2016-01-29 삼성전자주식회사 듀얼 게이트 반도체 장치의 제조 방법
US8048791B2 (en) * 2009-02-23 2011-11-01 Globalfoundries Inc. Method of forming a semiconductor device
US8076730B2 (en) * 2009-06-09 2011-12-13 Infineon Technologies Ag Transistor level routing
CN101964345B (zh) * 2009-07-22 2013-11-13 中国科学院微电子研究所 控制阈值电压特性的CMOSFETs器件结构及其制造方法
US8105892B2 (en) * 2009-08-18 2012-01-31 International Business Machines Corporation Thermal dual gate oxide device integration
US8278165B2 (en) * 2009-10-12 2012-10-02 GlobalFoundries, Inc. Methods for protecting film layers while removing hardmasks during fabrication of semiconductor devices
KR20120107762A (ko) * 2011-03-22 2012-10-04 삼성전자주식회사 반도체 소자의 제조 방법
US20120319207A1 (en) * 2011-06-17 2012-12-20 Toshiba America Electronic Components, Inc. Semiconductor device with threshold voltage control and method of fabricating the same
CN102856203B (zh) * 2011-06-29 2015-04-29 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其形成方法
CN102856204B (zh) * 2011-06-29 2016-04-20 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
US8703594B2 (en) * 2011-10-25 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a treated gate structure and fabrication method thereof
US9087687B2 (en) 2011-12-23 2015-07-21 International Business Machines Corporation Thin heterostructure channel device
US20130277766A1 (en) * 2012-04-23 2013-10-24 Globalfoundries Inc. Multiple high-k metal gate stacks in a field effect transistor
US9029959B2 (en) 2012-06-29 2015-05-12 International Business Machines Corporation Composite high-k gate dielectric stack for reducing gate leakage
US9136177B2 (en) 2012-07-30 2015-09-15 Globalfoundries Inc. Methods of forming transistor devices with high-k insulation layers and the resulting devices
US8890264B2 (en) * 2012-09-26 2014-11-18 Intel Corporation Non-planar III-V field effect transistors with conformal metal gate electrode and nitrogen doping of gate dielectric interface
US9064726B2 (en) * 2013-03-07 2015-06-23 Texas Instruments Incorporated Low-cost CMOS structure with dual gate dielectrics and method of forming the CMOS structure
KR102054834B1 (ko) * 2013-03-15 2019-12-12 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
US9087716B2 (en) * 2013-07-15 2015-07-21 Globalfoundries Inc. Channel semiconductor alloy layer growth adjusted by impurity ion implantation
US9373691B2 (en) * 2013-08-07 2016-06-21 GlobalFoundries, Inc. Transistor with bonded gate dielectric
US9640646B2 (en) * 2013-09-27 2017-05-02 Intel Corporation Semiconductor device having group III-V material active region and graded gate dielectric
CN105593992B (zh) * 2013-09-27 2020-02-14 英特尔公司 在共同衬底上具有不同功函数的非平面i/o半导体器件和逻辑半导体器件
US20150140838A1 (en) * 2013-11-19 2015-05-21 Intermolecular Inc. Two Step Deposition of High-k Gate Dielectric Materials
US9590037B2 (en) 2014-03-19 2017-03-07 International Business Machines Corporation p-FET with strained silicon-germanium channel
US9627608B2 (en) * 2014-09-11 2017-04-18 Lam Research Corporation Dielectric repair for emerging memory devices
FR3030882B1 (fr) * 2014-12-22 2018-03-09 Commissariat A L'energie Atomique Et Aux Energies Alternatives Circuit integre comportant des transistors pmos a tensions de seuil distinctes
KR102365687B1 (ko) 2015-04-21 2022-02-21 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR102395061B1 (ko) * 2015-07-02 2022-05-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20170036966A (ko) 2015-09-24 2017-04-04 삼성전자주식회사 반도체 소자의 제조하는 방법
US9735061B1 (en) * 2016-02-03 2017-08-15 Globalfoundries Inc. Methods to form multi threshold-voltage dual channel without channel doping
US20180233574A1 (en) * 2017-02-10 2018-08-16 Purdue Research Foundation Silicon carbide power transistor apparatus and method of producing same
US10002939B1 (en) 2017-02-16 2018-06-19 International Business Machines Corporation Nanosheet transistors having thin and thick gate dielectric material
US10504912B2 (en) * 2017-07-28 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Seal method to integrate non-volatile memory (NVM) into logic or bipolar CMOS DMOS (BCD) technology
KR20190034822A (ko) * 2017-09-25 2019-04-03 삼성전자주식회사 반도체 장치
FR3091622B1 (fr) * 2019-01-09 2021-09-17 Soitec Silicon On Insulator Structure semi-conductrice optoélectronique comprenant une couche d’injection de type p à base d’InGaN
CN110556341B (zh) * 2019-09-25 2022-02-01 上海华力集成电路制造有限公司 半导体器件的制造方法
CN114765132A (zh) * 2021-01-11 2022-07-19 长鑫存储技术有限公司 半导体结构制作方法及半导体结构

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6787421B2 (en) 2002-08-15 2004-09-07 Freescale Semiconductor, Inc. Method for forming a dual gate oxide device using a metal oxide and resulting device
US6921913B2 (en) 2003-03-04 2005-07-26 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel transistor structure with lattice-mismatched zone
TWI258811B (en) 2003-11-12 2006-07-21 Samsung Electronics Co Ltd Semiconductor devices having different gate dielectrics and methods for manufacturing the same
US7662689B2 (en) 2003-12-23 2010-02-16 Intel Corporation Strained transistor integration for CMOS
JP4542807B2 (ja) * 2004-03-31 2010-09-15 東京エレクトロン株式会社 成膜方法および成膜装置、ならびにゲート絶縁膜の形成方法
US8399934B2 (en) * 2004-12-20 2013-03-19 Infineon Technologies Ag Transistor device
US20060157732A1 (en) * 2004-11-09 2006-07-20 Epispeed Sa Fabrication of MOS-gated strained-Si and SiGe buried channel field effect transistors
US7564108B2 (en) 2004-12-20 2009-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Nitrogen treatment to improve high-k gate dielectrics
JP4588483B2 (ja) * 2005-02-21 2010-12-01 ルネサスエレクトロニクス株式会社 半導体装置
US7524707B2 (en) * 2005-08-23 2009-04-28 Freescale Semiconductor, Inc. Modified hybrid orientation technology
TWI267926B (en) * 2005-09-23 2006-12-01 Ind Tech Res Inst A new method for high mobility enhancement strained channel CMOS with single workfunction metal-gate
US7265004B2 (en) 2005-11-14 2007-09-04 Freescale Semiconductor, Inc. Electronic devices including a semiconductor layer and a process for forming the same
DE102006025218B4 (de) 2006-05-29 2009-02-19 Infineon Technologies Austria Ag Leistungshalbleiterbauelement mit Ladungskompensationsstruktur und Verfahren zur Herstellung desselben
JP4282691B2 (ja) * 2006-06-07 2009-06-24 株式会社東芝 半導体装置
US7709331B2 (en) 2007-09-07 2010-05-04 Freescale Semiconductor, Inc. Dual gate oxide device integration
US8460996B2 (en) 2007-10-31 2013-06-11 Freescale Semiconductor, Inc. Semiconductor devices with different dielectric thicknesses
JP2009229117A (ja) 2008-03-19 2009-10-08 Omron Healthcare Co Ltd 電子体温計
JP5203905B2 (ja) * 2008-12-02 2013-06-05 株式会社東芝 半導体装置およびその製造方法

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Publication number Publication date
JP2012516036A (ja) 2012-07-12
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