TWI452652B - 半導體元件及其製造方法 - Google Patents

Description

半導體元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種具有雙功函數金屬閘極(dual work function metal gates)之半導體元件及其製造方法。

隨著半導體元件之尺寸的日益縮小，閘極結構的尺寸也隨之縮小。因此，閘絕緣層的厚度也必須減小以避免元件效能受到影響。

一般來說，閘絕緣層的材料通常是氧化矽。以氧化矽為材料的閘絕緣層在厚度減小時往往會有漏電流(leakage current)的現象。為了減少漏電流的發生，習知的作法是以高介電常數(high dielectric constant；high-k)材料取代氧化矽來作為閘絕緣層。在使用高介電常數材料作為閘絕緣層的情況下，以多晶矽為材料的閘極會與高介電常數材料反應產生費米能階釘紮(Fermi-level pinning)，因而造成臨限電壓(threshold voltage)增大而影響元件效能。

為了避免以多晶矽為材料的閘極會與高介電常數材料反應而造成臨限電壓增大，習知技術中的一種作法是以金屬層來作為閘極，亦即熟知的功函數金屬層。然而，以金屬層作為閘極時，往往會在後續之高溫製程中因溫度太高而造成金屬層之功函數的變異，進而對元件效能造成影響。

有鑑於此，本發明提供一種半導體元件的製造方法，其製造出的具有雙功函數金屬閘極之互補金屬氧化物半導體(CMOS)電晶體，可以避免後續之高溫製程中因溫度太高而造成的功函數的變異，且可以避免費米能階釘紮效應。

本發明另提供一種半導體元件，可以與應變工程相容且整合至現有的製程，大幅提升競爭力。

本發明提供一種半導體元件的製造方法。首先，提供具有P型金屬氧化物半導體(PMOS)區的基底及N型金屬氧化物半導體(NMOS)區。接著，於基底上形成高介電常數層。然後，於PMOS區的高介電常數層上形成第一覆蓋層，以及於NMOS區的高介電常數層上形成第二覆蓋層，其中第一覆蓋層與第二覆蓋層不同。之後，於第一覆蓋層與第二覆蓋層上依序形成金屬層及多晶矽層。繼之，圖案化多晶矽層、金屬層、第一覆蓋層、第二覆蓋層及高介電常數層，以於PMOS區形成第一閘極結構，以及於NMOS區形成第二閘極結構。接著，於第一閘極結構之兩側的基底中形成第一源極/汲極區，以及於第二閘極結構之兩側的基底中形成第二源極/汲極區。

依照本發明之一實施例所述，在形成上述之高介電常數層之前，更包括於基底上形成絕緣層。

依照本發明之一實施例所述，上述之形成第一覆蓋層及第二覆蓋層的方法包括以下步驟。首先，於基底上形成第一覆蓋材料層。接著，移除NMOS區的第一覆蓋材料層，以於PMOS區的高介電常數層上形成第一覆蓋層。然後，於基底上形成第二覆蓋材料層。之後，移除PMOS區的第二覆蓋材料層，以於NMOS區的高介電常數層上形成第二覆蓋層。

依照本發明之一實施例所述，上述之第一覆蓋層的材料包括Al₂ O₃ 、Ga₂ O₃ 、In₂ O₃ 或Ti₂ O₃ ，以及第二覆蓋層的材料包括La₂ O₃ 、Dy₂ O₃ 、Y₂ O₃ 、MgO₂ 、鑭系元素(lanthanide series elements)或鑭系元素之氧化物(an oxide of an element in the lanthanide series。

依照本發明之一實施例所述，上述之第一覆蓋層與第二覆蓋層的厚度例如是分別介於約5到20埃之間。

依照本發明之一實施例所述，上述之金屬層的材料包括TiN、TaC、TaCNO、TaCN或TaN。

依照本發明之一實施例所述，上述之金屬層的厚度例如是介於約50到200埃之間。

依照本發明之一實施例所述，於形成上述之第一及第二閘極結構之後以及形成第一及第二源極/汲極區之前，更包括分別於第一及第二閘極結構之側壁上形成間隙壁。

依照本發明之一實施例所述，上述之第一源極/汲極區包括矽化鍺磊晶層，且上述之第二源極/汲極區包括摻雜區。

依照本發明之一實施例所述，於形成上述之第一及第二源極/汲極區之後，更包括於基底上形成應力層，以覆蓋PMOS區及NMOS區。

本發明另提出一種半導體元件，包括基底、PMOS電晶體及NMOS電晶體。基底具有PMOS區及NMOS區。PMOS電晶體配置在PMOS區，且包括第一閘極結構及第一源極/汲極區。第一閘極結構包括依序配置在基底上的第一高介電常數層、第一覆蓋層、第一金屬層及第一多晶矽層。第一源極/汲極區配置在第一閘極結構之兩側的基底中。NMOS電晶體配置在NMOS區，且包括第二閘極結構及第二源極/汲極區。第二閘極結構包括依序配置在基底上的第二高介電常數層、第二覆蓋層、第二金屬層及第二多晶矽層。第二源極/汲極區配置在第二閘極結構之兩側的基底中。另外，第一覆蓋層與第二覆蓋層不同，但第一金屬層與第二金屬層相同。

依照本發明之一實施例所述，上述之半導體元件更包括第一絕緣層與第二絕緣層，其分別配置在基底與第一高介電常數層之間，以及在基底與第二高介電常數層之間。

依照本發明之一實施例所述，上述之第一覆蓋層的材料包括Al₂ O₃ 、Ga₂ O₃ 、In₂ O₃ 或Ti₂ O₃ ，以及第二覆蓋層的材料包括La₂ O₃ 、Dy₂ O₃ 、Y₂ O₃ 、MgO₂ 、鑭系元素或鑭系元素之氧化物。

依照本發明之一實施例所述，上述之第一覆蓋層與第二覆蓋層的厚度例如是分別介於約5到20埃之間。

依照本發明之一實施例所述，上述之第一金屬層及第二金屬層的材料包括TiN、TaC、TaCNO、TaCN或TaN。

依照本發明之一實施例所述，上述之第一金屬層及第二金屬層的厚度例如是介於約50到200埃之間。

依照本發明之一實施例所述，上述之半導體元件更包括間隙壁，其分別配置在第一閘極結構及第二閘極結構之側壁上。

依照本發明之一實施例所述，上述之第一源極/汲極區包括矽化鍺磊晶層，且上述之第二源極/汲極區包括摻雜區。

依照本發明之一實施例所述，上述之半導體元件更包括應力層，其配置於基底上，且覆蓋PMOS區及NMOS區。

綜上所述，在本發明的具有雙金屬閘極之CMOS電晶體中，由於兩個相同的功函數金屬層下方分別配置有不同的覆蓋層，因此可以藉由調整覆蓋層的材料與厚度來調整功函數。再者，本發明的製作方法可以與應變工程(strain engineering)相容且整合至現有的製程，以大幅提升競爭力。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。

圖1A到圖1I是根據本發明之一實施例所繪示的半導體元件的製造方法之剖面示意圖。

首先，請參照圖1A，提供基底100，基底100具有P型金屬氧化物半導體(PMOS)區102a及N型金屬氧化物半導體(NMOS)區102b。基底100例如是矽基底。PMOS區102a及NMOS區102b例如是以隔離結構101相分隔。隔離結構101例如是淺溝渠隔離結構。

接著，於基底100上形成高介電常數(high-k)層106。高介電常數層106的材料例如是介電常數大於4的介電材料。高介電常數層106的形成方法例如為化學氣相沉積法。在形成高介電常數層106之前，也可以選擇性地在基底100上形成絕緣層104，以增加高介電常數層106與基底100之間的附著力。絕緣層104的材料例如為氧化矽，且其形成方法例如為熱氧化法。

然後，於高介電常數層106上依序形成覆蓋材料層108及罩幕層110。覆蓋材料層108為金屬氧化層，其材料包括Al₂ O₃ 、Ga₂ O₃ 、In₂ O₃ 或Ti₂ O₃ 。覆蓋材料層108的厚度例如是介於約5到20埃之間，且其形成方法例如是化學氣相沉積法或原子層沈積(atomic layer deposition；ALD)法。罩幕層110的材料例如是氧化矽、氮化矽、氮氧化矽、多晶矽或矽，且其形成方法例如是化學氣相沉積法(CVD)或是物理氣相沉積法(PVD)。

之後，請參照圖1B，將覆蓋材料層108及罩幕層110圖案化。將覆蓋材料層108及罩幕層110圖案化的方法例如是先在罩幕層110上形成圖案化光阻層(未繪示)，然後，以圖案化光阻層為罩幕，移除NMOS區102b的覆蓋材料層108及罩幕層110。接著，移除PMOS區102a的罩幕層110，以於PMOS區102a的高介電常數層106上形成覆蓋層118。

繼之，請參照圖1C，於基底100上依序形成覆蓋材料層112及罩幕層114。覆蓋材料層112覆蓋PMOS區102a的覆蓋層118及NMOS區102b的高介電材料層106。覆蓋材料層112例如為金屬氧化層，其材料包括La₂ O₃ 、Dy₂ O₃ 、Y₂ O₃ 、MgO₂ 、鑭系元素或鑭系元素之氧化物。覆蓋材料層112的厚度例如是介於約5到20埃之間，且其形成方法例如是化學氣相沉積法或原子層沈積法。罩幕層114的材料例如是氧化矽、氮化矽、氮氧化矽、多晶矽或矽，且其形成方法例如是化學氣相沉積法或是物理氣相沉積法。

接著，請參照圖1D，將覆蓋材料層112及罩幕層114圖案化。將覆蓋材料層112及罩幕層114圖案化的方法例如是先在罩幕層114上形成圖案化光阻層(未繪示)，然後，以圖案化光阻層為罩幕，以移除PMOS區102a的覆蓋材料層112及罩幕層114。接著，移除NMOS區102b的罩幕層114，以於NMOS區102b的高介電常數層106上形成覆蓋層122。在此實施例中，部分的覆蓋層122形成於覆蓋層118上，也就是說，覆蓋層122與覆蓋層118部分重疊。在另一實施例中，覆蓋層122與覆蓋層118也可以為中間斷開情形，也就是說，覆蓋層122與覆蓋層118彼此並不重疊。

特別要說明的是，圖1A至圖1D的步驟中，是先於PMOS區102a的高介電常數層106上形成覆蓋層118，再於NMOS區102b的高介電常數層106上形成覆蓋層122，但本發明並不以此為限。在另一實施例中(未繪示)，也可以先於NMOS區102b的高介電常數層106上形成覆蓋層122，再於PMOS區102a的高介電常數層106上形成覆蓋層118。

然後，請參照圖1E，於覆蓋層118與覆蓋層122上依序形成金屬層124、多晶矽層126及罩幕層128。金屬層124的材料例如是TiN、TaC、TaCNO、TaCN或TaN。金屬層124的厚度例如是介於約50到200埃之間。金屬層124及多晶矽層126的形成方法例如是化學氣相沉積法或物理氣相沉積法。罩幕層128的材料例如是氧化矽、氮化矽、氮氧化矽、多晶矽或矽，且其形成方法例如是化學氣相沉積法或物理氣相沉積法。

之後，請參照圖1F，將罩幕層128、多晶矽層126、金屬層124、覆蓋層118、覆蓋層122、高介電常數層106及絕緣層104圖案化，以於PMOS區102a形成閘極結構130a，以及於NMOS區102b形成閘極結構130b。此圖案化的方法例如是在罩幕層128上形成圖案化光阻層(未繪示)，然後，以圖案化光阻層為罩幕進行蝕刻製程。閘極結構130a包括罩幕層128a、多晶矽層126a、金屬層124a、覆蓋層118a、高介電常數層106a及絕緣層104a。閘極結構130b包括罩幕層128b、多晶矽層126b、金屬層124b、覆蓋層122a、高介電常數層106b及絕緣層104b。

接著，請參照圖1G，以閘極結構130a、130b為罩幕，進行離子植入製程，以在閘極結構130a、130b兩側的基底100中分別形成淡摻雜區132、134。之後，於閘極結構130a、130b之側壁上形成間隙壁138。間隙壁138之材料例如為氮化矽。間隙壁138形成方式例如是先以化學氣相沈積法在基底100上先形成一層間隙壁材料層(未繪示)，再以非等向性蝕刻移除部份的間隙壁材料層。間隙壁138可以是單層或多層結構，在圖式中僅以單層來表示。

接下來，將分別在PMOS區102a與NMOS區102b上以應變工程增加PMOS電晶體與NMOS電晶體之通道的張力。將以圖1G至圖1I的步驟來說明應變工程之一例，但本發明並不以此為限。熟知本技藝者應瞭解，只要在不脫離本發明之精神及範圍下，本發明之半導體元件也可以與其他應變工程互相整合。也就是說，本發明之半導體元件與應變工程是相容的(compatible)。

然後，請繼續參照圖1G，在基底100上依序形成罩幕層140及圖案化光阻層142。罩幕層140的材料例如是氮化矽，且其形成方法例如是化學氣相沉積法。圖案化光阻層142覆蓋NMOS區102b且曝露出PMOS區102a。

之後，請參照圖1H，以圖案化光阻層142為罩幕，進行蝕刻製程，移除閘極結構130a兩側的基底100，以形成溝槽(trench)144。繼之，進行選擇性磊晶成長(selective epitaxy growth;SEG)製程，於溝槽144中形成矽化鍺(SiGe)磊晶層146。矽化鍺磊晶層146除了可作為PMOS電晶體的源極/汲極區，同時可以增加PMOS電晶體之通道的壓縮應力，使電洞移動的速度變快，進而增加PMOS電晶體的操作速度及效能。

繼之，請參照圖1I，移除罩幕層140。移除罩幕層140的方法例如是濕蝕刻法。在移除罩幕層140的過程中，罩幕層128a、罩幕層128b以及部份之間隙壁138也會同時被移除。然後，於剩餘之間隙壁138的側壁上形成間隙壁148。間隙壁148的材料例如為氮化矽。接著，於閘極結構130b之兩側的基底100中形成摻雜區150。形成摻雜區150的方法例如是進行離子植入製程。摻雜區150是作為NMOS電晶體的源極/汲極區。之後，在基底100上形成應力層154，以覆蓋PMOS區102a及NMOS區102b。應力層154的材料例如為氮化矽。應力層154可以增加NMOS電晶體之通道的拉伸應力，使電子移動的速度變快，進而增加NMOS電晶體的操作速度及效能。

以下將以圖1I對本發明的半導體元件作說明。請參照圖1I，本發明的導體元件包括基底100、PMOS電晶體及NMOS電晶體。基底具有PMOS區102a及NMOS區102b。PMOS電晶體配置在PMOS區102a，且包括閘極結構130a及用作源極/汲極區的矽化鍺磊晶層146。閘極結構130a包括依序配置在基底100上的絕緣層104a、高介電常數層106a、覆蓋層118a、金屬層124a及多晶矽層126a。矽化鍺磊晶層146配置在閘極結構130a之兩側的基底100中。NMOS電晶體配置在NMOS區102b，且包括閘極結構130b及用作源極/汲極區的摻雜區150。閘極結構130b包括依序配置在基底100上的絕緣層104b、高介電常數層106b、覆蓋層122a、金屬層124b及多晶矽層126b。摻雜區150配置在閘極結構130b之兩側的基底100中。另外，覆蓋層118a與覆蓋層122a不同，但金屬層124a與金屬層124b相同。

特別要說明的是，在本發明之半導體元件中，由於閘極結構130a、130b中的覆蓋層118a、122a之材料不同，因此PMOS電晶體及NMOS電晶體會有不同的功函數。詳而言之，PMOS電晶體的功函數是由金屬層124a及其下的覆蓋層118a所決定，功函數約介於4.0至4.2eV之間。NMOS電晶體的功函數是由金屬層124b及其下的覆蓋層122a所決定，功函數約介於4.8至5.0eV之間。

此外，由於金屬層124a、124b材料相同，例如均為TiN，因此不同之功函數實質上是由覆蓋層118a、122a的材料及厚度而決定。金屬層124a、124b除了可作為功函數金屬層，也可以避免多晶矽層126a、126b與其下方的膜層反應，而導致臨限電壓增加。

綜上所述，根據本發明之半導體元件的製造方法所製造的具有雙功函數金屬閘極之CMOS電晶體，由於兩個相同的功函數金屬層下方分別配置有不同的覆蓋層，因此可以藉由調整覆蓋層的材料與厚度來調整功函數。另外，本發明之半導體元件與應變工程是相容的(compatible)，可以與現有的製程整合，提升競爭力。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．基底

101．．．隔離結構

102a．．．PMOS區

102b．．．NMOS區

104、104a、104b．．．絕緣層

106、106a、106b．．．高介電常數層

108、112．．．覆蓋材料層

110、114、128、128a、128b、140．．．罩幕層

118、118a、122、122a．．．覆蓋層

124、124a、124b．．．金屬層

126、126a、126b．．．多晶矽層

130a、130b．．．閘極結構

132、134．．．淡摻雜區

138、148．．．間隙壁

144．．．溝槽

146．．．矽化鍺磊晶層

150．．．摻雜區

154．．．應力層

圖1A到1I是根據本發明之一實施例所繪示的半導體元件的製造方法之剖面示意圖。

100．．．基底

101．．．隔離結構

102a．．．PMOS區

102b．．．NMOS區

104a、104b．．．絕緣層

106a、106b．．．高介電常數層

118a、122a．．．覆蓋層

124a、124b．．．金屬層

126a、126b．．．多晶矽層

130a、130b．．．閘極結構

132、134．．．淡摻雜區

138、148．．．間隙壁

144．．．溝槽

146．．．矽化鍺磊晶層

150．．．摻雜區

154．．．應力層

Claims (17)

1. 一種半導體元件的製造方法，包括：提供一基底，該基底具有一P型金屬氧化物半導體區及一N型金屬氧化物半導體區；於該基底上形成一高介電常數層，其中在形成該高介電常數層之前，於該基底上形成一絕緣層，且該絕緣層直接接觸該基底與該高介電常數層；於該P型金屬氧化物半導體區的該高介電常數層上形成一第一覆蓋層，以及於該N型金屬氧化物半導體區的該高介電常數層上形成一第二覆蓋層，其中該第一覆蓋層與該第二覆蓋層不同；於該第一覆蓋層與該第二覆蓋層上依序形成一金屬層及一多晶矽層；圖案化該多晶矽層、該金屬層、該第一覆蓋層、該第二覆蓋層及該高介電常數層，以於該P型金屬氧化物半導體區形成一第一閘極結構以及於該N型金屬氧化物半導體區形成一第二閘極結構；以及於該第一閘極結構之兩側的該基底中形成一第一源極/汲極區，以及於該第二閘極結構之兩側的該基底中形成一第二源極/汲極區。
2. 如申請專利範圍第1項所述之半導體元件的製造方法，其中形成第一覆蓋層及第二覆蓋層的方法包括：於該基底上形成一第一覆蓋材料層；移除該N型金屬氧化物半導體區的該第一覆蓋材料 層，以於該P型金屬氧化物半導體區的該高介電常數層上形成該第一覆蓋層；於該基底上形成一第二覆蓋材料層；以及移除該P型金屬氧化物半導體區的該第二覆蓋材料層，以於該N型金屬氧化物半導體區的該高介電常數層上形成該第二覆蓋層。
3. 如申請專利範圍第1項所述之半導體元件的製造方法，其中該第一覆蓋層的材料包括Al₂ O₃ 、Ga₂ O₃ 、In₂ O₃ 或Ti₂ O₃ ，以及該第二覆蓋層的材料包括La₂ O₃ 、Dy₂ O₃ 、Y₂ O₃ 、MgO₂ 、鑭系元素或鑭系元素之氧化物。
4. 如申請專利範圍第1項所述之半導體元件的製造方法，其中該第一覆蓋層與該第二覆蓋層的厚度分別介於5到20埃之間。
5. 如申請專利範圍第1項所述之半導體元件的製造方法，其中該金屬層的材料包括TiN、TaC、TaCNO、TaCN或TaN。
6. 如申請專利範圍第1項所述之半導體元件的製造方法，其中該金屬層的厚度介於50到200埃。
7. 如申請專利範圍第1項所述之半導體元件的製造方法，於形成該第一閘極結構及該第二閘極結構之後以及形成該第一源極/汲極區及該第二源極/汲極區之前，更包括分別於該第一閘極結構及該第二閘極結構之側壁上形成一間隙壁。
8. 如申請專利範圍第1項所述之半導體元件，其中該 第一源極/汲極區包括矽化鍺磊晶層，且該第二源極/汲極區包括摻雜區。
9. 如申請專利範圍第1項所述之半導體元件，其中於形成該第一源極/汲極區及該第二源極/汲極區之後，更包括於該基底上形成一應力層，以覆蓋該P型金屬氧化物半導體區及該N型金屬氧化物半導體區。
10. 一種半導體元件，包括：一基底，該基底具有一P型金屬氧化物半導體區及一N型金屬氧化物半導體區；一P型金屬氧化物半導體電晶體，配置在該P型金屬氧化物半導體區，且該P型金屬氧化物半導體電晶體包括：一第一閘極結構，包括依序配置在該基底上的一第一絕緣層、一第一高介電常數層、一第一覆蓋層、一第一金屬層及一第一多晶矽層，其中，該第一絕緣層直接接觸該基底與該第一高介電常數層；以及一第一源極/汲極區，配置在該第一閘極結構之兩側的該基底中；以及一N型金屬氧化物半導體電晶體，配置在該N型金屬氧化物半導體區，且該N型金屬氧化物半導體電晶體包括：一第二閘極結構，包括依序配置在該基底上的一第二絕緣層、一第二高介電常數層、一第二覆蓋層、一第二金屬層、一第二多晶矽層，其中，該第二絕緣層直接接觸該基底與該第二高介電常數層；以及 一第二源極/汲極區，配置在該第二閘極結構之兩側的該基底中，其中該第一覆蓋層與該第二覆蓋層不同，且該第一金屬層與該第二金屬層相同。
11. 如申請專利範圍第10項所述之半導體元件，其中該第一覆蓋層的材料包括Al₂ O₃ 、Ga₂ O₃ 、In₂ O₃ 或Ti₂ O₃ ，且該第二覆蓋層的材料包括La₂ O₃ 、Dy₂ O₃ 、Y₂ O₃ 、MgO₂ 、鑭系元素或鑭系元素之氧化物。
12. 如申請專利範圍第10項所述之半導體元件，其中該第一覆蓋層與該第二覆蓋層的厚度分別介於5到20埃之間。
13. 如申請專利範圍第10項所述之半導體元件，其中該第一金屬層及該第二金屬層的材料包括TiN、TaC、TaCNO、TaCN或TaN。
14. 如申請專利範圍第10項所述之半導體元件，該第一金屬層及該第二金屬層的厚度介於50到200埃之間。
15. 如申請專利範圍第10項所述之半導體元件，更包括一間隙壁，配置在該第一閘極結構及該第二閘極結構之側壁上。
16. 如申請專利範圍第10項所述之半導體元件，其中該第一源極/汲極區包括矽化鍺磊晶層，且該第二源極/汲極區包括摻雜區。
17. 如申請專利範圍第10項所述之半導體元件，更包括一應力層，配置於該基底上，且覆蓋該P型金屬氧化物 半導體區及該N型金屬氧化物半導體區。