DE19739547B4 - Leistungs-Mosfet mit Heteroübergang und Verfahren für dessen Herstellung - Google Patents

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Abstract

Leistungs-MOSFET, mit mehreren Basisbereichen (5), Sourcebereichen (6), die in den Basisbereichen (5) ausgebildet sind, und einem zwischen den Basisbereichen (5) ausgebildeten Drainbereich (4),
dadurch gekennzeichnet, daß
der Drainbereich (4) einen konvexen Abschnitt (20) aufweist und
wenigstens ein Teil des konvexen Abschnitts (20) aus einem Halbleiter mit weitem Bandabstand gebildet ist, dessen Bandabstand weiter als derjenige anderer Abschnitte ist.

Description

  • Die vorliegende Erfindung betrifft das Gebiet der Feldeffekttransistoren und insbesondere eine Technologie zum Absenken des Durchlasswiderstandes eines Leistungs-MOSFETs mit hoher Durchbruchspannung.
  • Die Struktur eines herkömmlichen Lateral-Leistungs-MOSFETs ist in 2 gezeigt (s. US 5,192,989 ). In 2 ist zwischen einem p-Siliciumsubstrat 1 (im folgenden mit "Si" abgekürzt) und einer p-Si-Epitaxialschicht 2 eine vergrabene n+-Si-Schicht 3 mit hoher Störstellendichte ausgebildet. In der p-Si-Epitaxialschicht 2 ist ein n-Si-Drainbereich 4 ausgebildet, der mit der vergrabenen n+-Si-Schicht 3 mit hoher Störstellendichte in Verbindung steht. In dem n-Si-Drainbereich 4 sind p-Si-Basisbereiche (Kanalbereiche) 5 und ein n+-Si-Drainbereich 18 mit hoher Störstellendichte ausgebildet. In dem p-Si-Basisbereich 5 sind n+-Si-Sourcebereiche 6 mit hoher Störstellendichte ausgebildet. Auf dem p-Si-Basisbereich 5 und auf einem Teil des n-Si-Drainbereichs 4 ist auf einem Gateoxidfilm 7 eine Gateelektrode 11 aus Polysilicium ausgebildet. Weiterhin ist eine Sourceelektrode 12 vorhanden, die von der Gateelektrode 11 durch einen ersten Zwischenschichtfilm 9 isoliert ist. Eine Drainelektrode 13 ist von der Sourceelektrode 12 durch einen zweiten Zwischenschichtfilm 10 isoliert.
  • Falls in dem in 2 gezeigten Lateral-Leistungs-MOSFET an die Gateelektrode 11 ein vorgegebenes Potential, z. B. ein positives Potential, unter der Bedingung angelegt wird, dass zwischen der Drainelektrode 13 und der Sourceelektrode 12 eine Spannung anliegt, wird auf einer Oberfläche des p-Si-Basisbereichs 5 unmittelbar unterhalb der Gateelektrode 11 eine n-Inversionsschicht gebildet, so daß von der Draineelektrode 13 zur Sourceelektrode 12 ein Drainstrom fließt. Wenn umgekehrt an die Gateelektrode 11 ein Potential von 0 V oder ein anderes vorgegebenes Potential, z. B. ein negatives Potential, angelegt wird, verschwindet diese n-Inversionsschicht, so daß der Lateral-Leistungs-MOSFET in den Sperrzustand versetzt wird.
  • Um jedoch in dem in 2 gezeigten herkömmlichen Lateral-Leistungs-MOSFET die Durchbruchspannung zwischen dem Drain und der Source im Sperrzustand über einem vorgegebenen, hohen Wert zu halten, muß die Dichte des n-Si-Drainbereichs 4 reduziert werden, ferner muß die Länge zwischen dem p-Si-Basisbereich 5 und dem n+-Si-Drainbereich 18 mit hoher Störstellendichte verlängert werden. Im Ergebnis wird der Strompfad länger und wird der Durchlaßwiderstand erhöht. Das heißt, daß im allgemeinen zwischen der Durchbruchspannung und dem Durchlaßwiderstand des Leistungs-MOSFETs eine Kompromißbeziehung vorhanden ist.
  • Wie im Stand der Technik wohlbekannt ist, steht bei einem sogenannten abrupten Übergang, für den angenommen wird, daß ein p+-Bereich mit hoher Störstellendichte mit einem n-Bereich mit verhältnismäßig niedriger Störstellendichte Nd verbunden ist und eine Verarmungsschicht sich lediglich in den n-Bereich erstreckt, eine Durchbruchsspannung VB mit einer Störstellendichte Nd in einer Beziehung, die durch die folgende Gleichung (1) ausgedrückt werden kann und anhand eines eindimensionalen Näherungsmodells abgeleitet wird:
    Figure 00020001
    wobei ε die Dielektrizitätskonstante ist, q die Einheitsladung ist und Ec ein kritisches elektrisches Feld ist. Die Breite W der Verarmungsschicht beim Durchbruch kann ausgedrückt werden durch
  • Figure 00030001
  • Im Gegensatz dazu ist der Widerstand Rd eines Halbleiterbereichs mit Einheitsquerschnittsfläche und einer Länge W gegeben durch
    Figure 00030002
    wobei μn die Elektronenbeweglichkeit im Körper der jeweiligen Halbleitermaterialien ist.
  • Ferner ist für einen abrupten Übergang bekannt, daß für die Störstellendichte Nd bzw. die Verarmungsschichtbreite W für Si die durch die folgenden Gleichungen (4) und (5) gegebenen Beziehungen näherungsweise abgeleitet werden können: Nd = 2,01·1018 VB – 4/3 (4) W = 2,58·10–6 VB 7/6 (5)
  • Falls in dem herkömmlichen Lateral-Leistungs-MOSFET nach 2 der Leistungs-MOSFET zur 200 V-Klasse gehört, beträgt die Störstellendichte des n-Si-Drainbereichs 4 wegen Gleichung (4) 1,7·1015 cm–3. Weiterhin wird wegen Gleichung (5) für die Strecke W zwischen dem p-Si-Basisbereich 5 und dem n+-Si-Drainbereich 18 mit hoher Störstellendichte ein Wert von 12,5 μm benötigt. Falls hierbei für die Elektronenbeweglichkeit μn im Si-Substrat ein Wert von 1340 cm2/V·s angenommen wird, nimmt der Drainwiderstand Rd wegen Gleichung (3) den hohen Wert 3,4·10–3 Ωcm2 an. Da in Wirklichkeit zum Durchlaßwiderstand des Leistungs-MOSFETs weitere Widerstände wie etwa ein Kontaktwiderstand hinzukommen, wird der Drainwiderstand Rd noch größer. Mit anderen Worten, sobald die Strecke W zwischen dem Basisbereich und dem Drainbereich und die Störstellendichte Nd im Drainbereich definiert sind, können für den Leistungs-MOSFET des Standes der Technik eine strukturell bestimmte Durchbruchspannung und ein korrelativer Wert des Durchlaßwiderstandes abgeleitet werden, die beide unzureichend sind.
    •
  • Es ist daher die Aufgabe der vorliegenden Erfindung, die obengenannten Probleme zu beseitigen und einen Leistungs-MOSFET zu schaffen, bei dem der Durchlaßwiderstand unter Beibehaltung einer hohen Durchbruchspannung zwischen den Source- und Drainbereichen reduziert ist.
  • Diese Aufgabe wird erfindungsgemäß gelöst durch einen Leistungs-MOSFET bzw. durch ein Verfahren für dessen Herstellung, die die in den entsprechenden unabhängigen Ansprüchen angegebenen Merkmale besitzen. Die abhängigen Ansprüche sind auf zweckmäßige Ausführungsformen der Erfindung gerichtet.
  • Es ist ein Vorteil der Erfindung, dass durch Teilen einer angelegten Drainspannung in zwei Unterdrainspannungen mit jeweils viel kleineren Werten eine höhere Drainspannung erreicht werden kann.
  • Es ist ein weiterer Vorteil der Erfindung, dass der Durchlasswiderstand unter Beibehaltung einer hohen Durchbruchspannung zwischen den Source- und Drainbereichen reduziert werden kann.
  • Es ist noch ein weiterer Vorteil der Erfindung, dass ein MOSFET mit hoher Durchbruchspannung und niedrigem Durchlaßwiderstand einfach hergestellt werden kann.
  • Genauer besitzt der Leistungs-MOSFET der Erfindung einen Heteroübergang, der einen Halbleiter mit weitem Bandabstand und einen weiteren Halbleiter mit schmälerem Bandabstand als der Halbleiter mit weitem Bandabstand im Drainbereich umfaßt.
  • Wie bereits unter Verwendung der Gleichungen (1) bis (5) erläutert worden ist, bestehen zwischen der Durchbruchspannung VB des MOSFETs und dem kritischen elektrischen Feld Ec, der Breite W der Verarmungsschicht beim Durchbruch und dem Widerstand Rd des Drainbereichs (im folgenden als "Drainwiderstand" bezeichnet) jeweils vorgegebene Beziehungen. Einsetzen von Gleichung (1) und von Gleichung (2) in Gleichung (3) ergibt:
    Figure 00050001
  • Aus Gleichung (6) geht hervor, daß bei steigendem kritischen elektrischen Feld Ec der Drainwiderstand Rd abnimmt.
  • Im allgemeinen besteht bei dem Halbleiter mit weitem Bandabstand im Gegensatz zu Silicium (Eg = 1,12 eV) die Neigung zu einem hohen kritischen elektrischen Feld Ec. Beispielsweise besitzt Silicium ungefähr Ec = 3,7·105 V/cm, während SiC (Eg = 3,0 eV) einen Wert Ec = 3·106 V/cm besitzt und Diamant (Eg = 5,5 eV) einen Wert Ec = 7·106 V/cm besitzt. Daher kann der Drainwiderstand Rd offensichtlich reduziert werden, wenn der Halbleiter mit weitem Bandabstand wie etwa SiC, Diamant oder dergleichen für den Drainbereich verwendet wird.
  • Da in der Erfindung konvexe Drainbereiche vorgesehen sind und wenigstens ein Teil der konvexen Drainbereiche aus einem Halbleiter mit weitem Bandabstand gebildet ist, können die höhere Durchbruchspannung und der niedrigere Durchlaßwiderstand gleichzeitig erhalten werden. Genauer, wenn der Drainwiderstand, der die Hauptkomponente des Durchlaßwiderstandes bildet, kleiner gemacht wird, können ein niedriger Durchlaßwiderstand und die höhere Durchbruchspannung gleichzeitig erhalten werden, was bei einem herkömmlichen Leistungs-MOSFET nicht möglich ist. In dem Leistungs-MOSFET gemäß dem ersten Aspekt der Erfindung nähert sich eine Kompromißkurve zwischen der Durchbruchspannung und dem Durchlaßwiderstand weiter dem Ursprung an.
  • Gemäß dem ersten Aspekt der Erfindung sind die konvexen Abschnitte zweckmäßig zwischen die Gateelektroden eingefügt, so daß ein Punkt mit maximalem elektrischen Feld im Halbleiter mit weitem Bandabstand angeordnet werden kann, um die höhere Durchbruchspannung zu erhalten.
  • Was das erfindungsgemäße Herstellungsverfahren betrifft, so ist es wohlbekannt, daß die Ausbildung des pn-Übergangs im Halbleiter mit weitem Bandabstand wie etwa SiC und dergleichen schwierig ist. Bei dem erfindungsgemäßen Verfahren kann jedoch der Leistungs-MOSFET mit höherer Durchbruchspannung und niedrigerem Durchlaßwiderstand äußerst einfach hergestellt werden, da im Halbleiter mit weitem Bandabstand kein pn-Übergang vorgesehen ist.
    •
  • Weitere Merkmale und Vorteile der Erfindung werden deutlich beim Lesen der folgenden Beschreibung zweckmäßiger Ausführungsformen, die auf die beigefügten Zeichnungen Bezug nimmt; es zeigen:
  • 1 eine Schnittansicht eines Lateral-Leistungs-MOSFETs gemäß einer ersten Ausführungsform der Erfindung;
  • 2 die bereits erwähnte Schnittansicht eines Beispiels eines herkömmlichen Lateral-Leistungs-MOSFETs;
  • 3 eine schematische Schnittansicht einer Potentialverteilung, wenn sich der Lateral-Leistungs-MOSFET nach 1 im Sperrzustand befindet;
  • 4A–K Schnittansichten zur Erläuterung der Schritte des Verfahrens zum Herstellen des Lateral-Leistungs-MOSFETs gemäß der ersten Ausführungsform der Erfindung;
  • 5, 6 Schnittansichten einer zweiten bzw. einer dritten Ausführungsform des Lateral-Leistungs-MOSFETs der Erfindung;
  • 7 einen Schaltplan eines beispielhaften Elektrodenanschlußverfahrens für den Leistungs-MOSFET gemäß der dritten Ausführungsform der Erfindung; und
  • 8–10 Schnittansichten weiterer Ausführungsformen des Lateral-Leistungs-MOSFETs der Erfindung.
  • In den im folgenden beschriebenen verschiedenen Ausführungsformen der Erfindung werden für gleiche oder ähnliche Elemente in sämtlichen Zeichnungen gleiche oder ähnliche Bezugszeichen verwendet, ferner wird die Beschreibung gleicher oder ähnlicher Teile nicht wiederholt. Im allgemeinen sind die verschiedenen Zeichnungen wie bei der Darstellung von Halbleiterbauelementen üblich weder von einer Figur zur nächsten noch innerhalb derselben Figur maßstabsgerecht, insbesondere was die Schichtdicken betrifft, um das Lesen der Zeichnungen zu erleich tern.
  • Erste Ausführungsform
  • 1 ist eine Schnittansicht, die einen Lateral-Leistungs-MOSFET gemäß einer ersten Ausführungsform der Erfindung zeigt. In dem in 1 gezeigten Leistungs-MOSFET ist zwischen dem p-Si-Substrat 1 und der p-Si-Epitaxialschicht 2 die vergrabene n+-Si-Schicht 3 mit hoher Störstellendichte ausgebildet. Ferner ist in der p-Si-Epitaxialschicht 2 ein n-Halbleiterbereich, der als n-Si-Drainbereich 4 wirkt, ausgebildet und mit der vergrabenen n+-Si-Schicht 3 mit hoher Störstellendichte verbunden. Ferner sind in dem n-Si-Drainbereich 4 p-Si-Basisbereiche 5 ausgebildet. In den jeweiligen p-Si-Basisbereichen 5 sind n+-Si-Sourcebereich 6 mit hoher Störstellendichte ausgebildet. Auf dem p-Si-Basisbereich 5 und auf einem Teil des n-Si-Drainbereichs 4 sind auf einem Gateoxidfilm 7 Gateelektroden 11 aus Polysilicium ausgebildet.
  • Weiterhin stehen vom n-Si-Drainbereich 4 konvexe n-Siliciumkarbid-Drainbereiche (SiC-Bereiche) 20 vor, die jeweilige Drainbereiche mit weitem Bandabstand bilden. An den Seitenwänden der konvexen n-Siliciumkarbid-Drainbereiche 20 sind Isolierfilme 8 ausgebildet. Somit ist jeder n-SiC-Drainbereich 20 über die Isolierfilme 8 zwischen die Gateelektroden 11 eingefügt. Auf den oberen Oberflächen der jeweiligen n-SiC-Drainbereiche 20 sind n+-SiC-Drainbereiche 21 mit hoher Störstellendichte, die jeweils als Kontaktbereich mit weitem Bandabstand dienen, ausgebildet. Auf den Gateelektroden 11 ist ein erster Zwischenschichtisolierfilm 9 ausgebildet. Auf dem ersten Zwischenschichtisolierfilm 9 sind Sourceelektroden 12 ausgebildet. Die jeweiligen Sourceelektroden 12 sind außerdem über Kontaktlöcher, die in dem ersten Zwischen schichtisolierfilm 9 ausgebildet sind, mit den n+-Si-Sourcebereichen 6 und dem p-Si-Basisbereich 5 in Kontakt. Auf den Sourceelektroden 12 ist ein zweiter Zwischenschichtisolierfilm 10 ausgebildet. Auf dem zweiten Zwischenschichtisolierfilm 10 ist eine Drainelektrode 13 ausgebildet. Die n-SiC-Drainbereiche 20 sind mit der Drainelektrode 13 über die n+-SiC-Drainbereiche 21 mit hoher Störstellendichte, die jeweils auf ihnen ausgebildet sind, verbunden.
  • Falls in dem in 1 gezeigten Lateral-Leistungs-MOSFET an die Gateelektrode 11 unter der Bedingung, daß zwischen die Drainelektrode 13 und die Sourceelektrode 12 eine Spannung anliegt, ein positives Potential angelegt wird, wird auf einer Oberfläche des p-Si-Basisbereichs 5 direkt unterhalb der Gateelektrode 11 eine n-Inversionsschicht gebildet, mit dem Ergebnis, daß von der Drainelektrode 13 zur Sourceelektrode 12 ein Drainstrom fließt. Falls hingegen die Gateelektrode 11 auf 0 V liegt, verschwindet diese n-Inversionsschicht, so daß der Lateral-Leistungs-MOSFET den Drainstrom sperrt. Im Ergebnis wird dadurch der Lateral-Leistungs-MOSFET in den Sperrzustand versetzt.
  • Es hat sich gezeigt, daß, falls ein Teil der Drainbereiche des in 1 gezeigten Lateral-Leistungs-MOSFETs aus einem SiC-Halbleiter gebildet ist, das kritische elektrische Feld Ec experimentell erhalten werden kann zu: Ec = 1,95·104 Nd 0,131 (7)
  • Für die Störstellendichte Nd und für die Dicke des n-SiC-Drainbereichs 20 können für den Leistungs-MOSFET der 200 V-Klasse Entwurfswerte von 1,6·1017 cm–3 bzw. 1,2 μm erhalten werden. In der in 1 gezeigten Struktur wird durch die Gatespannung an der Oberfläche des n-Si-Drainbereichs 4 direkt unter der Gateelektrode 11 eine Anrei cherungsschicht mit niedrigem Widerstand gebildet. Daher ist der Widerstand dieses Bereichs gegenüber dem Widerstand des n-SiC-Drainbereichs 20 vernachlässigbar klein. Folglich ist es ausreichend, nur den Widerstand des n-SiC-Drainbereichs 20 zu betrachten. Wenn das kritische elektrische Feld Ec durch Gleichung (7) berechnet wird und der Drainwiderstand Rd anschließend durch die obige Gleichung (4) unter der Annahme berechnet wird, daß die Elektronenbeweglichkeit μn im SiC-Substrat 300 cm2/V·s beträgt, wird für den Drainwiderstand Rd in SiC ein Wert von 1,6·10–5 Ωcm2 erhalten. Daraus geht hervor, daß der Drainwiderstand im Vergleich zu dem Widerstand Rd = 3,4·10–3 Ωcm2 des in der Beschreibungseinleitung und in 2 erläuterten, aus Si hergestellten herkömmlichen Leistungs-MOSFETs um zwei Größenordnungen reduziert werden kann. Das heißt, daß es möglich ist, die Dicke des Drainbereichs 20 mit weitem Bandabstand so zu wählen, daß die gewünschte Source-Drain-Durchbruchspannung sichergestellt ist und daß der niedrige Durchlaßwiderstand erhalten wird.
  • Im folgenden wird der Stromsperrzustand beschrieben. 3 ist eine schematische Schnittansicht der Potentialverteilung, wenn zwischen den Drain und die Source des in 1 gezeigten Lateral-Leistungs-MOSFETs ein hohes Potential angelegt wird. Da die Gateelektrode 11 auf 0 V liegt, kann die Verarmungsschicht leicht vom n+-Si-Sourcebereich 6 zum n-Si-Drainbereich 4 unmittelbar unterhalb der Gateelektrode 11 erweitert werden. Da weiterhin zwischen die Gateelektroden 11 ein metallurgischer Übergang zwischen dem n-Si-Drainbereich 4 und dem n-SiC-Drainbereich 20 geschaltet ist, kann ein Potential in einem solchen Übergangsbereich auf einen verhältnismäßig niedrigen Wert gedrückt werden. Daher befindet sich im n-SiC-Drainbereich 20 ein Punkt mit maximalem elektrischen Feld, weshalb der Durchlaßwiderstand unter Beibe haltung der gewünschten Source-Drain-Durchbruchspannung reduziert werden kann.
  • Im SiC-Halbleiterbereich ist ein Störstellen-Diffusionskoeffizient niedrig. Deshalb war für die Aktivierung der Störstellen im SiC-Halbleiter eine hohe Temperatur erforderlich, so daß es schwierig war, im SiC-Halbleiterbereich einen pn-Übergang zu bilden. In der Erfindung entsteht jedoch im Zusammenhang mit der Störstellendiffusion im SiC-Halbleiter kein Problem, da der pn-Übergang im Si-Halbleiterbereich gebildet ist. Somit kann die Herstellung des Lateral-Leistungs-MOSFETs gemäß der ersten Ausführungsform der Erfindung vereinfacht werden.
  • Nun wird ein Verfahren zum Herstellen des Lateral-Leistungs-MOSFETs gemäß der ersten Ausführungsform der Erfindung mit Bezug auf die 4A bis 4K erläutert.
    • (a) Zunächst wird durch Diffundieren von Antimon (Sb) in einen Teil des p-Siliciumsubstrats 1 beispielsweise mittels einer Festphasendiffusion die vergrabene n+-Si-Schicht 3 mit hoher Störstellendichte mit einem Wert im Bereich von 1018 bis 1020 cm–3 gebildet. Dann wird mit dem Dampfphasen-Epitaxialwachstumsverfahren, das bei 1000 bis 1200°C unter Verwendung von Monosilan (SiH4), Dichlorsilan (SiH2Cl2), Trichlorsilan (SiHCl3) oder Siliciumtetrachlorid (SiCl4) als Quellgas, Wasserstoff (H2) als Trägergas und Diborwasserstoff (B2H6), Bor-Tribromid (BBr3) oder dergleichen als Dotierungsgas ausgeführt wird, auf der vergrabenen n+-Si-Schicht 3 die p-Si-Epitaxialschicht 2 mit einer Dicke von 1 μm bis zu einigen zehn μm gebildet.
    • (b) Dann wird, wie in 4B gezeigt ist, durch Dotieren von n-Störstellen in die p-Si-Epitaxialschicht 2 mittels Ionenimplantation oder dergleichen der n-Si-Drainbereich 4 mit einer Störstellendichte beispielsweise von 1014 bis 101 cm–3 gebildet. Anschließend wird durch Abscheidung aus der Dampfphase (CVD), die bei 1200 bis 1560°C unter Verwendung von Monosilan (SiH4) und Propan (C3H8) als Quellgas und Wasserstoff (H2) als Trägergas ausgeführt wird, der n-SiC-Drainbereich 20 gebildet, der als Drainbereich mit weitem Bandabstand dient und eine Störstellendichte von 1015 bis 1018 cm–3 und eine Dicke von 0,1 μm bis zu einigen μm besitzt. Weiterhin wird der n+-SiC-Drainbereich 21 mit hoher Störstellendichte, der als Kontaktbereich mit weitem Bandabstand dient, gebildet. Als n-Dotierstoff, der in den SiC-Halbleiter eingeleitet wird, kann Stickstoff (N2) verwendet werden.
    • (c) Anschließend wird auf dem n+-SiC-Drainbereich 21 mittels des CVD-Verfahrens oder dergleichen beispielsweise ein Oxidfilm 14 gebildet. Dann wird, wie in 4C gezeigt ist, der Oxidfilm 14 bemustert, anschließend werden der n+-SiC-Drainbereich 21 und der n-SiC-Drainbereich 20 durch reaktive Ionenätzung (RIE) unter Verwendung dieses Oxidfilms 14 als Maske selektiv bis zum n-Si-Drainbereich 4 entfernt. Im Ergebnis besitzen die n-SiC-Drainbereiche 20 eine konvexe Form, die vom n-Si-Drainbereich 4 vorsteht, wobei jeder von ihnen eine Deckschicht aus dem n+-SiC-Drainbereich 21 besitzt.
    • (d) Auf der gesamten Oberfläche der sich ergebenden Struktur mit konvexer Form wird ein Isolierfilm 8 wie etwa ein Oxidfilm mittels des CVD-Verfahrens oder dergleichen gebildet. Anschließend werden, wie in 4D gezeigt ist, durch gerichtetes Ätzen wie etwa durch RIE die Isolierfilme 8 an den beiden Seitenwänden des konvexen n-SiC-Drainbereichs 20 selektiv zurückgelassen. Anschließend wird, wie in 4E gezeigt ist, auf der Oberfläche des n-Si-Drainbereichs 4 der Gateoxidfilm 7 mit einer Dicke von beispielsweise 10 nm bis 200 nm gebildet. Weiterhin wird auf dem Gateoxidfilm 7 beispielsweise mittels des CVD-Verfahrens oder dergleichen der Polysiliciumfilm 19 mit einer Dicke von 100 nm bis 700 nm gebildet, wie in 4F gezeigt ist.
    • (e) Daraufhin werden durch Bemustern des Polysiliciumfilms 19 mittels RIE oder dergleichen die Gateelektroden 11 gebildet. Der Polysiliciumfilm 19 wird geöffnet, um Diffusionsfenster für die Bildung der Basisbereiche zu erhalten. Das heißt, daß die Gateelektroden 11 auch als Diffusionsmasken dienen. Dann werden die p-Störstellenionen wie etwa 11B+ durch die Diffusionsfenster in den n-Si-Drainbereich 4 ionenimplantiert, wie in 4H gezeigt ist, anschließend werden die n-Störstellenionen wie etwa 75As+ unter Verwendung einer weiteren, im voraus gewählten Maske, die das Sourcemuster sowie die Diffusionsfenster enthält, ionenimplantiert, woraufhin ein Glühen ausgeführt wird. Durch diese Doppeldiffusion können die p-Si-Basisbereiche 5, wovon jeder beispielsweise eine Tiefe von 1 μm bis 5 μm und eine Störstellenkonzentration von 1016 bis 1018 cm–3 besitzt, sowie die n+-Si-Sourcebereiche 6 mit hoher Störstellendichte, wovon jeder beispielsweise eine Tiefe von 0,1 μm bis 1,0 μm und eine Störstellendichte von 1018 bis 1021 cm–3 besitzt, gebildet werden.
    • (f) Anschließend wird, wie in 4I gezeigt ist, auf den Oberflächen der Gateelektroden 11 usw. der erste Zwischenschichtisolierfilm 9 gebildet, woraufhin Sourcekontaktfenster, die für die Bildung der Sourceelektroden verwendet werden, im ersten Zwischenschichtisolierfilm 9 gebildet werden. Der aus Wolfram (W), Molybdän (Mo), Aluminium (Al), einer Aluminiumsiliciumlegierung (Al-Si) oder dergleichen hergestellte Metallfilm wird anschließend auf die gesamte Oberfläche unter Verwendung des Elektronenstrahl-Verdampfungsverfahrens (EB-Verdampfungs verfahren) oder des Sputter-Verfahrens abgelagert. Wie in 4J gezeigt ist, werden anschließend durch das RIE-Verfahren oder dergleichen unter Verwendung eines im voraus gewählten Maskenmusters die Sourceelektroden 12 gebildet. Danach wird der zweite Zwischenschichtisolierfilm 10 auf einer Gesamtoberfläche abgelagert, die die Oberflächen des n+-SiC-Drainbereichs 21 und der Sourceelektrode 12 umfaßt. Dann wird der zweite Zwischenschichtisolierfilm 10 selektiv nur von den Oberflächenbereichen der n+-SiC-Drainbereiche 21 mit hoher Störstellendichte entfernt, um dadurch Drainkontaktfenster zu bilden.
    • (g) Schließlich wird auf der Oberfläche des zweiten Zwischenschichtisolierfilms 10 Al, Al-Si oder dergleichen durch EB-Verdampfung oder durch Sputtern aufgebracht, um die Drainelektrode 13 zu bilden. Die n+-SiC-Drainbereiche 21 mit hoher Störstellendichte, die in den Drainkontaktfenstern ausgebildet sind, und die Drainelektrode 13 werden miteinander verbunden.
  • Mit dem obenbeschriebenen Herstellungsverfahren der Erfindung kann der Lateral-Leistungs-MOSFET mit der in 1 gezeigten Struktur hergestellt werden.
  • Zweite Ausführungsform
  • 5 zeigt eine Schnittansicht eines Lateral-Leistungs-MOSFETs gemäß einer zweiten Ausführungsform der Erfindung. Der Lateral-Leistungs-MOSFET, der das p-Si-Substrat 1 verwendet, ist in 5 gezeigt. Genauer sind in 5 die p-Si-Epitaxialschicht 2 und die vergrabene n+-Si-Schicht 3 mit hoher Störstellendichte, die in der ersten Ausführungsform (siehe 1) vorhanden waren, nicht vorgesehen, statt dessen sind in der Nähe der Oberfläche des p-Si-Substrats 1 lokal die n-Si-Drainbe reiche 4 ausgebildet und zwischen die p-Si-Basisbereiche 5 eingefügt. Die verbleibenden Teile sind jenen der in 1 gezeigten ersten Ausführungsform ähnlich und werden daher nicht nochmals beschrieben.
  • Falls in der zweiten Ausführungsform zwischen dem Drain und der Source im Sperrzustand eine hohe Spannung anliegt, wird die Störstellendichte des n-Si-Drainbereichs 4 so gewählt, daß die Verarmungsschicht, die sich von der Basis-Drain-Grenze erstreckt, den n-SiC-Drainbereich 20 nicht erreicht. Das heißt, daß die Störstellendichte des n-Si-Drainbereichs 4 so gewählt wird, daß kein "Durchlochen" der Verarmungsschicht im n-Si-Drainbereich 4 bewirkt wird. Falls die Störstellendichte in dieser Weise gewählt wird, kann verhindert werden, daß an den Si-Halbleiterbereich im Sperrzustand das hohe elektrische Feld angelegt wird. Im Ergebnis kann die höhere Source-Drain-Durchbruchspannung einfach erhalten werden. In der zweiten Ausführungsform kann statt des p-Si-Substrats 1 ein n-Si-Substrat verwendet werden, um den p-Si-Basisbereich 5 auf dem n-Si-Substrat zu bilden.
  • Dritte Ausführungsform
  • 6 ist eine Schnittansicht, die einen Leistungs-MOSFET gemäß einer dritten Ausführungsform der Erfindung zeigt. In 6 wird als n-Si-Drainbereich eine n-Si-Epitaxialschicht 16 verwendet, die auf einem n+-Si-Substrat 15 mit hoher Störstellendichte ausgebildet ist: Anschließend werden in einem Oberflächenbereich des n-Si-Drainbereichs 16 p-Si-Basisbereiche 5 gebildet. Anschließend werden in entsprechenden p-Si-Basisbereichen 5 n+-Si-Sourcebereiche 6 mit hoher Störstellendichte gebildet. Daraufhin wird auf dem p-Si-Basisbereich 5 und auf einem Teil des n-Si-Drainbereichs 4 über dem Gateoxidfilm 7 eine Gateelektrode 11 aus Polysilicium gebildet. Ferner werden wie in der ersten Ausführungsform auf einem Teil des n-Si-Drainbereichs 16 konvexe n-SiC-Drainbereiche 20 gebildet. Auf beiden Seiten des konvexen n-SiC-Bereichs 20 werden die Isolierfilme 8 gebildet. Daraufhin wird der konvexe n-SiC-Drainbereich 20 über die Isolierfilme 8 zwischen die Gateelektroden 11 eingefügt. Dann werden auf den Oberflächen der jeweiligen SiC-Drainbereiche 20 n+-SiC-Drainbereiche 21 mit hoher Störstellendichte gebildet. Daraufhin wird auf den Gateelektroden 11 der erste Zwischenschichtisolierfilm 9 gebildet. Auf dem ersten Zwischenschichtisolierfilm 9 werden die Sourceelektroden 12 gebildet. Daraufhin wird auf den Sourceelektroden 12 der zweite Zwischenschichtisolierfilm 10 gebildet. Die erste Drainelektrode 13 ist so gebildet, daß sie durch den zweiten Zwischenschichtisolierfilm 10 isoliert ist. Die n-SiC-Drainbereiche 20 sind mit der ersten Drainelektrode 13 über die darauf gebildeten n+-SiC-Drainbereiche 21 mit hoher Störstellendichte verbunden.
  • Außerdem wird in dem Leistungs-MOSFET gemäß der dritten Ausführungsform der Erfindung an der unteren Oberfläche des n+-Si-Substrats 15 mit hoher Störstellendichte eine zweite Drainelektrode 17 gebildet und an den n-Si-Drainbereich 16 über das n+-Si-Substrat 15, das einen hohen spezifischen elektrischen Widerstand besitzt, angeschlossen.
  • Falls in der dritten Ausführungsform die zweite Drainelektrode 17 und die erste Drainelektrode 13 im Betrieb miteinander verbunden sind, wird die Querschnittsfläche der Strompfade größer, weil der Strom durch die beiden Drainelektroden 13 und 17 fließt, so daß der Durchlaßwiderstand abgesenkt werden kann.
  • Falls weiterhin, wie in 7 gezeigt ist, die Drainspannung durch den Widerstand R1 und durch den Widerstand R2 geteilt wird und anschließend eine Spannung, die niedriger als die zwischen die erste Drainelektrode und die Sourceelektrode angelegte Spannung ist, zwischen die zweite Drainelektrode und die Sourceelektrode angelegt wird, fließt der Strom hauptsächlich durch die erste Drainelektrode. Da jedoch der n-Si-Drainbereich zwischen die erste Drainelektrode und die zweite Drainelektrode geschaltet ist, zwischen denen ein niedrigeres Potential als zwischen der ersten Drainelektrode und den Sourceelektroden vorhanden ist, kann die höhere Durchbruchspannung des Leistungs-MOSFETs einfach erhalten werden.
  • Weitere Ausführungsformen
  • Während in den ersten bis dritten Ausführungsformen die bevorzugte Ausführung der Erfindung gezeigt ist, kann die Erfindung selbstverständlich in weiteren Ausführungsformen verwirklicht werden, ohne von ihrem Geist abzuweichen. Die Strukturen, in denen ein Teil des konvexen Drainbereichs zwischen die Gateelektroden eingefügt ist, sind für die ersten bis dritten Ausführungsformen erläutert worden, diese Strukturen stellen jedoch lediglich Beispiele dar, wobei es keinesfalls erforderlich ist, den konvexen Drainbereich zwischen den Gateelektroden anzuordnen. Daher kann die Aufgabe der Erfindung auch etwa durch die in den 8 bis 10 gezeigten Strukturen gelöst werden, in denen die Gateelektroden 11 lokal um die Basisbereiche 5 ausgebildet sind. Die 8, 9 und 10 entsprechen den 2, 5 bzw. 6. In den in den 8 bis 10 gezeigten Strukturen kann die Gatekapazität reduziert werden, so daß eine höhere Betriebsgeschwindigkeit möglich ist. Der Fachmann erkennt, daß viele Veränderungen an den erläuterten Ausführungsformen vorgenommen werden können. Alle diese Veränderungen sollen in den Umfang der Erfindung, die durch die beigefügten Ansprüche definiert ist, fallen.

Claims (21)

  1. Leistungs-MOSFET, mit mehreren Basisbereichen (5), Sourcebereichen (6), die in den Basisbereichen (5) ausgebildet sind, und einem zwischen den Basisbereichen (5) ausgebildeten Drainbereich (4), dadurch gekennzeichnet, daß der Drainbereich (4) einen konvexen Abschnitt (20) aufweist und wenigstens ein Teil des konvexen Abschnitts (20) aus einem Halbleiter mit weitem Bandabstand gebildet ist, dessen Bandabstand weiter als derjenige anderer Abschnitte ist.
  2. Leistungs-MOSFET nach Anspruch 1, dadurch gekennzeichnet, daß die konvexen Abschnitte (20) über Isolierfilme (8) zwischen Gateelektroden (11) eingefügt sind.
  3. Leistungs-MOSFET nach Anspruch 1, dadurch gekennzeichnet, daß die Basisabschnitte (5) auf einer Oberfläche eines Halbleiterbereichs (4) mit zum Leitfähigkeitstyp der Basisabschnitte (5) entgegengesetztem Leitfähigkeitstyp ausgebildet sind und an einer Unterseite des Halbleiterbereichs (4) ein vergrabener Drainbereich (3) mit zum Leitfähigkeitstyp der Basisbereiche (5) entgegengesetztem Leitfähigkeitstyp ausgebildet ist, der als Teil des Drainbereichs wirkt,
  4. Leistungs-MOSFET nach Anspruch 2, dadurch gekennzeichnet, daß die Basisabschnitte (5) auf einer Oberfläche eines Halbleiterbereichs (4) mit zum Leitfähigkeitstyp der Basisabschnitte (5) entgegengesetztem Leitfähig keitstyp ausgebildet sind und an einer Unterseite des Halbleiterbereichs (4) ein vergrabener Drainbereich (3) mit zum Leitfähigkeitstyp der Basisbereiche (5) entgegengesetztem zum Leitfähigkeitstyp ausgebildet ist, der als Teil des Drainbereichs wirkt.
  5. Leistungs-MOSFET nach Anspruch 3, dadurch gekennzeichnet, daß der Halbleiterbereich (4) ein diffundierter Bereich ist, der in einer Epitaxialschicht (2) mit demselben Leitfähigkeitstyp wie die Basisbereiche (5) ausgebildet ist.
  6. Leistungs-MOSFET nach Anspruch 4, dadurch gekennzeichnet, daß der Halbleiterbereich (4) ein diffundierter Bereich ist, der in einer Epitaxialschicht (2) mit demselben Leitfähigkeitstyp wie die Basisbereiche (5) ausgebildet ist.
  7. Leistungs-MOSFET nach Anspruch 1, dadurch gekennzeichnet, daß die Basisbereiche (5) auf einer Oberfläche eines Halbleitersubstrats (1) ausgebildet sind.
  8. Leistungs-MOSFET nach Anspruch 2, dadurch gekennzeichnet, daß die Basisbereiche (5) auf einer Oberfläche eines Halbleitersubstrats (1) ausgebildet sind.
  9. Leistungs-MOSFET nach Anspruch 1, dadurch gekennzeichnet, daß die Basisbereiche (5) auf einer Oberfläche einer Epitaxialschicht (16) ausgebildet sind, die auf einer oberen Fläche eines Substrats (15) mit hoher Störstellen dichte und zum Leitfähigkeitstyp der Basisbereiche (5) entgegengesetztem Leitfähigkeitstyp ausgebildet ist, eine erste Drainelektrode (13) auf einem oberen Abschnitt des konvexen Abschnitts (20) ausgebildet ist, Sourceelektroden (12) auf den jeweiligen Sourcebereichen (6) ausgebildet sind und an der unteren Oberfläche des Substrats (15) mit hoher Störstellendichte eine zweite Drainelektrode (17) ausgebildet ist.
  10. Leistungs-MOSFET nach Anspruch 2 dadurch gekennzeichnet, daß die Basisbereiche (5) auf einer Oberfläche einer Epitaxialschicht (16) ausgebildet sind, die auf einer oberen Fläche eines Substrats (15) mit hoher Störstellendichte und zum Leitfähigkeitstyp der Basisbereiche (5) entgegengesetztem Leitfähigkeitstyp ausgebildet ist, eine erste Drainelektrode (13) auf einem oberen Abschnitt des konvexen Abschnitts (20) ausgebildet ist, Sourceelektroden (12) auf den jeweiligen Sourcebereichen (6) ausgebildet sind und an der unteren Oberfläche des Substrats (15) mit hoher Störstellendichte eine zweite Drainelektrode (17) ausgebildet ist.
  11. Leistungs-MOSFET nach Anspruch 9, dadurch gekennzeichnet, daß eine zwischen die zweite Drainelektrode (17) und die Sourceelektroden (12) angelegte Spannung niedriger als die zwischen die erste Drainelektrode (13) und die Sourceelektroden (12) angelegte Spannung ist.
  12. Leistungs-MOSFET nach Anspruch 10 dadurch gekennzeichnet, daß eine zwischen die zweite Drainelektrode (17) und die Sourceelektroden (12) angelegte Spannung niedriger als die zwischen die erste Drainelektrode (13) und die Sourceelektroden (12) angelegte Spannung ist.
  13. Leistungs-MOSFET nach irgendeinem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Halbleiter mit weitem Bandabstand einen Bereich mit hoher Störstellendichte, der als Kontaktbereich (21) mit weitem Bandabstand dient, sowie einen Drainbereich (20) mit weitem Bandabstand, dessen Störstellendichte niedriger als diejenige des Kontaktbereichs (21) mit weitem Bandabstand ist, enthält.
  14. Leistungs-MOSFET nach Anspruch 1, dadurch gekennzeichnet, daß der Halbleiter mit weitem Bandabstand aus Siliciumkarbid (SiC) und der andere Abschnitt aus Silicium (Si) gebildet ist.
  15. Verfahren zum Herstellen eines Leistungs-MOSFETs, gekennzeichnet durch die folgenden Schritte (a) auf einem Halbleiterbereich, der als Drainbereich (4) dient, Ausbilden einer Halbleiterschicht (20) mit weitem Bandabstand und demselben Leitfähigkeitstyp wie jene des Halbleiterbereichs (4), wobei ihr Bandabstand weiter als derjenige des Halbleiterbereichs (4) ist, und (b) selektives Entfernen der Halbleiterschicht (20) mit weitem Bandabstand und anschließend Ausbilden von Drainbereichen (20) mit weitem Bandabstand, die in der Umgebung des Halbleiterbereichs (4) aus der Halbleiterschicht (20) mit weitem Bandabstand hergestellt werden.
  16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß der Schritt (b) die folgenden Schritte enthält: Ausbilden eines Drainbereichs (20) mit weitem Bandabstand und mit vorgegebener Störstellendichte und Ausbilden eines Kontaktbereichs (21) mit weitem Bandabstand und hoher Störstellendichte, die höher als die vorgegebene Störstellendichte des Drainbereichs (20) mit weitem Bandabstand ist.
  17. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß der Drainbereich (4) durch die folgenden Schritte gebildet wird Ausbilden eines vergrabenen Drainbereichs (3) mit demselben Leitfähigkeitstyp wie jener des Drainbereichs (4) auf einem Halbleitersubstrat (1), dessen Leitfähigkeitstyp zu demjenigen des Drainbereichs (4) entgegengesetzt ist, Ausbilden einer Epitaxialschicht (2) mit zum Leitfähigkeitstyp des Drainbereichs (4) entgegengesetztem Leitfähigkeitstyp auf dem vergrabenen Drainbereich (3) und Diffundieren von Störstellen mit demselben Leitfähigkeitstyp wie jener des Drainbereichs (4) in die Epitaxialschicht (2).
  18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß im Schritt (b) ein Teil der Eipitaxialschicht (2) freigelegt wird.
  19. Verfahren nach Anspruch 18, gekennzeichnet durch die folgenden Schritte: Ausbilden von Isolierfilmen (8) auf beiden Seiten des konvexen Drainbereichs (20) mit weitem Bandabstand nach dem Schritt (b), Ausbilden eines Gateoxidfilms (7) auf einer freiliegenden Oberfläche der Epitaxialschicht (2) und Ausbilden einer Gateelektrode (11) auf dem Gateoxidfilm (7) und Ausbilden von Basisbereichen (5) und von Sourcebereichen (6) mittels Doppeldiffusion durch Fensterabschnitte der Gateelektrode (11).
  20. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß die Halbleiterschicht (20) mit weitem Bandabstand aus Siliciumkarbid (SiC) gebildet ist und der Drainbereich (4) aus Silicium (Si) gebildet ist.
  21. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß die Halbleiterschicht (20) mit weitem Bandabstand mittels eines CVD-Verfahrens gebildet wird.
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