DE3942640C2

DE3942640C2 - MOS-Halbleitervorrichtung

Info

Publication number: DE3942640C2
Application number: DE19893942640
Authority: DE
Inventors: Takeyoshi Nishimura; Masaharu Nishiura
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1988-12-29
Filing date: 1989-12-22
Publication date: 1997-05-15
Anticipated expiration: 2009-12-23
Also published as: FR2641417A1; JPH02275675A; FR2641417B1; DE3942640A1

Description

Die Erfindung bezieht sich auf eine MOS-Halbleitervorrichtung, wie beispielsweise einen Vertikal-Leistungs-MOSFET oder einen Bipolartransistor mit insuliertem Gate (nachfolgend als "iGBT" bezeichnet), bei dem in der Oberfläche eines ersten Bereiches eines ersten Leitfähigkeitstyps mehrere zweite Bereiche vom zweiten Leitfähigkeitstyp in Matrixform angeordnet sind, wobei ein ringförmiger dritter Bereich vom ersten Leitfähigkeitstyp in der Oberfläche eines jeden zweiten Bereiches ausgebildet ist, wobei ein kanalbildender Bereich am Umfang des zweiten Bereiches verbleibt, und ein Gatefilm auf einem isolierenden Film über der Oberfläche eines freiliegenden Teils des ersten Bereiches vorgesehen ist und eine Hauptelektrode mit den Oberflächen des dritten Bereiches und dem Teil des zweiten Bereiches verbunden ist, der von dem dritten Bereich umgeben wird.

Aus Solid State Technology, November 1985, Seiten 111 bis 116, ist ein Leistungs-MOSFET bekannt, enthaltend einen ersten Bereich vom N⁺-Leitfähigkeitstyp, mehrere zweite Bereiche vom P-Leitfähigkeitstyp, die in Matrixform in der Oberfläche des ersten Bereichs angeordnet sind, einen ringförmigen dritten Bereich vom N-Leitfähigkeitstyp in der Oberfläche eines jeden der zweiten Bereiche, wobei ein Kanalbildungsbereich am Umfang jedes zweiten Bereichs verbleibt, und einen Gate-Film, der auf einem Isolationsfilm über der Oberfläche eines freiliegenden Teils des ersten Bereichs ausgebildet ist. Über den Gate-Elektroden liegt ein isolierender Film, und die Gesamtanordnung ist von einer einzigen Hauptelektrode bedeckt. Durch diese Anordnung wird ein Basis-Emitter-Kurzschluß für den parasitären Bipolar-Transistor erzeugt, der von den ersten und dritten Bereichen und dem Gate-Film gebildet wird.

Die Fig. 2(a), 2(b) und 2(c) zeigen vier Zellen in der MOS-Struktur eines anderen bekannten Leistungsvertikal-MOSFET oder eines iGBT. Fig. 2(b) ist eine Schnittdarstellung längs der Linie C-C in Fig. 2(a). Wie in Fig. 2(b) gezeigt, enthält eine in der Oberfläche einer N^--Schicht 1 gebildeten Zelle: eine P-Schicht, bestehend aus einer P^--Kanalschicht 2 und einer P⁺-Schicht 3 niedrigen Widerstandes; eine N⁺-Sourceschicht 4, die an der Oberfläche der P-Schicht ausgebildet ist; einen polykristallinen Siliciumgatefilm 6, der durch einen Gateoxidfilm 5 auf der Kanalschicht 2 zwischen der N⁺-Sourceschicht 4 und der N^--Schicht 1 angeordnet ist; und einen PSG-Film 7, der den polykristallinen Siliciumgatefilm 6 bedeckt. Eine Sourceelektrode (nicht dargestellt) ist mit der P⁺-Schicht 3 und der Sourceschicht 4 über ein Kontaktloch 8 verbunden, das in dem PSG-Film 7 ausgebildet ist. Wie Fig. 2(c) als Schnittdarstellung längs der Linie D-D in Fig. 2(a) zeigt, ist in dem Bereich, der keine MOS-Zelle hat, der Oxidfilm 5 in seiner Gesamtheit mit dem polykristallinen Siliciumfilm 6 und dem PSG-Film 7 bedeckt, d. h. diese Filme umgeben jede Zelle.

In der Halbleitervorrichtung der obenbeschriebenen MOS-Struktur ist der Bereich der N^--Schicht, der unter dem Gatefilm 6 liegt und die P⁺-Schichten 3 und die P^--Schichten 2 umgibt derart, daß der Bereich, der von den vier Zellen definiert wird (nachfolgend als "ein großer Bereich" bezeichnet) in der Fläche größer als der Bereich, der von zwei benachbarten Zellen definiert wird (nachfolgend als "ein kleiner Bereich" bezeichnet). Wenn dementsprechend eine Sperrspannung über die N^--Schicht 1 und die P-Schichten 2 und 3 gelegt wird, die die Isolationsspannung überschreitet, d. h. wenn ein Durchbruch auftritt, dann fließt ein übermäßiger Strom von dem großen Bereich in den Kanalbereich, der größer ist als der, der von dem kleinen Bereich hineinströmt. Als Folge davon wird ein parasitärer Transistor wirksam, der aus der N⁺-Sourceschicht 4, der P^--Kanalschicht 2 und der N^--Schicht 1 besteht, wodurch die Halbleitervorrichtung beschädigt wird.

Diese Schwierigkeit wird nachfolgend unter Bezugnahme auf einen iGBT detaillierter erläutert. Fig. 3 ist eine Querschnittsdarstellung eines Teils eines konventionellen iGBT. In diesem ist eine P⁺-Drainschicht 10 durch eine N⁺-Pufferschicht 9 auf der Unterseite der N^--Schicht 1 ausgebildet. Eine Drainelektrode 11, die auf der Drainschicht 10 ausgebildet ist, steht einer Sourceelektrode 12 gegenüber, die über ein Kontaktloch 8 mit der P⁺-Schicht 3 und der Sourceschicht 4 verbunden ist. Wenn der iGBT leitfähig gemacht ist, werden Elektronen in die P⁺-Dainschicht 10 von der Sourceschicht 4 durch die Kanalschicht 2, die N^--Schicht 1 und die N⁺-Schicht 9 injiziert, wie durch die gestrichelten Linien in Fig. 3 angedeutet. Als Folge der Elektroneninjektion werden Löcher von der Drainschicht 10 durch die N⁺-Pufferschicht 9 in die N^--Schicht 1 injiziert, wie durch die ausgezogenen Linien in Fig. 3 angedeutet ist. Als Folge davon wird eine Leitfähigkeitsänderung hervorgerufen, die den Widerstand in der N^--Schicht 1 herabsetzt. Die Löcher fließen in der P-Schicht 2 längs der Unterseite der N⁺-Sourceschicht 4. Die P-Schicht hat einen relativ geringen Widerstand. Der übermäßige Löcherstrom hebt daher das Potential an dem Punkt A unter der N⁺-Sourceschicht 4 an. Wenn das Potential das Junctionpotential des PN-Übergangs überschreitet, wird der PN-Übergang zwischen der P-Schicht 2 und der N⁺-Sourceschicht 4 in Leitrichtung vorgespannt, wodurch, wie oben beschrieben wurde, der parasitäre Transistor eingeschaltet wird, was ein Latch-up-Phänomen hervorruft, das das Element nachteilig beeinflußt.

Es ist dementsprechend die der Erfindung zugrundeliegende Aufgabe, eine MOS-Halbleitervorrichtung anzugeben, die gegen Beschädigung durch übermäßigen Strom geschützt ist, wenn ein Durchbruch wegen ungleichmäßiger Verteilung der Flächen unter den Zellen auftritt.

Diese Aufgabe wird durch die im Anspruch 1 angegebene Erfindung gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche.

Im Falle, daß eine Hauptelektrode mit dem vierten Bereich zweiter Leitfähigkeit verbunden ist, der in der Mitte des ersten Bereiches angeordnet ist, der von vier benachbarten zweiten Bereichen umgeben ist, strömen die Majoritätsträger des vierten Bereiches vom ersten Bereich in den vierten Bereich, und die Größe des Stroms, der in den zweiten Bereich fließt, wird in entsprechendem Maße herabgesetzt. Selbst wenn die Hauptelektrode nicht mit dem vierten Bereich verbunden ist, wird der Weg des Stromes, der in die zweiten Bereiche fließt, durch den vierten Bereich schmaler gemacht, und die Größe des Stroms, die in den zweiten Bereich fließt, wird dementsprechend vermindert. Es ist daher möglich zu verhindern, daß der Bereich, der von den MOS-Strukturen umgeben ist, die an den vier zweiten Bereichen ausgebildet sind, der Fläche nach größer ist, als der Bereich, der von den MOS-Strukturen definiert wird, die in zwei benachbarten zweiten Bereichen ausgebildet sind, und ein übermäßiger Strom in die Kanalschichten strömt, wenn eine Sperrspannung, die größer als die Isolationsspannung ist, an die Vorrichtung angelegt wird. Daher fließen gleichförmige Sperrströme in die Kanalschichten der MOS-Zellen von außen ein, so daß verhindert wird, daß der parasitäre Transistor aufgrund Einströmens eines übermäßigen Stroms wirksam wird.

Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnungen näher erläutert. Es zeigt

Fig. 1(a) eine Draufsicht auf eine MOS-Halbleitervorrichtung gemäß einer ersten Ausführungsform der Erfindung;

Fig. 1(b) eine Schnittdarstellung längs der Linie A-A von Fig. 1(a);

Fig. 1(c) eine Schnittdarstellung längs der Linie B-B in Fig. 1(b);

Fig. 2(a) eine Draufsicht auf eine konventionelle MOS- Halbleitervorrichtung;

Fig. 2(b) eine Schnittdarstellung längs der Linie C-C in Fig. 2(a);

Fig. 2(c) eine Schnittdarstellung längs der Linie D-D in Fig. 2(a);

Fig. 3 eine Schnittdarstellung durch einen Teil eines konventionellen iGBT;

Fig. 4 eine perspektivische Darstellung mit weggeschnittenen Teilen eines iGBT, der eine zweite Ausführungsform der Erfindung darstellt;

Fig. 5, 6 und 7 Draufsichten auf Teile von iGBT-Halbleitersubstraten, die andere Ausführungsformen der Erfindung sind.

Die Fig. 1(a) bis 1(c) zeigen eine MOS-Halbleitervorrichtung gemäß einer ersten Ausführungsform dieser Erfindung. Insbesondere ist Fig. 1(a) eine Draufsicht auf die MOS-Halbleitervorrichtung, Fig. 1(b) ist eine Schnittdarstellung längs der Linie A-A in Fig. 1(a) und Fig. 1(c) ist eine Schnittdarstellung längs der Linie B-B in Fig. 1(a). In diesen Figuren sind Teile, die jenen in Fig. 2 entsprechen, mit übereinstimmenden Bezugszeichen oder Buchstaben versehen.

Wie in den Fig. 1(a) und 1(b) gezeigt, ist eine P⁺-Schicht 31 unter vier Zellen vorgesehen, die zusammen mit P⁺-Schichten 3 durch Diffusion ausgebildet sind. In der P⁺-Schicht 31 ist keine Sourceschicht ausgebildet. Die P⁺-Schicht 31 arbeitet daher nicht als FET und bildet eine Diode zusammen mit der N^--Schicht 1. Darüber hinaus ist die P⁺-Schicht 31 mit der Sourceelektrode (nicht dargestellt) über ein Kontaktloch 81 verbunden, das in dem PSG-Film 7 auf der Schicht 31 ausgebildet ist. Dementsprechend wird die Sperrspannung, die über die N^--Schicht 1 und die P-Schichten 2 und 3 über die Sourceelektrode angelegt wird, auch über die N^--Schicht 1 und die P-Schicht 31 angelegt. Wenn die Sperrspannung gesteigert wird, um einen Durchbruch hervorzurufen, fließt der Durchbruchstrom in der Diode, die in der Mitte der breiten N^--Schicht 1 existiert, d. h. ein Fließen von Durchbruchstrom in die Zellen wird verhindert.

Fig. 4 ist eine perspektivische Darstellung eines iGBT, der eine zweite Ausführungsform der Erfindung darstellt. In Fig. 4 sind Teile, die jenen nach Fig. 3 entsprechen, mit übereinstimmenden Bezugszeichen oder Buchstaben versehen.

In Fig. 4 ist eine Sourceelektrode 12 mit einem Oberflächenschutzfilm 13, wie beispielsweise einem SiN-Film versehen, der Vertiefungen 21 bis 26 aufweist. Kontaktlöcher 8, die mit der Sourceelektrode 12 verbunden sind, sind unmittelbar unter den Vertiefungen 21 bis 26 vorgesehen. Gatefilme 6 sind unter den Bereichen zwischen den Vertiefungen 21 und 22, 21 und 23, 22 und 24 bzw. 23 und 24 vorgesehen. Unter den Vertiefungen 25 und 26 ist die Sourceelektrode 12 mit P⁺-Schichten 31 verbunden. Es ist durch Experimente bestätigt worden, daß in den so aufgebauten iGBT die Latch-up-Gegenwirkungsdaten von 30A auf 35-40A gesteigert sind.

Fig. 5 ist eine Draufsicht, die das Substrat eines anderen iGBT zeigt, der eine dritte Ausführungsform der Erfindung darstellt. In Fig. 5 sind vier MOS-Strukturen als Einheit von einer strichpunktierten Linie umgeben dargestellt. Eine Sourceelektrode (nicht dargestellt) ist über Kontaktlöcher 8 mit P⁺-Schichten 3 und N⁺-Schichten 4 verbunden, die sie umgeben, und vergleichbar nach den Fällen nach den Fig. 1 und 4 der P⁺-Schicht 31 über ein Kontaktloch 81 verbunden, zwischen den vier Kontaktlöchern 8 angeordnet ist. Die N⁺-Schicht 4 ist von dem Kanalbildungsbereich der Kanalschicht 2 umgeben. Die N^--Schicht 1 liegt außerhalb der Kanalschicht 2 frei. In Fig. 5 wird ein Gatefilm 6 durch gestrichelte Linien 61 umrissen und mit schrägen Linien schraffiert. Der Gatefilm 6 ist auf den isolierenden Filmen ausgebildet, die die Kontaktlöcher 8 und 81 umgeben. Der Gatefilm 6 ist mit einem Oberflächenschutzfilm bedeckt und ist mit einer Gateverdrahtung über ein Kontaktloch 81 verbunden, das in dem Oberflächenschutzfilm ausgebildet ist.

Fig. 6 zeigt einen iGBT, der eine vierte Ausführungsform der Erfindung darstellt. Der iGBT nach Fig. 6 unterscheidet sich von dem nach Fig. 5 dadurch, daß unmittelbar unter dem Kontaktloch 82, das zum Anschluß der Gateverdrahtung vorgesehen ist, eine P⁺-Diffusionsschicht 32 in der N^--Schicht 1 unter dem isolierenden Film 7 zugleich mit der P⁺-Schicht 31 ausgebildet ist. Die P⁺-Schicht 32 ist nicht mit der Sourceelektrode verbunden und ist daher zur Extraktion von Löchern nicht nützlich; sie vermindert jedoch die Fläche der N^--Schicht 1 und verschmälert den Durchlaßweg der Löcher, die in die Kanalschicht 2 einfließen, so daß die Anzahl der Löcher, die in die Kanalschicht strömen, begrenzt ist, wodurch das Auftreten einer Verriegelung entsprechend stark unterdrückt ist. Bei dem so aufgebauten iGBT hat das Vorhandensein der P⁺-Diffusionsschicht 32 keinen Einfluß auf die Fläche des Gatefilms, und das Kontaktloch 82 kann an dem Gatefilm 6 für jede der Einheiten ausgebildet werden, so daß der Gatewiderstand vermindert werden kann.

Fig. 7 zeigt eine fünfte Ausführungsform der Erfindung. Bei dieser Ausführungsform ist die P⁺-Schicht 31 vergrößert, wobei die Kontaktfläche der Sourceelektrode 12 unverändert bleibt, d. h. die Distanzen zwischen den MOS-Strukturen sind unverändert gehalten. Die P⁺-Schicht 31 ist derart ausgebildet, daß sie unter den Gatefilm 6 über die Begrenzung 61 des Gatefilms 6 hinausgehen kann (durch gestrichelte Linie angedeutet), wodurch es für die Löcher schwierig wird, durch die P-Schicht 2 zur Sourceelektrode zu fließen. Darüber hinaus steht eine Seite der P⁺-Schicht 31 der Ecke der P-Schicht 2 gegenüber, wo Löcherstrom sich konzentriert, was es den Löchern ermöglicht, sogleich in die P⁺-Schicht 31 zu strömen. Die Latch-up- Gegenwirkungsdaten werden daher weiter verbessert.

Mit den P⁺-Diffusionsschichten 31 und 32 wird sowohl ein Elektronenstrom als auch ein Löcherstrom unterdrückt. Durch geeignete Beeinflussung der Abmessungen der P⁺-Schichten 31 und 32 kann jedoch der Elektronenstrom wirksam eingestellt werden, und die Latch-up-Gegenwirkungsdaten können verbessert werden, ohne daß der Betriebsstrom beeinträchtigt wird.

In den obenbeschriebenen Ausführungsformen sind die N⁺-Schicht 9 und die N^--Schicht 1 auf der Drainschicht 10 durch epitaxiales Aufwachsen nacheinander ausgebildet. Die P⁺-Schichten 3 sind auf der Oberfläche der N^--Schicht 1 ausgebildet, und sodann ist die polykristalline Siliciumschicht durch den Gateoxidfilm 5 ausgebildet. Unter diesen Bedingungen werden die Vertiefungen darin geöffnet, um die Gatefilme 6 zu bilden. Mit den Gatefilmen 6 als Maske wird eine Diffusion ausgeführt, um die P-Kanalschichten 2 auszubilden. Durch Verwendung der Gatefilme 6 erneut als Maske werden die N⁺-Sourceschichten 4 ausgebildet. Die Oberfläche wird mit dem Isolationsfilm 7 bedeckt, und die Verbindungslöcher werden zum Anschluß der Sourceelektrode 12 ausgebildet. Die Drainelektrode 11 wird mit der P⁺-Schicht 10 verbunden. Die P⁺-Schichten 31 und 32, die gemäß der Erfindung vorgesehen sind, sollten einen geringstmöglichen Widerstand haben. Dieses Erfordernis kann durch das folgende Verfahren erfüllt werden: P⁺-Schichten niedrigen Widerstandes kann man erhalten, indem man die Bereiche dotiert, in denen die Schichten 31 und 32 ausgebildet werden, wenn immer eine Diffusion zur Ausbildung der P⁺-Schicht 3 und der P-Schicht 2 ausgeführt wird.

Während die Erfindung unter Bezugnahme auf N-Kanal-iGBTs beschrieben worden ist, versteht sich doch, daß das Konzept der Erfindung genauso gut auch für die Herstellung von P-Kanal-iGBTs geeignet ist.

Claims

1. MOS-Halbleitervorrichtung, enthaltend:
einen ersten Bereich (1) eines ersten Leitfähigkeitstyps;
mehrere zweite Bereiche (3) vom zweiten Leitfähigkeitstyp, die in Matrixform in der Oberfläche des ersten Bereichs (1) angeordnet sind;
einen ringförmigen dritten Bereich (4) vom ersten Leitfähigkeitstyp in der Oberfläche eines jeden der zweiten Bereiche (3), wobei ein Kanalbildungsbereich (2) am Umfang des zweiten Bereiches (3) verbleibt;
einen Gatefilm (6), der auf einem Isolationsfilm (5) über der Oberfläche eines freiliegenden Teils des ersten Bereichs (1) ausgebildet ist;
eine einzige Hauptelektrode (7), die jeweils mit Oberflächen des dritten Bereiches (4) und einem Teil des zweiten Bereiches (3), der von dem dritten Bereich (4) umgeben ist, verbunden ist; und
einen vierten Bereich (31) vom zweiten Leitfähigkeitstyp, der mit der Hauptelektrode (7) verbunden ist und der an einer Stelle in der Mitte des ersten Bereichs (1) ausgebildet ist, die durch jeweils vier der zweiten Bereiche (3) definiert ist.

2. MOS-Halbleitervorrichtung nach Anspruch 1, bei der der Gatefilm (6) über einer Oberfläche des kanalbildenden Bereichs (2) ausgebildet ist.

3. MOS-Halbleitervorrichtung nach Anspruch 1, bei der der erste Bereich (1) an der Außenseite des kanalbildenden Bereichs (2) freiliegt.

4. MOS-Halbleitervorrichtung nach Anspruch 3, weiterhin enthaltend ein Kontaktloch (8; 81; 82), durch das der Gatefilm (6) mit der Gateverdrahtung verbunden ist.

5. MOS-Halbleitervorrichtung nach Anspruch 4, weiterhin enthaltend einen fünften Bereich (32) vom zweiten Leitfähigkeitstyp, der in dem ersten Bereich (1) unter dem Kontaktloch (82) ausgebildet ist.

6. MOS-Halbleitervorrichtung nach Anspruch 3, bei der ein Teil des vierten Bereiches (31) unter dem Gatefilm (6) liegt.