FR2641417A1 - Dispositif a semi-conducteur de type mos - Google Patents
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Abstract
Le dispositif à semi-conducteur de type MOS de l'invention comprend une première région 1 d'une première conductivité à la surface de laquelle sont disposées un ensemble de deuxièmes régions 3 d'une seconde conductivité sous forme de matrice, une troisième région 4 annulaire de la première conductivité formée à une surface de chaque deuxième région, une région de formation de canal 2 restant à une périphérie de la deuxième région, un film de grille 6 prévu à travers un film isolant par-dessus une surface de la région de formation de canal et une partie exposée de la première région, et une électrode principale 12 connectée aux surfaces de la troisième région et d'une partie de la deuxième région entourée par la troisième région, une quatrième région 31 de seconde conductivité étant prévue au centre d'une surface de la première région définie par chaque groupe de quatre deuxièmes régions.
Description
L'invention concerne un dispositif à semiconducteur du type à métal-oxyde-
semiconducteur MOS tel que des transistors à effet de champ à métal-oxydesemiconducteur MOSFET verticaux de puissance ou des transistors bipolaires à grille isolée (qu'on appellera dans la suite des transistors "iGBT", quand ils sont applicables) dans lequel un ensemble de deuxièmes régions ayant une deuxième conductivité sont disposées sous forme de matrice à la surface
d'une première région ayant une première conductivité, une troi-
sième région annulaire ayant la première conductivité est formée
à le surface de chaque deuxième région avec une régionde forma-
tion de canal restant à la périphérie de la deuxième région, un film
de grille est prévu à travers un film isolant par-dessus la sur-
face de la région de formation de canal et la partie exposée de la
première région, et une électrode principale est connectée aux sur-
faces de la troisième région etde la partie de la deuxième région
entourée par la troisième région.
Les Figures 2(a), 2(b) et 2(c) des dessins annexés repré-
sentent quatre cellules dans la structure MOS d'un transistor MOSFET vertical de puissance ou d'un transistor iGBT. La Figure 2(b)
est une vue en coupe prise le long d'une ligne C-C de la Figure 2(a).
Comme l'indique la Figure 2(b), une cellule formée sur la surface d'une couche N 1 comprend: une couche P constituée d'une couche à canal P 2 et d'une couche de faible résistance P+ 3; une couche de source N+ 4 formée sur la surface de la couche P; un film de grille de silicium polycristallin 6 formé à travers un film d'oxyde de grille 5 sur la couche à canal 2 interposée entre la couche de source N+ 4 et la couche N 1; et un film de verre PSG 7 recouvrant le film de grille de silicium polycristallin 6. Une électrode de source (non représentée)est connectée à la couche P+ 3 et à la couche de source 4 par un trou de contact 8 formé dans le film de verre PSG 7. Comme le montre la Figure 2(c), qui est une vue en coupe prise le long d'une ligne D-D de la Figure 2(a), dans la région ne comportant pas de cellule MOS, le film d'oxyde 5 est recouvert, dans sa totalité, du film de silicium polycristallin 6 et du film de verre PSG 7; c'est-à-dire que ces films entourent
chaque cellule.
Dans le dispositif à semiconducteur ayant la structure MOS
décrite ci-dessus, la zone de la couche N qui est située au-des-
sous du film de grille 6 et entoure les couches P+ 3 et les couches P- 2 est telle aue la région définie par quatre cellules (appelée dans la suite "une grande région", quand elle est applicable) est d'une plus grande surface que la région définie par deux cellules voisines (appelée dans la suite "une petite région", quand elle est applicable). En conséquence, quand une tension inverse appliquée entre la couche N 1 et les couches P 2 et 3 dépasse la tension isolante, c'est-à-dire, quand il se produit une rupture, le courant en excès passe de la grande région dans la couche à canal, qui est
plus grand que celui qui passe de la petite région dans celle-ci.
Il en résulte qu'un transistor parasite,constitué de la couche de source N+ 4, de la couche à canal P 2 et de la couche N l, agit
en détériorant ainsi le dispositif à semiconducteur.
On va décrire cette difficulté en référence à un transistor iGBT de façon plus détaillée. La Figure 3 des dessins annexés est un schéma en coupe représentant une partie d'un transistor iGBT classique. Dans le transistor iGBT, une couche de drain P+ 10 est formée à travers une couche tampon N+ 9 sur la surface inférieure d'une couche N 1. Une électrode de drain ll formée sur la couche de drain lO est mise en présence d'une électrode de source 12 qui est connectée par un trou de contact 8 à une couche P+ 3 et à une couche de source 4. Quand le transistor iGBT est rendu conducteur, des électrons sont injectés dans la couche de drain P+ 10 à partir de la couche de source 4 par l'intermédiaire de la couche à canal 2, de la couche N 1 et de la couche N+ 9 comme on l'a indiqué par des
lignes en traits interrompus sur la Figure 3. En réponse à l'injec-
tion des électrons, des trous sont injectés de la couche de drain lO par l'intermédiaire de la couche tampon N+ 9 dans la couche N 1
comme on l'a indiqué par des lignes en traits pleins sur la Figure 3.
Il en résulte que la modulation de conductivité est produite, ce qui réduit la résistance de la couche N 1. Les trous passent dans la couche P 2 le long de la surface inférieure de la couche de source N+ 4. La couche P a une résistance relativement faible. Par conséquent, le flux de trous en excès augmente le potentiel au
point A situé au-dessous de la couche de source N+ 4. Si le poten-
tiel dépasse le potentiel de jonction de la jonction PN, la jonc-
tion PN entre la couche P 2 et la couche de source N+ 4 est alors polarisée en direct, ce qui rend conducteur le transistor parasite, comme on l'a décrit précédemment, en produisant un phénomène de
verrouillage pour interrompre l'élément.
En conséquence, un but de l'invention est d'éliminer la
difficulté décrite ci-dessus qui est associéeàundispositifàsemi-
conducteur de type MOS classique.Plus spécifiquement,un but de l'inven-
lO ticn est de fournir un dispositif à semiconducteur de type MOS qu'on empêche d'être détérioré par l'excès de courant quand il se produit une rupture due à la répartition non uniforme des zones
parmi les cellules.
Le but précédent de l'invention a été atteint en fournis-
sant un dispositif à semiconducteur de type MOS dans lequel un ensemble de deuxièmes régions ayant unedeuxième conductivité sont
disposées sous forme de matrice à la surface d'une première ré-
gion ayant une première conductivité, une troisième région annu-
laire ayant la première conductivité est formée à la surface de chaque deuxième région, une région de formation de canal restant entre la périphérie extérieure de la deuxième région et la troisième
région, un film de grille est prévu à travers un film isolant par-
dessus la surface de la région de formation de canal et la partie
exposée de la première région, et une électrode principale est con-
nectée aux surfaces de la troisième région et de la partie de la deuxième région entourée par la troisième région, dans lequel une
quatrième région ayant la deuxième conductivité est prévue au cen-
tre de la surface de la première région qui est définie par chaque
groupe de quatre des deuxièmes régions.
Dans le cas o une électrode principale est connectée à la quatrième région ayant la deuxième conductivité qui est prévue au centre de la première région qui est entourée par quatre deuxièmes régions voisines, les porteurs majoritaires de la quatrième région passent de la première région dans la quatrième région, et la quantité
de courant passant dans les deuxièmes régions est diminuée d'autant.
Même si l'électrode principale n'est pas connectée à la quatrième région, le passage du courant passant dans les deuxièmes régions est rendu plus étroit par la quatrième région, et la quantité de
courant passant dans la deuxième région est diminuée en conséquence.
De la sorte, il est possible d'empêcher que la région entourée par les structures MOS formées dans les quatre deuxièmes régions ait une surface plus grande que la région définie par les structures MOS formées dans deux deuxièmes régions voisines, de sorte qu'un excès de courant passe dans les couches à canal quand une tension
inverse supérieure à la tension isolante est appliquée au disposi-
tif. De la sorte, des courants inverses uniformes passent dans les couches à canal des cellules MOS à partir de l'extérieur, ce qui
empêche le fonctionnement du transistor parasite dû au passage in-
térieur de l'excès de courant.
D'autres caractéristiques et avantages de la présente in-
vention seront mis en évidence dans la description suivante,donnée
à titre d'exemple non limitatif, en référence aux dessins annexés dans lesquels:
la Figure l(a) est une vue en plan représentant un dispo-
sitif à semiconducteur de type MOS selon un premier exemple de réa-
lisation de l'invention; la Figure l(b) est une vue en coupe prise le long d'une ligne A-A sur la Figure l(a); la Figure l(c) est une vue en coupe prise le long d'une ligne B-B sur la Figure l(b);
la Figure 2(a) est une vue en plan représentant un dispo-
sitif à semiconducteur de type MOS classique; la Figure 2(b) est une vue en coupe prise le long d'une ligne C-C sur la Figure 2(a); la Figure 2(c) est une vue en coupe prise le long d'une ligne D-D sur la Figure 2(a); la Figure 3 est une vue en coupe représentant une partie d'un transistor iGBT classique; la Figure 4 est une vue en perspective, avec des parties enlevées, représentant un transistor iGBT, qui est un deuxième exemple de réalisation de l'invention; et les Figures 5, 6 et 7 sont des vues en plan représentant des parties de substrats semiconducteurs de transistor iGBT,qui
sont d'autres exemples de réalisation de l'invention.
Les Figures l(a),l(b) et l(c) représentent un dispositif à semiconducteur de type MOS selon un premier exemple de réalisation de l'invention. Plus spécifiquement, la Figure 1(a) est une vue en plan représentant le dispositif à semiconducteur de type MOS, la Figure l(b) est une vue en coupe prise le long d'une ligne A-A de la Figure l(a), et la Figure l(c) est une vue en coupe prise le long d'une ligne B-B de la Figure l(a). Sur ces figures, les parties correspondant à celles de la Figure 2 sont indiquées par les mêmes
références numériques ou les mêmes caractères.
Comme le montrent les Figures l(a) et l(b), une couche P+
31 est prévue parmi quatre cellules, celle-ci étant formée par dif-
fusion avec des couches P+ 3. Aucune couche de source n'est formée
cars la couche P+ 31. Par conséquent, cette dernière 31 ne fonc-
tionnera pas comme un transistor à effet de champ FET, et elle forme
une diode avec la couche N 1. En outre, la couche P 31 est connec-
tée à l'électrode de source (non représentée) à travers un trou de contact 81, qui est formé dans le film de verre PSG 7 sur la couche 31. En conséquence, la tension inverse appliquée entre la couche N-1 et les couches P 2 et 3 par l'intermédiaire de l'électrode de source est également appliquée entre la couche N 1 et la couche P
31. Quand la tension inverse est augmentée pour produire une rup-
ture,le courant de rupture passe dans la diode se trouvant au centre de la couche N 1 large; c'est-à-dire que le passage du courant de
rupture dans les cellules est empêché.
La Figure 4 est une vue en perspective représentant un tran-
sistor iGEBT,qui est un deuxième exemple de réalisation de l'inven-
tion.Sur la Figure 4,1es parties correspondant à celles de la Figure
3sont indiquées par les mêmes références numériques et caractères.
Sur la Figure 4,une électrode de source 12 est recouverte
d'un film protecteur de surface 13 tel qu'un film de SiN qui com-
porte des creux 21 à 26.Des trous de contact 8 connectés à l'élec-
trode de source 12 sont prévus juste au-dessous des creux 21 à 26.
Des films de grille 6 sont prévus au-dessous des régions situées entre les creux 21 et 22, 21 et 23, 22 et 24, et 23 et 24, respectivement. L'électrode de source 12 est
connectée aux couches P+ 31 au-dessous des creux 25 et 26. Des ex-
périences ont confirmé que dans le transistor iGBT ainsi construit, les données résistant à un verrouillage sont augmentées de 30 A à -40A. La Figure 5 est une vue en plan représentant le substrat
d'un autre transistor iGBT, qui est un troisième exemple de réali-
sation de l'invention. Sur la Figure 5, on a indiqué quatre struc-
tures MOS, comme une unité, par la ligne en chaîne à un trait. Une électrode de source (non représentée) est connectée par des trous de contact 8 aux couches P+ 3 et aux couches N+ 4 les entourant, et, pareillement, comme oans les cas des Figures 1 et 4, connectée à la couche P 31 à travers un trou de contact 81 situé parmi les quatre trous de contact 8. La couche N+4 est entourée par la région de formation de canal de la couche à canal 2. La couche N 1 est exposée à l'extérieur de la couche à canal 2. Sur la Figure 5, un film de grille 6 est défini par des lignes en traits interrompus 61 et hachuré par des lignes obliques. Le film de grille 6 est formé sur les films isolants qui entourent les trous de contact 8 et 81. Le film de grille 6 est recouvert d'un film protecteur de surface, et il est connecté à un câblage de grille par un trou de
contact 82 formé dans le film protecteur de surface.
La Figure 6 représente un transistor iGBT, qui est un qua-
trième exemple de réalisation de l'invention. Le transistor iGBT représenté sur la Figure 6 est différent de celui représenté sur la Figure 5 en ce que, juste au-dessous du trou de contact 82 prévu pour une connexion du câblage de grille, une couche de diffusion P+ 32 est formée dans la couche N i sous le film isolant 7 en même temps qu'est formée la couche P 31. La couche P+ 32, qui n'est pas
connectée à l'électrode de source, n'est pas utile pour l'extrac-
tion de trous; cependant, elle diminue la surface de la couche N 1 et sert à rendre plus étroit le passage des trous passant dans la couche à canal 2, de sorte que la quantité de trous passant dans
la couche à canal est limitée, ce qui supprime d'autant l'appari-
tion d'un verrouillage. Quand le transistor iGBT est ainsi construit,
en prévoyant la couche de diffusion P+32, on ne modifie pas la sur-
face du film de grille, et on peut former le trou de contact 82
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pour le film de grille 6 pour chacune des unités de sorte que la
résistance de grille peut être diminuée.
La Figure 7 représente un cinquième exemple de réalisation de l'invention. Dans l'exemple de réalisation, la couche P+ 31 est augmentée avec la surface de contact de l'électrode de source 12 maintenue inchangée; c'està-dire que les distances entre les structures MOS sont maintenues inchangées. La couche P+ 31 est
formée en permettant qu'elle passe sous le film de grille 6 à tra-
vers la limite 61 (indiquée par la ligne en traits interrompus) du film de grille 6, ce qui rend difficile pour les trous de passer dans la couche P 2 jusqu'à l'électrode de source. En outre, un côté de la couche P+ 31 est mis en présence du coin de la couche P 2 cu un courant de trous se concentre, ce qui permet aux trous de
passer facilement dans la couche P+ 31. Ainsi, les données résis-
tant à un verrouillage sont encore améliorées.
Avec les couches de diffusion P+ 31 et 32, le courant d'électrons est supprimé ainsi que le courant de trous. Cependant, en contrôlant de façon appropriée les dimensions des couches P+ 31 et 32, on peut régler efficacement le courant d'électrons, et les données résistant à un verrouillage peuvent être améliorées sans
modifier le courant de fonctionnement.
Dans les exemples de réalisation décrits plus haut, la couche N+ 9 et la couche N 1 sont formées sur la couche de drain successivement par croissance épitaxiale. Et les couches P+ 3 sont formées sur la surface de la couche N 1, et la couche de silicium polycristallin est ensuite formée à travers le film d'oxyde
de grille 5. Dans ces conditions, les creux sont ouverts intérieu-
rement pour former les films de grille 6. Avec les films de grille 6 comme masque, une diffusion est réalisée pour former les couches à canal P 2. En utilisant à nouveau les films de grille 6 comme masque, les couches de source N+ 4 sont formées. La surface est recouverte du film isolant 7, et les trous de connexion sont formés pour une connexion de l'électrode de source 12. Et l'électrode de drain 11 est connectée à la couche P+ 10. Les couches P+ 31 et 32 prévues selon l'invention doivent avoir une résistance aussi faible que possible. Cette exigence peut être satisfaite par le procédé suivant: C'est-à-dire que les couches P+ de faible résistance peuvent être obtenues en dopant les régions o ces couches 31 et 32 doivent être formées chaque fois qu'une diffusion est exécutée
pour la formation de la couche P+ 3 et de la couche P 2.
Bien qu'on ait décrit l'invention en référence aux transis- tors iGBT à canal N, on doit noter que le concept technique de l'invention est également appliqué à la fabrication des transistors iGBT à canal P. Comme on l'a décrit plus haut, selon la présente invention, la région ayant la même conductivité que les couches à canal est formée dans la grande zone qui est recouverte par l'allongement du film de grille et située parmi les couches à canal, les structures MOS entourant l'électrode principale. La région ainsi formée est
connectée à l'électrode principale de sorte que les porteurs in-
verses des porteurs passant dans les canaux sont enlevés jusqu'à l'électrode principale, ou le passage des porteurs inverses est rendu plus étroit. Ainsi, le dispositif à semiconducteur de type MOS selon l'invention a une valeur de résistance au courant inverse
élevée et il est exempt de la difficulté rendant actif le tran-
23 sistor parasite par l'excès de courant imputable aux porteurs in-
verses qui détériore le dispositif.
Claims (6)
1. Dispositif à semiconducteur de type à métal-oxyde-semi-
conducteur MOS, comprenant: une première région (1) d'une première conductivité;
un ensemble de deuxièmes régions (3) d'une seconde conduc-
tivité disposées sous forme de matrice à une surface de lapremière région;
une troisième région annulaire (4) de la première conducti-
vité formée à une surface de chacune des deuxièmes régions, une région de formation de canal (2) restant à une périphérie de la deuxième région (3); un fi.lm de grille (6) prévu à travers un film isolant (7) par-dessus une surface d'une partie exposée de la première région; une électrode principale (12) connectée à des surfaces de la troisième région (4) et d'une partie de la deuxième région (3) entourée par la troisième région; et
une quatrième région (31) de la seconde conductivité pré-
vue au centre d'une surface de la première région (1) qui est défi-
nie par chaque groupe de quatre des deuxièmes régions.
2. Dispositif à semiconducteur de type MOS selon la reven-
dication 1, dans lequel le film de grille (6) est prévu par-dessus
une surface de la région de formation de canal (2).
3. Dispositif à semiconducteur de type MOS selon la reven-
dication 1, dans lequel la première région (1) est exposée à l'ex-
térieur de la région de formation de canal (2).
4. Dispositif à semiconducteur de type MOS selon la reven-
dication 3, comprenant en outre un trou de contact (82) par lequel
le film de grille (6) est connecté à un câblage de grille.
5. Dispositif à semiconducteur de type MOS selon la reven-
dication 4, comprenant en outre une cinquième région (32) de la seconde conductivité formée dans la première région (1) au-dessous
du trou de contact (82).
6. Dispositif à semiconducteur de type MOS selon la reven-
dication 3, dans lequel une partie de la quatrième région (31) est
prévue au-dessous du film de grille (6).
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