JPH01191479A - 薄膜半導体素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、例えばアクティブ・マトリックス型液晶デバ
イスや密着型イメージセンサ・デバイス等の駆動、スイ
ッチングあるいは光センナ等に用いられる非晶質シリコ
ン薄膜素子、例えば薄膜トランジスタ（’ｒＦＴ）、薄
膜ダイオード（ＴＦＤ）等の薄膜半導体素子に関する。

（従来の技術） 従来、非晶質シリコン（ａ−Ｓｔ）を母材とする半導体
薄膜素子は、特にシラン（ＳｉＨ＊）のグロー放電分解
法、水素（Ｈ２）を含む雰囲気中でのシリコン（Ｓｌ）
スパッタリング法等で得られる水素化非晶質シリコン（
ａ−３ｉ：Ｈ）で代表されるように、２００〜３００℃
程度の比較的低温でガラス等の基板上に大面積で均一な
膜厚の良質なものが作成できるため、その特徴を生かし
た各種のデバイス応用が試みられている。

例えば、太陽電池、光センサ等の光電変換デバイスとし
て、Ｐｉｎもしくはショットキー障壁型のＴＦＤ　（Ｔ
ＦＤ：Ｔｈ１ｎ　ＦｉｌＩＩＤｉｏｄｅ　）　、アクテ
ィブ・マトリックス型液晶デイスプレィのスイッチング
素子として電界効果型のＴ　Ｐ　Ｔ　（ＴＦＴ：Ｔｈｉ
ｎＦｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）等が、その代表例
である。

このような、いわゆる薄膜半導体素子の製造は、基板上
に作成した活性層である非晶質シリコン薄膜に、フォト
リソグラフィー技術を用いて、所望の形状例えば非晶質
シリコンの島を形成し、しかる後に電極を形成してＴ　
Ｐ　ＴあるいはＴＦＤとする製造方法が採用されている
。

このとき、上記非晶質シリコンの島の周辺即ち、島の端
部が不安定な電流経路を形成し、デバイスの誤動作を引
き起こす大きな要因の一つとしてあげられている。例え
ばアクティブ・マトリックス型液晶デイスプレィのアド
レス用非線形素子としてＴＰＴを用いた場合について説
明する。

第２図は、例えば逆スタガード型電極構造の電界効果ト
ランジスタの一例を示す断面図である。

同図において、ガラス基板１上には、ゲート電極２、ゲ
ート絶縁膜３および例えばａ−３ｉ：Ｈからなる活性層
の島４が順次積層形成されており、活性層４はドーピン
グ／ｉ！ｇ５を介してソース電極６およびドレイン電極
７に電気的に接続されている。

ドーピング層５はｎチャネル伝導”　Ｆ　Ｔの場合には
、ｎ型にドープしたａ−３ｉ：Ｈを用い、電子に対して
はオーミック接触、正孔に対しては電流ブロッキング接
触をしている。ＰチャネルＴＰＴの場合には、ｐ型にド
ープしたａ−３ｉ：Ｈを用いることになる。

以下に上記ｎチャネルＴＰＴについてのＴＰＴ動作を説
明する。

ゲート電極２に正の電圧ＶＧを印加すると、ゲート絶縁
１３側の活性層４であるａ−３ｉ：ＨＭＪの界面近傍に
電子が誘起され蓄積層を形成する。

このとき、ソース電極６およびドレイン電ｆｉ７間にソ
ース・ドレイン電圧ＶＳＤを印加すると、電子はソース
電極６より注入されて活性Ｎ４の膜厚方向を走行してチ
ャネルに至り、図中に実線および矢印ｅで示したような
経路を経て、ドレイン電極７に達する。従って、ドレイ
ン電極７がらソース電極６へ向って、ソース・ドレイン
電流ＩＳＯが流れる。

次にゲート電圧ＶＧが負の場合、ゲート絶縁膜３と活性
Ｒ４界面付近に正孔が誘起されるが、ドレイン電極７と
活性層４との間のｎ型にドープしたａ−３ｔ：Ｈにより
正孔の注入がブロックされ、結果としてソース・ドレイ
ン電流ＩＳＯは流れないことになる。このときのトラン
スファ特性、即ちｌ５Ｏ−ＶＧ特性を第３図中の曲線（
ａ）に示す。

ＴＰＴのチャネル長し＝１０μｍ、チャネル幅Ｗ＝５０
ｕｌＤテあり、ＶＳＤ＝１５Ｖ　テアル、　同図ノ例テ
は、ａ−３ｔ：Ｈの島の端部Ａ、Ｂはゲート電極の外部
にあるため、例えばドレイン電極側端部Ａとチャネル部
までのａ−３ｉ：Ｈの正孔伝導度に依存したリーク電流
しか流れず、これは実際のデバイスではほとんど問題に
ならないレベルである。

ところが、例えばガラス基板１側から１５０００１ｕＸ
程度の光照射をした場合、端部Ａとチャネル部は光生成
キャリアの正孔伝導による伝導路を形成し、第２図中で
破線で示したように、ドレイン電極７のＡ端からチャネ
ル伝導を経てソース電極６のＢ端に至る電流が流れる。

このときのトランスファ特性を第３図中の曲線（ｂ・）
に示す。

アクティブマトリックス型液晶デイスプレィでは、その
駆動方式にも依存するが、一般にＶＧ＜ＯにおいてはＴ
　Ｐ　Ｔ動作としてＯＦＦ状態にある場合が多く、同図
で示すようなＶＧ＜Ｏでのリーク電流の増加は誤動作の
主要因となる。この例では、光照射による正孔伝導路の
形成による、いわゆるｐチャネル動作の発生例を示した
が、製造プロセス上の制御できない要因によって、ゲー
ト絶縁膜との界面側の活性層が弱ｐ型になり、正孔のリ
ークを誘起させる場合もありうる。

上述の光による誤動作を改良した例として、第４′図に
示すように活性Ｒ４の島を、ゲート電極２のパターンの
内側領域に形成し、光キャリアが本質的に生成されなく
した構造のものが知られている。

このときＶＧ＞Ｏでの電子伝導は、図中に実線および矢
印ｅ−で示したように、第２図に示した素子の場合と同
様である。ＶＧ＜Ｏの場合、活性層４の端面Ａ、Ｂは両
者とも直接チャネルに接することになり、図中破線およ
び矢印りで示す正孔伝導が生ずる。このときのトランス
ファ特性を第３図中の曲線（ｃ）に示す０図示したよう
に、ＶＧ＜Ｏ領域でのｐチャネル動作が頴著であること
がわかる。

上記のような活性層の端部を通しての正孔注入によるｐ
チャネル動作が、デバイスの誤動作の主要因であるが、
端部が必然的に形成される理由は次の通りである。

即ち、非晶質シリコンＴＰＴの場合、ＴＰＴ特性の最良
のものは、ゲート絶縁膜３、活性層４およびドーピング
層５を、全て真空中で処理して作成されたものに限られ
ることにある。例えばグロー放電法を例にとると、シラ
ン〈５ｉＨ４）およびアンモニア（ＮＨ３）のグロー放
電分解にてゲート絶縁膜であるシリコン窒化膜を作成し
、引続きＳｉＨ４のグロー放電法にてａ−３５：Ｈを作
成し、さらに真空雰囲気を保持した状態で、ＳｉＨ４お
よびホスフィン（ＰＨ３）のグロー放電にてｎ型ａ−Ｓ
ｉ：Ｈを形成する。この後、フォトリゾグラフィー技術
にてａ−３ｉ：Ｈおよびｎ型ａ−Ｓｔ：Ｈを含む島を形
成することになる。

これらの各層の界面を大気にさらすことは、明らかなＴ
ＰＴ特性の劣化、具体的な電界効果移動度の減少を招く
からである。このような製造上の制約によりａ−３ｉ端
面が必然的に形成される。

（発明が解決しようとする課題） 上記の例では、ＴＰＴの場合に関し説明したがＴＦＤの
場合も同様であり、いずれもａ−３ｔ島を形成する工程
を経たデバイスでは、ａ−３ｉ島の端部によるリーク電
流を要因とするデバイスの誤動作が問題となっていた。

本発明は、上述した問題点を解決するためになされたも
ので、薄膜素子の構造の複雑化を伴わずに、ａ−３ｉの
島の端部を通しての電流リークを阻止できる薄膜半導体
素子を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明の薄膜半導体素子は、基板上に非晶質シリコンか
らなる活性層を島状に形成してなる薄膜半導体素子にお
いて、前記島状の非晶質シリコン活性層の端縁領域に絶
縁化領域を形成したことを特徴とするものである。

上記絶縁化領域の形成方法は、ａ−３ｉ活性層の端面を
プラズマ酸化して形成する方法が好適である。

（作　用） 本発明では、前記手段を採用することにより、活性層の
島の端面を絶縁化することにより、この通して活性層の
島の端面を流れるリーク電流を充分低く抑えられ、薄膜
半導体素子の誤動作を防止することができる。

（実施例） 以下、本発明の一実施例について図を参照して説明する
。尚、第２図と同一部分には同一符号を付して重複する
部分の説明を省略する。

第１図は、逆スタガード電極構造ＴＰＴの断面構造を示
す図である。

同図に示したように、ガラス基板１上には、例えばＣｒ
からなるゲート′ｒ／ｓ、極２、例えばＳｉＨ４からな
るゲート絶縁膜３および例えばａ−８ｉ：Ｈからなる活
性層の島４が順次積層形成されており、活性層４は例え
ばＰでドープしたｎ型のａ　−３ｉ　：Ｈからなるドー
ピング層５を介してソース電極６およびドレイン電極７
に電気的に接続されている。さらに、島４の端部８には
絶縁化領域例えば酸化領域が形成されている。

このようなＴＰＴ素子の製造方法は、ガラス基板１上に
、ゲート電極２を形成し、次にグロー放電分解法により
、ゲート絶縁膜３、活性層４、ｎ型のａ−３ｉ：Ｈから
なるドーピング層５および例えばＭＯからなる保護層（
図示せず）を順次連続的に積層形成し、しかる後、フォ
トリゾグラフィーにて活性層の島４が形成される。

この後、例えばＮ２０雰囲気中でのプラズマ処理を施し
、島４の端部８を絶縁化するために酸化した後、保護層
を除去し、例えばＡＪ２からなるソース電極６とドレイ
ン電極７を形成し、その後ソース電［６およびドレイン
電極７間のドーピング層を除去する。

こうしてａ−３ｔ：Ｈからなる活性層４と、これにドー
ピングＲ５および端面の酸化部８を介したソース電極６
およびドレイン電極７と、活性層４にゲート絶縁膜３を
介して対向してなるゲート電極２を備えたＴＰＴが得ら
れる。

本実施例において、ゲート絶縁ＷＡ３は５ＩＨ４、ＮＨ
３およびＮ２の混合ガスを用いたグロー放電法により形
成し、ｌＮ１１Ｚでの誘電率ε＝６．７　、膜厚は３５
００人である。活性Ｒ４のａ−３ｉ：Ｈは、ＳｉＨ４、
Ｈ２および２５０（ｌｐｐ亀のＰＨ３を添加した混合ガ
スを用い、暗伝導度σｏ　＝　５　Ｘ　１０−”（Ω−
ｃｍ）−１、活性化エネルギーＥａ　＝０．２１ｅＶで
膜厚は５００人である。

微細加工は通常のフォトリゾグラフィーを使用し、トラ
ンジスタのチャネル長し＝１０μｌ、チャネル幅Ｗ＝５
０μｔである。Ｎ２０雰囲気中でのプラズマ処理は、反
応圧力０．２Ｔｏｒｒ　、試料温度２００°Ｃにおいて
１０分間行った。このとき容量結合型高周波グロー放電
装置を用い、高周波電力密度は０．３０ｗ　／　Ｃ１で
ある。予備実験として、ａ−８ｉ：Ｈ膜に上記処理を施
し、エリプソメトリで酸化膜厚を測定した結果、６０人
であった。

また、オージェ電子分光分析法により酸素の拡散深さは
５０人程度であることが確認できた。

第３図中の曲線（ｄ）は、このようにして作成したＴＰ
Ｔのソース・ドレイン電圧Ｖ　ＳＤ＝　１２Ｖを印加し
たときのトランスファ特性の一例であり、活性層の端面
をプラズマ処理しであるため、正孔注入によるｐチャネ
ル動作が充分に阻止されている。

尚、上述実施例では、本発明を逆スタガード電極構造Ｔ
ＰＴへ適用した例について説明したが、本発明はこれに
限定されるものではなく、スタガード、プレーナおよび
逆ブレーナ等の各電極構造についても適用できることは
明らかであり、さらにプラズマ処理の方法条件等はデバ
イス特性に合わせて各々最適化しうる。

また、活性層が島形状を有するデバイスの端面リークに
起因した誤動作を防止する目的で、本発明が例えばａ−
３ｔを用いた薄膜ダイオード等に用いられてよいことは
無論である。

［発明の効果コ 以上説明したように、本発明の薄膜半導体素子では、ａ
−９ｉからなる活性層が島形状を有するデバイスの端面
リーク防止に関し、意図的に絶縁層を設けるもので、そ
の形成法の選択により製造工程を複雑化することなく、
さらに構造に関しな設計変更等も要せず薄膜素子の誤動
作をなくすことが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す断面図、第２図および
第４図は従来の薄膜トランジスタの一例を示す断面図、
第３図は実施例と従来例のゲート電圧とソース・ドレイ
ン電流との関係の一例を示す図である。 １・・・・・・・・・ガラス基板 ２・・・・・・・・・ゲート電極 ３・・・・・・・・・ゲート絶縁膜 ４・・・・・・・・・活性層 ５・・・・・・・・・ドーピング層 ６・・・・・・・・・ソース電極 ７・・・・・・・・・ドレイン電極 ８・・・・・・・・・絶縁化領域 出願人　　　　　　株式会社　東芝 代理人　弁理士　　須　山　佐　− 第１図 杷　　　　　　　　　　　　　　九 リー°＝ト嚇七刀Ｆ−Ｖｅ（Ｖ） 第３レ −１０　　　０　　　．１０　２０ テート電１圧　Ｖｅ（Ｖ） り

Claims (1)

1. 【特許請求の範囲】 　基板上に非晶質シリコンからなる活性層を島状に形成
   してなる薄膜半導体素子において、 前記島状の非晶質シリコン活性層の端縁領域に絶縁化領
   域を形成したことを特徴とする薄膜半導体素子。