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Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung mit einem isolierten Gate, die durch einen MOSFET, einen IGBT und dergleichen repräsentiert wird, und spezieller auf eine Verbesserung von deren Rückwärtsspannungseigenschaft.
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DE 199 12 208 A1 beschreibt ein Feldeffekthalbleiterbauelement, bei dem in einem unteren Teil eines p-leitenden Dotierungsbereichs, also dort wo ein Kanal geschaffen wird, ein n
+-Halbleiterbereich ausgebildet ist. Der n
+-Halbleiterbereich ist in einem Bereich ausgebildet, der sich von einer Hauptoberfläche bis zu dem unteren Teil des p-leitenden Dotierungsbereichs erstreckt. Die Störstellenkonzentration des n
+-Halbleiterbereichs ist höher als die eines darunterliegenden n
–-Halbleiterbereichs. Mit dieser Struktur ist es möglich, einen Einschaltwiderstand zu verringern ohne eine Lawinendurchbruchsfestigkeit zu verschlechtern.
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EP 0 810 671 A2 beschreibt einen IGBT. Auf der Rückseite des IGBT befindet sich eine Kollektorschicht eines ersten Leitungstyps, welche durch eine Kollektorelektrode kontaktiert wird. Von der Kollektorschicht ausgehend folgen in Richtung des Halbleiterinneren eine Pufferschicht eines zweiten Leitungstyps, eine Leitungsmodulationsschicht eines zweiten Leitungstyps, eine Emitterschicht eines ersten Leitungstyps, welche als eine Wanne in einer Oberfläche der Leitungsmodulationsschicht ausgebildet ist, eine Sourceschicht eines zweiten Leitungstyps, die in einer Oberfläche eines Randabschnitts der Emitterwanne ausgebildet ist, eine Gateelektrode auf der Vorderseite des IGBT, welche einen Bereich über der Sourceschicht und der Leitfähigkeitsmodulationsschicht überdeckt und eine Emitterelektrode, welche die Emitterschicht und die Sourceschicht kontaktiert. Bei dieser Vorrichtung beinhaltet die Sourceschicht einen Sourcebereich, der im Randabschnitt der Emitterwanne ausgebildet ist und eine Sourcekontaktregion ist benachbart zu diesem Sourcebereich ausgebildet und steht in Ohmschem Kontakt mit der Emitterelektrode. Diese Sourcekontaktregion hat eine höhere Dotierungskonzentration als der Sourcebereich. Da die Sourceschicht des zweiten Leitungstyps nicht eine gleichförmige Verunreinigungskonzentration aufweist, sondern aus einer hochdotierten Sourcekontaktregion und einem Sourcebereich mit einer niedrigeren Dotierungskonzentration als der Sourcekontaktregion zusammengesetzt ist, ist die Stromverstärkung eines parasitären Transistors gebildet aus der Leitfähigkeitsmodulationsschicht der Emitterschicht und dem Sourcebereich erniedrigt. Durch die mit dem Sourcebereich verbundene hochdotierte Sourcekontaktregion wird der Kontaktwiderstand nicht erhöht und eine niedrige Spannung im AN-Zustand kann beibehalten werden.
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In den vergangenen Jahren galt die Aufmerksamkeit einem MOSFET oder einem IGBT als Schaltelement, das für die Invertierersteuerung oder dergleichen verwendet wurde. 8 ist eine Draufsicht, die einen typischen MOSFET zeigt. Der MOSFET ist ein MOSFET vom sogenannten vertikalen Typus, bei welchem eine Gateanschluß-Bondfläche 2 und eine Sourceanschluß-Bondfläche 3 auf einer oberen Hauptoberfläche eines Halbleitersubstrats 1 vorhanden sind. Eine große Anzahl von Einheitszellen sind entlang einer Hauptoberfläche des Halbleitersubstrats 1 angeordnet. Jede der Einheitszellen arbeitet als ein einzelner MOSFET. Eine Region 40, in der die Einheitszellen angeordnet werden sollen, wird als Zellregion bezeichnet und eine Teilregion B stellt die Zellregion 40 dar. Weiterhin ist eine Gate-Verdrahtungsregion 4 um die Zellregion 40 herum ausgebildet und eine Teilregion A stellt einen Begrenzungsabschnitt zwischen der Zellregion 40 und der Gate-Verdrahtungsregion 4 dar.
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9 ist eine vergrößerte Draufsicht, die in der Region A von 8 Strukturen von verschiedenen Halbleiterschichten zeigt, welche zur oberen Oberfläche des Halbleitersubstrates hin freiliegen. Weiterhin ist 10 eine Querschnittsansicht entlang einer Schnittlinie E-E in 9. Das Halbleitersubstrat 1, umfaßt eine N+-Schicht 11, die in einer unteren Hauptoberfläche freiliegt;
eine N–-Schicht 10, die auf der N+-Schicht 11 ausgebildet ist;
eine N-Schicht 17 mit einem niedrigen Widerstand, welche auf der N–-Schicht 10 ausgebildet ist und zur oberen Hauptoberfläche hin frei liegt;
P-Sockelschichten 6, 7 und 8, die selektiv auf der oberen Hauptoberfläche ausgebildet sind;
eine P+-Sockelschicht 20 mit einem niedrigen Widerstand, welche in zentralen Teilen der Bodenabschnitte der P-Sockelschichten 6 und 7 nach unten hervorsteht; und
eine selektiv auf der oberen Hauptoberfläche ausgebildete N-Sourceschicht 5, die flacher als die P-Sockelschicht 6 in ihrem Inneren ausgebildet ist. Die N-Schicht 17 ist flacher als die P-Sockelschichten 6, 7 und 8 ausgebildet.
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Die P-Sockelschichten 6 und 7 haben polygonale (im Beispiel von 9 quadratische) planare Gestalten und sind voneinander isoliert und in einer Matrix angeordnet. Darüber hinaus sind die P-Sockelschichten 6 und 7 ebenfalls von der unter der Gate-Verdrahtungsregion 4 ausgebildeten P-Grundregion 8 isoliert.
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Die in der P-Sockelschicht 6 ausgebildete N-Sourceschicht 5 weist eine ringförmige planare Gestalt auf und bildet das gleiche Polygon (Quadrat im Beispiel von 9) wie die P-Sockelschicht 6. Ein auf der Außenseite der ringförmigen N-Sourceschicht 5 angeordneter ringförmiger Abschnitt der P-Sockelschicht 6 wirkt als eine Kanalregion. Auf der anderen Seite ist die N-Sourceschicht 5 nicht in den P-Sockelschichten 7 und 8 ausgebildet. Folglich weisen die P-Sockelschichten 7 und 8 nicht die Kanalregion auf. Die P-Sockelschicht 7 wird selektiv in der Nachbarschaft der P-Sockelschicht 8 ausgebildet.
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Eine Isolationsschicht 15 ist auf der oberen Hauptoberfläche des Halbleitersubstrates 1 ausgebildet und eine Sourceelektrode 16 ist auf der Isolationsschicht 15 ausgebildet. Die Sourceelektrode 16 ist mit einer weiteren Isolationsschicht 30 bedeckt. Die P-Sockelschichten 6 und 7 sind mit der Sourceelektrode 16 über eine selektiv in der Isolationsschicht 15 ausgebildete Öffnung 9 verbunden. Die Sourceelektrode 16 ist über eine selektiv in der Isolationsschicht 15 ausgebildete Öffnung 31 ebenfalls mit der P-Grundregion 8 verbunden. Spezieller sind die im Halbleitersubstrat 1 voneinander isolierten P-Sockelschichten 6, 7 und 8 lediglich über de Sourceelektrode 16 miteinander verbunden.
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Eine Gateelektrode 14 ist in der Isolationsschicht 15 vergraben und liegt der oberen Hauptoberfläche des Halbleitersubstrats 1 gegenüber, wobei ein Gate-Isolationsfilm 13, welcher ein Teil der Isolationsschicht 15 ist, dazwischengefügt ist. Die Gateelektrode 14 liegt der Kanalregion der P-Sockelschicht 6 gegenüber und liegt ebenfalls einer exponierten Oberfläche der N-Schicht 17 gegenüber (die exponierte Oberfläche bezieht ebenfalls einen zur oberen Hauptoberfläche des Halbleitersubstrats 1 hin exponierten Abschnitt ein). Weiterhin liegt die Gateelektrode 14 einem Teil einer exponierten Oberfläche der P-Sockelschicht 7 und fast der gesamten Region einer exponierten Oberfläche der P-Grundregion 8 gegenüber. Ein Abschnitt der Gateelektrode 14, der fast der gesamten Region der exponierten Oberfläche der P-Grundregion 8 gegenüberliegt, wirkt als eine Gateverdrahtung.
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Eine Drain-Elektrode 12 ist mit der unteren Hauptoberfläche des Halbleitersubstrats 1 verbunden. Wie in 10 gezeigt, ist im MOSFET die N+-Schicht 11 zur unteren Hauptoberfläche hin exponiert. Deshalb ist die Drain-Elektrode 12 direkt mit der N+-Schicht 11 verbunden.
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Wenn im MOSFET mit der oben erwähnten Struktur eine Gatespannung, die größer oder gleich einer Schwellspannung ist, in einem Zustand an die Gateelektrode 14 angelegt wird, in dem eine bezüglich der Source-Elektrode 16 positive Spannung an die Drain-Elektrode 12 angelegt ist, wird in der unter der Gateelektrode 14 angeordneten exponierten Oberfläche der P-Grundregion 6 eine Inversionsschicht, d. h. die Kanalregion, ausgebildet und ein Strom fließt durch die Inversionsschicht. Mit anderen Worten, der MOSFET ist angeschaltet.
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Wenn die an die Gateelektrode 14 anzulegende Gatespannung kleiner als eine Schwelle ist, wird die Inversionsschicht beseitigt. Daher wird der MOSFET in einen ausgeschalteten Zustand gebracht. Zu diesem Zeitpunkt wird eine Drain-Spannung durch eine Verarmungsschicht an einem PN-Übergang zwischen jeder der P-Sockelschichten 6, 7 und 8 und der N–-Schicht 10 in einem Sperrspannungszustand gegenüber dem Inneren der N–-Schicht 10 gehalten.
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Wenn in einem Zustand, in dem die Source-Elektrode 16 und die Gate-Elektrode 14 miteinander kurzgeschlossen sind, eine bezüglich der Drain-Elektrode 12 positive Spannung an die Source-Elektrode 16 angelegt wird, werden von jeder der mit der Source-Elektrode 16 verbundenen P-Grundregionen 6, 7 und 8 Löcher in die N–-Schicht 10 injiziert und von der mit der Drain-Region 12 verbundenen N+-Schicht 11 Elektronen in die N–-Schicht 10 injiziert. Da der PN-Übergang zwischen jeder der P-Grundregionen 6, 7 und 8 und der N–-Schicht 10 als Diode wirkt, fließt ein Strom von der Source-Elektrode 16 zur Drain-Elektrode 12.
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Wenn in diesem Zustand eine bezüglich der Drain-Elektrode 12 negative Spannung an die Source-Elektrode 16 angelegt wird, d. h. eine Source-Drain-Spannung in eine Rückwärtsspannung umgekehrt wird, bewegen sich die in der N–-Schicht 10 zurückbleibenden Löcher zur Source-Elektrode 16 und die in der N–-Schicht 10 zurückbleibenden Elektronen bewegen sich zur Drain-Elektrode 12. Daraus resultierend fließt ein Strom von der Drain-Elektrode 12 zur Source-Elektrode 16. Die Beweglichkeit eines Lochs ist halb so groß wie jene eines Elektrons. Eine zur Abschwächung des Stroms auf Null benötigte Zeit ist deshalb gleich einer Zeit, die benötigt wird, um die in der N–-Schicht 10 zurückbleibenden Löcher zu beseitigen. Ein Betrieb des MOSFET mit der Rückwärtsspannung ist in exakter Weise einem Regenerationsvorgang einer in dem MOSFET vorhandenen Diode äquivalent.
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Ein durch einen Schaltvorgang des MOSFET verursachter Schaltverlust hängt stark von einer Rückkopplungskapazität ab, welche eine parasitäre Kapazität des MOSFETs ist. Die Rückkopplungskapazität wird zwischen der Gate-Elektrode 14 und der ihr gegenüberliegenden N-Schicht 17 erzeugt und hängt stark von einer Fläche der exponierten Oberfläche der N-Schicht 17 ab. In dem der Anmelderin bekannten MOSFET ist die zu jeder Zelle gehörende P-Sockelschicht 6 in einer Matrix angeordnet. Daraus resultierend gibt es das Problem, daß ein Belegungsverhältnis der exponierten Oberfläche der N-Schicht 17 in der oberen Hauptoberfläche des Halbleitersubstrats 1 höher ist als jenes der exponierten Oberfläche der P-Sockelschicht 6 und die Rückkopplungskapazität groß ist.
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Darüberhinaus weisen die P-Grundschichten 6 und 7 des der Anmelderin bekannten MOSFETs polygonale planare Gestalten auf. Deshalb ist ein Abstand zwischen den aneinandergrenzenden P-Sockelschichten 6 und 7 in einer Richtung der Matrix (in einer vertikalen oder horizontalen Richtung in 9) unterschiedlich von einem Abstand zwischen den aneinandergrenzenden P-Sockelschichten 6 und 7 in einer schrägen Richtung. Weiterhin wird in den planaren Gestalten der P-Sockelschichten 6 und 7 ein Eckabschnitt in einer Richtung ausgebildet, in der sie in schräger Weise an andere P-Sockelschichten 6 und 7 angrenzen. Der Eckabschnitt weist eine große Krümmung auf. Wenn die Source-Drain-Spannung in eine Rückwärtsrichtung gepolt wird, erstreckt sich aus diesem Grunde die Verarmungsschicht an dem PN-Übergang zwischen jeder der P-Grundregionen 6, 7 und 8 und der N–-Schicht 10 in ungleichmäßiger Weise zum Inneren der N–-Schicht 10 hin und im Eckabschnitt wird eine kritische Feldstärke bei einer vergleichsweise niedrigen Source-Drain-Spannung erreicht, so daß ein Avalanche-Durchbruch verursacht wird.
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Wenn weiterhin der der Anmelderin bekannte MOSFET einen Schaltvorgang unter einer induktiven Last ausführt, wird während des Abschaltens eine elektromotorische Gegenkraft erzeugt, so daß der Avalanche-Durchbruch verursacht wird und in einigen Fällen ein Avalanche-Strom fließt. Der Avalanche-Strom fließt an den Eckabschnitten der P-Sockelschichten 6 und 7 zusammen, wo die kritische Feldstärke bei einer vergleichsweise niedrigen Source-Drain-Spannung erreicht wird. Deshalb gibt es das Problem, daß ein durch die N–-Schicht 10, die P-Sockelschicht 6 und die N-Source-Schicht 5 ausgebildeter parasitärer Bipolartransistor durch einen vergleichsweise niedrigen Avalanche-Strom angeschaltet wird.
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Bei dem der Anmelderin bekannten MOSFET ist darüberhinaus die P+-Sockelschicht 20 in den P-Grundregionen 6 und 7 ausgebildet und ragt in den zentralen Teilen der Bodenabschnitte nach unten hinaus. Die P+-Sockelschicht 20 hat eine größere Tiefe und eine größere Krümmung als die P-Sockelschichten 6 und 7. Wenn die Source-Drain-Spannung in Rückwärtsrichtung gepolt wird, verkürzt sich in der N–-Schicht 10 eine effektive Strecke, um die sich die Verarmungsschicht vom PN-Übergang zwischen der P+-Sockelschicht 20 und der N–-Schicht 10 zum Inneren der N–-Schicht 10 hin erstrecken kann, da die P+-Sockelschicht 20 tiefer ist als die P-Sockelschichten 6 und 7. Da die P+-Sockelschicht 20 eine große Krümmung aufweist, gibt es weiterhin das Problem, daß ein Abschnitt, in dem die kritische Feldstärke bei einer vergleichsweise niedrigen Source-Drain-Spannung erreicht wird, erzeugt wird, was in einem Avalanche-Durchbruch resultiert.
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In dem der Anmelderin bekannten MOSFET wird weiterhin die einen niedrigen Widerstand aufweisende N-Schicht 17 unter der Gate-Elektrode 14 flacher ausgebildet als die P-Sockelschicht 6. Wenn der MOSFET angeschaltet ist, wirkt die N-Schicht 17 mit einem niedrigen Widerstand in der Weise, daß ein Übergangswiderstand im PN-Übergang zwischen der P-Sockelschicht 6 und der N–-Schicht 10 verringert wird. Da jedoch die N-Schicht 17 flacher als die P-Sockelschicht 6 ist, gibt es das Problem, daß der Übergangswiderstand nicht hinreichend verringert wird.
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In dem der Anmelderin bekannten MOSFET sind darüber hinaus im Halbleitersubstrat 1 die P-Sockelschichten 6, 7 und 8 voneinander isoliert und lediglich über die Source-Elektrode 16 miteinander verbunden. Wie oben beschrieben, entspricht der PN-Übergang zwischen jeder der P-Sockelschichten 6, 7 und 8 und der N–-Schicht 10 der im MOSFET vorhandenen Diode. Die bei der Leitung der internen Diode erzeugten Löcher hängen von den Flächen der exponierten Oberflächen der P-Sockelschichten 6, 7 und 8 und einer Konzentration der in ihnen enthaltenen P-Dotanden ab. Deshalb wird die größte Anzahl von Löchern in der Nachbarschaft der P-Sockelschicht 8 erzeugt. Im Falle, daß in der internen Diode ein Regenerationsvorgang bei einem vergleichsweise hohen di/dt (d. h. einer Stromänderungsrate) verursacht wird, fließen die in der Nachbarschaft der P-Sockelschicht 8 zurückbleibenden Löcher in hohem Maße in die in der Nachbarschaft der P-Sockelschicht 8 angeordnete P-Sockelschicht 6 und passieren weiterhin zur Source-Elektrode 16 hin einen Kontaktabschnitt 18 zwischen der P-Sockelschicht 6 und der Source-Elektrode 16. Während dieses Vorgangs wird ein durch die N–-Schicht 10, die P-Sockelschicht 6 und die N-Source-Region 5 ausgebildeter parasitärer Bipolartransistor in problematischer Weise leitend.
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Wie in 9 gezeigt, ist in der Nachbarschaft der P-Sockelschicht 8 die P-Sockelschicht 7 vorhanden, in der die N-Source-Region 5 nicht ausgebildet ist, sodaß der parasitäre Bipolartransistor nicht in der Nachbarschaft der P-Sockelschicht 8 nicht ausgebildet wird. Wenn jedoch di/dt um ein gewisses Ausmaß erhöht wird, fließen die in der Nachbarschaft der P-Sockelschicht 8 zurückbleibenden Löcher in hohem Maße nicht nur in die nahegelegenste P-Sockelschicht 7, sondern auch in die in deren Nachbarschaft vorhandene P-Sockelschicht 6. Folglich fließen die Löcher durch den Kontaktabschnitt 18 zur Source-Elektrode 16 hin. Daraus resultierend gibt es das Problem, daß der parasitäre Bipolartransistor in der in der Nachbarschaft der P-Sockelschicht 7 angeordneten P-Sockelschicht 6 leitet. Wenn weiterhin eine große Anzahl von P-Sockelschichten 7, in denen die N-Source-Schicht 5 nicht ausgebildet ist, vorhanden sind, um eine hohe di/dt-Toleranz zu erhalten, ist die Anzahl der Zellen, die angeschaltet werden, wenn der MOSFET angeschaltet wird, kleiner, d. h. eine Kanalweite des gesamten MOSFETs ist in problematischer Weise reduziert, weshalb ein Widerstand im angeschalteten Zustand erhöht ist.
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Um die oben erwähnten Probleme in der der Anmelderin bekannten Vorrichtung zu lösen, ist es die Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung mit einer verbesserten Rückwärtsspannungseigenschaft bereitzustellen.
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Die Aufgabe wird gelöst durch eine Halbleitervorrichtung gemäß Anspruch 1.
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Gemäß Anspruch 1 ist die dritte Halbleiterschicht als eine Mehrzahl von zueinander parallel angeordneten bandförmigen Abschnitten vorgesehen. Weiterhin ist der nach unten ragende Vorsprung mit einer höheren Dotierungskonzentration nicht in einem Bodenabschnitt der dritten Halbleiterschicht ausgebildet. Aus diesem Grunde gibt es keinen Abschnitt, bei dem bei einer niedrigen Rückwärtsspannung eine kritische Feldstärke erreicht wird. Folglich ist es möglich, die Konzentration eines Avalanche-Stroms auf einen speziellen Abschnitt zu vermeiden, wenn die Vorrichtung unter einer induktiven Last abgeschaltet wird. Darüber hinaus ist die dritte Halbleiterschicht flacher als die zweite Halbleiterschicht. Aus diesem Grunde kann ein Übergangswiderstand in einem PN-Übergang zwischen der dritten Halbleiterschicht und einer Peripherie davon hinreichend verringert werden. Weiterhin werden die die dritte Halbleiterschicht ausbildenden bandförmigen Abschnitte durch die fünfte Halbleiterschicht miteinander verbunden. Aus diesem Grunde ist es möglich, das Phänomen zu unterdrücken, daß in einem Regenerationsvorgang einer in der Vorrichtung vorhandenen Diode zurückbleibende Minoritätsladungsträger sich auf dem speziellen Abschnitt der dritten Halbleiterschicht konzentrieren. Folglich kann verhindert werden, daß ein parasitärer Bipolartransistor betrieben wird.
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Gemäß Anspruch 1 enthält mindestens einer der bandförmigen Abschnitte am Ende in einer Anordnungsrichtung derselben keinen der leiterförmigen Abschnitte. Aus diesem Grunde kann auf effektivere Weise verhindert werden, daß der parasitäre Bipolartransistor während eines Regenerationsvorgangs betrieben wird.
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Gemäß Anspruch 1 ist der die sechste Halbleiterschicht enthaltende bandförmige Abschnitt, der nur einem Teil des leiterförmigen Abschnitts entspricht, an einer Stelle vorhanden, die am weitesten vom Ende in dem mindestens einen bandförmigen Abschnitt, der keinen leiterförmigen Abschnitt aufweist, entfernt ist.
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Gemäß Anspruch 2 ist die vierte Halbleiterschicht leiterförmig und mit der ersten Hauptelektrode über lediglich einen Sprossenabschnitt davon verbunden. Sogar wenn der PN-Übergang zwischen der dritten Halbleiterschicht und der Peripherie davon in Sperrrichtung gepolt wird, wodurch ein Avalanche-Durchbruch verursacht wird und ein Avalanche-Strom fließt, ist es aus diesem Grunde schwierig, den parasitären Bipolartransistor zu betreiben.
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Gemäß Anspruch 3 ist die fünfte Halbleiterschicht dergestalt ausgebildet, daß sie die Region, in der die bandförmigen Abschnitte angeordnet werden sollen, umgibt und die bandförmigen Abschnitte in der Richtung der Ausdehnung der bandförmigen Abschnitte an den Enden miteinander verbindet. Aus diesem Grunde ist im bandförmigen Abschnitt kein Eckabschnitt mit einer großen Krümmung vorhanden. Folglich wird die Konzentration des Avalanche-Stroms weiter unterdrückt. Daher kann auf effektivere Weise verhindert werden, daß der parasitäre Bipolartransistor aufgrund des Avalanche-Stroms betrieben wird.
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Gemäß Anspruch 4 ist die erste Hauptelektrode mit der kammzahnförmigen sechsten Halbleiterschicht lediglich über den Kammzahn verbunden. Sogar wenn der PN-Übergang zwischen der dritten Halbleiterschicht und der Peripherie davon in Sperrrichtung gepolt wird, wodurch ein Avalanche-Durchbruch verursacht wird und ein Avalanche-Strom fließt, ist es aus diesem Grunde schwierig, den parasitären Bipolartransistor zu betreiben.
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Gemäß Anspruch 5 ist die zweite Halbleiterschicht (17) direkt unter der dritten Halbleiterschicht flacher ausgebildet. Sogar wenn der PN-Übergang zwischen der dritten Halbleiterschicht und der Peripherie davon in Sperrrichtung gepolt wird, kann aus diesem Grunde die Konzentration eines elektrischen Feldes direkt unter der dritten Halbleiterschicht verhindert werden, wodurch eine Verringerung einer Durchbruchsspannung unterdrückt werden kann.
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Gemäß Anspruch 6 wird der erste Grenzabschnitt kürzer gewählt als der zweite Grenzabschnitt. Sogar wenn der PN-Übergang zwischen der dritten Halbleiterschicht und der Peripherie davon in Sperrrichtung gepolt wird, wodurch ein Avalanche-Durchbruch verursacht wird und ein Avalanche-Strom fließt, kann aus diesem Grunde auf effektivere Weise verhindert werden, daß der parasitäre Bipolartransistor betrieben wird.
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Gemäß Anspruch 7 wird eine Sprossenbreite (5b) von jedem der leiterförmigen Abschnitte kleiner oder gleich 1/10 eines Sprossenabstandes (7a) gewählt. Aus diesem Grunde kann auf effektivere Weise verhindert werden, daß der parasitäre Bipolartransistor betrieben wird.
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Gemäß Anspruch 8 wird die Fläche der exponierten Oberfläche der zweiten Halbleiterschicht (17) vier mal so groß wie die Fläche der exponierten Oberfläche der dritten Halbleiterschicht (6, 7) oder kleiner gewählt. Aus diesem Grunde kann eine Rückkopplungskapazität verringert werden. Daraus resultierend ist es möglich, einen durch einen Schaltvorgang der Vorrichtung verursachten Schaltverlust zu verringern.
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Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen. Von den Figuren zeigen:
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1 eine teilweise vergrößerte Draufsicht einer Region A von 8 gemäß einer Ausführungsform;
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2 eine teilweise vergrößerte Draufsicht einer Region A von 8 in einem weiteren Beispiel einer Vorrichtung gemäß der Ausführungsform;
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3 eine teilweise vergrößerte Draufsicht einer Region B von 8 gemäß der Ausführungsform;
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4 eine Querschnittsansicht entlang einer Linie C-C in 3;
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5 eine Querschnittsansicht entlang einer Linie D-D in 3;
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6 eine Querschnittsansicht eines weiteren Beispiels der Vorrichtung gemäß der Ausführungsform;
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7 ein Diagramm mit bestätigten Meßwerten der Vorrichtung gemäß der Ausführungsform;
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8 eine Draufsicht, welche die Vorrichtung gemäß der Ausführungsform und eine der Anmelderin bekannte Vorrichtung gemein haben;
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9 eine teilweise vergrößerte Draufsicht der Region A von 8 in der der Anmelderin bekannten Vorrichtung; und
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10 eine Querschnittsansicht entlang einer Line E-E in 9.
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Unten wird eine Halbleitervorrichtung gemäß einer Ausführungsform beschrieben, wobei als Beispiel ein MOSFET betrachtet wird. Eine den MOSFET zeigende Draufsicht ist äquivalent zu 8. 1 ist ein vergrößerte Draufsicht, die Strukturen von verschiedenen Halbleiterschichten zeigt, welche an einer oberen Hauptoberfläche eines Halbleitersubstrats 1 in einer Region A von 8 freigelegt sind. Um eine redundante Beschreibung zu vermeiden, weisen die gleichen Abschnitte oder entsprechende Abschnitte (die die gleichen Funktionen haben) die gleichen Bezugszeichen auf wie jene in der in den 8 bis 10 gezeigten der Anmelderin bekannten und ihre ausführliche Beschreibung wird unterlassen.
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Die P-Sockelschichten 6 und 7 sind unterteilt und als eine Mehrzahl von bandförmigen Abschnitten vorgesehen, welche parallel zueinander in regelmäßigen Abständen in der oberen Hauptoberfläche des Halbleitersubtrats 1 angeordnet sind. Aus diesem Grunde ist ein Abstand zwischen den entsprechenden bandförmigen Abschnitten einheitlich. Für den Fall, daß eine Source-Drain-Spannung in Rückwärtsrichtung gepolt wird, resultiert daraus, daß sich eine Verarmungsschicht in einheitlicher Weise von einem PN-Übergang zwischen jeder der P-Sockelschichten 6, 7 und 8 und einer N–-Schicht 10 zum Inneren der N–-Schicht 10 erstreckt und daß es keinen Abschnitt gibt, an dem eine kritische Feldstärke bei einer vergleichsweise niedrigen Source-Drain-Spannung erreicht wird. Sogar dann, wenn der MOSFET gemäß der Ausführungsform einen Schaltvorgang mit einer induktiven Last ausführt und während des Abschaltens eine elektromotorische Gegenkraft erzeugt wird, so daß ein Avalanche-Durchbruch verursacht wird und ein Avalanche-Strom fließt, fließt der Avalanche-Strom nicht in hohem Maße zu einem spezifischen Abschnitt, da es keinen Abschnitt gibt, an dem die kritische Feldstärke bei einer vergleichsweise niedrigen Rückwärtsspannung erreicht wird.
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Anstelle einer in 1 gezeigten Struktur, kann eine in 2 gezeigte Struktur verwendet werden. In den beiden 1 und 2 ist die P-Sockelschicht 7, in der keine N-Source-Schicht 5 ausgebildet ist, selektiv in der Nachbarschaft der P-Sockelschicht 8 vorhanden. Folglich kann verhindert werden, daß ein parasitärer Bipolartransistor davon abgehalten werden, während eines Regenerationsvorgangs betrieben wird. Die 1 und 2 sind darin unterschiedlich zueinander, daß in 1 ein an die P-Sockelschicht 8 angrenzender bandförmiger Abschnitt als P-Sockelschicht 7 ausgebildet ist, und in 2 ein Abschnitt als P-Sockelschicht 7 ausgebildet ist, der 1.5 bandförmigen Abschnitten, die an die P-Sockelschicht 8 angrenzen, entspricht. In 2 ist die N-Source-Schicht 5 entsprechend der Hälfte eines leiterförmigen Abschnitts in der P-Sockelschicht 7, der an die P-Sockelschicht 6 angrenzt, kammzahnartig ausgebildet. Während in der Struktur von 1 der Widerstand im angeschalteten Zustand aufgrund einer geringeren P-Sockelschicht 7 vorteilhaft niedrig ist, ist in der Struktur von 2 eine di/dt-Toleranz hoch und eine Avalanche-Toleranz ist vorteilhaft hoch, da in effektiverer Weise ein Betrieb des parasitären Bipolartransistor verhindert werden kann.
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3 ist eine vergrößerte Draufsicht, die für den MOSFET gemäß der Ausführungsform Strukturen von verschiedenen Halbleiterschichten zeigt, die in einer Region B von 8 in zur oberen Hauptoberfläche des Halbleitersubstrats 1 hin freigelegt sind. 4 ist eine Querschnittsansicht entlang einer Schnittlinie C-C in 3 und 5 ist eine Querschnittsansicht entlang einer Schnittlinie D-D in 3. Wie in den 4 und 5 gezeigt, ist in dem MOSFET gemäß der Ausführungsform eine P+-Sockelschicht 20 mit einer hohen Dotierungskonzentration nicht als Vorsprung ausgebildet, der in einem zentralen Teil eines Bodenabschnitts der P-Sockelschicht 6 nach unten ragt.
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Wenn die Source-Drain-Spannung in Rückwärtsrichtung gepolt wird, wird folglich eine effektive Strecke, um die sich die Verarmungsschicht vom PN-Übergang zwischen der P+-Sockelschicht 20 und der N–-Schicht 10 zum Inneren der N–-Schicht 10 hin ausdehnen kann, nicht durch die P+-Sockelschicht 20 in der N–-Schicht 10 verkürzt. Weiterhin gibt es keinen Abschnitt, an dem die kritische Feldstärke bei einer vergleichsweise niedrigen Source-Drain-Spannung erreicht wird. Deshalb gibt es den Vorteil, daß es schwierig ist, einen Avalanche-Durchbruch hervorzurufen. In dem der Anmelderin bekannten MOSFET wird darüberhinaus die P+-Sockelschicht 20 ausgebildet, um der Unterdrückung der Leitung des parasitären Bipolartransistors zu dienen. In dem MOSFET gemäß der Ausführungsform ist die P-Sockelschicht 6 unterteilt und als eine Mehrzahl von bandförmigen Abschnitten vorgesehen. Deshalb kann die Konvergenz eines elektrischen Feldes beseitigt werden. Sogar wenn die P+-Sockelschicht 20 entfernt wird, kann folglich die Leitung des parasitären Bipolartransistors unterdrückt werden.
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Wie in den 4 und 5 gezeigt, wird darüberhinaus in dem MOSFET gemäß der Ausführungsform eine N-Schicht 17 mit einem niedrigen Widerstand, die unter einer Gateelektrode 14 angeordnet ist, tiefer als die P-Sockelschicht 6 ausgebildet. Daher kann ein Übergangswiderstand im PN-Übergang zwischen der P-Sockelschicht 6 und der N–-Schicht 10 hinreichend verringert werden.
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Wie in den 1 bis 3 gezeigt, sind im MOSFET gemäß der Ausführungsform die Sockelschichten 6 und 7 als voneinander isolierte bandförmige Abschnitte ausgebildet. Die P-Sockelschichten 6 und 7 sind zumindest an den Enden in ihrer Längsrichtung über die P-Grundregion 8 miteinander verbunden. Der PN-Übergang zwischen jeder der P-Sockelschichten 6, 7 und 8 und der N–-Schicht 10 oder N-Schicht 17 entspricht einer im MOSFET vorhandenen Diode. Die bei der Leitung der internen Diode erzeugten Löcher hängen von einer Fläche von jeder der P-Sockelschichten 6, 7 und 8 und einer in ihnen enthaltenen P-Dotanden-Konzentration ab. Die größte Anzahl von Löchern wird daher in der Nachbarschaft der P-Sockelschicht 8 erzeugt. Auch im Falle, daß die interne Diode mit verhältnismäßig hohem di/dt einen Regenerationsvorgang durchführt, fließen die erzeugten Löcher nicht in hohem Maße in die speziell isolierte P-Sockelschicht 6, da die isolierte P-Sockelschicht 6 nicht in der Nachbarschaft der P-Sockelschicht 8 vorhanden ist. Folglich ist es möglich, zu verhindern, daß ein durch die N–-Schicht 10 oder N-Schicht 17, die P-Sockelschicht 6 und die N-Source-Schicht 5 ausgebildeter parasitärer Bipolartransistor betrieben wird.
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Wie in den 3 bis 5 gezeigt, ist die selektiv in der oberen Hauptoberfläche des Halbleitersubstrats 1 ausgebildete N-Source-Schicht 5 mit einer Eins-zu-Eins-Entsprechung innerhalb der P-Sockelschicht 6 vorhanden. Ferner ist die N-Source-Schicht 5 im MOSFET gemäß der Ausführungsform unterteilt und als eine Mehrzahl von leiterförmigen Abschnitten mit zueinander parallelen leiterartigen planaren Formen angeordnet. Ein in der freigelegten Oberfläche jedes bandartigen Abschnitts der P-Sockelschicht 6 ausgebildeter Abschnitt, der an die Außenseite des leiterförmigen Abschnitts angrenzt, entspricht einer Kanalregion. Die Gateelektrode 14 liegt mit einem dazwischen vorhandenen Gate-Isolationsfilm 13 einer Region gegenüber, die in der oberen Hauptoberfläche des Halbleitersubstrats 1 zwischen die aneinandergrenzenden leiterförmigen Abschnitte eingefügt ist.
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Eine in einer Isolationsschicht 15 ausgebildete Öffnung 9 erstreckt sich bandförmig entlang einer Längsrichtung jedes leiterförmigen Abschnitts und ist weiterhin abseits der Kanalregion vorhanden. Folglich ist die N-Source-Schicht 5 lediglich über einen in einer freigelegten Oberfläche eines Querstückabschnitts (welcher auch als Träger-, Sprossen- oder Stufenabschnitt bezeichnet wird) des leiterförmigen Abschnitts angeordneten Kontaktabschnitt 19 mit einer Source-Elektrode 16 verbunden. Weiterhin ist die P-Sockelschicht 6 mit der Source-Elektrode 16 lediglich über einen Kontaktabschnitt 18 verbunden, der in einer rechteckigen freigelegten Oberfläche angeordnet ist, welche durch Holm-(d. h. Seitengeländer-)Abschnitte und die Querstückabschnitte in jedem leiterförmigen Abschnitt umgeben ist.
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Daher kann eine Breite 5a der N-Source-Schicht 5 (4) kleiner gesetzt werden als eine Breite 5a in einem der Anmelderin bekannten MOSFET (10). Folglich wird ein Widerstand in dem unter der N-Source-Schicht 5 vorhandenen Abschnitt der P-Sockelschicht 6 reduziert. Sogar wenn der PN-Übergang zwischen der P-Sockelschicht 6 und der N-Schicht 17, oder der N–-Schicht 10 in Sperrrichtung gepolt wird, wodurch ein Avalanche-Durchbruch verursacht wird und ein Avalanche-Strom fließt, ist es daher schwieriger als bei einem der Anmelderin bekannten MOSFET, den parasitären Bipolartransistor zu betreiben.
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Wie in 3 gezeigt, beinhaltet beim MOSFET gemäß der Ausführungsform eine zur oberen Hauptoberfläche des Halbleitersubstrats 1 hin freiliegende Grenze zwischen der Source-Schicht 5 und der P-Sockelschicht 6 einen ersten Grenzabschnitt I und einen zweiten Grenzabschnitt II. Der erste Grenzabschnitt ist ein entlang der Außenseite jedes leiterförmigen Abschnitts vorhandener Abschnitt, d. h. ein eine Grenze zur Kanalregion ausbildender Abschnitt. Der zweite Grenzabschnitt II ist ein entlang der Innenseite jedes leiterförmigen Abschnitts vorhandener Abschnitt, d. h. ein zum reckteckigen freigelegten Oberflächenabschnitt der P-Sockelschicht 6, welcher in jedem leiterförmigen Abschnitt von den Holmabschnitten und den Querstückabschnitten umgeben ist, eine Grenze ausbildender Abschnitt. Die Längen der ersten und zweiten Grenzabschnitte I und II können unter Verwendung einer repräsentativen Länge miteinander verglichen werden. Die repräsentative Länge wird wie in 3 gezeigt, als eine Länge innerhalb einer Strukturwiederholungseinheit festgelegt.
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Im MOSFET gemäß der Ausführungsform wird der zweite Grenzabschnitt II vorzugsweise länger gewählt als der erste Grenzabschnitt I. Folglich ist die Breite 5a der N-Source-Schicht verringert. Zusätzlich ist eine Länge (d. h. eine Breite des Querstückabschnitts, eine Trägerbreite) 5b der N-Source-Schicht 5 derart beschränkt, daß sie viel kleiner als eine Länge (d. h. ein Abstand zwischen benachbarten Querstückabschnitten, ein Trägerabstand) 7a der freigelegten Oberfläche der P-Sockelschicht 6 in einer Richtung, in der sich die Öffnung 9 erstreckt. Daraus resultiert, daß, sogar wenn der PN-Übergang zwischen der P-Sockelschicht 6 und der N-Schicht 17 oder der N–-Schicht 10 in Sperrrichtung gepolt wird, wodurch der Avalanche-Durchbruch verursacht wird und der Avalanche-Strom fließt, der durch die N–-Schicht 10 oder die N-Schicht 17, die P-Sockelschicht 6 und die N-Source-Schicht 5 ausgebildete parasitäre Bipolartransistor unter Schwierigkeiten betrieben wird.
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Vorteilhafter wird die Trägerbreite 5b kleiner oder gleich einem Zehntel des Trägerabstands 7a gesetzt. Folglich wird der parasitäre Bipolartransistor mit größerer Schwierigkeit betrieben.
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Wie in 6, die ein weiteres Beispiel der Querschnittsansicht entlang der Schnittlinie C-C in 3 veranschaulicht, wird vorteilhafter die N-Schicht 17 selektiv in flacher Weise direkt unter der P-Sockelschicht 6 ausgebildet. Eine unter der P-Sockelschicht 6 vorhandene Region ist nicht ein Strompfad. Auch in dem Fall, in dem der PN-Übergang zwischen der P-Sockelschicht 6 und der N–-Schicht 10 oder der N-Schicht 17 in Sperrrichtung gepolt wird, wird darüberhinaus die Konzentration des elektrischen Feldes unter der P-Sockelschicht 6 unterdrückt, wodurch eine Verringerung der Durchbruchspannung verhindert werden kann.
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Vorteilhafter wird die Fläche der der Gateelektrode 14 gegenüberliegenden freigelegten Oberfläche der N-Schicht 17 dergestalt eingestellt, daß sie viermal so groß wie die Fläche der freigelegten Oberfläche der P-Sockelschicht 6 oder kleiner ist. Folglich wird eine Rückkopplungskapazität verringert. Daraus resultierend kann ein durch einen Schaltvorgang verursachter Schaltverlust verringert werden. 7 zeigt auf dem Vorangegangenen basierende, bestätigte Meßdaten. In der Kurvendarstellung von 7 stellt die Abszisse eine Funktion (WG – 4 μm)/(WG + WCD) dar, die durch eine Gateweite WG und einen Gateabstand WCD in 4 ausgedrückt wird. Die Ordinate stellt eine Rückkopplungskapazität Crss mit einer Source-Drain-Spannung von 25 V und einer Betriebsfrequenz von 1 MHz dar. Die Meßdaten für einen der Anmelderin bekannten MOSFET (die planare Gestalt der P-Sockelschicht 6 ist nicht ein Quadrat sondern ein Kreis und weist keinen wesentlichen Unterschied auf) sind durch weiße Kreise dargestellt und die Meßdaten für den MOSFET gemäß der Ausführungsform sind durch schwarze Kreise dargestellt.
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Wenn der Funktionswert gleich 0.6 ist, stimmt wie in 7 gezeigt, die Rückkopplungskapazität des MOSFETs gemäß der Ausführungsform mit jener des der Anmelderin bekannten MOSFETs überein. Dies impliziert das Folgende: Wenn der Gateabstand WCD gleich 4 μm ist und die Gateweite WG gleich 16 μm ist, d. h. wenn ein Verhältnis der Flächen viermal größer ist, stimmen die Rückkopplungskapazitäten Crss zwischen den zwei MOSFETs miteinander überein. Wenn das Flächenverhältnis 4 oder weniger beträgt, ist weiterhin die Rückkopplungskapazität Crss des MOSFETs gemäß der Ausführungsform kleiner als jene des der Anmelderin bekannten MOSFETs.
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Während in der obigen Beschreibung das Beispiel herangezogen wurde, bei dem die Halbleitervorrichtung ein N-Kanal-MOSFET ist, kann die vorliegende Erfindung ebenso für einen P-Kanal-MOSFET mit einem invertierten Leitungstyp durchgeführt werden. Die vorliegende Erfindung kann weiterhin auf einen N-Kanal IGBT, bei dem zwischen der N+-Schicht 11 und einer unteren Hauptoberfläche des Halbleitersubstrats 1 eine Halbleiterschicht vom P-Typ vorhanden ist, sowie auf einen N-Kanal-MOSFET, bei dem die N+-Schicht 11 zur unteren Hauptoberfläche des Halbleitersubstrates 1 hin freigelegt ist, angewendet werden. Weiterhin kann die vorliegende Erfindung ebenfalls auf einen P-Kanal-IGBT mit einem Leitungstyp, der durch Invertieren des Leitungstyps des N-Kanal-IGBT erhalten wird, angewendet werden. Darüberhinaus kann die vorliegende Erfindung auf eine allgemeine Halbleitervorrichtung des vertikalen Typs mit isoliertem Gate, die auf der oberen Hauptoberfläche des Halbleitersubstrates 1 eine MOS-Struktur aufweist, sowie auf den MOSFET und den IGBT angewendet werden.
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Während das Beispiel beschrieben wurde, bei dem die N-Source-Schicht 5 in allen P-Sockelschichten 6 vorhanden ist, ist es darüberhinaus ebenfalls möglich, die vorliegende Erfindung allgemein in einer Konfiguration auszuführen, bei der die N-Source-Schicht 5 nicht in einem auf der Innenseite angeordneten Abschnitt der P-Sockelschichten 6 vorhanden ist, sowie die P-Sockelschicht 7 am Ende angeordnet ist.
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Obwohl für das Halbleitersubstrat 1 typischerweise ein Siliziumsubstrat verwendet wird, kann die vorliegende Erfindung weiterhin auch für ein andere Halbleitermaterialien verwendendes Halbleitersubstrat ausgeführt werden.
