CN1328345A - 半导体器件 - Google Patents
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Abstract
本发明的课题是提高反向偏置下的特性。P基层6作为相互平行的多个带形部分配置。在P基层6的底部,不形成有高杂质浓度的下方突起部分即P+基层。P基层6以浅于N层17的方式形成,此外,形成P基层6的多个带形部分在其端部被相互连接起来。还有,N源层5为梯形,仅通过梯形的横档部分连接到源电极16。
Description
本发明涉及以MOSFET、TGBT等为代表的绝缘栅型半导体器件，具体而言，涉及为提高反向偏置特性所作的改进。
近年来，用于逆变器控制之类的开关器件以MOSFET或IGBT引人注目。图8为典型的MOSFET的平面图。这种MOSFET是所谓纵向型MOSFET，在半导体衬底1的上主面上设置栅引线键合焊区2和源引线键合焊区3。有大量的单元沿半导体衬底1的主面排列，每一单元具有单个MOSFET的功能。这些单元所排列的区域40称为单元区，它的一部分区域B代表单元区40。并且，在单元区40的周边形成栅布线区4，一部分区域A代表单元区40和栅布线区4之间的边界部分。
图9是示出图8的区域A中暴露于半导体衬底1的上主面的各种半导体层的图形的放大平面图。并且，图10是沿图9的E-E切割线的截面图。半导体衬底1包括：暴露于下主面的N+层11；在N+层11上形成的N-层10；在N-层10上形成的暴露于上主面的低阻N层17；在上主面上有选择地形成的P基层6、7、8；在P基层6、7底部的中心区向下方突出的低阻Pt基层20；以及在上主面上有选择地形成并且在P基层6的内侧形成得比P基层6浅的N源层5。所形成的N层17较P基层6、7、8为浅。
P基层6和7具有多角形(在图9的例子中为正方形)的平面形状，并且相互隔开地呈矩阵形排列。还有，P基层6和7也与在栅布线区4正下方形成的P基区8隔开。
在P基层6的内侧所形成的N源层5的平面形状为环形，并且形成与P基层6同样的多角形(在图9的例子中为正方形)。位于环形N源层5外侧的P基层6的环形部分具有沟道区的功能。另一方面，在P基层7、8的内侧没有形成N源层5，因此P基层7、8没有沟道区。P基层7在P基层8附近有选择地形成。
在半导体衬底1的上主面上形成绝缘层15，在绝缘层15上形成源电极16。源电极16又被另一绝缘层30覆盖。P基层6和7通过在绝缘层15上有选择地形成的开口部9连接到源电极16。源电极16通过在绝缘层15上有选择地形成的开口部31也连接到P基区8。亦即，半导体衬底1中相互隔开的P基层6、7、8仅通过源电极16即可相互连接起来。
栅电极14被埋置于绝缘层15之中，与半导体衬底1的上主面相对，中间夹有栅绝缘膜13，它是绝缘层15的一部分。栅电极14与P基层6的沟道区相对，与此同时，也与N层17的暴露面(以下，所谓暴露面意即半导体衬底1的上主面上暴露出来的部分)相对。栅电极14还与P基层7暴露面的一部分以及P基区8暴露面的几乎全部区域相对。在栅电极14之中，与P基区8暴露面的几乎全部区域相对的部分具有栅布线的功能。
漏电极12连接到半导体衬底1的下主面上。如图10所示，由于在MOSFET中N+层11暴露于下主面，故漏电极12直接连接到N+层11上。
在采取上述方法构成的MOFET中，在以源电极16为基准对漏电极12施加正电压的状态下，如对栅电极14施加阈值电压以上的栅电压，在位于栅电极14正下方的P基区6的暴露面即沟道区中形成反型层，就有电流流过该反型层。亦即MOSFET处于导通状态。
如对栅电极14施加的栅电压未达到阈值，则反型层消失，从而MOSFET转变为截止状态。此时，耗尽层从处于反向偏置状态的各P基层6、7、8和N-层10之间的PN结向N-层10内部扩展，漏电压藉该耗尽层而得以保持。
在源电极16和栅电极14相互短路的状态下，如以漏电极12为基准对源电极16施加正电压，即从与源电极16连接的各P基区6、7、8向N-层10注入空穴，从与漏电极12相连的N+层11向N-层10注入电子。由于各P基区6、7、8与N-层10之间的PN结具有二极管的功能，电流就从源电极16流向漏电极12。
如在该状态下以漏电极12为基准，对源电极16施加负电压，也就是使源-漏之间的电压反转为反向偏置，则滞留在N-层10内的空穴向源电极16迁移，滞留在N-层10内的电子向漏电极12迁移。其结果是，电流从漏电极12流向源电极16。由于空穴迁移率是电子迁移率的1/2，要使该电流衰减到零所需的时间就是直到滞留在N-层10的空穴消失的时间。在如此反向电压下MOSFET的工作不外乎就是MOSFET中内置了的二极管的恢复工作。
伴随MOSFET开关工作而产生的开关损耗强烈依赖于MOSFET的寄生电容即反馈电容。反馈电容是栅电极14和与之相对的N层17之间的电容，它强烈地依存于N层17暴露面的面积。在现有的MOSFET中，属于各单元的P基层6相互呈矩阵形排列，其结果就有如下问题：与半导体衬底1的上主面中P基层6的暴露面相比，N层17的暴露面所占的比例高，从而反馈电容大。
还有，由于现在MOSFET中P基层6和7的平面形状为多角型，沿矩阵的行列方向(在图9中为上下方向或左右方向)相邻的各P基层6、7的间距与在斜向相邻各P基层6、7的间距互不相同。加之，在各P基层6、7的平面形状中，在与其它P基层6、7斜向相邻的方向形成犄角区，在该犄角区处，曲率增大。因此，当源-漏之间的电压变为反向偏置时，从各P基区6、7、8和N-层10之间的PN结向N-层10内部扩展的耗尽层其扩展程度是不均匀的，在犄角区处，较低的源-漏之间的电压即达到临界电场强度，引起雪崩击穿。
再有，如使现有的MOSFET在电感性负载下进行开关工作，则截止时就要产生反向电动势，往往引起雪崩击穿，流过雪崩电流。由于雪崩电流集中于P基层6、7的犄角区，即在较低的源-漏之间的电压下就达到临界电场强度的部位，在N-层10、P基层6和N源层5中所形成的寄生双极晶体管在较低的雪崩电流下即可导通，这就成了问题。
还有，在现有的MOSFET中，在P基区6、7内侧形成了在底部中心区向下方突出的P+基层20。所形成的P+基层20比P基层6、7要深，有较大的曲率。由于P+基层20比P基层6、7深，当源-漏之间的电压变为反向偏置时，缩短了可从P+基层20和N-层10之间的PN结向N-层10内部扩展的耗尽层在N-层内的有效距离。再有，由于P+基层20有大的曲率，就有了如下问题：产生了在较低的源-漏之间的电压下即可达到临界电场强度的部位，并引起雪崩击穿。
再有，在现有的MOSFET中，在栅电极14正下方所形成的低阻N层17比P基层6要浅。当MOSFET处于导通状态时，低阻N层17的功能在于降低了P基层6和N-层10之间的PN结的结电阻，然而由于N层17比P基层6浅，就有不能充分降低上述结电阻的问题。
还有，在现有的MOSFET中，各P基层6、7、8在半导体衬底1中是相互隔开的，只通过源电极16相互连接起来。如上所述，各P基层6、7、8与N-层10之间的PN结相当于MOSFET中内置的二极管。当使该内置二极管导通时所产生的空穴依赖于各P基层6、7、8暴露面的面积以及包含这些面积的P型杂质浓度，因而在P基层8附近空穴最多。当使内置二极管以较高的di/dt(即电流随时间的变化率)进行恢复工作时，滞留于P基层8附近的空穴便集中流到位于P基层8附近的P基层6，进而通过P基层6和源电极16之间的接触区18，流向源电极16。此时则有在N-层10、P基层6和源区5所形成的寄生双极晶体管导通的问题。
如图9所示，在内侧不形成N源区5的P基层7被配置于P基层8的附近，使得在P基层8附近不致形成寄生双极晶体管。然而，如di/dt被提高到相当程度时，在P基层8附近滞留的空穴下仅集中流到最近的P基层7，还将集中流到它附近的P基层6，通过接触区18，流向源电极16。其结果就有在位于P基层7附近的P基层6处造成寄生双极晶体管导通的问题。再有，为了得到大的di/dt容量，如假定形成多个在内侧不形成N源区5的P基层7，当MOSFET变为导通状态时，就有减少导通工作单元的数目，使整个MOSFET的沟道宽度变窄，从而增加导通电阻的问题。
本发明就是为了解决现有器件中的上述问题而做的工作，旨在提供能够提高反向偏置下特性的半导体器件。
本发明第一方面的器件是半导体器件，包括有上主面和下主面的半导体衬底，该半导体衬底包括：第1导电类型的第1半导体层；以暴露于前述上主面的方式在前述第1半导体层上形成并且比该第1半导体层杂质浓度为高的第1导电类型的第2半导体层；比该第2半导体层为浅、在前述上主面上有选择地形成、作为相互平行的多个带形部分分开配置并且没有在底部杂质浓度比周边为高的下方突起部分的第2导电类型的第3半导体层；在前述上主面有选择地形成、作为相互平行的多个梯形部分分开配置、该多个梯形部分中的每一部分逐一对应于前述多个带形部分中至少一个部分的任何一个、在该带形部分内侧、比它为浅并且沿着它延伸而形成的第1导电类型的第4半导体层；以及在前述上主面有选择地形成、使前述多个带形部分相互连接的第2导电类型的第5半导体层。前述半导体器件进而包括：在前述上主面中夹在前述多个梯形部分相邻各组之间的区域上所形成的绝缘膜；该绝缘膜上所形成的与前述区域相对的栅电极；与前述多个带形部分的每一部分以及前述多个梯形部分的每一部分连接并且至少通过梯形部分的横档部分连接到该多个梯形部分的每一部分的第1主电极；以及连接到前述下主面的第2主电极。
对本发明第2方面的器件而言，是在本发明第1方面的半导体器件中，前述第1主电极仅通过梯形部分的横档部分与前述多个梯形部分的每一部分连接起来。
对本发明第3方面的器件而言，是在本发明第1或第2方面的半导体器件中，前述第5半导体层是在排列有前述多个带形部分的区域周边被包围的情况下形成的，在前述多个带形部分延长方向的端部上，前述多个带形部分相互连结起来。
对本发明第4方面的器件而言，是在本发明第1或第2方面的半导体器件中，前述多个带形部分在其排列方向的端部包括至少一个带形部分，该带形部分并不包括前述多个梯形部分中的任何一个。
本发明第5方面的器件进而包括：在本发明第4方面的半导体器件中，在前述上主面上按照梳齿形状有选择地形成、在前述至少一个带形部分中距前述排列方向的前述端部最远一个带形部分的内侧，比该带形部分浅、沿该带形部分延伸并且前述梳齿的齿与前述端部一侧相对所形成的第1导电类型的第6半导体层。前述绝缘膜也在前述上主面中在夹子前述第6半导体层和与之相邻的前述多个梯形部分之一的区域，即端部区域上形成。前述栅电极也在前述端部区域上所形成的前述绝缘膜的部分上形成，由此也与前述端部区域相对。前述第1主电极也连接到前述第6半导体层，并且至少通过前述梳齿连接到该第6半导体层。
对本发明第6方面的器件而言，在本发明第5方面的半导体器件中，前述第1主电极仅通过前述梳齿与前述第6半导体层连接。
对本发明第7方面的器件而言，在本发明第1或第2方面的半导体器件中，前述第2半导体层在前述第3半导体层的下方有选择地较浅地形成。
对本发明第8方面的器件而言，在本发明第1或第2方面的半导体器件中，在暴露于前述第3和第4半导体层之间的前述上主面的边界之中，沿前述多个梯形部分中每一部分外侧的第1边界部分比起沿其内侧的第2边界部分为短。
本发明第9方面的器件是在本发明第1或第2方面的半导体器件中，就前述多个梯形部分中的每一部分而言，横梁宽度为横梁间隔的1/10以下。
本发明第10方面的器件是在本发明第1或第2方面的半导体器件中，在前述第2半导体层的前述上主面的暴露面面积为在前述第3半导体层的前述上主面的暴露面面积的4倍以下。
对本发明第11方面的器件而言，在本发明第1或第2方面的半导体器件中，前述半导体衬底进而包括：以与所述第2半导体层共同夹住前述第1半导体层的方式形成的、比前述第1半导体层杂质浓度为高的第1导电类型的第7半导体层。
对本发明第12方面的器件而言，在本发明第1或第2方面的半导体器件中，前述半导体衬底进而包括暴露于前述下主面的第2导电类型的第8半导体层。
图1是本实施例中图8的区域A的部分放大平面图。
图2是本实施例另一种器件的例子中图8的区域A的部分放大平面图。
图3是本实施例中图8的区域B的部分放大平面图。
图4是图3的C-C截面图。
图5是图3的D-D截面图。
图6是本实施例另一种器件的例子中的截面图。
图7是示出本实施例的器件的证明数据的图表。
图8是本实施例的器件和现有器件的通用平面图。
图9是现有器件中图8的区域A的部分放大平面图。
图10是图9的E-E截面图。
以下举MOSFET为例说明与实施例有关的半导体器件。该MOSFET的平面图可与图8同样绘制。图1涉及与实施例有关的MOSFET，是示出暴露于图8的区域A中半导体衬底1的上主面的各种半导体层图形的放大平面图。另外，为避免冗长的说明，在下面的图中，对与图8～图10中所示的现有器件相同的部分或相当的部分(具有同一功能的部分)而言，采取同一符号，其详细的说明从略。
P基层6、7作为相互平行并且等间距排列的多个带形部分分开配置于半导体衬底1的上主面上。因此，多个带形部分的相互间距是均匀的。其结果是，在源-漏之间的电压为反向偏置的场合，耗尽层从各P基层6、7、8与N-层10之间的PN结向N-层10内部扩展，这种扩展是均匀的，不存在在较低的源-漏之间的电压下就达到临界电场强度的部位。再有，在使与实施例有关的MOSFET在电感性负载下进行开关工作的场合，当截止时产生反向电动势，据此，假定即便引起雪崩击穿，流过雪崩电流，但因并不存在在较低的反向偏压下达到临界电场强度的部位，雪崩电流也不会集中起来并流向特定的部位。
可采用图2的图形代替图1的图形。图1和图2中不管哪一种，在内侧不形成N源层5的P基层7可有选择地配置于P基层8的附近。由此，其意图是避免恢复工作时寄生双极晶体管的导通。在图1中与P基层8相邻的1条带形部分作为P基层7而形成，与此不同，在图2中与P基层8相邻的相当于1.5条带形部分的部分作为P基层7而形成，在这一点上，二者不同。亦即，在图2中，在与P基层6相邻的P基层7上，N源层5以相当于梯形部分一半的梳齿形而形成。在图1的图形中，有P基层7少并且导通电阻低的优点，而在另一图的图2的图形中，由于能比较有效地避免寄生双极晶体管的导通，故有di/dt容量大并且雪崩容量大的优点。
图3涉及与实施例有关的MOSFET，是示出暴露于图8的区域B中半导体衬底1的上主面的各种半导体层图形的放大平面图。还有，图4是沿图3的C-C切割线的截面图，图5是沿图3的D-D切割线的截面图。如图4和图5所示，在与实施例有关的MOSFET中，没有形成作为在P基层6底部的中心区并向下方突出的突起部分且有高杂质浓度的P+基层20。
因此，当源-漏之间的电压变为反向偏置时，可从P+基层20与N-层10之间的PN结向N-层10内部扩展的耗尽层在N-层10内的有效距离并不因P+基层20而缩短，又因为不存在在较低的源-漏之间的电压下达到临界电场强度的部位，就可得到难以引起雪崩击穿的优点。还有，在现有的MOSFET中，所形成的P+基层20应承担抑制寄生双极晶体管导通的功能，而在与本实施例有关的MOSFET中，由于P基层6是作为多个带形部分而被分开配置的，能够消除电场集中现象，即便去除掉P+基层也能够抑制寄生双极晶体管的导通。
还有，如图4和图5所示，在与本实施例有关的MOSFET中，位于栅电极14正下方所形成的低阻N层17比P基层6要深。因此，可以充分降低P基层6与N-层10之间的PN结的结电阻。
如图1～图3所示，在与本实施例有关的MOSFET中，各基层6、7是作为相互隔开的带形部分而形成的。然后，这些P基层6、7至少在其长边方向的端部藉P基区8而相互连接起来。各P基层6、7、8和N-层10或N层17之间的PN结相当于NOSFET中的内置二极管。由于使该内置二极管导通时所产生的空穴与各P基层6、7、8的面积以及它们所含的P型杂质浓度相关，在P基层8附近空穴最多。即便在较高的di/dt下使内置二极管进行恢复工作的场合，由于在P基层8附近不存在被隔开的P基层，已经产生的空穴并不集中流向特定的被隔开的P基层6。因此，能够抑制在N-层10或N层17，P基层6以及N源层5所形成的寄生双极晶体管导通的现象。
如图3～图5所示，在与本实施例有关的MOSFET中，在半导体衬底1的上主面有选择地形成的N源层5，作为在各P基层6的内侧一对-配置并且平面形状为梯形的相互平行的多个梯形部分而被分开配置。在P基层6各带形部分的暴露面之中，梯形部分在暴露面的内侧形成，与梯形部分外侧相邻的部分相当于沟道区。在半导体衬底1的上主面之中，栅电极14通过夹住栅绝缘膜13与夹于相邻梯形部分的区域相对。
在绝缘层15上所形成的开口部9以沿各梯形部分长边方向的带形方式形成，并且以远离沟道区的方式形成。因此，N源层5仅通过位于梯形部分的横档部分(也称为横梁部分)的暴露面内的接触区19连接到源电极16上。还有，P基层6仅通过位于由各梯形部分的支柱部分和横档部分所包围的矩形暴露面内的接触区18连接到源电极16上。
因此，与现有MOSFET的宽度5a(图10)相比，可将N源层5的宽度5a(图4)设定得短一些。据此，由于N源层5正下方的P基层6的部分其电阻降低，即便是P基层6和N层17或N-层10之间的PN结变成反向偏置状态、引起雪崩击穿、流过雪崩电流的场合，与现有的MOSFET相比，寄生双极晶体管还是难以导通。
如图3所示，在与本实施例有关的MOSFET中，暴露于源层5和P基层6之间的半导体衬底1的上主面的边界包括：沿各梯形部分外侧的部分，亦即以沟道区为边界的部分，即第1边界部分I；以及沿各梯形部分内侧的部分，亦即以各梯形部分的支柱部分和横档部分所包围的P基层6的矩形暴露面部分为边界的部分，即第2边界部分II。如图3所绘制的那样，第1边界部分I和第2边界部分II的长度可用设定的典型长度作为图形重复单位内的长度相互加以比较。
在与本实施例有关的MOSFET中，最好将第2边界部分II设定得比第1边界部分I长一些。因此，要缩短N源层5的宽度5a，此外，与沿着开口部9的延长方向的P基层6的暴露面长度(亦即相邻横档部分的间隔；横梁间隔)7a相比，N源层5的长度(亦即横档部分的宽度；横档宽度)5b被限制在充分小的数值。其结果是，即便P基层6和N层17或N-层10之间的PN结变成反向偏置状态、引起雪崩击穿、流过雪崩电流，在N-层10或N层17、P基层6和N源层5所形成的寄生双极晶体管也难以导通。
另外，横梁宽度5b最好设定为横梁间隔7a的十分之一以下。因此，寄生双极晶体管更加难以导通。
另外，如作为沿图3的C-C切割线所作截面图的另一例子图6所示，N层17在P基层6的正下方有选择地较浅地形成。P基层6的正下方区域不是电流的通路，此外，即便在P基层6和N-层10或N层17之间的PN结变成反向偏置状态的场合，也可以抑制在P基层6的正下方电场集中的现象，由此抑制耐压的降低。
另外，最好将与栅电极14相对的N层17的暴露面面积抑制在P基层6的暴露面面积的4倍以下。因此，由于压低了反馈电容，可以降低开关工作所引起的开关损耗。图7是证实此事的证明数据。在图7的图表中，横轴表示采用图4所示的栅宽度WG和栅间距WCD所表现的函数(WG-4μm)/(WG＋WCD)，纵轴表示源-漏之间的电压为25V、工作频率为1MHz时的反馈电容Crss。与现有的MOSFET(但是，P基层6的平面形状虽然不是正方形，而是圆形，但无实质性的差异)有关的数据用白圈表示，与本实施例的MOSFET有关的数据用黑圈表示。
如图7所示，当函数值为0.6时，在与本实施例有关的MOSFET和现有的MOSFET之间，反馈电容Crss是一致的。这就意味着，当栅间距WCD为4μm，栅宽度WG为16μm时，亦即上述面积的比例为4倍时，两种MOSFET的反馈电容Crss是一致的，而若上述面积的比例为4倍以下时，反馈电容Crss比现有MOSFET的值为低。
再有，在上述说明中，半导体器件举N沟道型MOSFET的例子，但即便涉及导电类型反转的P沟道型MOSFET，本申请的发明也同样可以实施。另外，本申请的发明不限于在半导体衬底1的下主面上暴露N+层11的N沟道型MOSFET，即便对N+层11和半导体衬底1的下主面之间插入P型半导体层的N沟道型的IGBT也可适用。
另外，对于使N沟道型IGBT的导电类型反转而成的P沟道型IGBT也同样适用。还有，本申请的发明不限于MOSFET和IGBT，也适用于在半导体衬底1的上主面上有MOS结构的纵向绝缘栅型的全部半导体器件。
还有，在以往的例子中，在全部多个P基层6中均包括N源层，然后本发明通常也可能采取如下实施例：不仅位于端部的P基层7，而且排列在内侧的P基层6的一部分上也不包括N源层5。
另外，半导体衬底1典型的是硅衬底，但即使是采用其它半导体材料的半导体衬底，本申请的发明同样可以实施。
在本发明第1方面的器件中，由于第3半导体层作为相互平行的多个带形部分配置，而且在第3半导体层的底部不形成高杂质浓度的下方突起部分，因而在低反向偏压下不存在达到临界电场强度的部位。因此，在电感性负载下器件转为截止时，能够避免雪崩电流向特定部位集中。还有，由于第3半导体层比第2半导体层为浅，可以大大降低第3半导体层和其周边之间PN结的结电阻。再有，由于构成第3半导体层的多个带形部分可通过第5半导体层相互连接起来，当器件中的内置二极管在进行恢复工作时，能够抑制滞留的少数载流子向第3半导体层的特定部分集中的现象，由此也能够抑制寄生双极晶体管的导通。
在本发明第2方面的器件中，由于第4半导体层是梯形，仅通过它的横档部分与第1主电极连接起来，即便是第3半导体层和其周边之间的PN结变为反向偏置状态、引起雪崩击穿、流过雪崩电流的场合，寄生双极晶体管也难以导通。
在本发明第3方面的器件中，由于将第5半导体层形成为包围排列有多个带形部分的区域周边，在多个带形部分延长方向的端部上将多个带形部分相互连接起来，从而在带形部分不存在曲率大的犄角区。因此，由于进一步抑制了雪崩电流的集中，由雪崩电流引起的寄生双极晶体管的导通也进一步得到有效地抑制。
在本发明第5方面的器件中，第6半导体层仅相当于梯形部分中的一个部分，由于包含第6半导体层的带形部分被设置于不含梯形部分的带形部分之中最远离端部的位置上，从而能够进一步有效地抑制进行恢复工作时寄生双极晶体管的导通。
在本发明第6方面的器件中，由于第1主电极仅通过第6半导体层的梳齿连接到梳齿形的第6半导体层上，即便是第3半导体层和其周边之间的PN结变为反向偏置状态、引起雪崩击穿、流过雪崩电流的场合，寄生双极晶体管也难以导通。
在本发明第7方面的器件中，由于第2半导体层在第3半导体层的正下方经有选择地较浅地形成，即便在第3半导体层和其周边之间的PN结变成反向偏置的场合，也可以抑制在第3半导体层正下方电场的集中，由此抑制耐压的降低。
在本发明第8方面的器件中，由于将第1边界部分设定得比第2边界部分短，即便是第3半导体层和其周边之间的PN结变成反向偏置状态、引起雪崩击穿、流过雪崩电流的场合，也能够进一步有效地抑制寄生双极晶体管的导通。
在本发明第9方面的器件中，由于设定多个梯形部分中的每一部分其横梁宽度为横梁间隔的1/10以下，因而能够进一步有效地抑制寄生双极晶体管的导通。
在本发明第10方面的器件中，由于设定第2半导体层暴露面的面积为在第3半导体层暴露面的面积的4倍以下，因而能够降低反馈电容。其结果是能够降低因器件的开关工作所造成的开关损耗。
Claims (12)
1.一种半导体器件，包括有上主面和下主面的半导体衬底，其特征在于，包括：
第1导电类型的第1半导体层；
以暴露于所述上主面的方式在所述第1半导体层上形成、并且比该第1半导体层杂质浓度为高的第1导电类型的第2半导体层；
比该第2半导体层为浅并在所述上主面上有选择地形成、作为相互平行的多个带形部分分开配置。并且没有在底部杂质浓度比周边为高的下方突起部分的第2导电类型的第3半导体层；
在所述上主面上有选择地形成、作为相互平行的多个梯形部分分开配置、该多个梯形部分的每一部分逐一对应于所述多个带形部分中至少一个部分的任何一个并在带形部分内侧、比带形部分为浅并且沿带形部分延伸而以此形成的第1导电类型的第4半导体层；以及
在所述上主面上有选择地形成、使所述多个带形部分相互连接的第2导电类型的第5半导体层，
所述半导体器件进而包括：
在所述上主面中夹在所述多个梯形部分的相邻各组之间的区域上所形成的绝缘膜；
在该绝缘膜上形成并与所述区域相对的栅电极；
连接到所述多个带形部分的每一部分和所述多个梯形部分的每一部分、并且至少通过梯形部分的横档部分连接到该多个梯形部分的每一部分的第1主电极；以及
连接到所述下主面的第2主电极。
2.如权利要求1中所述的半导体器件，其特征在于：第1主电极仅通过梯形部分的横档部分与所述多个梯形部分的每一部分连接起来。
3.如权利要求1或权利要求2中所述的半导体器件，其特征在于：将所述第5半导体层形成为包围排列有所述多个带形部分的区域周边，在所述多个带形部分的延长方向的端部上将所述多个带形部分相互连结起来。
4.如权利要求1或权利要求2中所述的半导体器件，其特征在于：所述多个带形部分在其排列方向的端部包含至少一个带形部分，该带形部分并不包含所述多个梯形部分中的任何一个。
5.如权利要求4中所述的半导体器件，其特征在于：
还包括在所述上主面上按照梳齿形状有选择地形成、在所述至少一个带形部分中距所述排列方向的所述端部最远的一个带形部分的内侧、比带形部分为浅、沿带形部分延伸并且所述梳齿的齿对向所述端部一侧所形成的第1导电类型的第6半导体层，
所述绝缘膜也在所述上主面中在夹于所述第6半导体层和与之相邻的所述多个梯形部分之一的区域，即端部区域上形成，
所述栅电极也在所述端部区域上所形成的所述绝缘膜的部分上形成，由此也对向所述端部区域，
所述第1主电极也连接到所述第6半导体层，并且至少通过所述梳齿连接到该第6半导体层。
6.如权利要求5中所述的半导体器件，其特征在于：所述第1主电极仅通过所述梳齿与所述第6半导体层连接起来。
7.如权利要求1或权利要求2中所述的半导体器件，其特征在于：所述第2半导体层在所述第3半导体层的下方有选择地较浅地形成。
8.如权利要求1或权利要求2中所述的半导体器件，其特征在于：在暴露于所述第3和第4半导体层之间的所述上主面的边界之中，沿所述多个梯形部分中每一部分外侧的第1边界部分比沿其内侧的第2边界部分为短。
9.如权利要求1或权利要求2中所述的半导体器件，其特征在于：就所述多数梯形部分的每一部分而言，其横梁宽度为横梁间隔的1/10以下。
10.如权利要求1或权利要求2中所述的半导体器件，其特征在于：在所述第2半导体层的所述上主面的暴露面面积为在所述第3半导体层的所述上主面的暴露面面积的4倍以下。
11.如权利要求1或权利要求2中所述的半导体器件，其特征在于：所述半导体衬底进而包括以与所述第2半导体层共同夹住所述第1半导体层的方式形成的、比所述第1半导体层杂质浓度高的第1导电类型的第7半导体层。
12.如权利要求1或权利要求2中所述的半导体器件，其特征在于：所述半导体衬底进而包括暴露于所述下主面的第2导电类型的第8半导体层。
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