TW523928B - Semiconductor device - Google Patents

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TW523928B
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semiconductor
semiconductor layer
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TW090112770A
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Kazunari Hatade
Kazutoyo Takano
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Mitsubishi Electric Corp
Ryoden Semiconductor Syst Eng
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Description

523928 五、發明說明（1) 【發明所屬之技術領域】 本發明係關於一種MOSFET'igrt^^ ， 半導體裝置，尤其是關於用以提古读^表之絕緣間型的 【習知之技術】 ^美间逆偏塵特性之改良者。 近年來，用於反相器控制等的 意力集中在MOSmWGBT上。圖8係件並已將所有的注 M0SFET之平面圖。該M〇SFET ^乍為1代表性的 體基板1之上主面上$有„搞型0SFET，於半導 Dad)2^'^^i 又甲。7、、泉接合墊（wire bonding 主面而Λ接合塾3。在半導體基板1上，係沿著其 主面而排列多數個分別具有作 單元（unit cell)。排列有單仂昆M〇SFET之功此的早位 K，贫一加X 排歹j有早位早兀之區域4 0被稱為單元 4^之^圍° ^ ^ ^籼’係代表單元區40 °又’在單元區 t ί 有閉極配線區4，而-部分之區域a，係代 表早^區40與閘極配線區4間的境界部分。 、代 :露出於圖8之區域A中有關半導體基板工上 + V爿豆層圖案的放大平面圖。又，圖丨〇係沿著 μ Q . 9 ，形成於…層1 1上的Ν —層1 〇 ;形成於計；】 ii:P=主面的低電阻卿7;選擇性地形“上 二〜起的低電阻之p+基層2。；以及選擇性地形成上主：下且 ς曰之内側形成比其還淺的Ν基層5。Ν層1 7，係邢由 比Ρ基層6、7、8還淺。 $成 Ρ基層6及7，係具有多角形（圖9之例中，為正方形）之平
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第5頁 C:\2D-CODE\90-08\90ll2770.ptd 523928 五、發明說明（2) :形狀I互相孤立排列成矩陣狀。又 從形成於閘極配線區4之正 ，基層Θ及7，亦 形成於P基層6内側之N源極的=區8開始孤立。 成與P基層6相同的多角形（圖9曰之狀係為環狀，構 環狀之N源極層5外側的p基層6之 二正方形）。位於 道區的功能。另一方面，在p基層7、刀，係具有作為通 有N源極層5，因而p基層7、8不^有，側，亚未形成 選擇性地形成於P基層8之附近Γ有通逼區。P基層7，係 在半導體基板1之上主面上形成有絕緣声 層1 5上形成有源極電極丨6。源極電極丨6，^更 +由^^ 的絕緣層3〇所覆蓋。P基層6及7，係、透過選擇二由成其： 絕緣層1 5上的開口部9而與源極電極丨6連接。源極電極、 16，亦透過選擇性地形成於絕緣層15上的開口/部”而盥 基層區8連接。亦即，"體基板！之中互呈孤立的p基層 6、7、8，係只透過源極電極1 6而互相連接。 曰 在絕緣層15之中埋設有閘極14，並隔著作為絕緣層15之 一部分的閘極絕緣膜丨3而與半導體基板1之上主面相對。 閘極14，係與Ρ基層6之通道區相對，同時亦與^^層17之露 出面（以下，所謂露出面，係指露出於半導二 $ 面的部分之意)相對。更且，與Ρ基層一之部上主 分、及Ρ基層區8之露出面的大致全區相對。在閘極丨4之 中’與Ρ基層區8之露出面的大致全區相對之部分，係具有 作為閘極配線的功能。 在半導體基板1之下主面上連接有；:及極電極12。如圖
C:\2D-CODE\90-08\90112770.ptd __ 523928 五、發明說明（3) 所不’在MOSFET中由於N+層1 1係露出於下主面，所以汲極 電極1 2係直接連接在層丨丨上。 、如以上所構成的MOSFET中，在以源極電極1 6為基準而對 及極電極1 2施加正電極的狀態下，當對閘極丨4施加臨限電 壓以上之閘極電壓時，就可在位於閘極丨4之正下方的p基 層區6之露出面（即通道區）上形成反轉層，並透過該反轉 層而流通電流。亦即，M0SFET會變成導通狀態。 當施加在閘極14上的閘極電壓設在臨限值以下時，由於 反轉層會消失，所以MOSFET會移行至截止狀態。此時，汲 極電壓，可依從變成逆偏壓狀態之各p基層6、7、8與1^—層 1〇間之PN接面，朝向N-層1〇之内部擴展的空乏層而保持: 在使源極電極1 6與閘極1 4互相短路的狀態下，當以沒極 笔極1 2為基準而對源極電極1 6施加正電壓時，電洞就可從 與源極電極16連接的各P基層區6、7、8注入至計層1〇中， 而電子就從與汲極區域1 2相接合的N+層1 1注入至N -層j 〇 中。各P基層區6、7、8與N-層10間之PN接面由於豆曰有作為 二極體的功能，所以電流可從源極電極16流至汲極電極12 中。 在該狀態下當以汲極電極12為基準而對源極電極16施加 負電壓，亦即使源極•汲極間電壓反轉成逆偏壓時，殘存 於N-層10中的電洞就會移動至源極電極16，而殘存於N_層 1 0中的電子就會移動至汲極電極1 2中。έ士 i 、.曰 …果，電流會從汲 極電極12流至源極電極16。電洞之遷移率，由於係電子之 遷移率則/2，所以該電流衰減至零為止所需的時間，就
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成為殘存於N -層1 〇中之電洞消失為止的時間。如此逆電壓 I之MOSFET的動作，等於是内設於M0SFET中之二極體$二 復動作。 【發明所欲解決之問題】 然而’隨著MOSFET之開關動作而發生的開關損失，係大 大地依存於作為MOSFET之寄生電容的反饋電容。反饋電容 係閑極14及與之相對之!^層17間的電容，其強烈地依存於N 層之露出面的面積。在習知之M0SFET中，屬於各單元之 p基層6係互相排列成矩陣狀，結果，在半導體基板丨之上 主面中會有N層1 7之露出面所佔有的比例比p基層6之露出 面還南’且反饋電容較大的問題點。
/又’由於習知MOSFET之P基層6及7之平面形狀為多角 形’所以沿著矩陣之行列方向（圖9中為上下或左右之方 向）而鄰接的各P基層6、7間的距離、及以斜方向鄰接之各 P基層6、7間的距離，會互有差異。更且，在各p基層6、7 之平面形狀中，朝向與其他的p基層6、7傾斜鄰接的方向 形成有轉角部，而該轉角部之曲率會變大。因此，當源極 •汲極間電壓變成逆偏壓時，從各p基層6、7、8與1^ -層i 〇 間之PN接面朝向N-層1 〇之内部的空乏層之擴展就會變成不 均勻，而在轉角部，因以較低的源極•汲極間電壓即到達 臨界電場強度，所以會引起突崩崩潰。 更且’當在感應負載之下使習知之M〇SFET進行開關動作 時，就有接通時產生反電動勢（back electromotive force)並發生突崩崩潰’而流動突崩電流的情況。突崩電
第8頁 C:\2D-CODE\90-08\90112770.ptd 523928 五、發明說明（5) 流，由於會集中在以較低的源極 電場強度之部位的P基層6、7之轉^極間電塵即到達臨界 !〇、P基層6、及N源極層5所形成轉/// ’所以有❹—層 低的突崩電流就導通的問題^成之寄生雙極性電晶體以較 中形成有卜基層2G，該， 係形成於P基層區6、7之内侧日认— *耜去P+装…〆 底部之中央部朝向下方 =二基層20 ’係形成比p基層區6 深， =的曲率。P+基層2。，由於比區；： 電壓變成逆偏厂"，可從p+基層2。與二 接面’朝向N11Q之内部擴展的空 =有效距離就會變短。更且，p+基層2。由於具有較大曰二。 界二場：：：：Γ生以較低的源極·汲極間電壓即到達臨 界电％強度的部位，並引起突崩崩潰的問題點。 更且，在習知之MOSFET中，間極14 係形成比Ρ基層6還淺。低電阻卿 狀“ ’扮演降低Ρ基層6削—層1G間 = ==’但是由卿7比p基層6還淺，所以 曰有上述之接面電阻無法充分減低的問題點。 又，在習知之MOSFET中，各p基層6、7、8在半 1之中係互相孤立著，I只透過源極電極16而互相連:' 如上所述，各P基層6、7、8與N-層10間之PN接面，相者於 MJSFET所内設的二極體。使該内設二極體導通：的 電洞，由於係依存於各p*層6、7、8之露出*的面斤$上= 該等所含有之p型雜質的濃度，所以在P基層8之附近貝所發 1 第9頁 C:\2D-CODE\90-08\90112770.ptd 523928 五、發明說明（6) 生的電洞最多。在以較高的di/dt(即，電流之時間變化 率）使内設二極體進行回復動作時，殘存於P基層8之附近 的電洞，就會集中流入位於P基層8之附近的P基層6中，更 且會透過P基層6與源極電極1 6之間的接觸部丨8，而向源極 電極16跑出。此時，就有N-層、p基層6、源極區^所 形成的寄生雙極性電晶體會導通的問題點。 如圖9所示，係以不在p基層§之附近形成寄生雙極性電 晶體的方式，而在P基層8之附近配置不在内側形成有N源 極區5的P基層7。但是，當di/dt變得相當程度高時，殘留 於P基層8之附近的電洞，就不僅會集中流入最近的p基層7 中，而且亦會集中流入其附近的p基層6中，並透過接觸部 18而向源極電極16跑出。結果，在位於p基層7之附近的？ 基層6，會有使寄生雙極性電晶體導通的問題點。更且， 較高的di/dt容許度，假使形成多數個在内側 極層5的p基層7日寺’就有在mosfet變成導通狀 :作之單元個數減少、mosfet整體之通道寬度 义乍及$通電阻增大的問題點。 者本ru為了解除習知裝置中之上述問題點而完成 j置：的在於提供-種可提高逆偏壓下之特性的半導體 【解決問題之手段】 上之/m半導體|置，其係包含一具有 有.第一導雷,之：導體基板，而該半導體基板，包含 “尘之第一半導體層；第一導電型之第二半導
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第10頁 523928 五、發明說明（7) 體層，以霞屮太' t """ '" 《上述上主面之方式形成 ^士半^:質濃度高於該第-半導體層；弟一半導體 主以比該第二半導體層還iC型之 帶狀部，且不复；i二Γ分割配置作為互呈平；3擇1生地 部；第一導兩ς有其底部之雜質濃度高於周圍01的禝數個 該複數個梯子狀部之：：互：梯子狀部这： ”少-部分中的任一個，且於其内二上迷複數個帶狀部 者2子狀部而延伸的方式所形成；以及=比其還淺且沿 五半導體層’選擇性地形成於上述上主-導電型之第 上述複數個帶狀部，上述半導體裝置，丄且互相連結 ::形成於上述主面之中由上述複數個二;？：絕緣 區域相對；第-主電極，連接上述上之上述 上述複數個梯子狀部之各個，且至少透過复二二之各個與 上；以及連接上述下主面的第二 個梯子狀部的各個 第2發明之裝置，係如第 电I 〇 第一主電極，係只透過其橫^，之半導體裝置，其中上述 之各個相連接。 、⑺部而與上述複數個梯子狀部 第3發明之裝置，係如第！ 上述第五半導體層，係以包發明之半導體裝置，其中 區域的周圍方式所形成，而+掷列有上述複數個帶狀部之 成而在上述複數個帶狀部之延伸方 第1] C:\2D-CODE\90-08\90112770.ptd 523928 五、發明說明（8) 向的端部，互相連結上述複數個帶狀部。 第4發明之裝置，係如第1至3發明中任一發明之半導體 裝置，其中上述複數個帶狀部，係在其排列方向之端部， 包含至少一個未含上述複數個梯子狀部之哪一個的帶狀 部° 第5發明之裝置，係如第4發明之半導體裝置，其更包含 有第一導電型之第六半導體層，該半導體層係以梳齒之形 狀選擇性地形成於上述上主面上，且於上述至少一個帶狀 部之中最遠離上述排列方向之上述端部的一個内側，以比 其還淺，並沿著帶狀部而延伸，且上述梳齒之齒部朝向上 述端部之侧的方式所形成，上述絕緣膜，亦形成於上述上 主面之中由上述第六半導體層及與之相鄰之上述複數個梯 子狀部之一個所夾住之端部區域上，上述閘極，亦形成於 上述端部區域上所形成的上述絕緣膜部分上，且依此而與 上述端部區域相對，上述第一主電極，以連接在上述第六 半導體層上，且至少透過上述齒部而連接在該第六半導體 層上。 第6發明之裝置，係如第5發明之半導體裝置，其中上述 第一主電極，係只透過上述齒部而與上述第六半導體層相 連接。 第7發明之裝置，係如第1至6發明中任一發明之半導體 裝.置，其中上述第二半導體層，係以較淺的方式選擇性地 形成於上述第三半導體層之正下方。 第8發明之裝置，係如第1至7發明中任一發明之半導體
C:\2D-CODE\90-08\90112770.ptd 第12頁 523928 五、發明說明（9) 裝置，其中，在露出於上述第三及第四半導體層間之上述 上主面上的境界中’係以沿著上述複數個梯子狀部之各個 外側的第一境界部分比沿著内側的第二境界部分還短。 第9發明之裝置，係如第1至8發明中任一發明之半導體 裝置，其中上述複數個梯子狀部之各個的橫隔件寬度 (beam width)，係橫隔件間隔（beam spacing)之以1〇以 下。 第1 0發明之裝置’係如第1至9發明中任一發明之半導體 t置’其中’路出於上述弟一半導體層之上述主面的露出
523928 五、發明說明（10) 低的源極•沒極間電壓即到達臨界 且，當使實施形態之M0SFET在感應度的部位。更 時，由於即使在斷路時發生反電動勢 ：f:巧關動作 崩崩潰，並流動突崩電流，亦不會存、' S 0可發生突 極間電壓即到達臨界電場強度的部極•汲 集中流至特定部位。 u h電流不會 亦可採用圖2之圖案以替代m之圖案。圖工及 一個，皆在P基層8之附近選擇性地配詈 中之任 源極層5的P基層7。藉此，就可迴避因進行回復形 產生的寄生雙極性電晶體之導通。圖1中，係米 乍時所 層8鄰接之1條帶狀部以作為P基層7，相對於此，有與p基 中，相當於與P基層8鄰接之帶狀部的丨· 5條之部八&，圖2 形成作為P基層7方面，互有差異。亦即，圖2中，係在 層6鄰接的P基層7上，形成有相當於梯子狀㈤部一半在fP基 狀的N源極層5。圖1之圖案中，p基層6較少的部分之梳齒 有導通電阻較低的優點，但是在另一方之圖2的&案:具 由於可更有效迴避寄生雙極性電晶體之導通，所以、中’ di/dt容許度較高且突崩容許度較高的優點。 有 圖3係關於實施形態之MOSFET，其顯示露出於圖8 〇 、 B中之半導體基板1之上主面的各種半導體声圖安㈤之區域 .T π 之局部放 大平面圖。又，圖4係沿著圖3之C-C切斷線的截面圖· 1 /又 係沿著圖3之D - D切斷線的截面圖。如圖4及圖5所示° 图$ 施形態之MOSFET中，並未形成在P基層6之底部的由、’在。實 向下方突起作為突起部的高雜質濃度之Ρ+基層2 〇 ^ ^
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因此， 與N-層1 〇 1 〇内的有 存在以較 位，所以 MOSFET 中 體之導通 中，由於 場之集中 晶體之導 當源極•沒極間雷厮_成a μ广 j’土又成逆偏壓時，從Ρ+基層20 間之PN接面，朝向j\j-% 禮1U之内部的空乏層之N—層 a曰 效距離’就不會因P基層20而縮短，更且由於不 低的源極·汲極間電壓即到達臨界電場強度的部 可獲得不易引起突崩崩潰的優點。又，在以往之 P基層2 0雖係為了承擔抑制寄生雙極性電 的責任而所形成者，但是在實施形態之M〇SFET 分割配置P基層6以作為複數個帶狀部而可解除電 ，所以即使去除P+基層2〇亦可抑制寄生雙極性 通。 又，如圖4及圖5所示，在實施形態之M〇SFET中，位於閘 極1 4之正下方的低電阻之N層1 7係形成比p基層6還深。因 此，可充分減低P基層6與N-層1 〇間之pn接面中的接面電 阻。 如圖1至圖3所示，在實施形態之MOSFET中，各基層6、7 係形成作為互相分離的帶狀部。然後，該等的p基層6、 7，係至少在該等的長度方向之端部，依p基層區8而互相 連結。各P基層6、7、8與N-層1 〇或N層17間之PN接面，係 相當於内設於MOSFET内的二極體。使該内設二極體導通時 所發生的電洞，由於係依存於各P基層6、7、8之面積、及 該等所含有之P型雜質的濃度，所以在P基層8之附近電洞 最多。即使在以較高的d i /dt使内設二極體進行回復動作 時，由於在P基層8之附近不存在呈孤立的P基層6，所以已 發生之電洞就不會集中流入特定孤立之P基層6中。因而，
C:\2D-C0DE\90-08\90ll2770.ptd 第15頁 523928 五、發明說明（12) 可抑制由N -層1 〇或N層丨7、p基層6、及N源極層5所形成的 寄生雙極性電晶體發生導通的現象。 、如圖3至圖5所示，在實施形態iM〇SFET中，選擇性地形 成於半導體基板1之上主面的N源極層5，係以一對一之方 式配置於各P基層6之内側，且分割配置作為平面形狀為梯 子Ϊ之互呈平行的複數個梯子狀部。在P基層6之各帶狀部 的露出面之中，與形成於其内側之梯子狀部的外側相鄰接 勺口 I5刀係相§於通道區。閘極1 4，在半導體基板1之上 主面之中，係隔著閘極絕緣膜1 3而與夾於互為鄰接之梯子 狀部間的區域相對。 θ η丨按之梂子 =f於絕緣層1 5上的開口部9，係形成沿著各梯子狀部 之長又方向的帶狀，而且以遠離通道區的方式所形成。因 :原極層5，可只透過梯子狀部之橫隔部（亦稱為橫隔 極16相UW03^1011)之露出面内的接觸部19 ,而與源極電 : _又，P基層6，可只透過位於由各梯子狀部之 支柱部與橫隔部所包圍+ ° 源極電極16相連接 "备出面内的接觸部18，而與 因此，可將Ν源極層5之寬度5a(圖4) MOSFET之寬度5a(圖】〇 )還短。藉此，由於n源^層γ之知 方的P基層6之部分的電阻合變低 17或N-層10間之PN接:=二:厂斤乂即使P基層6與N層 接面變成逆偏壓狀態，並山山 潰，而流動突崩電流的情況，亦比起習知之肋 使寄生雙極性電晶體導通。 間還不易 如圖3所示’在實施形態之M〇sm中，露出於源極層5與
C:\2D-CODE\90-08\90112770.ptd 第16頁 523928 五、發明說明（13) P基層6間之半導體基板1之上幸 α田# \ τ 主面的境界，係包含有第一 境界部分I及第二境界部分π，^ 4、，1 , 1 该第一境界部分I係沿著各 梯子狀部之外側的部分，即逝 ^ ^ R ^ ^ VL - ^ 4^ 〃通道區構成境界的部分，而 第一纟兄界部分係沿者各梯子壯h H ^之内侧的部分，gp血各描 子狀部之支柱部與橫隔部戶斤包n 制1刀卜、口梯 八祕Λ、译田α\ Μ 匕圍之Ρ基層6的矩形露出面部 分構成丨兄界的部分。第一境展Α 旦洛 总丄回〇 α 2认 兄"邵分ί及第二境界部分I I之 長度，係如圖3所描續^，可俅田 ^ ^ ^ ; _ 丨丈用決定作為圖案之反覆單位 内之長度的代表長度來互相比較。 在實施形態之MOSFET中，齡二土 & 斤 —〜4t田 #又佳者為，第二境界部分I I設 疋付比弟一 i兄界部分I還長。驻 ,., 错此，除了 N源極層5之寬度 5 a會變短，比起沿著開口卹〇 一 9之延伸方向的P基層6之露出 面的長度（即，所鄰接之；(:生^ • Ν @ Α i 扶隔部的間隔；橫隔件間隔）7a， 叮昨& +^Prej部之寬度；橫隔件寬度）5b，還 ^ …果，即使P基層6與N層17或N-層 1 (J間之P N接面變成逆低厭处At 穿崩雷泣&卜主狀恶，並發生突崩崩潰，而流動 . 77不易使由Ν—層10或Ν層17、Ρ基層6、 及Ν源極層5所形忐的宋4， 土曰〇 丄吓办戚的寄生雙極性電晶體導通。 通。 下猎此，寄生雙極性電晶體就更不易導 -ΐί圖二者：，如沿著圖3之c_c切斷線的截面圖之另
源極層6之正；方層A7:以較淺的方式選擇性地形成於P 土層6之正下方的區域並非為雷、、六. 路徑，且即佼扃P苴庶D t A 1升兩电抓之 在P基層6與1\[層17或N -層10間之PN接面變成 ?« C:\2D-CODE\90-O8\9〇31277〇.ptd 第17頁
五、發明說明（14) 逆偏壓狀態之情況， 中，藉此即可枷㈤4亦可抑制P基層6之正下方的電場集 更且，二：降低。、· 積，可抑制在p其、、思β人甲極1 4相對之N層1 7之露出面的面 由於可將反饋^容U露出面之面積的4倍以下。藉此’ 的開關損失亦可抑♦f得报低，所以隨著開關動作所造成 料。圖7之圖表中户传很低。圖7係保證此情形的實證資 及閘極間隔WCD所# :係表示使用圖4所示之閘極寬㈣ 轴係表示源極· 函「數（WG-4P)/(WG + WC：D)，而縱 反饋雷玄Ο, 極間电壓為25V而動作頻率為1MHz時的 反饋電合CrSS。關於習知M0SFET( JL中，PA#6之平面化 狀雖非正方形而為圓^ ^ T Ρ基層6之千面形 白务围矣- 為口形’但是並無實質差異）的資料係以 表示。 於貝轭形悲之mosfet的資料則係以黑色圈 如圖7所不’當函數值為0· 6時，在實施开彡能之M〇SFFT命 習知M0SFET之間，反饋帝f貝施幵八％之肌讣以與 閘極間隔WCD為4 //m ,而致。此係意味著當 勹4 而閘極寬度WG為16 //m時，即上述之 ㈣^㈣為4倍時，二麵sm的反饋電容會一 ^ ’且：士述之面積的比率為4倍以下的言舌，則反饋電 谷CrSS，會比習知M〇SFET中的值還低之意。 Μης^^ 1上之况明中，雖係採取半導體装置為N通道塑 Μ 0 S F Ε Τ之例，但是即播為道带和丨 疋”更馮蜍私型反轉之Ρ通道型M0SFET， 亦可與本♦明同樣地實施。更且，並不限於m體基板 1之下主面露出N+層11的N通道型M0SFET，即層 η與半導體層i之下主面之間介插有?型半導體通道
523928 五、發明說明（15) 型IGBT，亦可適用於本發明中。更且， 道型IGBT之導電型的p通道型IGBT亦為同樣、又； N通 並不限於M〇SFET&IGBT，亦可適用在半導體基板’丨之^曰^ ^十具有MOS構造之縱型且絕緣閘極型的所有半導體裝置 又，雖係顯示在複數個p基層6之全部上 的例子，但是-般而言本發明並非只有位於之=5 7，亦可以在排列於内側之p基層6的—二曰 極層5的形態來實施。 不/、備有N源 β ί ί並：ί體基板1，其代表性雖為矽基板，但是即使 =、他半導體材料的半導體基板，本發明亦可同樣地 【發明之效果] 口 明，/置中，由於配置有第三半導體層以作為互 主仃钹數個帶狀部，而且在第三半導I# >之# ;:=質濃度之下方突起部，戶 ί = = !電場強度的部位。0此，在感應負载下ίί 位」/ =就可迴避突崩（avaUnche)電流集中在特 位上。又，由於第三半導體層比第二 ° 阻。更且，^其周圍間之ΡΝ接面的接面電 過第五半導弟二半蜍體層之複數個帶狀部，由於係透 體之回互；所以在内設於裝置中的二極 半導體層之特定邱八的j，所殘留之少數載子集中至第三 口p刀的見不，依此可抑制寄生雙極性電晶
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Ptd 第19頁
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五、發明說明（16) 體之導通。
第2發明之裝置中，由於第四半導體層係呈梯子狀且只 透過其橫隔部而連接至第一主電極上，所以第三半導體戶 與其周圍間之PN接面會變成逆偏壓狀態，且即使笋生突^ 崩潰’使突崩電流流動之情況，寄生雙極性電晶體亦很難 第3發明之裝置中’由於第五半導體層，係以包圍排列 有複數個帶狀部之區域的周圍方式所形成’而在複數個* 狀部之延伸方向的端部，互相連結複數個帶狀部，所以I 狀部不存在曲率大的轉角冑。因此，由於可更進 ： 突崩電流之集中，戶斤以可更有*地抑制目= 的寄生雙極性電晶體之導通。 W成 第4發明之裝置中’由於複數個帶狀部，係在 部’包含至少一個未含複數個梯子狀部之 π狀和~以可更有效地抑制回復動作時所造成的寄= 極性電晶體之導通。 生雙 第5發明之裝置中，由於包含只相當於梯子狀部之—立 分的第六半導體層之帶狀部，係設置在未具有梯 4 中最遠離端部的位置上，所以可更有效地抑制 ：之 所造成的寄生雙極性電晶體之導通。 作時 第6發明之裝置中，由於第一主電極，係只 之齒部而與梳齒狀之第六半導體層相連接/所以t第il_齒狀 體層與其周圍間之PN接面會變成逆偏壓狀能， =半導 突崩崩潰’使突崩電流流動之情況’冑生雙極性
523928 五、 很 式 半 電 低 侧 PN 電 導 件 抑 積 所 開 發明說明（17) 難導通。 第7發明之裝置中，由於第二半導體層，係以較淺的方 選擇性地形成於第三半導體層之正下方，所以即使第三 導體層與其周圍間之PN接面變成逆偏壓狀態，亦可抑制 場集中在第三半導體層之正下方，藉此可抑制耐壓之降 第 的 接 流 通 第 寬 制 第 以 關 元 内 著 沿 比 得 定 設 分 β— it口 境 - 第 於 由 中 置 裝 之 明 發 之 間 圍 周 其 與 層 體 導 半 三 第 以 所 短 還 分 β— 立口 界 境 二 第 崩之 突體 使晶 ， 電 潰性 崩極 崩雙 突生 生寄 發制 使抑 即地 且效 ，有 態更 狀可 壓亦 偏， 逆況 成情 變之 會動 面流 5 6 7 8 9發明之裝置中，由於複數個梯子狀部之各個的橫隔 度係設定在橫隔件間隔之1 / 1 0以下，所以可更有效地 寄生雙極性電晶體之導通。 10發明之裝置中，由於第二半導體層之露出面之面 係設定在第三半導體層之露出面之面積的4倍以下， 可將反饋電容抑制得很低。結果，可減低隨著裝置之 動作所帶來的開關損失。 件編號之說明】 半導體基板 N源極層（第四半導體層、第六半導體層） P基層（第三半導體層） P基層（第三半導體層） P基層（第五半導體層）
C:\2D-CODE\90-08\90112770.ptd 第21頁 523928 五、發明說明（18) 10 N-層（第一半導體層） 12 汲極電極（第二主電極） 13 閘極絕緣膜（絕緣膜） 14 閘極 16 源極電極（第一主電極） 17 N層（第二半導體層） 20 P+基層（下方突起部） I 第一境界部分 11 第二境界部分
\\312\2d-code\90-08\90112770.ptd 第22頁 523928 圖式簡單說明 圖1係實施形態中之圖8之區域A的局部放大平面圖。 圖2係實施形態之另一裝置例中之圖8之區域A的局部放 大平面圖。 圖3係實施形態中之圖8之區域B的局部放大平面圖。 圖4係圖3之C-C截面圖。 圖5係圖3之D-D截面圖。 圖6係實施形態之另一裝置例中的截面圖。 圖7係顯示實施形態之裝置之實證資料的圖表。 圖8係實施形態之裝置及習知裝置共通的平面圖。 圖9係習知裝置中之圖8之區域A的局部放大平面圖。 圖10係圖9之E-E截面圖。
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Claims (1)

  1. 523928 六、申請專利範圍 1. 一種半導體裝置，其係包含一具有上主面及下主面之 半導體基板，而該半導體基板，包含有： 第一導電型之第一半導體層 第一導電型之第二半導體層 式形成於上述第一半導體層上 半導體層； 第二導電 的方式選擇 呈平行的複 周圍的下方 第一導電 面上，並分 複數個梯子 至少一部分 該梯子狀部 第二導電 面上，且互 上述半導 絕緣膜， 相鄰之各組 閘極，與 第一主電 個梯子狀部 個梯子狀部 型之第 性地形 數個帶 突起部 型之第 割配置 狀部之 中的任 而延伸 型之第 相連結 體裝置 形成於 所夾住 形成於 極，連 之各個 的各個 三半導體層， 成於上述上主 狀部’且不具 四半導 作為互 各個， 一個， 的方式 五半導 上述複 ，更包 上述主 的區域 該絕緣 接上述 ，且至 上；以 體層， 呈平行 係個別 且於其 所形成 體層， 數個帶含有·· 面之中 上； 膜上之 複數個 少透過 及 以露出於上述上主面之方 且其雜質濃度高於該第一 以比該第二半導體層還淺 面上，並分割配置作為互 有其底部之雜質濃度高於 選擇性地形成於上述上主 的複數個梯子狀部，而該 對應上述複數個帶狀部之 内側，以比其還淺且沿著 ;以及 選擇性地形成於上述上主 狀部， 由上述複數個梯子狀部所 上述區域相對； 帶狀部之各個與上述複數 其橫隔部而連接在該複數
    C:\2D-CQDE\90-08\90112770.ptd 第24頁 523928 六、申請專利範圍 連接上述 2·如申請 主電極，係 個相連接。 3 ·如申請 五半導體層 周圍方式所 部，互相連 4.如申請 數個帶狀部 上述複數個 5·如申請 一導電型之 擇性地形成 中最遠離上 淺，並沿著 部之側的方 上述絕緣 體層及與之 部區域上， 上述閘極 膜部分上， 上述第一 少透過上述 下主面的 專剎範圍 只透過其 專利範圍 ，係以包 形成，而 結上述複 專利範圍 ，係在其 梯子狀部 專利範圍 第六半導 於上述上 述排列方 帶狀部而 式所形成 m 相 弟—主電極 第1項之半導體裝置，其中 橫隔部而與上述複數個 上迷第〜^ 梯子〜各 第1或2項之半導體裝置，其 圍排列有上述複數個帶狀部中上述第 在上述複數個帶狀部之延之區域的 數個帶狀部。 方向的端 第1或2項之半導體裝置，其 排列方向之端部，包含至&中上述複 之哪一個的帶狀部。 個未含 第4項之半導體裝置，其更勺 體層，該半導體層係以和I匕含有 王曲上，且於上述至少 第 ’亦形鄰之上 ，亦形成 且依此而 主電極， 齒部而連 ^個'^形狀選 向之上述端部的一個内侧，帝狀部之 L伸，且上述梳齒之齒部朝内比其還 ， ^上述端 成於上述上主面之中由上、 述複數個梯子狀部之一個:第六半導 、 夹任之端 於上述端部區域上所形成 與上述端部區域相對， 、上述絕 體層上， 緣 且至
    C:\2D-CODE\90-08\90112770.ptd 523928 六、申請專利範圍 6. 如申請專利範圍第5項之半導體裝置，其中上述第一 主電極，係只透過上述齒部而與上述第六半導體層相連 7. 如申請專利範圍第1或2項之半導體裝置，其中上述第 二半導體層，係以較淺的方式選擇性地形成於上述第三半 導體層之正下方。 8. 如申請專利範圍第1或2項之半導體裝置，其中，在露 出於上述第三及第四半導體層間之上述上主面上的境界 中，係以沿著上述複數個梯子狀部之各個外侧的第一境界 部分比沿著内側的第二境界部分還短。 9. 如申請專利範圍第1或2項之半導體裝置，其中上述複 數個梯子狀部之各個的橫隔件寬度，係橫隔件間隔之1 / 1 0 以下。 1 0.如申請專利範圍第1或2項之半導體裝置，其中，露 出於上述第二半導體層之上述主面的露出面之面積，係露 出於上述第三半導體層之上述主面的露出面之面積的4倍 以下。 11. 如申請專利範圍第1或2項之半導體裝置，其中上述 半導體基板更包含有第一導電型之第七半導體層，該半導 體層係與上述第二半導體層共同夾住上述第一半導體層所 形成，且其雜質濃度高於上述第一半導體層者。 12. 如申請專利範圍第1或2項之半導體裝置，其中上述 半導體基板更包含有露出於上述下主面的第二導電型之第 八半導體層。
    C:\2D-CODE\90-08\90112770.ptd 第26頁
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