JP2007088383A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 分離領域を形成するためのプロセスを簡単にし、また素子有効面積を大きくする。
【解決手段】 Ｐ＋型ポリＳｉ基板領域２の第１主面側にＮ−型ＳｉＣ領域１ａ、１ｂ、１ｃを形成し、Ｎ−型ＳｉＣ領域１ａ、１ｂ、１ｃにスイッチ素子、回路等の機能素子を形成し、Ｐ＋型ポリＳｉ基板領域２の第２主面側に裏面電極３を形成し、Ｎ−型ＳｉＣ領域１ａ、１ｂ、１ｃの第１主面側からＰ＋型ポリＳｉ基板領域２に到達する溝を形成し、溝の内部にＰ＋型にドープされたポリＳｉを充填して分離領域４ａ、４ｂを形成し、裏面電極３の電位と分離領域４ａ、４ｂとが等電位になるように外部電極により結線し、接地電位に固定する。
【選択図】 図１

Description

本発明はたとえば半導体基体に複数の素子領域が形成された半導体装置およびその製造方法に関するものである。

従来の技術としては、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲート型バイポーラトランジスタ）を用いた逆阻止素子に用いられる周辺の絶縁分離構造がある（非特許文献１）。

Proceedings of 2004 International Symposium on Power Semiconductor Devices & ICs, Kitakyushu p.121-124

しかし、上記の従来技術においては、リーク電流パスを防止するために、素子間に深い（たとえば１２０μｍ）半導体からなる分離領域を形成する必要があるから、分離領域を形成するためのプロセスが複雑になるとともに、分離領域の表面の面積も大きくなるので、素子有効面積が小さくなる。また、接合分離で周辺構造を形成する場合、裏面および周囲がＰ型領域に囲まれる構造となり、ＰＮ接合の順方向バイアス時に注入される少数キャリアが増大し、スイッチング特性を劣化させる要因となっていた。

本発明は上述の課題を解決するためになされたもので、分離領域を形成するためのプロセスが簡単であり、また素子有効面積が大きい半導体装置、その製造方法を提供することを目的とする。

この目的を達成するため、本発明においては、半導体基体と分離領域とをバンドギャップが異なる材料から形成し、上記半導体基体と上記分離領域との界面にヘテロ接合を形成する。

本発明においては、素子間に深い分離領域を形成する必要がないから、分離領域を形成するためのプロセスが簡単になり、また分離領域の表面の面積も小さくなるので、素子有効面積が大きくなる。

（第１の実施の形態）
本発明の第１の実施の形態を図１に基づいて説明する。まず、構成を説明する。Ｐ＋型ポリＳｉ基板領域２（支持基板）の第１主面側にはＮ−型ＳｉＣ領域１ａ、１ｂ、１ｃ（第１導電型の半導体基体）が形成されている。ここで、Ｎ−型ＳｉＣ領域１ａ、１ｂ、１ｃはＰ＋型ポリＳｉ基板領域２上にヘテロエピタキシャル成長されたものでも構わない。別の方法としては、あらかじめ用意されたＮ−型ＳｉＣ領域１ａ、１ｂ、１ｃに対し、Ｐ＋型ポリＳｉ基板領域２を第２主面側に成膜することで構成しても構わない。または、ＳｉＣ基板とＳｉ基板の貼り合せを用いても構わない。Ｎ−型ＳｉＣ領域１ａ、１ｂ、１ｃのポリタイプは４Ｈ、６Ｈ、３Ｃその他でも構わない。Ｎ−型ＳｉＣ領域１ａ、１ｂ、１ｃの厚みは０．数μｍから数十μｍの間が代表的な値である。このＮ−型ＳｉＣ領域１ａ、１ｂ、１ｃにはスイッチ素子、回路等の機能素子が形成される。一例としてスイッチ機構としては、パワーＭＯＳＦＥＴが考えられるが、詳細は後述する。Ｐ＋型ポリＳｉ基板領域２の第２主面側には裏面電極３が形成されている。Ｎ−型ＳｉＣ領域１ａ、１ｂ、１ｃの第１主面側からＰ＋型ポリＳｉ基板領域２に到達する溝が形成され、溝の内部を充填するように分離領域４ａ、４ｂが形成されている。溝はＲＩＥ等のドライエッチングにより容易に形成可能であり、分離領域４ａ、４ｂはポリＳｉを溝の内部を埋め込むように成膜することで実現可能である。この分離領域４ａ、４ｂは一例としてＰ＋型（高濃度の第２導電型）にドープされたポリＳｉが考えられる。本実施の形態においては、裏面電極３の電位と分離領域４ａ、４ｂとは等電位になるように外部電極により結線され、たとえば接地電位に固定されている。なお、裏面電極３の接続についてはフローティングとしておいても構わない。その場合、分離領域４ａ、４ｂを通じて接地電位に固定することが可能である。また、図２に示すように、Ｐ＋型ポリＳｉ基板領域２の第２主面側に裏面電極３の代わりに絶縁膜５を形成する例も考えられるが、裏面をフローティングとして場合と同様に分離領域４ａ、４ｂを通じて接地電位に固定することが可能である。

また、本実施の形態の半導体装置の製造方法においては、Ｎ−型ＳｉＣ領域１ａ、１ｂ、１ｃの第１主面側からＰ＋型ポリＳｉ基板領域２に到達する溝を設け、溝の内部にＮ−型ＳｉＣ領域１ａ、１ｂ、１ｃの材料とはバンドギャップが異なる材料たとえばＰ＋型ポリＳｉを埋め込んで分離領域４ａ、４ｂを形成し、Ｎ−型ＳｉＣ領域１ａ、１ｂ、１ｃと分離領域４ａ、４ｂとの界面にヘテロ接合を形成する。

つぎに、本実施の形態の動作を説明する。上述したように、Ｐ＋型ポリＳｉ基板領域２と分離領域４ａ、４ｂとが接地電位に固定された状態で、各Ｎ−型ＳｉＣ領域１ａ、１ｂ、１ｃは分離された素子領域として機能する。分離領域４ａ、４ｂと各Ｎ−型ＳｉＣ領域１ａ、１ｂ、１ｃとの界面にはバンドギャップが異なることに起因したヘテロ接合が形成される。各素子領域の電位が上昇したとき、ヘテロ接合によるダイオードの逆方向耐圧が高いため、各素子領域を電気的に分離する。特に、分離領域４ａ、４ｂがＰ＋型の場合には、ヘテロ接合における障壁高さが高く、高耐圧の素子分離が可能である。

このように、本実施の形態においては、ヘテロ接合による高耐圧な素子分離が可能になり、複数の素子領域間の相互作用が低減され、半導体装置の耐ノイズ性能を向上することができる。また、従来の絶縁膜による完全分離では素子領域に熱が篭り、素子領域の温度が許容値以上に上昇してしまうという課題があったが、本発明による分離領域４ａ、４ｂでは熱伝導性が比較的良好なポリＳｉを用いているため、各素子領域間で良好な熱伝導性を保ちながらの素子分離が可能となる。さらに、素子領域間に深い分離領域を形成する必要がなく、分離領域４ａ、４ｂの溝は０．数μｍから数十μｍ程度で実現可能であるから、分離領域４ａ、４ｂを形成するためのプロセスが簡単になるとともに、分離領域の表面の面積も小さくなるので、素子有効面積が大きくなる。また、スイッチ素子に用いた場合には、面積で規格化したオン抵抗を十分に低減できるという効果を持つ。また、ヘテロ界面にバリアが存在するから、順方向バイアスによる少数キャリアの注入が起きないモノポーラ動作のため、スイッチ素子に用いた場合には、スイッチング特性が良好である。また、素子領域の電位が急激に変化する過度状態において、順方向バイアスによる少数キャリアの注入が起きないモノポーラ動作のため、素子領域の高速動作を阻害することなく素子分離を可能にするという効果がある。

（第２の実施の形態）
本発明の第２の実施の形態を図３に基づいて説明する。まず、構成を説明すると、Ｎ−型ＳｉＣ領域１ａ、１ｂの第１主面側の一部にＰ型ベース領域９ａ、９ｂが形成され、Ｐ型ベース領域９ａ、９ｂの内部であって第１主面側の表面にはＮ＋型ソース領域１１ａ、１１ｂ（高濃度の第１導電型であるソース領域）およびＰ＋型ベースコンタクト領域１０ａ、１０ｂが形成されている。また、Ｐ＋型ベースコンタクト領域１０ａおよびＮ＋型ソース領域１１ａと接するソース電極１２ａが形成され、Ｐ＋型ベースコンタクト領域１０ｂおよびＮ＋型ソース領域１１ｂと接するソース電極１２ｂが形成されている。また、Ｐ型ベース領域９ａ、９ｂの第１主面側であって表面上には、Ｎ＋型ソース領域１１ａ、１１ｂに接し、かつゲート絶縁膜７ａ、７ｂを介してゲート電極８ａ、８ｂが形成されている。Ｎ−型ＳｉＣ領域１ａ、１ｂの第１主面側の一部のゲート電極８ａ、８ｂから離間した位置には、Ｎ＋型ドレインコンタクト領域１３ａ、１３ｂが形成され、Ｎ＋型ドレインコンタクト領域１３ａ、１３ｂと接するドレイン電極１４ａ、１４ｂが形成されている。このように、Ｎ＋型ソース領域１１ａ、１１ｂ、ゲート絶縁膜７ａ、７ｂ、Ｎ＋型ドレイン領域１３ａ、１３ｂを有する横型のパワーＭＯＳＦＥＴが形成されている。

図３に示した半導体装置においても、ヘテロ接合による高耐圧な素子分離が可能になり、複数の素子領域間の相互作用が低減され、半導体装置の耐ノイズ性能を向上することができ、また各素子領域間で良好な熱伝導性を保ちながらの素子分離が可能となる。さらに、分離領域４ａを形成するためのプロセスが簡単になるとともに、分離領域の表面の面積も小さくなるので、素子有効面積が大きくなる。

（第３の実施の形態）
本発明の第３の実施の形態を図４に基づいて説明する。まず、構成を説明すると、基本的には第１の実施の形態で説明した構成と共通であり、異なる部位のみ説明すると、Ｎ−型ＳｉＣ領域１ａ、１ｂ、１ｃの第２主面側には絶縁膜６が形成されている。絶縁膜６は絶縁材を堆積して形成することも可能であり、絶縁性の基板上に各Ｎ−型ＳｉＣ領域１ａ、１ｂ、１ｃをヘテロエピタキシャル成長させることも可能であり、絶縁性の基板との貼り合せにより構成しても構わない。分離領域４ａ、４ｂは各Ｎ−型ＳｉＣ領域１ａ、１ｂ、１ｃの第１主面側から絶縁膜６に到達するように形成されている。分離領域４ａ、４ｂは接地電位に固定されている。

つぎに、本実施の形態の動作を説明する。上述したように、分離領域４ａ、４ｂが接地電位に固定された状態で、各Ｎ−型ＳｉＣ領域１ａ、１ｂ、１ｃは分離された素子領域として機能する。また、素子領域は縦方向には絶縁膜６により絶縁されており、縦方向には絶縁膜６による完全分離が可能になる。また、素子領域は横方向には分離領域４ａ、４ｂとＮ−型ＳｉＣ領域１ａ、１ｂ、１ｃとの界面のヘテロ接合による高耐圧な素子分離が可能になる。このように、複数の素子領域間の相互作用が低減され、半導体装置の耐ノイズ性能を向上することができる。また、分離領域４ａを形成するためのプロセスが簡単になるとともに、分離領域の表面の面積も小さくなるので、素子有効面積が大きくなる。

（第４の実施の形態）
本発明の第４の実施の形態について図５に基づいて説明する。分離構造の基本的な構成は第１の実施の形態に説明したものと同等であり、またＮ−型ＳｉＣ領域１ａ、１ｂによる素子領域に図３に示した横型のパワーＭＯＳＦＥＴと基本的な構成が同様な横型のパワーＭＯＳＦＥＴが形成されている。そして、２つの素子領域に形成されたパワーＭＯＳＦＥＴは対称な構造であり、Ｐ型ベース領域９ａ、９ｂおよびＰ＋型ベースコンタクト領域１０ａ、１０ｂは分離領域４ａと接しており、分離領域４ａ、Ｐ＋型ベースコンタクト領域１０ａ、１０ｂおよびＮ＋型ソース領域１１ａ、１１ｂと接するソース電極１２が形成されている。そして、Ｐ＋型ポリＳｉ基板領域２とＮ−型ＳｉＣ領域１ａ、１ｂとのヘテロ接合および分離領域４とＮ−型ＳｉＣ領域１ａ、１ｂとのヘテロ接合は、スイッチ機構がオン／オフする主たる電流の逆方向電流を阻止するダイオードである。この構成を回路図で表すと図６の構成となり、２つのパワーＭＯＳＦＥＴ２１、２２の共通化されたソース電極Ｓが接地電位となっている。また、各ドレイン端子Ｄ１、Ｄ２とゲート端子Ｇ１、Ｇ２は独立している。

このような半導体装置は例えば負荷駆動用の複数のローサイドスイッチに用いられ、ソース接地共通の複数のスイッチ機構を密に構成することが可能であり、分離領域の面積をさらに低減できるという効果がある。

つぎに、図７に基づいてヘテロ接合を利用したスイッチ機構を説明する。分離領域４ａとヘテロ半導体領域１７ａ、１７ｂとが共通のＰ＋型ポリＳｉで形成されている。また、ヘテロ半導体領域１７ａ、１７ｂと接してＮ型へテロ半導体領域１６ａ、１６ｂが形成され、Ｎ型へテロ半導体領域１６ａ、１６ｂと接しかつゲート絶縁膜１８ａ、１８ｂを介してゲート電極１９ａ、１９ｂが形成され、ヘテロ半導体領域１７ａ、１７ｂと接してソース電極１２が形成され、ゲート電極１９ａ、１９ｂは層間絶縁膜２０ａ、２０ｂによりソース電極１２とは絶縁分離されている。また、Ｎ−型ＳｉＣ領域１ａ、１ｂの第１主面側の表面のゲート電極１９ａ、１９ｂから離間した位置にはドレイン電極１４ａ、１４ｂが形成されている。そして、２つのヘテロ接合を利用したスイッチ機構は対称な構造であり、基本的な動作はパワーＭＯＳＦＥＴの場合と同等である。

この半導体装置においては、分離領域４ａとヘテロ半導体領域１７ａ、１７ｂとを共通のＰ＋型ポリＳｉで形成しているから、素子分離の構成とヘテロ接合を利用したスイッチ機構とを密に構成することができ、また分離領域の面積を低減できるという効果がある。

（第５の実施の形態）
本発明の第５の実施の形態を図８に基づいて説明する。Ｐ＋型ポリＳｉ基板領域２の第１主面側にはＮ−型ＳｉＣ領域１ａ、１ｂが形成されている。ここで、Ｎ−型ＳｉＣ領域１ａ、１ｂはＰ＋型ポリＳｉ基板領域２上にヘテロエピタキシャル成長されたものでも構わない。別の方法としては、あらかじめ用意されたＮ−型ＳｉＣ領域１ａ、１ｂに対しＰ＋型ポリＳｉ基板領域２を第２主面側に成膜することで構成しても構わない。または、ＳｉＣ基板とＳｉ基板の貼り合せでも構わない。Ｎ−型ＳｉＣ領域１ａ、１ｂのポリタイプは４Ｈ、６Ｈ、３Ｃその他でも構わない。Ｎ−型ＳｉＣ領域１ａ、１ｂの厚みは０．数μｍから数十μｍの間が代表的な値である。このＮ−型ＳｉＣ領域１ｂには、スイッチ素子、回路等の機能素子が形成されるがここでは詳細は省略する。また、Ｐ＋型ポリＳｉ基板領域２の第２主面側には裏面電極３が形成されている。また、Ｎ−型ＳｉＣ領域１ａ、１ｂの第１主面側からＰ＋型ポリＳｉ基板領域２に到達する溝が形成され、溝の内部を充填するように分離領域４ａが形成されている。溝はＲＩＥ等のドライエッチングにより容易に形成可能であり、分離領域４ａはポリＳｉを溝の内部を埋め込むように成膜することで実現可能である。この分離領域４ａは一例としてＰ＋型にドープされたポリＳｉが考えられる。そして、本実施の形態においては、裏面電極３と分離領域４ａとが等電位となるように外部電極により結線され、例えば接地電位に固定されている。

また、本実施の形態の半導体装置の製造方法においては、Ｎ−型ＳｉＣ領域１ａ、１ｂの第１主面側からＰ＋型ポリＳｉ基板領域２に到達する溝を設け、溝の内部にＮ−型ＳｉＣ領域１ａ、１ｂの材料とはバンドギャップが異なる材料たとえばＰ＋型ポリＳｉを埋め込んで分離領域４ａを形成し、Ｎ−型ＳｉＣ領域１ａ、１ｂと分離領域４ａとの界面にヘテロ接合を形成する。

本実施の形態の特徴としては、半導体基体の周辺部（外周部）に、分離領域４ａが形成されていることであり、分離領域４ａによりダイシング側面１５と素子領域を分離している。ところで、一般的にチップ製造の最終段階でチップはウエハから切り出される。このため、チップ外周部は結晶ひずみが大きく、結晶欠陥密度が高いダイシング側面１５を有する。この領域に素子領域からの電界が印加されると結晶欠陥で絶えず発生しているキャリアが電界により輸送されて大きな漏れ電流となるため、逆方向の耐圧が低下してしまうという問題点があった。このため、ダイシング側面１５における素子領域との分離が必須であり、従来は深いＰ型不純物による分離領域を形成するため、大面積が必要であった。これに対して、本実施の形態においてはヘテロ接合により高耐圧で低リーク電流の分離構造が可能になり、さらにチップ面積を低減できるという効果がある。また、ヘテロ界面にバリアが存在するから、順方向バイアスによる少数キャリアの注入が起きないモノポーラ動作のため、スイッチ素子に用いた場合には、スイッチング特性が良好である。さらに、素子領域の電位が急激に変化する過渡状態において、分離領域４ａでの順方向バイアスによる少数キャリアの注入が起きないモノポーラ動作のため、素子領域の高速動作を阻害することなく素子分離を可能にするという効果がある。

（第６の実施の形態）
本発明の第６の実施の形態を図９に基づいて説明する。Ｐ＋型ポリＳｉ基板領域２の第１主面側にはＮ−型ＳｉＣ領域１ａ、１ｂが形成されている。ここで、Ｎ−型ＳｉＣ領域１ａ、１ｂは支持基板としてのＰ＋型ポリＳｉ基板領域２上に、ヘテロエピタキシャル成長されたものでも構わない。別の方法としては、あらかじめ用意されたＮ−型ＳｉＣ領域１ａ、１ｂに対しＰ＋型ポリＳｉ基板領域２を第２主面側に成膜することで構成しても構わない。または、ＳｉＣ基板とＳｉ基板の貼り合せでも構わない。Ｎ−型ＳｉＣ領域１ａ、１ｂのポリタイプは４Ｈ、６Ｈ、３Ｃその他でも構わない。また、Ｎ−型ＳｉＣ領域１ａ、１ｂの厚みは０．数μｍから数十μｍの間が代表的な値である。このＮ−型ＳｉＣ領域１ａはダイシング側面１５と接しており、Ｎ−型ＳｉＣ領域１ｂには特開平２００３−３１８３９８号公報に記載されたヘテロ接合を利用したスイッチ機構が形成されている。Ｐ＋型ポリＳｉ基板領域２の第２主面側には裏面電極３が形成されている。また、Ｎ−型ＳｉＣ領域１ｂの第１主面側からＰ＋型ポリＳｉ基板領域２に到達する溝が形成され、溝の内部を充填するように分離領域４ａが形成されている。溝はＲＩＥ等のドライエッチングにより容易に形成可能であり、分離領域４ａはポリＳｉを溝の内部を埋め込むように成膜することで実現可能である。この分離領域４ａは一例としてＰ＋型にドープされたポリＳｉが考えられる。また、Ｎ−型ＳｉＣ領域１ｂの第１主面側には多結晶Ｓｉからなるヘテロ半導体領域２３が形成されており、ＳｉＣと多結晶Ｓｉはバンドギャップが異なり、電子親和力も異なり、Ｎ−型ＳｉＣ領域１ｂとヘテロ半導体領域２３との界面にはヘテロ接合が形成される。また、Ｎ−型ＳｉＣ領域１ｂとヘテロ半導体領域２３との接合部に隣接して、ゲート絶縁膜２４を介してゲート電極２５が形成されている。また、ヘテロ半導体領域２３はソース電極２７に接続されている。また、ゲート電極２５は層間絶縁膜２６によりソース電極２７とは絶縁分離されている。また、裏面電極３は主たる端子であるドレイン電極として機能する。また、分離領域４ａはその底部においてＰ＋型ポリＳｉ基板領域２に到達しているため、Ｐ＋型ポリＳｉ基板領域２と同電位となっている。

つぎに、動作を説明する。素子領域であるＮ−型ＳｉＣ領域１ｂには逆方向電流を阻止する逆阻止ダイオードを内蔵したスイッチ機構が形成され、スイッチ機構により主たる電流がオン／オフされる。本実施の形態においては、Ｐ＋型ポリＳｉ基板領域２とＮ−型ＳｉＣ領域１ｂとの間に形成されたヘテロ接合が、逆方向の電流を阻止するダイオードとして機能する。我々が鋭意努力して得た実験結果では、高耐圧でリーク電流が少ないダイオード特性を得るには、Ｐ＋型でヘテロ界面の障壁高さを高くするのが良いことが判っている。また、このようなヘテロ接合を用いた場合、順方向電流が流れる際にヘテロ界面からの少数キャリアの注入がない。本実施の形態の構成をとることでスイッチ機構と直列に高耐圧で低リーク電流の逆阻止ダイオードを形成できるとともに、分離領域４ａも逆阻止ダイオードとして機能する。また、このような逆阻止ダイオードを内蔵した２つの逆阻止スイッチ機構を極性が逆向きになるように形成することで、容易に双方向に電流のオン／オフが実行可能な双方向スイッチ機構を形成できる。このような双方向スイッチ機構は、マトリクスコンバータ等のアプリケーションに必須の要素回路であり、本発明によりモータ等のＬ負荷を駆動した場合に順方向に少数キャリアの注入が起きないため逆回復特性が優れている。そのため、マトリクスコンバータに代表されるパワーエレクトロニクスシステムの小型、低コスト化に有利になるものである。また、本実施の形態の特有の動作としては、分離領域４ａとＮ−型ＳｉＣ領域１ａ、１ｂもまたヘテロ接合を形成するため、素子領域４ａとダイシング側面１５との間の電気的な絶縁を取ることができる。さらに、逆阻止の機能を発揮するヘテロ接合が順方向にバイアスされた場合には、少数キャリアの注入の起きないモノポーラ動作のため、Ｌ負荷等を駆動する場合の素子逆回復時の逆回復電荷を格段に小さくできるので、スイッチング損失を大幅に低減できるという効果を持つ。

なお、本発明は以上の実施の形態に限定されるものではなく、以上の実施の形態のいずれかを組み合わせてもよい。

また、上述実施の形態においては、横型のパワーＭＯＳＦＥＴ、ヘテロ接合を利用したスイッチ機構を形成したが、他のスイッチ機構を形成してもよい。たとえば、ＪＦＥＴ、ＭＥＳＦＥＴ、バイポーラトランジスタでも構わない。また、半導体基体としてＧａＮからなるものを用いた場合には、２次元電子ガス雲を利用したチャネル構造でも構わない。また、上述実施の形態においては、半導体基体としてＮ−型ＳｉＣ領域１ａ、１ｂ、１ｃを用いたが、半導体基体としてパワーデバイス用途で優れたワイドバンドギャップ材料であるＧａＮやダイヤモンドを用いても構わない。また、上述実施の形態においては、支持基板として絶縁膜５、６を用いたが、支持基板として絶縁性基板または半絶縁性基板を用いても構わない。

本発明の第１の実施の形態の素子部断面構造図である。 本発明の第１の実施の形態の他の素子断面構造図である。 本発明の第２の実施の形態の素子部断面構造図である。 本発明の第３の実施の形態の素子部断面構造図である。 本発明の第４の実施の形態の素子部断面構造図である。 本発明の第４の実施の形態を説明する等価回路図である。 本発明の第４の実施の形態の他の素子部断面構造図である。 本発明の第５の実施の形態の素子部断面構造図である。 本発明の第６の実施の形態の素子部断面構造図である。

符号の説明

１ａ、１ｂ、１ｃ…Ｎ−型ＳｉＣ領域
２…Ｐ＋型ポリＳｉ基板領域
３…裏面電極
４ａ、４ｂ…分離領域
５…絶縁膜
６…絶縁膜
７ａ、７ｂ…ゲート絶縁膜
８ａ、８ｂ…ゲート電極
９ａ、９ｂ…Ｐ型ベース領域
１０ａ、１０ｂ…Ｐ＋型ベースコンタクト領域
１１ａ、１１ｂ…Ｎ＋型ソース領域
１２、１２ａ、１２ｂ…ソース電極
１３ａ、１３ｂ…Ｎ＋型ドレインコンタクト領域
１４ａ、１４ｂ…ドレイン電極
１５…ダイシング側面
１６ａ、１６ｂ…Ｎ型へテロ半導体領域
１７ａ、１７ｂ…Ｐ＋型へテロ半導体領域
１８ａ、１８ｂ…ゲート絶縁膜
１９ａ、１９ｂ…ゲート電極
２０ａ、２０ｂ…層間絶縁膜
２３…ヘテロ半導体領域
２４…ゲート絶縁膜
２５…ゲート電極
２６…層間絶縁膜
２７…ソース電極

Claims (13)

1. 半導体基体に複数の素子領域が形成され、上記素子領域間を電気的に絶縁する分離領域を有する半導体装置において、
   上記半導体基体と上記分離領域とはバンドギャップが異なる材料から形成され、上記半導体基体と上記分離領域との界面にヘテロ接合が形成されていることを特徴とする半導体装置。
2. 半導体基体に素子領域が形成され、上記素子領域と上記半導体基体の周辺部に形成されるダイシング側面とを電気的に絶縁する分離領域を有する半導体装置において、
   上記半導体基体と上記分離領域とはバンドギャップが異なる材料から形成され、上記半導体基体と上記分離領域との界面にヘテロ接合が形成されていることを特徴とする半導体装置。
3. 上記半導体基体は炭化珪素、ＧａＮまたはダイヤモンドからなり、上記分離領域は珪素、多結晶珪素、アモルファス珪素、炭化珪素または多結晶珪素で形成されていることを特徴とする請求項１または２に記載の半導体装置。
4. 上記半導体基体は支持基板の第１主面側に形成され、上記分離領域は上記素子領域の第１主面側から上記支持基板に到達していることを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
5. 上記支持基板は珪素、多結晶珪素、アモルファス珪素、炭化珪素または多結晶炭化珪素からなり、上記支持基板と上記素子領域との間でヘテロ接合を形成することを特徴とする請求項４に記載の半導体装置。
6. 上記支持基板は絶縁膜、絶縁性基板または半絶縁性基板からなることを特徴とする請求項４に記載の半導体装置。
7. 第１導電型である素子領域の第１主面側に主たる電流のオン／オフを切り替えるスイッチ機構を有し、上記分離領域が高濃度の第２導電型であることを特徴とする請求項１ないし６のいずれかに記載の半導体装置。
8. 第１導電型である素子領域の第１主面側に主たる電流のオン／オフを切り替えるスイッチ機構を有し、上記分離領域および上記支持基板が高濃度の第２導電型であることを特徴とする請求項１ないし５のいずれかに記載の半導体装置。
9. 上記スイッチ機構は高濃度の第１導電型であるソース領域を有し、上記ソース領域はソース電極および上記分離領域と電気的に同電位となるように接続され、ドレイン電極が上記第１主面側に形成されていることを特徴とする請求項８に記載の半導体装置。
10. 上記支持基板と上記素子領域とのヘテロ接合および上記分離領域と上記素子領域とのヘテロ接合は、上記スイッチ機構がオン／オフする主たる電流の逆方向電流を阻止するダイオードであることを特徴とする請求項８に記載の半導体装置。
11. 上記スイッチ機構は上記素子領域上にヘテロ接合するヘテロ半導体領域と、上記素子領域と上記へテロ半導体領域との接合部に隣接してゲート絶縁膜を介して配設されたゲート電極と、上記へテロ半導体領域に接するソース電極とを有することを特徴とする請求項８に記載の半導体装置。
12. 支持基板の第１主面側に半導体基体が形成され、上記半導体基体に複数の素子領域が形成され、上記素子領域を電気的に絶縁する分離領域を有する半導体装置の製造方法において、
    上記半導体基体の上記第１主面側から上記支持基板に到達する溝を設け、上記溝の内部に上記半導体基体の材料とはバンドギャップが異なる材料を埋め込んで上記分離領域を形成し、上記半導体基体と上記分離領域との界面にヘテロ接合を形成することを特徴とする半導体装置の製造方法。
13. 支持基板の第１主面側に半導体基体が形成され、上記半導体基体に素子領域が形成され、上記素子領域と上記半導体基体の周辺部に形成されるダイシング側面とを電気的に絶縁する分離領域を有する半導体装置の製造方法において、
    上記半導体基体の上記第１主面側から上記支持基板に到達する溝を設け、上記溝の内部に上記半導体基体の材料とはバンドギャップが異なる材料を埋め込んで上記分離領域を形成し、上記半導体基体と上記分離領域との界面にヘテロ接合を形成することを特徴とする半導体装置の製造方法。

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