JPH08116056A - 電圧駆動型半導体装置及びそれを用いた電力変換装置 - Google Patents
電圧駆動型半導体装置及びそれを用いた電力変換装置Info
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- JPH08116056A JPH08116056A JP6253193A JP25319394A JPH08116056A JP H08116056 A JPH08116056 A JP H08116056A JP 6253193 A JP6253193 A JP 6253193A JP 25319394 A JP25319394 A JP 25319394A JP H08116056 A JPH08116056 A JP H08116056A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【目的】高耐圧のMOSFET及びＩＧＢＴのオン抵抗を大幅
に低減する。 【構成】キャリア注入層を有する高耐圧MOSFETまたはＩ
ＧＢＴにおいて、ソース及びボディに拡散してくる注入
キャリアの拡散抵抗を増大させる手段を備える。 【効果】少数キャリアの拡散抵抗を増大させることによ
りドレイン領域に少数キャリアを溜め、多数キャリアと
少数キャリアをプラズマ状態に至らしめ、伝導度変調を
促進させる効果によりオン抵抗を低減させる。
に低減する。 【構成】キャリア注入層を有する高耐圧MOSFETまたはＩ
ＧＢＴにおいて、ソース及びボディに拡散してくる注入
キャリアの拡散抵抗を増大させる手段を備える。 【効果】少数キャリアの拡散抵抗を増大させることによ
りドレイン領域に少数キャリアを溜め、多数キャリアと
少数キャリアをプラズマ状態に至らしめ、伝導度変調を
促進させる効果によりオン抵抗を低減させる。
Description
【０００１】
【産業上の利用分野】本発明は電圧駆動型半導体装置及
びそれを用いた電力変換装置に関する。本発明を適用し
た電圧駆動型半導体装置は、各種電力容量のインバータ
や電源，電力増幅器，発振器，アナログスイッチ等に利
用できる。また、利用にあたっては、単体デバイスとし
てのみでなく、ＩＣに集積しても利用できる。
びそれを用いた電力変換装置に関する。本発明を適用し
た電圧駆動型半導体装置は、各種電力容量のインバータ
や電源，電力増幅器，発振器，アナログスイッチ等に利
用できる。また、利用にあたっては、単体デバイスとし
てのみでなく、ＩＣに集積しても利用できる。
【０００２】
【従来の技術】従来、電圧駆動型半導体装置として、MO
SFETやＩＧＢＴ等が知られている。例えば、図２に示す
縦型MOSFETは０Ｖ付近のオン電圧からオン電流を流せる
という利点を有するが、ｐボディ２の接合からｎドレイ
ン３に空乏層が拡がり、電流パスがこの空乏層によりピ
ンチされるため、オン抵抗が高くなる。これに対し、K.
Shenai等著，IEEE IEDM Technical Digest, pp.７９３
−７９７(１９９０）に掲載されたトレンチ型MOSFET
は、このピンチ抵抗を除去できるため、オン抵抗を低く
できる。しかし、高耐圧用にするためにはドレイン領域
の抵抗率を高くし、且つ厚くする必要が有り、その結
果、オン抵抗が高くなるという問題が生じる。
SFETやＩＧＢＴ等が知られている。例えば、図２に示す
縦型MOSFETは０Ｖ付近のオン電圧からオン電流を流せる
という利点を有するが、ｐボディ２の接合からｎドレイ
ン３に空乏層が拡がり、電流パスがこの空乏層によりピ
ンチされるため、オン抵抗が高くなる。これに対し、K.
Shenai等著，IEEE IEDM Technical Digest, pp.７９３
−７９７(１９９０）に掲載されたトレンチ型MOSFET
は、このピンチ抵抗を除去できるため、オン抵抗を低く
できる。しかし、高耐圧用にするためにはドレイン領域
の抵抗率を高くし、且つ厚くする必要が有り、その結
果、オン抵抗が高くなるという問題が生じる。
【０００３】一方、ＩＧＢＴはｐエミッタからドレイン
領域にホールを注入して伝導度変調を起こすので、高耐
圧にしてもMOSFETに比べてオン抵抗を低く出来るという
利点を有する。しかし、特に高電圧の電力変換装置など
に応用するためには、ドレイン領域での伝導度変調が未
だ不十分であり、ＧＴＯサイリスタ等に比べてオン抵抗
は高く電力損失が大きい。このため、現状のＩＧＢＴよ
り更に低オン抵抗の半導体装置が望まれている。
領域にホールを注入して伝導度変調を起こすので、高耐
圧にしてもMOSFETに比べてオン抵抗を低く出来るという
利点を有する。しかし、特に高電圧の電力変換装置など
に応用するためには、ドレイン領域での伝導度変調が未
だ不十分であり、ＧＴＯサイリスタ等に比べてオン抵抗
は高く電力損失が大きい。このため、現状のＩＧＢＴよ
り更に低オン抵抗の半導体装置が望まれている。
【０００４】
【発明が解決しようとする課題】本発明の課題は、高耐
圧にしても低オン抵抗にできる電圧駆動型半導体装置、
およびそれを用いた低電力損失の電力変換装置を提供す
ることである。
圧にしても低オン抵抗にできる電圧駆動型半導体装置、
およびそれを用いた低電力損失の電力変換装置を提供す
ることである。
【０００５】
【課題を解決するための手段】上記課題は、ドレイン領
域に少数キャリアを注入するためのキャリア注入層を有
するMOSFETまたはＩＧＢＴにおいて、ソース及びボディ
に拡散してくる注入キャリアの拡散抵抗を増大させる手
段を備えることにより解決できる。
域に少数キャリアを注入するためのキャリア注入層を有
するMOSFETまたはＩＧＢＴにおいて、ソース及びボディ
に拡散してくる注入キャリアの拡散抵抗を増大させる手
段を備えることにより解決できる。
【０００６】拡散抵抗を増大させる具体的な手段として
は、トレンチ等により半導体基体の表面に凹凸を形成し
てボディ近傍のドレイン領域を狭くし、電極が接続され
ない凸部を設けること、及び同様に凹凸を形成した上で
凹部を投影した領域内にキャリア注入層を設けることが
ある。
は、トレンチ等により半導体基体の表面に凹凸を形成し
てボディ近傍のドレイン領域を狭くし、電極が接続され
ない凸部を設けること、及び同様に凹凸を形成した上で
凹部を投影した領域内にキャリア注入層を設けることが
ある。
【０００７】
【作用】本発明の手段を用いたMOSFETまたはＩＧＢＴの
場合、まずＭＯＳゲートを電圧駆動することによりボデ
ィにチャネルが形成され、ソースからドレインに多数キ
ャリア（例えば電子）が流れる。次いで、MOSFETではキ
ャリア注入領域から、またＩＧＢＴではエミッタから、
ドレインに少数キャリア（例えばホール）を注入するこ
とにより、少数キャリアはドレイン領域を拡散し伝導度
変調を起こす。ところで、この少数キャリアは注入領域
の近傍では高濃度だが、ボディ近傍に拡散し近づくにつ
れ低濃度となり、ボディ近傍の伝導度変調は必ずしも十
分には行われない。しかし、本発明の場合は、注入され
た少数キャリヤがボディ近傍のドレイン領域に達する
と、この領域での拡散抵抗が大きくされているため、拡
散速度は低下し、ボディ近傍のドレイン領域に少数キャ
リアが溜る。一方、ボディに形成された上記のチャネル
を介して流れてきた電子は拡散抵抗に関係無くドレイン
領域を流れる。その結果、ドレイン領域は電子とホール
のプラズマ状態になり、ボディ近傍も含めて十分に伝導
度変調が促進される。
場合、まずＭＯＳゲートを電圧駆動することによりボデ
ィにチャネルが形成され、ソースからドレインに多数キ
ャリア（例えば電子）が流れる。次いで、MOSFETではキ
ャリア注入領域から、またＩＧＢＴではエミッタから、
ドレインに少数キャリア（例えばホール）を注入するこ
とにより、少数キャリアはドレイン領域を拡散し伝導度
変調を起こす。ところで、この少数キャリアは注入領域
の近傍では高濃度だが、ボディ近傍に拡散し近づくにつ
れ低濃度となり、ボディ近傍の伝導度変調は必ずしも十
分には行われない。しかし、本発明の場合は、注入され
た少数キャリヤがボディ近傍のドレイン領域に達する
と、この領域での拡散抵抗が大きくされているため、拡
散速度は低下し、ボディ近傍のドレイン領域に少数キャ
リアが溜る。一方、ボディに形成された上記のチャネル
を介して流れてきた電子は拡散抵抗に関係無くドレイン
領域を流れる。その結果、ドレイン領域は電子とホール
のプラズマ状態になり、ボディ近傍も含めて十分に伝導
度変調が促進される。
【０００８】
【実施例】図１は本発明に基づく第１の実施例である。
本実施例は、キャリア注入層を有するMOSFETの一例であ
り、１６００Ｖ・１００Ａ級素子のセグメントを示す。
シリコンの半導体基板の一主表面に、公知のトレンチ構
造により複数の凹凸が設けられている。半導体基板に
は、図中下側の主表面側には、互いに隣接するｐ+ ゲー
ト層５及びｎ+ コンタクト層４が部分的に形成されてい
る。なお、ｐ+ ゲート層５とｎ+ コンタクト層４の間に
は、ｎドレイン３が介在している。ｎドレイン３は、ｐ
+ ゲート層５とｎ+ コンタクト層の双方に隣接するとと
もに、凹部の底部を越えて凸まで延びている。凸部には
ｐボディ２が形成され、ｐボディ内には部分的にｎソー
スが形成されている。
本実施例は、キャリア注入層を有するMOSFETの一例であ
り、１６００Ｖ・１００Ａ級素子のセグメントを示す。
シリコンの半導体基板の一主表面に、公知のトレンチ構
造により複数の凹凸が設けられている。半導体基板に
は、図中下側の主表面側には、互いに隣接するｐ+ ゲー
ト層５及びｎ+ コンタクト層４が部分的に形成されてい
る。なお、ｐ+ ゲート層５とｎ+ コンタクト層４の間に
は、ｎドレイン３が介在している。ｎドレイン３は、ｐ
+ ゲート層５とｎ+ コンタクト層の双方に隣接するとと
もに、凹部の底部を越えて凸まで延びている。凸部には
ｐボディ２が形成され、ｐボディ内には部分的にｎソー
スが形成されている。
【０００９】さらに、ｎ+ コンタクト層にはドレイン電
極７がオーミック接触し、凸部の頂上部においてソース
電極６がｐボディ２及びｎソース１とオーミック接触す
る。凹部内には、トレンチゲート電極８（ＭＯＳゲート
電極）が、埋め込まれるように設けられている。また、
ｐ+ ゲート層５には、少数キャリア注入用のゲート電極
９がオーミック接触している。
極７がオーミック接触し、凸部の頂上部においてソース
電極６がｐボディ２及びｎソース１とオーミック接触す
る。凹部内には、トレンチゲート電極８（ＭＯＳゲート
電極）が、埋め込まれるように設けられている。また、
ｐ+ ゲート層５には、少数キャリア注入用のゲート電極
９がオーミック接触している。
【００１０】ここで、凸部には、拡散抵抗を大きくする
ために、ソース電極６及びｎソース層が設けられないも
のを形成し、ソース電極６及びｎソース層が設けらるも
のと交互に並べられている。そして、ドレイン電極とソ
ース電極間のオン抵抗を低くするために、ソース電極６
及びｎソース層が設けられる凸部の直下にｎ+ コンタク
ト層４及びドレイン電極を配置している。また、ソース
電極６及びｎソース層１が設けられない凸部の直下にｐ
+ ゲート層５を配置することにより、ソース電極６及び
ｎソース層が設けられる凸部とｐ+ ゲート層５の距離を
大きくしてｐ+ゲート層５から注入される少数キャリア
の拡散抵抗を大きくしている。
ために、ソース電極６及びｎソース層が設けられないも
のを形成し、ソース電極６及びｎソース層が設けらるも
のと交互に並べられている。そして、ドレイン電極とソ
ース電極間のオン抵抗を低くするために、ソース電極６
及びｎソース層が設けられる凸部の直下にｎ+ コンタク
ト層４及びドレイン電極を配置している。また、ソース
電極６及びｎソース層１が設けられない凸部の直下にｐ
+ ゲート層５を配置することにより、ソース電極６及び
ｎソース層が設けられる凸部とｐ+ ゲート層５の距離を
大きくしてｐ+ゲート層５から注入される少数キャリア
の拡散抵抗を大きくしている。
【００１１】本実施例の構造諸元は次の通りである。セ
グメント幅は３５μｍであり、ｎソース１，ｐボディ２
の表面不純物濃度は各々５×１０19cm-3，５×１０17cm
-3，接合深さは各々２μｍ，４μｍである。ｎドレイン
３，ｎ+ コンタクト層４及びｐ+ ゲート層５の不純物濃
度は、各々５×１０13cm-3，１×１０19cm-3、及び１×
１０18cm-3であり、厚さは各々２５０μｍ，５μｍ及び
５μｍである。ｐボディ幅（トレンチゲート電極８から
隣のトレンチゲート電極までの距離）は４μｍであり、
トレンチゲート電極８の幅及び深さは各々８μｍ及び１
０μｍ程度である。
グメント幅は３５μｍであり、ｎソース１，ｐボディ２
の表面不純物濃度は各々５×１０19cm-3，５×１０17cm
-3，接合深さは各々２μｍ，４μｍである。ｎドレイン
３，ｎ+ コンタクト層４及びｐ+ ゲート層５の不純物濃
度は、各々５×１０13cm-3，１×１０19cm-3、及び１×
１０18cm-3であり、厚さは各々２５０μｍ，５μｍ及び
５μｍである。ｐボディ幅（トレンチゲート電極８から
隣のトレンチゲート電極までの距離）は４μｍであり、
トレンチゲート電極８の幅及び深さは各々８μｍ及び１
０μｍ程度である。
【００１２】本実施例の動作は以下の通りである。ドレ
イン電極７の電位をソース電極６の電位より高く、且
つ、トレンチゲート電極８の電位がソース電極６の電位
より高くなるように電圧を印加し、トレンチゲート８電
極の電圧が閾値電圧を越えるとｐボディ２にｎチャネル
が形成され、ｎソース１からチャネルを介してｎドレイ
ン３に電子が流れ込み、オンする。この際、第２のゲー
ト電極９にソース電極６より高い電圧を印加するとｐ+
ゲート層５からホールがｎドレイン３に注入され、ドレ
イン領域で伝導度変調が生じる。この注入されたホール
はｎドレイン３領域を拡散し、やがてトレンチゲートの
底部に達する。この注入されたホールは本来、セグメン
ト全面に形成されたｐボディに流れ込むものであるが、
本発明ではトレンチを形成しｐボディが一部削除されて
おり、且つ、トレンチ間のｐボディはソース電極６に接
続されていないため、電位的にフローティング状態にあ
りホールが流入しない。このため、ホールが流入できる
ｐボディはソース電極６に接続されているボディ部分に
制限される。このようにホールが流入するボディの面積
が狭められたのに加えて、ｐボディ２の近傍のｎドレイ
ン３領域もトレンチゲートにより狭められるので、拡散
抵抗が増大するためホールの拡散速度は低下し、ｐボデ
ィ近傍のドレイン領域３にホールが溜る。一方、電子は
トレンチゲート電極の電圧によりチャネルを形成して流
れてくるので、拡散抵抗に関係無くドレイン領域を流れ
る。その結果、ドレイン領域では電子とホールの高密度
のプラズマ状態が実現し、ｐ+ ゲート層５からのホール
の注入効果と相俟って、更に伝導度変調は促進され、オ
ン抵抗は低減される。本半導体装置の場合、１００Ａ／
平方センチメータの電流密度に対し電圧降下は約０.１
７Ｖ であり、従来の電圧駆動型半導体装置に比べてオ
ン抵抗は約１０分の１に低減できる。また、ターンオフ
時において、ドレイン電極７とゲート電極９の間を逆バ
イアスして蓄積キャリアを引き抜くことにより、ターン
オフが高速化するとともに、ターンオフ損失が低減す
る。本実施例においては、ｐ+ ゲート層５とｎ+ コンタ
クト４層との間にこれらより低不純物濃度のｎドレイン
３が介在しているので、ｐ+ ゲート層５とｎ+ コンタク
ト層４からなる接合の耐圧を高くすることができる。従
って、逆バイアス電圧を大きくできるので、ターンオフ
の高速化及びターンオフ損失低減の効果が大きい。
イン電極７の電位をソース電極６の電位より高く、且
つ、トレンチゲート電極８の電位がソース電極６の電位
より高くなるように電圧を印加し、トレンチゲート８電
極の電圧が閾値電圧を越えるとｐボディ２にｎチャネル
が形成され、ｎソース１からチャネルを介してｎドレイ
ン３に電子が流れ込み、オンする。この際、第２のゲー
ト電極９にソース電極６より高い電圧を印加するとｐ+
ゲート層５からホールがｎドレイン３に注入され、ドレ
イン領域で伝導度変調が生じる。この注入されたホール
はｎドレイン３領域を拡散し、やがてトレンチゲートの
底部に達する。この注入されたホールは本来、セグメン
ト全面に形成されたｐボディに流れ込むものであるが、
本発明ではトレンチを形成しｐボディが一部削除されて
おり、且つ、トレンチ間のｐボディはソース電極６に接
続されていないため、電位的にフローティング状態にあ
りホールが流入しない。このため、ホールが流入できる
ｐボディはソース電極６に接続されているボディ部分に
制限される。このようにホールが流入するボディの面積
が狭められたのに加えて、ｐボディ２の近傍のｎドレイ
ン３領域もトレンチゲートにより狭められるので、拡散
抵抗が増大するためホールの拡散速度は低下し、ｐボデ
ィ近傍のドレイン領域３にホールが溜る。一方、電子は
トレンチゲート電極の電圧によりチャネルを形成して流
れてくるので、拡散抵抗に関係無くドレイン領域を流れ
る。その結果、ドレイン領域では電子とホールの高密度
のプラズマ状態が実現し、ｐ+ ゲート層５からのホール
の注入効果と相俟って、更に伝導度変調は促進され、オ
ン抵抗は低減される。本半導体装置の場合、１００Ａ／
平方センチメータの電流密度に対し電圧降下は約０.１
７Ｖ であり、従来の電圧駆動型半導体装置に比べてオ
ン抵抗は約１０分の１に低減できる。また、ターンオフ
時において、ドレイン電極７とゲート電極９の間を逆バ
イアスして蓄積キャリアを引き抜くことにより、ターン
オフが高速化するとともに、ターンオフ損失が低減す
る。本実施例においては、ｐ+ ゲート層５とｎ+ コンタ
クト４層との間にこれらより低不純物濃度のｎドレイン
３が介在しているので、ｐ+ ゲート層５とｎ+ コンタク
ト層４からなる接合の耐圧を高くすることができる。従
って、逆バイアス電圧を大きくできるので、ターンオフ
の高速化及びターンオフ損失低減の効果が大きい。
【００１３】なお、ソース電極６及びｎソース層４が設
けられない凸部に置けるｐボディとソース電極の間にス
イッチ手段を設け、本装置のターンオフ時にスイッチ手
段をオンすることにより、ｎドレイン３内のホールをソ
ース電極へ引き抜き、ターンオフ動作を速くすることも
できる。ただし、本実施例のオン状態においては、スイ
ッチ手段をオフして、オン抵抗低減効果が失われないよ
うにする。
けられない凸部に置けるｐボディとソース電極の間にス
イッチ手段を設け、本装置のターンオフ時にスイッチ手
段をオンすることにより、ｎドレイン３内のホールをソ
ース電極へ引き抜き、ターンオフ動作を速くすることも
できる。ただし、本実施例のオン状態においては、スイ
ッチ手段をオフして、オン抵抗低減効果が失われないよ
うにする。
【００１４】図３は本発明の第２の実施例であり、基本
構成は第１の実施例とほぼ同じである。第１の実施例は
ソース電極６に接続されていないｐボディがあるのに対
し、本実施例はそれをなくしたことを特徴としている。
すなわち、トレンチゲート８が埋め込まれる凹部をドレ
イン電極側の表面に投影した領域内にｐ+ ゲート層５が
設けられる。
構成は第１の実施例とほぼ同じである。第１の実施例は
ソース電極６に接続されていないｐボディがあるのに対
し、本実施例はそれをなくしたことを特徴としている。
すなわち、トレンチゲート８が埋め込まれる凹部をドレ
イン電極側の表面に投影した領域内にｐ+ ゲート層５が
設けられる。
【００１５】本実施例の動作は第１の実施例と同様であ
る。第１の実施例の場合、ドレイン領域に注入されたホ
ールは、ソース電極６に接続されていないｐボディ近傍
のドレイン領域にも若干は拡散されるため、ホールがド
レイン領域に溜りにくい。それに対し、本実施例の場
合、ドレイン領域に注入されたホールは、トレンチゲー
トの底部に達すると、ゲート電極８の電位により押し戻
されるため、トレンチに挟まれたｐボディの近傍のドレ
イン領域に溜りやすい。その結果、第１の実施例より更
に伝導度変調は良くなり、オン抵抗は低減される。
る。第１の実施例の場合、ドレイン領域に注入されたホ
ールは、ソース電極６に接続されていないｐボディ近傍
のドレイン領域にも若干は拡散されるため、ホールがド
レイン領域に溜りにくい。それに対し、本実施例の場
合、ドレイン領域に注入されたホールは、トレンチゲー
トの底部に達すると、ゲート電極８の電位により押し戻
されるため、トレンチに挟まれたｐボディの近傍のドレ
イン領域に溜りやすい。その結果、第１の実施例より更
に伝導度変調は良くなり、オン抵抗は低減される。
【００１６】図４は本発明に基づく第３の実施例であ
り、基本構成は第１の実施例とほぼ同じである。第１の
実施例はｎドレイン３に（１００）を結晶面とするｎ型
基板を使用しているのに対し、本実施例は（１１１）を
結晶面とするｎ型基板を使用している。本実施例の動作
は第１の実施例と同様である。本実施例の場合、異方性
エッチングにより図４の様な底面の広いトレンチゲート
が形成されるため、更に拡散抵抗を増大でき、ドレイン
領域に注入されたホールがｐボディまで拡散しにくくな
り、ドレイン領域に溜りやすい。その結果、第１の実施
例より伝導度変調は促進され、オン抵抗は低減される。
り、基本構成は第１の実施例とほぼ同じである。第１の
実施例はｎドレイン３に（１００）を結晶面とするｎ型
基板を使用しているのに対し、本実施例は（１１１）を
結晶面とするｎ型基板を使用している。本実施例の動作
は第１の実施例と同様である。本実施例の場合、異方性
エッチングにより図４の様な底面の広いトレンチゲート
が形成されるため、更に拡散抵抗を増大でき、ドレイン
領域に注入されたホールがｐボディまで拡散しにくくな
り、ドレイン領域に溜りやすい。その結果、第１の実施
例より伝導度変調は促進され、オン抵抗は低減される。
【００１７】図５は本発明に基づく第４の実施例であ
り、基本構成は第１の実施例とほぼ同じである。第１の
実施例の場合、ソース電極６に接続されていないｐボデ
ィ２の導電型はｐ型であるのに対し、本実施例では、ソ
ース電極６に接続されていないｐボディ領域はｎドレイ
ン３より高不純物濃度を有するｎ+ 層５１であることを
特徴とする。本実施例の動作は第１の実施例と同様であ
る。本実施例の場合、ドレイン領域に注入されたホール
がｎ+ 層５１の接合付近に達すると、ｎ+ 層５１の不純
物濃度がｎドレインよりも高いため、この部分の拡散電
位によりホールが跳ね返され、ホールがドレイン領域３
に溜る。その結果、第１の実施例より伝導度変調は促進
され、オン抵抗は低減される。本実施例の応用例とし
て、ｎ+ 層５１の接合深さを深くすることが考えられ
る。この応用例の場合、注入ホールは先の実施例より早
くｎ+ 層５１の接合付近に達し、ドレイン領域３に溜り
やすくなるので、更に伝導度変調は促進される。また、
別の応用例として、上記のｎ+層５１をｐボディ２より
高不純物濃度を有するｐ+ 層とすることも考えられる。
この応用例の場合、ドレイン領域に注入されたホールが
該ｐ+ 層の接合に達すると、該ｐ+ 層の不純物濃度がｎ
ドレイン３より濃いため、ホールの拡散速度が低下し、
ホールは押し戻されてｎドレイン３に溜る。その結果、
第１の実施例より伝導度変調は促進され、オン抵抗は低
減する。
り、基本構成は第１の実施例とほぼ同じである。第１の
実施例の場合、ソース電極６に接続されていないｐボデ
ィ２の導電型はｐ型であるのに対し、本実施例では、ソ
ース電極６に接続されていないｐボディ領域はｎドレイ
ン３より高不純物濃度を有するｎ+ 層５１であることを
特徴とする。本実施例の動作は第１の実施例と同様であ
る。本実施例の場合、ドレイン領域に注入されたホール
がｎ+ 層５１の接合付近に達すると、ｎ+ 層５１の不純
物濃度がｎドレインよりも高いため、この部分の拡散電
位によりホールが跳ね返され、ホールがドレイン領域３
に溜る。その結果、第１の実施例より伝導度変調は促進
され、オン抵抗は低減される。本実施例の応用例とし
て、ｎ+ 層５１の接合深さを深くすることが考えられ
る。この応用例の場合、注入ホールは先の実施例より早
くｎ+ 層５１の接合付近に達し、ドレイン領域３に溜り
やすくなるので、更に伝導度変調は促進される。また、
別の応用例として、上記のｎ+層５１をｐボディ２より
高不純物濃度を有するｐ+ 層とすることも考えられる。
この応用例の場合、ドレイン領域に注入されたホールが
該ｐ+ 層の接合に達すると、該ｐ+ 層の不純物濃度がｎ
ドレイン３より濃いため、ホールの拡散速度が低下し、
ホールは押し戻されてｎドレイン３に溜る。その結果、
第１の実施例より伝導度変調は促進され、オン抵抗は低
減する。
【００１８】図６は本発明に基づく第５の実施例であ
る。本実施例は第４の実施例の構成にｎドレイン３より
高不純物濃度を有するｎ+ 層６１をトレンチゲート８の
底部に追加したことを特徴としている。本実施例の動作
は第１の実施例と同様である。本実施例の場合、トレン
チゲート８の底部に高不純物濃度の拡散層があるため、
ホールがソース電極に接続されたｐボディ２へ通り抜け
にくくなり、ドレイン領域にホールが溜る。したがっ
て、第４の実施例よりドレイン領域にホールが溜りやす
く、伝導度変調は促進され、オン抵抗は低減される。本
実施例の応用例として、ｎ+ 層５１及び６１をｐボディ
２より高不純物濃度を有するｐ+ 層に置き換えても同様
の効果が期待できる。
る。本実施例は第４の実施例の構成にｎドレイン３より
高不純物濃度を有するｎ+ 層６１をトレンチゲート８の
底部に追加したことを特徴としている。本実施例の動作
は第１の実施例と同様である。本実施例の場合、トレン
チゲート８の底部に高不純物濃度の拡散層があるため、
ホールがソース電極に接続されたｐボディ２へ通り抜け
にくくなり、ドレイン領域にホールが溜る。したがっ
て、第４の実施例よりドレイン領域にホールが溜りやす
く、伝導度変調は促進され、オン抵抗は低減される。本
実施例の応用例として、ｎ+ 層５１及び６１をｐボディ
２より高不純物濃度を有するｐ+ 層に置き換えても同様
の効果が期待できる。
【００１９】図７は本発明に基づく第６の実施例であ
り、ウエハの貼り合わせ技術を用いることにより、注入
キャリヤの拡散抵抗を増大させることを特徴としてい
る。基本構成は第１の実施例とほぼ同じである。２枚の
ウエハを準備し、まず他方のウエハ面に絶縁体領域７１
（例えば酸化膜）を部分的に形成し、研磨し平坦にした
後、もう一方のウエハを貼り合わせる。次いで、一方の
ウエハを研削，研磨して所定の厚さにした後に、一方の
ウエハの主表面からｎソース１，ｐボディ２，ソース電
極６，トレンチゲート８を形成する。次に、他方のウエ
ハにｎ+ コンタクト層４，ｐ+ ゲート層５，ドレイン電
極７，ゲート電極９を形成して完成させる。本実施例の
場合、ドレイン領域に注入されたホールは、トレンチゲ
ートの底部に達すると押し戻されるため、ドレイン領域
に溜りやすい。その結果、第１の実施例より多少伝導度
変調は良くなり、オン抵抗は低減される。又、絶縁体領
域７１の面積を広くして、ドレイン領域３１へ注入する
ホールの入口を狭くすることにより、ホールをドレイン
領域３２に溜める等の応用が可能である。更に別の応用
例として、ｎドレイン３１とｎドレイン３２を抵抗率の
違う基板で製作することにより、拡散抵抗を増大させ、
その結果、電子とホールの伝導度変調を促進させること
ができる。
り、ウエハの貼り合わせ技術を用いることにより、注入
キャリヤの拡散抵抗を増大させることを特徴としてい
る。基本構成は第１の実施例とほぼ同じである。２枚の
ウエハを準備し、まず他方のウエハ面に絶縁体領域７１
（例えば酸化膜）を部分的に形成し、研磨し平坦にした
後、もう一方のウエハを貼り合わせる。次いで、一方の
ウエハを研削，研磨して所定の厚さにした後に、一方の
ウエハの主表面からｎソース１，ｐボディ２，ソース電
極６，トレンチゲート８を形成する。次に、他方のウエ
ハにｎ+ コンタクト層４，ｐ+ ゲート層５，ドレイン電
極７，ゲート電極９を形成して完成させる。本実施例の
場合、ドレイン領域に注入されたホールは、トレンチゲ
ートの底部に達すると押し戻されるため、ドレイン領域
に溜りやすい。その結果、第１の実施例より多少伝導度
変調は良くなり、オン抵抗は低減される。又、絶縁体領
域７１の面積を広くして、ドレイン領域３１へ注入する
ホールの入口を狭くすることにより、ホールをドレイン
領域３２に溜める等の応用が可能である。更に別の応用
例として、ｎドレイン３１とｎドレイン３２を抵抗率の
違う基板で製作することにより、拡散抵抗を増大させ、
その結果、電子とホールの伝導度変調を促進させること
ができる。
【００２０】図８は本発明に基づく第７の実施例であ
り、第１の実施例の電圧駆動型半導体装置をパワーＩＣ
に集積した例である。本実施例では、他の素子との相互
干渉を無くすため誘電体分離基板を用いている。基本構
成は第１の実施例とほぼ同じである。本実施例の場合、
少数キャリアをｎドレイン３に注入させるための拡散層
に誘電体分離基板のｐ+ 埋め込み層９１を用いているこ
とを特徴としている。本半導体装置の動作は第１の実施
例と同様である。従来のラテラル電圧駆動型半導体装置
は伝導度変調が基板表面のみで起こるが、本半導体装置
は多数キャリア（電子）の流れがトレンチゲートにより
基板内部まで及ぶため、伝導度変調が基板内部で起こ
り、本発明の効果でオン抵抗が低減する。本半導体装置
を用いたパワーＩＣは同一パッケージを用いてチップサ
イズを同じにした場合は、電流容量を大きくできる。ま
た、電流容量を一定にした場合は、チップサイズを小さ
くでき、低コストにできる。
り、第１の実施例の電圧駆動型半導体装置をパワーＩＣ
に集積した例である。本実施例では、他の素子との相互
干渉を無くすため誘電体分離基板を用いている。基本構
成は第１の実施例とほぼ同じである。本実施例の場合、
少数キャリアをｎドレイン３に注入させるための拡散層
に誘電体分離基板のｐ+ 埋め込み層９１を用いているこ
とを特徴としている。本半導体装置の動作は第１の実施
例と同様である。従来のラテラル電圧駆動型半導体装置
は伝導度変調が基板表面のみで起こるが、本半導体装置
は多数キャリア（電子）の流れがトレンチゲートにより
基板内部まで及ぶため、伝導度変調が基板内部で起こ
り、本発明の効果でオン抵抗が低減する。本半導体装置
を用いたパワーＩＣは同一パッケージを用いてチップサ
イズを同じにした場合は、電流容量を大きくできる。ま
た、電流容量を一定にした場合は、チップサイズを小さ
くでき、低コストにできる。
【００２１】図９は本発明に基づく第８の実施例であ
り、所謂ＩＧＢＴ（絶縁ゲート形バイポーラトランジス
タ）に本発明を適用している。
り、所謂ＩＧＢＴ（絶縁ゲート形バイポーラトランジス
タ）に本発明を適用している。
【００２２】本実施例の動作は以下の通りである。トレ
ンチゲート８の電圧駆動によりｐボディ２にチャネルが
形成され、ソース１からドレイン３に電子が流れる。ド
レイン，ソース間電圧がｐエミッタ接合のビルトイン電
圧を越えると、ｐエミッタ領域１０１からドレイン３に
ホールが注入され伝導度変調を起こす。ｐボディ近傍の
ドレイン領域ではトレンチゲートにより狭められるの
で、ホールの拡散速度は低下し、ドレイン領域にホール
が溜る。一方、多数キャリアはボディのチャネルを介し
て流れてくるので、拡散抵抗に関係無くドレイン領域を
流れる。その結果、ドレイン領域はサイリスタ並みのプ
ラズマ状態に近くなり、更に伝導度変調が促進され、オ
ン抵抗は低下する。本半導体装置の場合、２５００Ｖ級
の場合、従来のＩＧＢＴに比べてオン抵抗は約１０分の
１に低減でき、ＧＴＯサイリスタ並みのオン抵抗が実現
できる。
ンチゲート８の電圧駆動によりｐボディ２にチャネルが
形成され、ソース１からドレイン３に電子が流れる。ド
レイン，ソース間電圧がｐエミッタ接合のビルトイン電
圧を越えると、ｐエミッタ領域１０１からドレイン３に
ホールが注入され伝導度変調を起こす。ｐボディ近傍の
ドレイン領域ではトレンチゲートにより狭められるの
で、ホールの拡散速度は低下し、ドレイン領域にホール
が溜る。一方、多数キャリアはボディのチャネルを介し
て流れてくるので、拡散抵抗に関係無くドレイン領域を
流れる。その結果、ドレイン領域はサイリスタ並みのプ
ラズマ状態に近くなり、更に伝導度変調が促進され、オ
ン抵抗は低下する。本半導体装置の場合、２５００Ｖ級
の場合、従来のＩＧＢＴに比べてオン抵抗は約１０分の
１に低減でき、ＧＴＯサイリスタ並みのオン抵抗が実現
できる。
【００２３】以上、９個の実施例に基づいて本発明を説
明したが、本発明はこれらの実施例に限定されるもので
なく、各種の変形や応用が可能である。例えば、ｐボデ
ィやトレンチゲートの幅を狭くすること、トレンチゲー
トの深さを深くすること、素子のセグメント幅を狭くす
ること等によりｐボディ近傍のｎドレイン領域の拡散抵
抗が増大できる。また、Ｈｅ++イオン，プロトン又は電
子線等の照射により、ｐボディ近傍のｎドレイン３の少
数キャリアの移動度を全面又は局部的に低減し、拡散抵
抗を実効的に増大させることも考えられる。なお、各実
施例において、導電型を逆極性にしても、同じ作用・効
果が在ることはいうまでもない。
明したが、本発明はこれらの実施例に限定されるもので
なく、各種の変形や応用が可能である。例えば、ｐボデ
ィやトレンチゲートの幅を狭くすること、トレンチゲー
トの深さを深くすること、素子のセグメント幅を狭くす
ること等によりｐボディ近傍のｎドレイン領域の拡散抵
抗が増大できる。また、Ｈｅ++イオン，プロトン又は電
子線等の照射により、ｐボディ近傍のｎドレイン３の少
数キャリアの移動度を全面又は局部的に低減し、拡散抵
抗を実効的に増大させることも考えられる。なお、各実
施例において、導電型を逆極性にしても、同じ作用・効
果が在ることはいうまでもない。
【００２４】次に、本発明の電圧駆動型半導体装置を使
用した電力変換装置の一例について説明する。
用した電力変換装置の一例について説明する。
【００２５】図１０は本発明電圧駆動型半導体装置を使
用した３相インバータの実施例を示す回路図である。図
において、Ｔ1及びＴ2は直流電源Ｅに接続される一対の
直流端子、Ｓ1及びＳ2，Ｓ3及びＳ4，Ｓ5及びＳ6はそれ
ぞれ直列接続されて一対の直流端子Ｔ1及びＴ2間に極性
を揃えて並列接続された本発明電圧駆動型半導体装置を
適用したスイッチ素子、Ｄ1，Ｄ2，Ｄ3，Ｄ4，Ｄ5及び
Ｄ6は各スイッチ素子に極性を逆にして並列接続された
負荷電流を還流させるダイオード、Ｔ3，Ｔ4及びＴ5 は
直列接続された２個のスイッチ素子の接続点からそれぞ
れ引き出された交流出力の相数と同数の交流端子、Ａ1
は本発明電圧駆動型半導体装置のトレンチゲート電極に
接続された第１の駆動回路、Ａ2 は少数キャリアの注入
を制御する第２のゲート電極に接続された第２の駆動回
路である。本実施例の動作に当たっては、まず、第１の
駆動回路からトレンチゲートに電圧を印加し、次いで第
２の駆動回路から第２のゲート電極に電圧を印加して、
本発明半導体装置のドレインに少数キャリアを注入させ
ると、インバータ回路が動作する。このような回路構成
にすることによりスイッチ素子内部のオン電圧が低減す
るため、従来のインバータ回路より電力損失を低減する
ことができる。
用した３相インバータの実施例を示す回路図である。図
において、Ｔ1及びＴ2は直流電源Ｅに接続される一対の
直流端子、Ｓ1及びＳ2，Ｓ3及びＳ4，Ｓ5及びＳ6はそれ
ぞれ直列接続されて一対の直流端子Ｔ1及びＴ2間に極性
を揃えて並列接続された本発明電圧駆動型半導体装置を
適用したスイッチ素子、Ｄ1，Ｄ2，Ｄ3，Ｄ4，Ｄ5及び
Ｄ6は各スイッチ素子に極性を逆にして並列接続された
負荷電流を還流させるダイオード、Ｔ3，Ｔ4及びＴ5 は
直列接続された２個のスイッチ素子の接続点からそれぞ
れ引き出された交流出力の相数と同数の交流端子、Ａ1
は本発明電圧駆動型半導体装置のトレンチゲート電極に
接続された第１の駆動回路、Ａ2 は少数キャリアの注入
を制御する第２のゲート電極に接続された第２の駆動回
路である。本実施例の動作に当たっては、まず、第１の
駆動回路からトレンチゲートに電圧を印加し、次いで第
２の駆動回路から第２のゲート電極に電圧を印加して、
本発明半導体装置のドレインに少数キャリアを注入させ
ると、インバータ回路が動作する。このような回路構成
にすることによりスイッチ素子内部のオン電圧が低減す
るため、従来のインバータ回路より電力損失を低減する
ことができる。
【００２６】
【発明の効果】以上のように本発明半導体装置によれ
ば、従来の高耐圧MOSFET，高耐圧IGBTに比べてオン抵抗
を大幅に低減できる。
ば、従来の高耐圧MOSFET，高耐圧IGBTに比べてオン抵抗
を大幅に低減できる。
【図１】本発明の第１の実施例の構成を説明する断面図
である。
である。
【図２】従来の縦型MOSFETの断面図である。
【図３】本発明の第２の実施例の構成を説明する断面図
である。
である。
【図４】本発明の第３の実施例の構成を説明する断面図
である。
である。
【図５】本発明の第４の実施例の構成を説明する断面図
である。
である。
【図６】本発明の第５の実施例の構成を説明する断面図
である。
である。
【図７】本発明の第６の実施例の構成を説明する断面図
である。
である。
【図８】本発明の第７の実施例の構成を説明する断面図
である。
である。
【図９】本発明の第８の実施例の構成を説明する断面図
である。
である。
【図１０】本発明の電圧駆動型半導体装置を使用した３
相インバータの実施例を示す回路図である。
相インバータの実施例を示す回路図である。
１…ｎソース、２…ｐボディ、３…ｎドレイン、４…ｎ
+ コンタクト層、５…ｐ+ ゲート層、６…ソース電極、
７，１０２…ドレイン電極、８…トレンチゲート電極、
９…ゲート電極、３１…ｎドレイン１、３２…ｎドレイ
ン２、５１，６１…ｎ+ 層、７１…絶縁体領域、９１…
ｐ+ 埋込層、１０１…ｐエミッタ領域。
+ コンタクト層、５…ｐ+ ゲート層、６…ソース電極、
７，１０２…ドレイン電極、８…トレンチゲート電極、
９…ゲート電極、３１…ｎドレイン１、３２…ｎドレイ
ン２、５１，６１…ｎ+ 層、７１…絶縁体領域、９１…
ｐ+ 埋込層、１０１…ｐエミッタ領域。
Claims (9)
- 【請求項１】表面側における複数の凹部及び凸部と、 第１導電型の第１半導体層と、 第１半導体層に隣接し、凸部に延びる、第２導電型の第
２半導体層と、 凸部における第１導電型の第３半導体層と、 第３半導体層に設ける第２導電型の第４半導体層と、を
有し、 第２半導体層に接続する第１主電極と、 凸部において、第３及び第４半導体層に接続する第２主
電極と、 凹部において、絶縁膜を介して設けられる第１制御電極
と、 第１半導体層に接続する第２制御電極と、を備え、 第２主電極を接続しない凸部を有することを特徴とする
電圧駆動型半導体装置。 - 【請求項２】一対の主表面と、 一方の主表面側における複数の凹部及び凸部と、 他方の主表面に隣接する第１導電型の第１半導体層と、 第１半導体層に隣接し、凸部に延びる、第２導電型の第
２半導体層と、 一方の主表面に隣接し、凸部に設ける第４半導体層と、
を有し、 第１半導体層に接続する第１主電極と、 凸部において、第３及び第４半導体層に接続する第２主
電極と、 凹部において、絶縁膜を介して設けられる第１制御電極
と、を備え、 第２主電極を接続しない凸部を有することを特徴とする
電圧駆動型半導体装置。 - 【請求項３】一対の主表面と、 一方の主表面側における複数の凹部及び凸部と、 他方の主表面に隣接する第１導電型の第１半導体層と、 第１半導体層に隣接し、凸部に延びる、第２導電型の第
２半導体層と、 一方の主表面に隣接し、凸部に設ける第４半導体層と、
を有し、 第２半導体層に接続する第１主電極と、 凸部において、第３及び第４半導体層に接続する第２主
電極と、 凹部において、絶縁膜を介して設けられる第１制御電極
と、 第１半導体層に接続する第２制御電極と、を備え、 第１半導体層が、凹部を他方の主表面へ投影した領域内
に位置することを特徴とする電圧駆動型半導体装置。 - 【請求項４】請求項１または請求項２において、第２主
電極を接続しない凸部に設けられ、凹部の底部まで延び
る第２導電型の第５の半導体層を有することを特徴とす
る電圧駆動型半導体装置。 - 【請求項５】請求項１ないし請求項３のいずれか１項に
おいて、凹部の形状が台形であることを特徴とする電圧
駆動型半導体装置。 - 【請求項６】請求項１ないし請求項３のいずれか１項に
おいて、第３の半導体層付近の第２の半導体層の全面又
は局部にＨｅイオン，プロトンまたは電子線を照射する
ことを特徴とする電圧駆動型半導体装置。 - 【請求項７】一対の直流端子と、 交流出力の相数と同数の交流端子と、 一対の直流端子間に接続され、スイッチング素子と逆極
性のダイオードの並列回路を複数個直列に接続され、並
列回路の相互接続点が交流端子に接続される、交流出力
の相数と同数のインバータ単位を備え、 スイッチング素子が表面側における複数の凹部及び凸部
と、 第１導電型の第１半導体層と、 第１半導体層に隣接し、凸部に延びる、第２導電型の第
２半導体層と、 凸部における第１導電型の第３半導体層と、 第３半導体層に設ける第２導電型の第４半導体層と、を
有し、 第２半導体層に接続する第１主電極と、 凸部において、第３及び第４半導体層に接続する第２主
電極と、 凹部において、絶縁膜を介して設けられる第１制御電極
と、 第１半導体層に接続する第２制御電極と、を備え、 第２主電極を接続しない凸部を有することを特徴とする
電力変換装置。 - 【請求項８】一対の直流端子と、 交流出力の相数と同数の交流端子と、 一対の直流端子間に接続され、スイッチング素子と逆極
性のダイオードの並列回路を複数個直列に接続され、並
列回路の相互接続点が交流端子に接続される、交流出力
の相数と同数のインバータ単位を備え、 スイッチング素子が一対の主表面と、 一方の主表面側における複数の凹部及び凸部と、 他方の主表面に隣接する第１導電型の第１半導体層と、 第１半導体層に隣接し、凸部に延びる、第２導電型の第
２半導体層と、 一方の主表面に隣接し、凸部に設ける第４半導体層と、
を有し、 第１半導体層に接続する第１主電極と、 凸部において、第３及び第４半導体層に接続する第２主
電極と、 凹部において、絶縁膜を介して設けられる第１制御電極
と、を備え、 第２主電極を接続しない凸部を有することを特徴とする
電力変換装置。 - 【請求項９】一対の直流端子と、 交流出力の相数と同数の交流端子と、 一対の直流端子間に接続され、スイッチング素子と逆極
性のダイオードの並列回路を複数個直列に接続され、並
列回路の相互接続点が交流端子に接続される、交流出力
の相数と同数のインバータ単位を備え、 スイッチング素子が一対の主表面と、 一方の主表面側における複数の凹部及び凸部と、 他方の主表面に隣接する第１導電型の第１半導体層と、 第１半導体層に隣接し、凸部に延びる、第２導電型の第
２半導体層と、 一方の主表面に隣接し、凸部に設ける第４半導体層と、
を有し、 第２半導体層に接続する第１主電極と、 凸部において、第３及び第４半導体層に接続する第２主
電極と、 凹部において、絶縁膜を介して設けられる第１制御電極
と、 第１半導体層に接続する第２制御電極と、を備え、 第１半導体層が、凹部を他方の主表面へ投影した領域内
に位置することを特徴とする電力変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6253193A JPH08116056A (ja) | 1994-10-19 | 1994-10-19 | 電圧駆動型半導体装置及びそれを用いた電力変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6253193A JPH08116056A (ja) | 1994-10-19 | 1994-10-19 | 電圧駆動型半導体装置及びそれを用いた電力変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08116056A true JPH08116056A (ja) | 1996-05-07 |
Family
ID=17247851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6253193A Pending JPH08116056A (ja) | 1994-10-19 | 1994-10-19 | 電圧駆動型半導体装置及びそれを用いた電力変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08116056A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1994
- 1994-10-19 JP JP6253193A patent/JPH08116056A/ja active Pending
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