CN100336229C - 绝缘栅型双极晶体管及其制造方法以及变流电路 - Google Patents

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Abstract

即使在1个芯片内形成IGBT和续流二极管，也能良好地控制IGBT和二极管的二种电特性(导通电压)。在续流二极管内置型IGBT中，将研磨后的晶片厚度D设定为小于等于200μm，将阴极N+层8的厚度T8和P+集电极层9的厚度T9都设定为小于等于2μm。再者，将关于宽度方向X的阴极N+层8和P+集电极层9的宽度的和设定为大于等于50μm至小于等于200μm的范围内。此时，界面IF中P+集电极层9与集电极10的界面IF2所占的比例成为30%～80%的范围内的值。

Description

绝缘栅型双极晶体管及其制造方法以及变流电路
技术领域
本发明涉及具有绝缘栅(MOS结构)的双极晶体管，特别是涉及内置了续流二极管(以下，简单地称为FWD)的绝缘栅型双极晶体管(以下，简单地称为IGBT。此外，这种IGBT也称为反向导通型IGBT)的结构及其制造技术。而且，将与本发明有关的IGBT作为电机等的负载驱动用变流电路中的FWD内置型开关元件利用于产业上。
背景技术
在驱动电机等的功率电子技术中，在额定电压为300V以上的区域中，IGBT根据其特性作为开关元件来使用，而且，使用了与该开关元件并联连接的续流二极管(FWD)。
在现有的一般的IGBT中，在P+集电极层上形成了N+缓冲层，在N+缓冲层上形成了N-层，在N-层的表面上通过P型杂质的扩散有选择地形成了P基区，再者，通过在该P基区的表面上有选择地扩散高浓度的N型杂质，形成了源区。P基区和源区是以栅多晶硅为掩模来形成的。由于该部分为双重扩散，故将该结构称为双扩散MOS，简称为DMOS。在形成了P基区和源区的N-层的上面形成了栅氧化膜，在栅绝缘膜的上部形成了多晶硅的栅电极，栅电极下的P基区称为沟道区。在N+源区的表面的一部分区域上和在P基区的表面的中央部区域上形成了发射极，在N+衬底的背面上形成了集电极。
此外，作为与另一现有例有关的IGBT，也有在硅内部形成的沟槽的内部形成了MOS栅电极的沟槽型IGBT。
在此，变流电路是直流与交流的变换器。一般的变流电路由作为开关元件的上述IGBT和续流二极管(FWD)构成，将IGBT和与其并联连接的续流二极管构成为1组电路要素，变流电路通过组合使用4个或6个电路要素控制了2相或3相的交流电机。更具体地说，变流电路具有连接到直流电源上的直流端子，通过使各IGBT开关，将直流电压变换为规定频率的交流电压，对作为负载的电机供给该交流电压。
【专利文献1】特开平6-196705号公报(图1)
【专利文献2】特开平7-153942号公报(图1)
【专利文献3】特开平6-53511号公报(图1)
【专利文献4】特开平2-126682号公报
【专利文献5】特开平8-116056号公报
在上述的变流电路中，由于作为负载的电机是电感性的，故必须有续流二极管。如果详细地叙述这一点，则如下所述。
负载的电感性具有在由电流发生的磁场中蓄积能量的性质，电流的变化意味着被蓄积的能量的变化。以下，将负载的电感性的能量蓄积能力表现并记载为「L」。如果隔断流过负载的电流，则在L中蓄积了的能量就释放给打算隔断电流的物体，以便妨碍电流的变化。如果在电机的L中蓄积的能量瞬时地释放，则由于发生足以损害IGBT的特性的大功率，故如果由于IGBT的开关工作的缘故而要急剧地隔断流过电机的电流，则由于被释放的能量的缘故，产生了IGBT的显著的特性恶化。
因此，利用续流二极管使在IGBT的关断中流过电机的电流迂回环流，使流过电机的电流本身不因开关而变化。因此，在现有的一般的变流电路中，将直流电源与电机连接起来，如果对电机施加了电压的IGBT关断，则流过电机的电流由于电机的L中蓄积了的能量的缘故通过续流二极管使直流电流在反方向上流动，其结果，产生与对电机施加反方向的直流电压等效的状态。而且，如果改变IGBT中的导通工作时间与关断工作时间的比例，则由于直流电压施加期间与反方向流动期间的比例改变，故可平均地控制对电机施加的电压。
因此，如果使该比例以正弦波状来变化，则可利用该开关由直流电源供给交流电压而不因IGBT的开关急剧地隔断电机的电流。
由于变流电路进行这样的工作，故如已叙述的那样，必须与某个IGBT以反向串联的方式连接续流二极管，或相对于与该IGBT构成一对的IGBT以反向并联的方式连接续流二极管。
在这一点上，由于作为相同的开关元件使用的现有的功率MOSFET具备内置反向并联二极管的结构，故在将这样的功率MOSFET用作变流电路的开关元件的情况下，没有必要另外连接续流二极管。但是，由于功率MOSFET具有的可通电的电流密度较低，故功率MOSFET不适合用于大电流的用途。
因而，作为驱动电机等用的变流电路的开关元件，不得不利用IGBT。但是，由于IGBT具有将功率MOSFET的衬底中的N+层的漏电极一侧部分变更为P+层的结构，故背面的P+集电极层与N+缓冲层之间形成二极管。该二极管的耐压(正向电压降Vf)约为20V～50V的范围内的值。在从作为续流二极管应具备的耐压的观点来看的情况下，这样的耐压是太高了。因具有这样高的耐压的势垒的存在而在环流时发生的电压引起的发热的缘故，可产生IGBT的显著的特性缺损。因此，虽然从能通电的电流密度的观点来看IGBT与功率MOSFET相比是有利的，但由于不能作成象MOSFET那样内置续流二极管的结构，故在将IGBT用作开关元件的现有的变流器中，必须另外连接与IGBT分开制造的续流二极管。
因此，由于IGBT在功率MOSFET之后进行了开发，故与功率MOSFET同样地在IGBT内部制成二极管这一点在技术上尚未解决，迄今为止提出了几个解决对策。
例如，在特愿平7-153942号公报的已知文献中提出的结构中，通过形成穿通IGBT的背面的P+集电极层的N+层，在IGBT的内部制成了二极管。此外，在特愿平6-53511号公报的已知文献中提出的结构中，通过在N+层内部分地形成背面的P+集电极层，在IGBT的内部制成了二极管。但是，这些结构都未脱离构思的范畴，尚未能应用于实际的产品。其原因如下所述。即，在现在已实现了产品化的IGBT的大部分中，反向耐压为600V或1200V，作为保持耐压所必须的N-层的厚度为50μm～150μm，而在晶片工艺(W/P)中所必要的晶片的厚度为250μm～600μm的范围内的值。因此，背面一侧的P+集电极层的厚度为100μm以上。因而，在特愿平7-153942号公报的结构中难以现实地形成具有穿通P+集电极层的N型的多晶区。相反，在后者的特愿平6-53511号公报的结构中，为了实现在W/P中能流过电流的结构，N-层的厚度太厚，存在反而不能发挥IGBT特性的优点的问题。
此外，为了改善IGBT的特性，在特开平2-126682号公报中提示了将N-层的一部分连接到集电极上的结构，但已公开了因该处的二极管的特性是不充分的因而不适合于使用故不会使该二极管工作的结构。
再者，在特开平6-196705号公报的已知文献中也公开了同样的结构。在特开平6-196705号公报中，公开了为了改善内置的二极管的恢复特性在表面的P层中形成P-层的结构。此外，示出了N-层的厚度为50μm、P+集电极层的厚度为20μm。此外，在该公报中记载了，以N-衬底为起始，形成背面一侧的P+集电极层和N+阴极层，其后形成表面的MOSFET作为其制造方法。在该制造方法中，由于必须以约80μm的晶片厚度进行W/P全部的工序，故存在W/P中途的晶片的处理操作非常困难的问题。
发明内容
本发明是为了打破这样的技术状况而完成的，其目的在于提供在FWD内置型IGBT中将IGBT和FWD的各自的电特性都改善到实用的良好水平的结构及其制造技术。
与本发明的主题有关的绝缘栅型双极晶体管的特征在于：具备：第1导电类型的半导体衬底，具有第1主面和第2主面；绝缘栅型晶体管，在上述半导体衬底的上述第1主面侧被形成，而且在从上述第1主面起朝向上述半导体衬底的内部形成的第2导电类型的基区内在其导通工作时具有第1导电类型的沟道；第1主电极，在上述第1主面上被形成，而且在上述第1主面中与上述绝缘栅型晶体管的上述基区接触；上述第1导电类型的第1半导体层，在上述半导体衬底的第2主面上被形成，而且与上述绝缘栅型晶体管对置；第2导电类型的第2半导体层，在上述半导体衬底的第2主面上被形成，而且与上述第1半导体层相邻接；以及第2主电极，在上述第1半导体层上和上述第2半导体层上被形成，上述第2主电极与上述第1半导体层和上述第2半导体层的界面与上述第1主面平行，上述第1主面与上述界面之间的厚度为200μm以下，上述第1半导体层和上述第2半导体层的各自的厚度都为2μm以下。
以下，根据附图与本发明的优点一起详细地叙述本发明的主题的各种各样的具体例。
本发明的主题在于起到下述的效果：能将内置了续流二极管的绝缘栅型双极晶体管中的作为IGBT的电特性(VCE(sat))和作为二极管的电特性(Vf)这两者都维持为相对低的实用水平值。
更详细地说，由于第2半导体层在第2主面中所占的比率为30％至80％的范围内，故可将IGBT的VCE(sat)抑制为相对低的水平。或者，由于第1半导体层在第2主面中所占的比率为20％至70％的范围内，故可将二极管的Vf抑制为相对低的水平。而且，由于将第1半导体层的宽度与第2半导体层的宽度的和控制为大于等于50μm的值，故可将IGBT的VCE(sat)特性和二极管的Vf特性都抑制为实用且相对低的水平。
附图说明
图1是示出使用了本发明的FWD内置型IGBT的功率变换电路的图。
图2是示出与本发明的实施例1有关的FWD内置型IGBT的一部分的纵剖面图。
图3是为了验证与本发明的实施例1有关的FWD内置型IGBT而使用的模拟用结构的纵剖面图。
图4是示出与本发明的实施例1有关的FWD内置型IGBT中的模拟结果的图。
图5是示出与本发明的实施例1有关的FWD内置型IGBT中的模拟结果的图。
图6是示出与本发明的实施例1有关的FWD内置型IGBT中的模拟结果的图。
图7是示出与本发明的实施例1有关的FWD内置型IGBT中的模拟结果的图。
图8是示出与本发明的实施例1有关的FWD内置型IGBT中的模拟结果的图。
图9是示出与本发明的实施例1有关的FWD内置型IGBT中的模拟结果的图。
图10是示出与本发明的实施例1有关的FWD内置型IGBT的变形例的纵剖面图。
图11是示出与本发明的实施例1有关的FWD内置型IGBT的另一变形例的纵剖面图。
图12是示出与本发明的实施例1有关的FWD内置型IGBT的又一变形例的纵剖面图。
图13是示出与本发明的实施例2有关的FWD内置型IGBT的一部分的纵剖面图。
图14是示出与本发明的实施例2有关的FWD内置型IGBT的变形例的纵剖面图。
图15是示出与本发明的实施例3有关的FWD内置型IGBT的制造方法的纵剖面图。
图16是示出与本发明的实施例3有关的FWD内置型IGBT的制造方法的纵剖面图。
图17是示出与本发明的实施例3有关的FWD内置型IGBT的制造方法的纵剖面图。
图18是示出与本发明的实施例3有关的FWD内置型IGBT的制造方法的纵剖面图。
图19是示出与本发明的实施例3有关的FWD内置型IGBT的制造方法的纵剖面图。
图20是示出与本发明的实施例3有关的FWD内置型IGBT的制造方法的变形例的纵剖面图。
图21是示出与本发明的实施例3有关的FWD内置型IGBT的制造方法的变形例的纵剖面图。
图22是示出与本发明的实施例4有关的FWD内置型IGBT的制造方法的纵剖面图。
图23是示出与本发明的实施例4有关的FWD内置型IGBT的制造方法的纵剖面图。
图24是示出与本发明的实施例4有关的FWD内置型IGBT的制造方法的纵剖面图。
图25是示出与本发明的实施例4有关的FWD内置型IGBT的制造方法的纵剖面图。
图26是示出与本发明的实施例4有关的FWD内置型IGBT的制造方法的纵剖面图。
图27是示出与本发明的实施例4有关的FWD内置型IGBT的制造方法的纵剖面图。
图28是示出本发明的各实施例中的第1半导体层和第2半导体层的平面的乃至二维的相互配置关系的具体例的平面图。
图29是示出本发明的各实施例中的第1半导体层和第2半导体层的平面的乃至二维的相互配置关系的具体例的平面图。
图30是示出本发明的各实施例中的第1半导体层和第2半导体层的平面的乃至二维的相互配置关系的具体例的平面图。
图31是示出本发明的各实施例中的第1半导体层和第2半导体层的平面的乃至二维的相互配置关系的具体例的平面图。
图32是示出本发明的各实施例中的第1半导体层和第2半导体层的平面的乃至二维的相互配置关系的具体例的平面图。
图33是示出本发明的各实施例中的第1半导体层和第2半导体层的平面的乃至二维的相互配置关系的具体例的平面图。
图34是示出本发明的各实施例中的第1半导体层和第2半导体层的平面的乃至二维的相互配置关系的具体例的平面图。
图35是示出本发明的各实施例中的第1半导体层和第2半导体层的平面的乃至二维的相互配置关系的具体例的平面图。
图36是示出本发明的各实施例中的第1半导体层和第2半导体层的平面的乃至二维的相互配置关系的具体例的平面图。
图37是示出本发明的各实施例中的第1半导体层和第2半导体层的平面的乃至二维的相互配置关系的具体例的平面图。
图38是示出本发明的各实施例中的第1半导体层和第2半导体层的平面的乃至二维的相互配置关系的具体例的平面图。
图39是示出本发明的各实施例中的第1半导体层和第2半导体层的平面的乃至二维的相互配置关系的具体例的平面图。
图40是示出本发明的各实施例中的第1半导体层和第2半导体层的平面的乃至二维的相互配置关系的具体例的平面图。
图41是示出本发明的各实施例中的第1半导体层和第2半导体层的平面的乃至二维的相互配置关系的具体例的平面图。
图42是示出本发明的各实施例中的第1半导体层和第2半导体层的平面的乃至二维的相互配置关系的具体例的平面图。
图43是示出本发明的各实施例中的第1半导体层和第2半导体层的平面的乃至二维的相互配置关系的具体例的平面图。
图44是示出本发明的各实施例中的第1半导体层和第2半导体层的平面的乃至二维的相互配置关系的具体例的平面图。
图45是示出本发明的各实施例中的第1半导体层和第2半导体层的平面的乃至二维的相互配置关系的具体例的平面图。
图46是示出本发明的各实施例中的第1半导体层和第2半导体层的平面的乃至二维的相互配置关系的具体例的平面图。
图47是示出本发明的各实施例中的第1半导体层和第2半导体层的平面的乃至二维的相互配置关系的具体例的平面图。
图48是示出本发明的各实施例中的第1半导体层和第2半导体层的平面的乃至二维的相互配置关系的具体例的平面图。
图49是示出本发明的各实施例中的第1半导体层和第2半导体层的平面的乃至二维的相互配置关系的具体例的平面图。
图50是示出本发明的各实施例中的第1半导体层和第2半导体层的平面的乃至二维的相互配置关系的具体例的平面图。
图51是示出本发明的各实施例中的第1半导体层和第2半导体层的平面的乃至二维的相互配置关系的具体例的平面图。
图52是示出本发明的各实施例中的第1半导体层和第2半导体层的平面的乃至二维的相互配置关系的具体例的平面图。
具体实施方式
图1是示出将与本发明有关的续流二极管内置型的IGBT应用于现有的变流电路中由开关元件和与该开关元件反向并联连接的续流二极管2个芯片构成的电路要素时的变流电路的结构图。即，在本变流电路中，用1个芯片、换言之只用新结构的IGBT构成由作为开关元件的IGBT和续流二极管(FWD)构成的区域。
此外，图1的电路中的实际工作与以往的工作是相同的。即，如果本电路将由适当的组合构成的3相部分的IGBT控制为导通以相互连接直流电源与电机负载M，则对电机M施加直流电压，电流逐渐地增加。其后，如果本电路将处于导通状态的各IGBT控制为关断，则由于在L中蓄积的能量的缘故，使电流继续流动，但与起先导通了的IGBT串联连接的另一方的IGBT在反方向上流过电流，故成为电机M与直流电源反向连接的状态，电机电流在持续流动而不被急剧地隔断的同时，在L中被蓄积的能量逐渐地返回给直流电源，电流逐渐地减少。
这样，用1个芯片的IGBT可进行变流器控制，可实现控制变流器的半导体装置的小型化。
以下，根据附图记载作为本发明的本质部分的续流二极管内置型IGBT的特征的结构及其新的制造方法。
(实施例1)
图2是示出作为本实施例的一例的FWD内置型IGBT的结构的一部分的纵剖面图，图2中，方向X是硅晶片的晶片宽度方向，方向Y是晶片厚度方向。图2的半导体装置是将以下记载的本实施例的特征应用于具有DMOS结构的MOSFET单元的FWD内置型IGBT的半导体装置。
首先，本半导体装置的硅晶片具有：1)作为其核心部的N-型半导体衬底(也称为N-层)1，具有第1主面1S1和第2主面1S2且具有第1导电类型(在此是N型)的杂质；以及2)绝缘栅型晶体管(在此是具有N型沟道的MOSFET)的单元，在半导体衬底1的第1主面1S1一侧、即在第1主面1S1上和从第1主面1S1起至规定深度为止的半导体衬底部分内形成。即，该绝缘栅型晶体管在从第1主面1S1起至上述深度为止朝向半导体衬底1的内部形成的第2导电类型(在此是P型)的基区2内形成第1导电类型的沟道(N型沟道)。更具体地说，本装置中的绝缘栅型晶体管单元由下述部分构成：I)通过P型的杂质扩散在N-衬底1的第1主面1S1的下方有选择地形成的P基区2；II)通过从P基区2的表面起对该区域2的内部有选择地扩散高浓度的N型的杂质形成的N+源区3；III)在N-衬底1的第1主面1S1内在由被P基区2的边缘部和源区3的边缘部夹住的区域、源区3的靠近边缘部的源区表面一部分和P基区2的边缘部的外侧部分构成的区域上形成的栅绝缘膜4；以及IV)在栅绝缘膜4的上侧表面上形成的多晶硅的栅电极5；以及V)覆盖栅绝缘膜4和栅电极的露出表面的层间绝缘膜6。而且，栅电极正下方的P基区2的部分称为沟道区。此外，将栅绝缘膜4作为掩模来形成P基区2和源区3。
再者，本半导体装置具有：3)第1主电极(在此是发射极)7，以覆盖层间绝缘膜6的上面的方式在第1主面1S1上形成，而且在相当于P基区表面的中央部的第1主面1S1的区域中与上述绝缘栅型晶体管的P基区2导电性地接触；4)第1半导体层(在此是N+阴极层)8，在半导体衬底1的第2主面1S2内并在与上述绝缘栅型晶体管对置的第1区域上以在晶片宽度方向X上延伸的方式形成，而且具有第1导电类型；以及5)第2半导体层(在此是P+集电极层)9，在半导体衬底1的第2主面1S2内并在与上述第1区域邻接的同时与上述绝缘栅型晶体管对置的第2区域上以在晶片宽度方向X上延伸的方式形成，而且具有第2导电类型。
再者，本装置具有在第1半导体层8和第2半导体层9上形成的第2主电极(在此是集电极)10。在此，第2主电极10与第1半导体层8和第2半导体层9的界面IF与第1主面1S1平行。这样，N-衬底上方的集电极10分别经第2界面IF2和第1界面IF1导电性地且机械性地连接到P+集电极层9和N+阴极层8上。
本装置的特征的构成要素在于以下几点。
首先，C1)第1主面1S1与界面IF之间的厚度、即晶片厚度D小于等于200μm，C2)第1半导体层8和第2半导体层9的各自的厚度T8和T9都小于等于2μm。而且，C3)第1半导体层8与第2主电极10的第1界面IF1对于界面IF的占有率为20％至70％的范围内的值，或者，第2半导体层9与第2主电极10的第2界面IF2对于界面IF的占有率为30％至80％的范围内的值。
再者，将与第1主面1S1平行且相当于第1半导体层8和第2半导体层9的排列方向的晶片宽度方向X上的第1半导体层8的第1宽度与第2半导体层9的第2宽度的和设定为50μm至200μm的范围内的值。
如上所述，在其厚度D在制造时被控制为200μm以下的N-衬底1的下表面上形成了其厚度在制造时都被控制为2μm以下的P+集电极层9和N+阴极层8，使得该两层为分开的半导体层，而且使两层8和9的宽度的总和为50μm至200μm的范围内。
其次，叙述图2的FWD内置型IGBT的工作。在图2的结构中，如果在发射极7与集电极10之间施加规定的集电极电压VCE，而且，在发射极7与栅电极5之间施加规定的栅电压VGE(使栅导通)，则沟道区反转为N型区，在P基区2内形成对N-层1与N+层3导电性地进行架桥的沟道。通过该沟道，将电子从发射极7注入到N-层1内。利用该被注入了的电子，使P+集电极层9与N-层1间成为正向偏置，从P+集电极层9注入空穴，N-层1的电阻大幅度地下降，IGBT的电流容量增大。在本装置中，由于在集电极10上也被P+集电极层9间夹住的形态形成了N+阴极层8，故如果与在集电极上只是全面地形成P+集电极层9的FWD非内置型的IGBT相比，则难以引起来自P+集电极层9的空穴的注入，但如后述那样，通过使P+集电极层9的尺寸符合适当的值，可实现实用水平下的IGBT工作。
其次，叙述本装置中的IGBT的从导通状态转移到关断状态的转移工作。在图2的结构中，如果在导通状态时使发射极7与栅电极5间施加的栅电压VGE为0V，或者使发射极与栅电极5间成为反向偏置(关断栅)，则反转为N型的沟道区返回到P型，由于来自发射极7的电子的注入停止的缘故，来自P+集电极层9的空穴的注入也停止了。其后，在N-层1中停留的电子和空穴分别向集电极10和发射极7退出，或在N-层1内互相复合而消失。在关断状态下，由N-层1的杂质浓度和厚度来决定发射极7与集电极10间可施加的集电极电压VCE。
此外，在本装置中，在N-衬底的下表面1S2上以被两P+集电极层9夹住的形态形成了N+阴极层8。与该结构相伴随，如果由负载的L中被蓄积了的能量对本IGBT施加极性相反的电压VEC，则在由夹住N-层1的N+阴极层8和第1主面侧的P基区2构成的PIN型结二极管中流过正向电流。由于由该N+阴极层8形成的内置二极管起到替代以往的反向并联连接的续流二极管的功能，故即使不连接续流二极管，也不引起因被蓄积了的能量引起的IGBT的特性损失这样的事态。即，本装置的IGBT也作为续流二极管来工作。
再者，在二极管导通了的状态下，如果与该IGBT(例如高电位侧的IGBT：参照图1)串联地连接的IGBT(例如低电位侧的IGBT：参照图1)导通，则在该IGBT中内置了的本二极管的来自P基区2的空穴的注入停止，而且，来自N+阴极层8的电子的注入也停止。其后，作为在N-半导体衬底1内停留的载流子的电子和空穴分别向集电极10和发射极7退出，或在N-层1内互相复合而消失。此时，流过与二极管为导通状态时流过的电流方向相反的电流。将该电流称为「恢复电流」，减少该恢复电流，是对二极管要求的特性。
<由模拟进行的验证>
关于上述工作内容，使用作为模拟软件的MEDICI验证了本装置的工作。此时的成为模拟对象的结构是图3中示出的半导体结构。即，如果在N-层的上侧表面上配置了杂质浓度为1E19且厚度为3μm的P层(只在计算二极管的正向电压降Vf的情况下应用该P层)或杂质浓度为1E19且厚度为1μm的N层(只在计算IGBT的饱和状态中的集电极-发射极间电压值VCE(sat)的情况下应用该N层来代替上述P层)，在N-层的下侧表面(背面)上以各自邻接的形态配置了杂质浓度为1E19且厚度为0.3μm的集电极P层和杂质浓度为1E19且厚度为0.3μm的阴极N层。图3中的X和Y方向分别相当于图1的X和Y方向。在本模拟结构中，考虑在晶片工艺(W/P)的最后阶段中实际地制造集电极P层和阴极N层的情况，将两层的厚度都设定为0.3μm。此外，在本申请的发明者的一例中，集电极P层和阴极N层的厚度都为0.5μm。因而，在实际的模拟中计算内置型二极管和IGBT的各自的导通电压时，一方面，1)在设想了用上述P型表面层构成图3的最上层且对上述P型表面层施加了+电位的基础上计算二极管的正向电压降Vf，另一方面，2)在设想了用上述N型表面层构成图3的最上层且对最下层的集电极P层施加了+电位的基础上计算IGBT的饱和状态中的集电极-发射极间的电压值VCE(sat)。
首先，在图3中示出的结构中，假定在N-层的背面上关于宽度方向X以各占1/2的方式形成了集电极P层和阴极N层(因而，两层的宽度尺寸彼此相等)，计算了在50μm到500μm为止的范围内变更了晶片厚度D时的IGBT的饱和状态中的集电极-发射极间的电压值VCE(sat)和IGBT内的二极管的正向电压降Vf。在图4中示出此时的两电压值VCE(sat)和Vf的对于晶片厚度的依存性。在图4中，白框内的10μm、50μm、100μm、200μm的各值表示作为集电极P层的宽度尺寸与邻接的阴极N层的宽度尺寸的总和W(参照图3)的单元尺寸的值。因而，图4不仅表示两电压值VCE(sat)和Vf的对于晶片厚度的依存性，而且也表示单元尺寸对于晶片厚度的依存性。从图4可理解，VCE(sat)和Vf都随晶片厚度(实际上是N-层的厚度)的增大而增加，而且，如果晶片厚度超过200μm，则VCE(sat)和Vf都急剧地上升。在此，通常必要的N-层的厚度在保持耐压为600V的情况下约为50μm，如果是1200V的情况，则约为100μm，大体上为50μm～100μm的范围内的值。而且，在现有的IGBT中，晶片厚度为250μm～600μm的范围内的值，将P+集电极层的厚度设定得比较厚。根据图4的电特性结果可明显地得出的结论是，在FWD内置型IGBT中，由于在超过200μm的厚度的晶片上作成「IGBT+二极管」的结构这一点在考虑IGBT和二极管的性能方面引起严重的问题，故可以说必须至少将晶片厚度设定为200μm以下。
其次，在图5至图8的各图中示出两电压VCE(sat)和Vf的计算结果，该计算结果是在下述的情况下计算的：为了研究在N-层的背面上形成的集电极P层和阴极N层的关于宽度方向的最佳化，将集电极P层和阴极N层的总宽度W设定为10μm、50μm、100μm、200μm的各4个规格，在此基础上将晶片厚度D依次变更为50μm、100μm、200μm、500μm，将集电极P层与阴极N层的比率(在单元尺寸W中所占的各层的百分率)分成各值。此外，图5至图8的各图中的横轴表示集电极P层9的占有率P。因而，从100％减去图5至图8的各图中的横轴的值P的值反过来表示阴极N层8的占有率(100-P)。从图5～图8可明白，如果集电极P层9的占有率P减少(反过来说，阴极N层8的占有率增大)，或如果阴极N层8的占有率减少(反过来说，集电极P层9的占有率增大)，则存在IGBT的电压VCE(sat)和二极管的电压Vf都上升的趋势。特别是，在晶片厚度为500μm时，即使改变单元尺寸W，两电压值VCE(sat)和Vf都较高，可评价为晶片厚度为500μm的器件在电特性方面不适合实际使用。根据这些附图，在将晶片厚度D设定为200μm以下的情况下，为了提供在1个芯片内制成了IGBT和二极管的电特性良好的能实际使用的器件，希望集电极P层9的比率或占有率为30％以上至80％以下的范围内的值，此外，希望阴极N层8的比率或占有率为20％以上至70％以下的范围内的值。
在图9中示出根据上述结果求出的单元尺寸W与两电压VCE(sat)和Vf的关系。在图9中，括弧内的各值50μm、100μm、200μm、500μm表示晶片厚度D。从图9可明白，在单元尺寸W(图3)为50μm以上的范围内，对于各晶片厚度D(实质上是由N-层的厚度来决定的)来说，两电压值VCE(sat)和Vf分别都不呈现单元尺寸依存性，继续维持大体相同的水平。因而，可得出如下的结论：在晶片厚度D≤500μm乃至晶片厚度D≤200μm的情况下，将宽度方向X中的单元尺寸W设定为50μm以上这一点，从IGBT和FWD的电特性的观点来看，是所希望的。
<变形例1>
即使进行图10中示出的那样的变形来代替图2的结构，也可实现同样的作用和效果。在图10中位于基区2与发射极7的界面正下方的背面上的半导体层成为第2半导体层9，与图2比较，第1和第2半导体层8和9的配置位置反转了。
<变形例2>
即使进行图11中示出的那样的变形来代替图2或图10的结构，也可得到基本上同样的作用和效果。在图11中，在第1半导体层8与第2半导体层9之间介入了N-层1的背面侧的一部分。根据该N-层部分的宽度方向X中的尺寸W1和W2的在单元尺寸中所占的比率，I)在将集电极P层9的占有率设定为30％以上至80％以下的范围内的值时，阴极N层8的占有率比图2或图3中的情况的比率20％～70％窄。相反，II)在将阴极N层8的占有率设定为20％以上至70％以下的范围内的值时，集电极P层9的占有率比图2或图3中的情况的比率30％～80％窄。在该变形例中，也根据图9来设定单元尺寸的范围。
<变形例3>
在图2、图10和图11中将本发明的特征应用于DMOS结构的MOSFET，但也可将已叙述的本发明的特征(晶片厚度D的范围限定、第1和第2半导体层8和9的厚度范围的限定、第1和第2半导体层8和9的各自中的占有率的限定以及单元尺寸的范围限定)按原样应用于具有沟槽型MOS结构的绝缘栅型晶体管(MOSFET)单元的FWD内置型IGBT。在图12中示出该应用例。在本结构中，由于也不过是单单变更MOSFET单元结构，故可得到与实施例1、其变形例1和2中记载的同样的作用和效果。
此外，在具有沟槽型MOSFET单元的IGBT中，与具有DMOS结构型的MOSFET的IGBT相比，具有寄生晶体管难以工作的优点。这是因为，如果在沟槽内形成栅，则表面上形成的多个MOS结构的密度上升了，流过MOSFET单元的电流密度下降了。因而，在图12的FWD内置型IGBT中，由于该单元的结构的缘故，与图2的装置比较，IGBT的VCE(sat)进一步下降，二极管的恢复电流也进一步下降。
此外，本发明的上述特征也可应用于具有V字型的MOSFET单元的FWD内置型IGBT。
(实施例2)
图13是与本实施例有关的FWD内置型IGBT的纵剖面图。图13的装置具有对于具备在N-层1内形成的各沟槽中充填形成了栅电极的沟槽型MOSFET单元的图12的装置来说附加了被相邻的沟槽夹住且被P基区2和N-层1夹住的N层11的结构。其它的结构与图12的结构相同。
作为图13的装置中的IGBT的工作与图12的IGBT的工作基本上是相同的。但是，在图13的装置中，由于在P基区2的正下方配置了其杂质浓度比N-半导体衬底1的杂质浓度高的N层11，故从背面的P+集电极层9注入到N-层1内的空穴由于由在其扩散的中途存在的N层11形成的势垒的缘故而妨碍其工作，其结果，空穴就蓄积在P基区2与N层11的界面正下方附近。因此，按照图13的结构，与不存在N层11的情况相比，可进一步降低IGBT的电压值VCE(sat)。
而且，由于在关断时N层11被耗尽，故在关断过程中N层11几乎不会有什么影响。
与此不同，在图13的结构作为二极管工作的情况下，N层11抑制来自P基区2的空穴的注入。一般来说，已知二极管的恢复电流依赖于二极管的阳极附近的载流子密度，因此，通过因N层11的存在而抑制了来自P基区2的空穴的注入量，故降低了阳极附近的载流子密度，其结果，在二极管从导通状态转移到关断状态的过程中的恢复工作中，恢复电流的峰值进一步减小。
即，图13的N层11的存在，I)在IGBT工作时，通过妨碍从N-层1朝向P基区2的空穴的移动，很有助于进一步降低导通电压，II)在二极管工作时，由于妨碍从P基区2朝向N-层1的空穴的移动，故进一步减少阳极附近的载流子密度，很有助于谋求改善恢复特性。
如上所述，由于通过在沟槽内部充填形成栅N层11且在沟槽间设置其浓度比衬底的浓度高的N层11，对于IGBT工作和二极管工作都带来特有的效果，故导入N层11的技术在同一芯片内形成IGBT和二极管的情况下是特别有效的。
此外，也可将在P基区2与N-半导体衬底1之间插入N层11的构想应用于图2的结构。在图14的纵剖面图中示出这样的应用例。此外，在对于图2的结构设置包围P基区2的底面周围的N层11时，与不设置N层11时比较，新产生耐压下降的弱点。
关于这一点，在沟槽型的图13的结构中，即使设置N层11，也不产生耐压的下降这样的问题。在该意义上，可以说将N层11应用于图12的结构的图13的结构具有的技术的意义更大。
此外，如果一般地描述N层11，则如下所述。即，半导体衬底1具备从基区2与半导体衬底1的界面起朝向半导体衬底1的内部形成的第1导电类型的半导体层11，半导体层11具有比与半导体层11构成界面的半导体衬底1的部分的杂质浓度高的杂质浓度。
(实施例3)
与本实施例有关的FWD内置型IGBT的制造方法的要点是，1)在第1导电类型的半导体衬底的第1主面侧形成MOSFET单元和IGBT用第1主电极，2)从半导体衬底的第2主面(与第1主面大体平行地对置的表面)侧起研磨该MOSFET单元形成后的半导体衬底，使半导体衬底的厚度小于等于200μm，3)在研磨后的半导体衬底的第2主面内从与MOSFET单元对置的区域起朝向半导体衬底内部形成第1导电类型的第1半导体层和与该第1半导体层邻接的第2导电类型的第2半导体层，4)在第1和第2半导体层形成后的半导体衬底的第2主面上形成与第1和第2半导体层接触的IGBT用第2主电极。
这样，按照本实施例的制造工序，在工序数比较多的MOSFET单元制造工序的结束后，换言之，在晶片工艺的全部工序的后半阶段中，由于在半导体衬底的第2主面侧形成第1和第2半导体层即可，故容易将半导体衬底、第1半导体层和第2半导体层的各厚度控制在从使FWD内置型IGBT的电特性变得良好的观点所要求的规定的范围内，而且，可简化硅晶片本身的处理操作。特别是，如上述工序2)那样，由于在第1主面侧设置了MOSFET单元后通过研磨尚未形成第1半导体层和第2半导体层的第2主面侧部分，可生成规定厚度的半导体衬底，故可得到能控制半导体衬底的厚度而不损伤第1半导体层和第2半导体层的各结构的优点。在从晶片工艺的全部工序的观点看这些优点的情况下，可评价为：总的来说，本实施例与现有的制造工序相比，可使FWD内置型IGBT的制造变得容易。
以下，根据附图，详细地叙述上述要点的具体化。
图15至图19是示出图2中示出的FWD内置型IGBT装置的制造工序的各阶段中的装置结构的纵剖面图。
首先，如图15中所示，准备成为N-衬底1(相当于第1导电类型的半导体衬底)的N型硅衬底。作为该阶段中的晶片的厚度，定为能充分地耐受在其后的晶片工艺(W/P)中对晶片施加的各种各样的负载那样的厚度。例如，将约500μm的晶片作为N-衬底1来使用。可自己生成具有这样厚度的N型硅衬底，或者也可从晶片厂家购入具有这样厚度的N型硅衬底。
其次，在图16中示出的工序中，在N-衬底1的上侧表面或第1主面1S1一侧、即在第1主面1S1上和从第1主面1S1起到N-衬底内部形成MOSFET单元(由各要素2、3、4、5、6构成的部分)，同时在被N+层3夹住的第1主面1S1的区域上和绝缘膜6的表面上形成第1主电极7。此外，本工序可应用已知的MOSFET制造方法。
其次，在图17中示出的工序中，研磨图16中示出的N-衬底1的下侧表面或第2主面1S2一侧的N-衬底1，将研磨后的N-衬底1的晶片厚度设定为小于等于200μm。在此基础上，在研磨后的N-衬底背面或第2主面1S2内，从应形成集电极P层(第2半导体层)的第2区域起，在N-衬底1内部分地注入硼。
其次，在图18中示出的工序中，在研磨后的第2主面1S2内，从应成为阴极N层(第1半导体层)的第1区域起，在N-衬底1内部分地注入磷。
其后，在图19中示出的工序中，在磷注入后的第2主面1S2上形成第2主电极10。此时，利用形成第2主电极10时的热处理，对起先注入了的硼和磷进行激活。再者，也可在其后附加使注入了的硼和磷激活用的热处理(热处理温度小于等于450℃)。由此，在第2主面1S2一侧的N-衬底1内形成具有最大约2μm厚度的第1和第2半导体层8和9。
在本制造方法中，由于处理被研磨到规定厚度(200μm以内)而成为比较薄的状态的晶片的工序只是制造方法的最后阶段中的处理，与在特开平6-196705号公报中记载的现有工序相比，可减少晶片的厚度呈薄的状态下的处理，故可减少制造时的晶片裂纹等的不良率的发生。本申请的发明者控制了关于图17～图19记载的全部工序，使得P+集电极层9和N+阴极层8的深度或厚度例如约为0.5μm。
在此，在图17和图18的工序中，在形成P集电极层9和N阴极层8时，必须进行各自的位置对准。作为该位置对准的方法，例如可利用能进行两面掩模对准的照相制版装置。特别是在使用该照相制版装置的情况下，没有必要为了进行位置对准而对制作中的器件一侧实施某种处理方法，可按原样使用在作为表面的第1主面1S1一侧形成MOSFET单元时使用的掩模对准用的标记(第1主面上的图案)。
作为另一位置对准方法，可考虑在图20和图21中例示的那样的变形例。即，在图17的工序中在部分地形成集电极P层时，如图20中所示，形成用来形成P层的抗蚀剂。其次，在注入硼之前，如图21中所示，刻蚀抗蚀剂周边的N-层1的第2主面侧部分。此时，形成进行下一次照相制版时的掩模对准用标记。即，用刻蚀构成的第2主面凸部(刻蚀图案)成为在此使用的掩模对准用标记。在其上注入硼，其次，在图18中示出的部分地形成阴极N层的工序中，在进行此时所必要的掩模对准时，利用如上所述形成的标记。按照本方法，可完成在形成P+集电极层9和N+阴极层8时所必要的位置对准而不利用能进行两面掩模对准的照相制版装置。
此外，在本实施例中，也可调换形成P+集电极层9和N+阴极层8的顺序(图17和图18的顺序)。
此外，本实施例的制造方法当然也可应用于图12那样的沟槽型的FWD内置型IGBT(只是简单地将图16中使用的MOSFET制造工序置换为已知的沟槽型MOSFET制造工序即可)。
(实施例4)
与本实施例有关的FWD内置型IGBT的制造方法的要点是，1)在第1导电类型的半导体衬底的第1主面侧形成MOSFET单元，2)从半导体衬底的第2主面侧起研磨该MOSFET单元形成后的半导体衬底，将半导体衬底的厚度设定为小于等于200μm，3)在研磨后的半导体衬底的第2主面内从与MOSFET单元对置的区域起朝向半导体衬底内部形成第1导电类型的第1半导体层和与该第1半导体层邻接的第2导电类型的第2半导体层，4)在第1和第2半导体层形成后的半导体衬底的第1和第2主面上分别形成IGBT用的第1主电极和第2主电极。
以下，参照附图，详细地叙述与本实施例有关的FWD内置型IGBT的制造方法的一例。
图22至图27是示出图2中示出的FWD内置型IGBT装置的制造工序的各阶段中的装置结构的纵剖面图。
首先，在图22中示出的工序中，通过自己制作或购入来准备成为N-衬底1的N型硅衬底。
在其次的图23中示出的工序中，在作为N-衬底1的表面的第1主面侧，形成MOSFET的单元。在此，与实施例3不同，在该阶段中不形成第1主电极。
在其次的图24中示出的工序中，首先，从第2主面侧(背面侧)起研磨N-衬底1，将其厚度设定为小于等于200μm，在此基础上，在第2主面侧的N-衬底部分中在应成为集电极P+层的区域中部分地注入硼。
在其次的图25中示出的工序中，在第2主面侧(背面侧)的N-衬底部分中在应成为阴极N+层的区域中部分地注入磷。
在其次的图26中示出的工序中，在大于等于800℃的温度下进行热处理，激活已注入的硼和磷。由此，在第2主面侧(背面侧)的N-衬底部分中形成互相邻接的P+集电极层9和阴极N+层8。将此时的两层8和9的各厚度控制为小于等于2μm。
最后，在图27中示出的工序中，在表面上和背面上分别形成第1和第2主电极7和10。
按照本实施例，与实施例3相比，由于可在不存在第1和第2主电极的任一个的状态下进行激活硼和磷用的上述热处理，故可增加杂质的激活率，其结果，与实施例3相比，可将在N-衬底1内进行硼和磷的离子注入时的注入量控制得较少。而且，在实施例3中，在激活后的杂质浓度方面存在限度，但在本实施例中，激活后的杂质浓度的限度比较高，相应地可提高设计的自由度。如果将以上所述归纳起来，则在本制造方法中，由于在第1主电极和第2主电极的形成前进行第1半导体层和第2半导体层的注入，而且，其后施加大于等于800℃的热处理，故增加了第1半导体层8和第2半导体层9的制造容限。
此外，在本实施例中，也可调换形成集电极P层和阴极N层的顺序，此外，当然也可将本实施例应用于图12或图13那样的沟槽型的FWD内置型IGBT。
(附记)
在上述的各实施例中，为了方便起见，记载了N沟道的FWD内置型IGBT，但当然也可将与本发明有关的FWD内置型IGBT应用于P沟道的FWD内置型IGBT。此时，P型半导体衬底相当于「第1导电类型的半导体衬底」，IGBT的N型基区相当于「第2导电类型的基区」，集电极相当于「第1主电极」，发射极P+层和N+发射极层分别相当于「第1半导体层」和「第2半导体层」。
(第1和第2半导体层的相互配置关系)
在图28～图52中分别示出在各实施例1～4中已叙述的都位于背面侧的第1半导体层(阴极N层)8和第2半导体层(集电极P层)9的平面的乃至二维的相互配置关系的具体例。在此，图28～图52分别是示意性地描绘从本半导体装置的背面侧经第2主电极(集电极)10透视两半导体层8、9时的两层8、9的配置结构的平面图。以下，如果简洁地记载在图28～图52中分别示出的相互配置关系，则如下所述。
即，图28示出了两层8、9构成交替地沿纸面的左右方向Z延伸的条状结构的相互配置关系的情况，纸面中的关于切割线I-II的纵剖面结构例如相当于图2的纵剖面结构。与此不同，图29示出了两层8、9构成交替地沿纸面的上下方向X延伸的条状结构的相互配置关系的情况。此外，图30示出了两层8、9构成第1栅格结构(各单元具有正方形且互相正交)的相互配置关系的情况。此外，图31与图30的情况相同，示出了两层8、9构成第2栅格结构(但是，此时各单元以任意的角度θ相互交叉)的相互配置关系的变形例的情况。此外，图32示出了两层8、9构成第1岛结构(N层的岛具有四角形的形状)的相互配置关系的情况，图33示出了两层8、9构成相当于上述第1岛结构的相反结构的第2岛结构(P层的岛具有四角形的形状)的相互配置关系的情况。再者，图34示出了两层8、9构成第3岛结构(N层的岛具有任意形状、例如具有圆形的形状)的相互配置关系的情况，图35示出了两层8、9构成相当于上述第3岛结构的相反结构的第4岛结构(P层的岛具有任意形状、例如具有圆形的形状)的相互配置关系的情况。此外，图36示出了单元组构成第1蜂巢结构(在此，P层和N层大体沿左右方向Z构成条状)的相互配置关系的情况，图37示出了单元组构成第2蜂巢结构(在此，P层和N层大体沿上下方向X构成条状)的相互配置关系的情况，图38示出了单元组构成第3蜂巢结构(在此，P层和N层在倾斜方向(在反时针方向上倾斜了+45度的方向)上交替地并排)的相互配置关系的情况，图39示出了单元组构成第4蜂巢结构(在此，P层和N层在倾斜方向(在顺时针方向上倾斜了-45度的方向)上交替地并排)的相互配置关系的情况。图40示出了第3栅格结构(各单元具有长方形且互相正交，同时沿上下方向X并排)的相互配置关系的情况，图41示出了第4栅格结构(各单元具有长方形且互相正交，同时沿左右方向Z并排)的相互配置关系的情况，图42示出了第5栅格结构(具有长方形的单元和具有正方形的单元交替地且互相地正交，同时沿上下方向X并排)的相互配置关系的情况，图43示出了第6栅格结构(具有长方形的单元和具有正方形的单元交替地且互相地正交，同时沿左右方向Z并排)的相互配置关系的情况。此外，图44示出了由八角形和四角形的第1组合结构(在此，N层具有八角形，P层具有四角形)构成的相互配置关系的情况，图45示出了相当于与图44的结构相反结构的、由八角形和四角形的第2组合结构(在此，P层具有八角形，N层具有四角形)构成的相互配置关系的情况。此外，图46示出了各层8、9构成第1三角形结构的相互配置关系的情况(沿三角形的底边的方向相当于左右方向Z)，与此不同，图47示出了各层8、9构成第2三角形结构的相互配置关系的情况(沿三角形的底边的方向相当于上下方向X)。此外，图48示出了两层8、9构成第1四角岛结构(具有四角形，同时具有位于N层8的岛中的P层9的各单位单元整体地存在于P层9中)的相互配置关系的情况，相反，图49示出了两层8、9构成第2四角岛结构(具有四角形，同时具有位于P层9的岛中的N层8的各单位单元整体地存在于N层8中)的相互配置关系的情况。再者，图50示出了构成第1圆型岛结构(具有圆形，同时具有位于N层8的岛中的P层9的各单位单元整体地存在于P层9中)的相互配置关系的情况，相反，图51示出了构成第2圆型岛结构(具有四角形，同时具有位于P层9的岛中的N层8的各单位单元整体地存在于N层8中)的相互配置关系的情况。此外，图52示出了通过交替地在上下方向X和左右方向Z上配置由局部地看沿上下方向X延伸的N层8和P层9的条状结构构成的第1单位单元和由局部地看沿左右方向Z延伸的N层8和P层9的条状结构构成的第2单位单元而整体地构成栅格状的相互配置关系的一例。
以上详细地公开并记述了本发明的实施例，但以上的记述只是例示了本发明可应用的方面，本发明不限定于此。即，在不脱离本发明的范围的范围内，可考虑对于已记述的方面的各种各样的修正或变形例。

Claims (9)

1.一种绝缘栅型双极晶体管，其特征在于：
具备：
具有第1主面和第2主面的第1导电类型的半导体衬底；
绝缘栅型晶体管，在上述半导体衬底的上述第1主面侧上形成，而且在其导通工作时，在从上述第1主面起朝向上述半导体衬底内部形成的第2导电类型的基区内具有第1导电类型的沟道；
第1主电极，在上述第1主面上形成，而且在上述第1主面中与上述绝缘栅型晶体管的上述基区接触；
第1导电类型的第1半导体层，在上述半导体衬底的上述第2主面上形成，而且与上述绝缘栅型晶体管对置；
第2导电类型的第2半导体层，在上述半导体衬底的上述第2主面上形成，而且与上述第1半导体层相邻接；以及
第2主电极，在上述第1半导体层上和上述第2半导体层上形成，
上述第2主电极与上述第1半导体层和上述第2半导体层的界面与上述第1主面平行，
上述第1主面与上述界面之间的厚度小于等于200μm，
上述第1半导体层和上述第2半导体层的各自的厚度都小于等于2μm。
2.如权利要求1中所述的绝缘栅型双极晶体管，其特征在于：
上述第1半导体层与上述第2主电极的第1界面对于上述界面的占有率为20％至70％。
3.如权利要求1中所述的绝缘栅型双极晶体管，其特征在于：
上述第2半导体层与上述第2主电极的第2界面对于上述界面的占有率为30％至80％。
4.如权利要求1至3的任一项中所述的绝缘栅型双极晶体管，其特征在于：
与上述第1主面平行且相当于上述第1半导体层和上述第2半导体层的排列方向的宽度方向上的、上述第1半导体层的第1宽度与上述第2半导体层的第2宽度之和为50μm至200μm。
5.如权利要求1至3的任一项中所述的绝缘栅型双极晶体管，其特征在于：
上述半导体衬底具备从上述基区与上述半导体衬底的界面起朝向上述半导体衬底内部形成的第1导电类型的第3半导体层，
上述第3半导体层比起与上述第3半导体层构成界面的上述半导体衬底的部分具有高的杂质浓度。
6.一种变流电路，其特征在于：
具备权利要求1至3的任一项中所述的绝缘栅型双极晶体管作为内置了续流二极管的开关元件。
7.一种绝缘栅型双极晶体管的制造方法，包括以下步骤：
在第1导电类型的半导体衬底的第1主面侧上形成MOSFET单元，
在形成上述MOSFET单元后的上述半导体衬底的第2主面内从与上述MOSFET单元对置的区域起朝向上述半导体衬底内部形成第1导电类型的第1半导体层以及与上述第1半导体层邻接的第2导电类型的第2半导体层，
在形成了上述第1和第2半导体层的上述第2主面上形成与上述第1和第2半导体层接触的第2主电极，该方法的特征在于：
在上述MOSFET单元的形成后且在上述第1和第2半导体层的形成前，从上述第2主面侧起研磨上述半导体衬底，将上述半导体衬底的厚度设定为小于等于200μm。
8.如权利要求7中所述的绝缘栅型双极晶体管的制造方法，其特征在于：
在上述半导体衬底的研磨后且在上述第1和第2半导体层的形成前，在上述半导体衬底的上述第2主面侧部分上形成成为掩模对准用标记的凸部。
9.一种绝缘栅型双极晶体管，其特征在于：
具备：
具有第1主面和第2主面的第1导电类型的半导体衬底；
绝缘栅型晶体管，在上述半导体衬底的上述第1主面侧上形成，而且在其导通工作时，在从上述第1主面起朝向上述半导体衬底内部形成的第2导电类型的基区内具有第1导电类型的沟道；
第1主电极，在上述第1主面上形成，而且在上述第1主面中与上述绝缘栅型晶体管的上述基区接触；
第1导电类型的第1半导体层，在上述半导体衬底的上述第2主面上形成，而且与上述绝缘栅型晶体管对置；
第2导电类型的第2半导体层，在上述半导体衬底的上述第2主面上形成，而且与上述第1半导体层间隔开；以及
第2主电极，在上述第1半导体层上和上述第2半导体层上形成，
上述第2主电极与上述第1半导体层和上述第2半导体层的界面与上述第1主面平行，
上述第1主面与上述界面之间的厚度小于等于200μm，
上述第1半导体层和上述第2半导体层的各自的厚度都小于等于2μm。
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