KR20050012175A - 절연게이트형 바이폴라 트랜지스터 및 그 제조방법과,인버터회로 - Google Patents

절연게이트형 바이폴라 트랜지스터 및 그 제조방법과,인버터회로 Download PDF

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KR20050012175A
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Abstract

IGBT와 프리휠링 다이오드를 1칩 내에 형성해도, IGBT 및 다이오드의 양쪽 전기적특성(ON 전압)을 양호한 것으로 제어한다. 프리휠링 다이오드 내장형 IGBT에서, 연마 후의 웨이퍼 두께 D를 200㎛ 이하로 하고, 캐소드 N+층(8)의 두께 T8 및 P+ 컬렉터층(9)의 두께 T9를 모두 2㎛ 이하로 설정한다. 또한, 폭방향 X에 관한 캐소드 N+층(8) 및 P+ 컬렉터층(9)의 폭의 합을, 50㎛ 이상 200㎛ 이하의 범위 내에 설정한다. 이 경우, 계면 IF 중, P+ 컬렉터층(9)과 컬렉터전극(10)과의 계면 IF2가 차지하는 비율은, 30%∼80%의 범위 내의 값이 된다.

Description

절연게이트형 바이폴라 트랜지스터 및 그 제조방법과, 인버터회로{INSULATED GATE BIPOLAR TRANSISTOR, MANUFACTURING METHOD THEREOF AND INVERTER CIRCUIT}
본 발명은, 절연게이트(MOS 구조)를 갖는 바이폴라 트랜지스터에 관한 것으로, 특히 프리휠링 다이오드(이하, 간단히 FWD라고도 칭함)를 내장한 절연게이트형 바이폴라 트랜지스터(Insulated Cate Bipolar Transistor:이하, 간단히 IGBT라 칭한다. 또한, 이 종류의 IGBT는 역도통형 IGBT라고도 칭하게 된다. )의 구조 및 그 제조기술에 관한 것이다. 그리고, 본 발명에 관한 IGBT는, 모터 등의 부하구동용의 인버터회로에서의 FWD 내장형 스위칭소자로서, 산업상 이용된다.
모터 등을 구동하는 파워 일렉트로닉스에 있어서, 정격전압이 300V 이상의 영역에서는, IGBT가 그 특성으로 스위칭소자로서 사용되어 있고, 더구나, 해당 스위칭소자에 병렬접속된 환류용 다이오드(FWD)가 사용되어 있다.
종래의 일반적인 IGBT에서는, P+ 컬렉터층 상에 N+ 버퍼층이 형성되고, N+ 버퍼층 상에 N-층이 형성되며, N-층의 표면 상에는, P형의 불순물을 확산함으로써 P 베이스영역이 선택적으로 형성되어 있고, 또한, 이 P 베이스영역의 표면 상에는, 고농도의 N형의 불순물을 선택적으로 확산함으로써 소스영역이 형성되어 있다. P 베이스영역 및 소스영역은, 게이트 폴리실리콘을 마스크로 하여, 형성된다. 이 부분이 2중 확산으로 되어 있으므로, 이 구조를, Double Diffuse MOS, 약칭하여 DMOS라 부른다. P 베이스영역 및 소스영역이 형성된 N-층의 상면에는, 게이트 산화막이 형성되어 있고, 게이트 절연막의 상부에는, 폴리실리콘의 게이트전극이 형성되어있으며, 게이트전극 하의 P 베이스영역이 채널영역이 된다. N+ 소스영역의 표면의 일부 영역 상과 P 베이스영역의 표면의 중앙부 영역 상에는 에미터전극이 형성되어 있고, N+ 기판의 이면에는 컬렉터전극이 형성되어 있다.
또한, 다른 종래예에 관한 IGBT로서는, MOS의 게이트전극이 실리콘 내부에 형성된 트렌치(홈) 내부에 형성되어 있는 트렌치형인 것도 있다.
여기서, 인버터회로는, 직류와 교류와의 변환기이다. 일반적인 인버터회로는, 스위칭소자인 상기 IGBT와, 프리휠링 다이오드(FWD)로 구성되어 있고, IGBT와 그것에 병렬접속된 프리휠링 다이오드로 이루어지는 1쌍의 회로요소를 총계 4개 또는 6개 조합하여 사용함으로써, 인버터회로는, 2상 또는 3상의 교류모터를 제어하고 있다. 보다 구체적으로는, 인버터회로는, 직류전원에 접속된 직류단자를 가지고 있고, 각 IGBT을 스위칭시킴으로써, 직류전압을 소정의 주파수의 교류전압으로 변환하여, 해당 교류전압을 부하인 모터에 전원공급한다.
[특허문헌 1]
일본특허공개평 6-196705호 공보(도 1)
[특허문헌 2]
일본특허공개평 7-153942호 공보(도 1)
[특허문헌 3]
일본특허공개평 6-53511호 공보(도 1)
[특허문헌 4]
일본특허공개평 2-126682호 공보
[특허문헌 5]
일본특허공개평 8-116056호 공보
상기한 인버터회로에서는, 부하인 모터가 유도성이기 때문에, 프리휠링 다이오드가 필요하다. 이 점을, 상술하면, 다음과 같다.
부하의 유도성은 전류에 의해 발생하는 자계에 에너지를 축적하는 성질을 가지고 있고, 전류의 변화는 에너지의 변화를 의미한다. 이하에서는, 부하의 유도성의 에너지 축적능력을 「L」이라 표현하여 기재한다. 부하에 흐르고 있는 전류를 차단하면, L로 축적되어 있는 에너지가 전류를 차단하고자 하는 물건에 해방되고, 전류의 변화를 방해하게 된다. 모터의 L로 축적되는 에너지가 순간 해방되면, IGBT의 특성을 손실시켜 버리는데 충분하고도 남는 어떤 정도의 대전력이 발생하므로, IGBT의 스위칭 동작에 의해 모터를 흐르는 전류를 급격히 차단하고자 하면, 개방되는 에너지에 의해, IGBT가 현저한 특성열화가 생겨 버린다.
그래서, IGBT의 오프 중에 모터에 흐르는 전류를 프리휠링 다이오드에 의해 우회 환류시켜, 모터를 흐르는 전류 자체는 스위칭에 의해 변화하지 않도록 한다. 그 때문에, 종래의 일반적인 인버터회로에서는, 직류전원과 모터를 연결하고, 모터에 전압을 인가하고 있던 IGBT가 오프하면, 모터를 흐르고 있던 전류는 모터의 L로 축적되어 있는 에너지에 의해, 프리휠링 다이오드를 통해 직류전류를 역류하고, 그 결과, 모터에 역의 직류전압이 인가되는 것과 등가의 상태가 생긴다. 그리고, IGBT에서의 온동작시간과 오프동작시간과의 비율을 변경하면, 직류전압 인가기간과 역류기간과의 비율이 변하기 때문에, 평균적으로 모터에 인가되는 전압을 제어하는 것이 가능해진다.
그래서, 이 비율을 정현파 형태로 변화시키면, 모터의 전류를 IGBT의 스위칭에 의해 급격히 차단하지 않고, 해당 스위칭에 의해 직류전원으로부터 교류전압을 전원공급할 수 있다.
인버터회로는 이러한 동작을 행하기 위해, 전술한 바와 같이, 어떤 IGBT와 역직렬로, 즉, 어떤 IGBT와 쌍으로 이루어지는 IGBT에 대하여 역병렬로, 프리휠링 다이오드는 접속되지 않으면 안된다.
이 점, 동일하게 스위칭소자로서 사용되고 있는 종래의 파워 MOSFET는, 역병렬 다이오드를 내장하는 구조를 구비하고 있기 때문에, 이러한 파워 MOSFET을 인버터회로의 스위칭소자로서 사용하는 경우에는, 별도, 프리휠링 다이오드를 접속할 필요는 없다. 그렇지만, 파워 MOSFET이 갖는 통전 가능한 전류밀도는 비교적 낮기 때문에, 파워 MOSFET은 대전류의 용도로는 적당하지 않다.
따라서, 모터 등을 구동하기 위한 인버터회로의 스위칭소자로서는 IGBT를 이용하지 않을 수 없다. 그런데, IGBT는, 파워 MOSFET의 기판에서의 N+층의 드레인전극측 부분을 P+층으로 변경하여 이루어지는 구조를 갖기 때문에, 이면의 P+ 컬렉터층과 N+ 버퍼층과의 사이에 다이오드가 형성된다. 이 다이오드의 내압은, 20V∼50V 정도의 범위 내의 값이 된다. 이러한 내압은, 프리휠링 다이오드로서 구비해야 하는 내압이라는 관점에서 본 경우에는, 지나치게 높다. 이러한 높은 내압을 갖는 배리어의 존재에 의해, 환류시에 발생하는 전압에 의한 발열 때문에, IGBT의 현저한 특성결손이 생길 수 있다. 이 때문에, IGBT는, 통전가능한 전류밀도의 관점에서 말하자면 파워 MOSFET보다도 유리하지만, MOSFET과 같이 프리휠링 다이오드를 내장하는 것이 구조상 할 수 없는 결과, IGBT를 스위칭소자로서 사용하는 종래의 인버터에 있어서는, IGBT와는 별개로 제조한 프리휠링 다이오드를 별도 접속하는 것이 필수적이었다.
그 때문에, IGBT는 파워 MOSFET보다도 후에 개발되었으므로, 파워 MOSFET과 마찬가지로, IGBT의 내부에 다이오드를 도입하는 것이, 기술상의 현안사항이 되어, 지금까지 어떤 해결책이 제안되어 오고 있었다.
예를 들면, 일본특원평 7-153942호 공보의 선행공지문헌에 제안되어 있는 구조로서는, IGBT의 이면의 P+ 컬렉터층을 관통하는 N+층을 형성함으로써, 다이오드가 IGBT의 내부에 도입되어 있다. 또한, 일본특원평 6-53511호 공보의 선행공지문헌에서 제안되어 있는 구조로서는, 이면의 P+ 컬렉터층을 N+층 내에 부분적으로 형성함으로써, 다이오드가 IGBT의 내부에 도입되어 있다. 그러나, 이들 구조는, 어느 하나도, 아이디어의 영역을 벗어나지 않고, 실제의 제품에 적용될 때까지는 이르고 있지 않다. 그 이유는, 다음과 같은 점에 있다. 즉, 현재 제품화되어 있는 IGBT의 대부분에 있어서는, 역방향 내압이 600V 혹은 1200V이고, 내압을 유지하는데 필요한 N-층의 두께로서는, 50㎛∼150㎛의 범위 내의 값인데 비해, 웨이퍼 프로세스(W/P)에 필요한 웨이퍼의 두께는 250㎛∼600㎛의 범위 내의 값이 된다. 이 때문에, 이면측의 P+ 컬렉터층의 두께는, 100㎛ 이상이 된다. 따라서, 일본특원평 7-153942호 공보의 구조에 있어서는, P+ 컬렉터층을 관통하는 구조를 갖는 N형의 다결정영역을 실제로 형성하는 것은 곤란하다. 반대로, 후자의 일본특원평 6-53511호 공보의 구조에 있어서는, W/P에서 흐르게 할 수 있는 구조를 실현하기 위해서는, N-층의 두께가 너무 두꺼워져, IGBT 특성의 장점을 발휘시키는 것을 도리어 할 수 없게 된다는 문제점이 있다.
또한, IGBT 특성개선을 위해, N-층의 일부를 컬렉터전극에 접속하는 구조가, 일본특허공개평 2-126682호 공보에 제시되어 있지만, 거기에서의 다이오드는, 그 특성이 충분하지 않기 때문에, 사용에 적합하지 않는 것이므로, 이 다이오드를 동작시키지 않게 하는 구조가 개시되어 있다.
또한, 일본특허공개평 6-196705호 공보의 선행공지문헌에서도, 동일한 구조가 개시되어 있다. 일본특허공개평 6-196705호 공보에서는, 내장시킨 다이오드의 리커버리 특성을 개선하기 위해, 표면의 P층에 P-층을 형성하는 구조가 개시되어 있다. 또한, N-층의 두께는 50㎛이고, P+ 컬렉터층의 두께는 20㎛이라고, 표시되어 있다. 또한, 동일 공보에 있어서는, 그 제조방법으로서, N- 기판을 스타트로서, 이면측의 P+ 컬렉터층과 N+ 캐소드층을 형성하고, 그 후, 표면의 MOSFET를 형성하는 것이, 기재되어 있다. 이 제조방법에서는, 80㎛ 정도의 웨이퍼 두께로 W/P의 모든 공정을 흐르게 할 필요가 있기 때문에, W/P 도중의 웨이퍼의 취급이 매우 어렵다는 문제점이 있다.
본 발명은 이러한 기술상황을 타파하고자 이루어진 것으로, 그 목적으로 하는 바는, FWD 내장형 IGBT에서, IGBT 및 FWD의 각각의 전기적특성을 모두 실용적인양호한 레벨로 개선할 수 있는 구조 및 그 제조기술을 제공하는 점에 있다.
도 1은 본 발명의 FWD 내장형 IGBT를 사용한 전력변환회로를 나타내는 도면이다.
도 2는 본 발명의 실시예 1에 관한 FWD 내장형 IGBT의 일부분을 나타내는 종단면도이다.
도 3은 본 발명의 실시예 1에 관한 FWD 내장형 IGBT를 검증하기 위해 사용한 종단면도이다.
도 4는 본 발명의 실시예 1에 관한 FWD 내장형 IGBT에서의 시뮬레이션 결과를 나타내는 도면이다.
도 5는 본 발명의 실시예 1에 관한 FWD 내장형 IGBT에서의 시뮬레이션 결과를 나타내는 도면이다.
도 6은 본 발명의 실시예 1에 관한 FWD 내장형 IGBT에서의 시뮬레이션 결과를 나타내는 도면이다.
도 7은 본 발명의 실시예 1에 관한 FWD 내장형 IGBT에서의 시뮬레이션 결과를 나타내는 도면이다.
도 8은 본 발명의 실시예 1에 관한 FWD 내장형 IGBT에서의 시뮬레이션 결과를 나타내는 도면이다.
도 9는 본 발명의 실시예 1에 관한 FWD 내장형 IGBT에서의 시뮬레이션 결과를 나타내는 도면이다.
도 10은 본 발명의 실시예 1에 관한 FWD 내장형 IGBT의 변형예를 나타내는 종단면도이다.
도 11은 본 발명의 실시예 1에 관한 FWD 내장형 IGBT의 다른 변형예를 나타내는 종단면도이다.
도 12는 본 발명의 실시예 1에 관한 FWD 내장형 IGBT의 또 다른 변형예를 나타내는 종단면도이다.
도 13은 본 발명의 실시예 2에 관한 FWD 내장형 IGBT의 일부분을 나타내는 종단면도이다.
도 14는 본 발명의 실시예 2에 관한 FWD 내장형 IGBT의 변형예를 나타내는 종단면도이다.
도 15는 본 발명의 실시예 3에 관한 FWD 내장형 IGBT의 제조방법을 나타내는 종단면도이다.
도 16은 본 발명의 실시예 3에 관한 FWD 내장형 IGBT의 제조방법을 나타내는 종단면도이다.
도 17은 본 발명의 실시예 3에 관한 FWD 내장형 IGBT의 제조방법을 나타내는 종단면도이다.
도 18은 본 발명의 실시예 3에 관한 FWD 내장형 IGBT의 제조방법을 나타내는 종단면도이다.
도 19는 본 발명의 실시예 3에 관한 FWD 내장형 IGBT의 제조방법을 나타내는 종단면도이다.
도 20은 본 발명의 실시예 3에 관한 FWD 내장형 IGBT의 제조방법을 나타내는 종단면도이다.
도 21은 본 발명의 실시예 3에 관한 FWD 내장형 IGBT의 제조방법을 나타내는 종단면도이다.
도 22는 본 발명의 실시예 4에 관한 FWD 내장형 IGBT의 제조방법을 나타내는 종단면도이다.
도 23은 본 발명의 실시예 4에 관한 FWD 내장형 IGBT의 제조방법을 나타내는 종단면도이다.
도 24는 본 발명의 실시예 4에 관한 FWD 내장형 IGBT의 제조방법을 나타내는 종단면도이다.
도 25는 본 발명의 실시예 4에 관한 FWD 내장형 IGBT의 제조방법을 나타내는 종단면도이다.
도 26은 본 발명의 실시예 4에 관한 FWD 내장형 IGBT의 제조방법을 나타내는 종단면도이다.
도 27은 본 발명의 실시예 4에 관한 FWD 내장형 IGBT의 제조방법을 나타내는 종단면도이다.
도 28은 본 발명의 각 실시예에서의 제1 반도체층 및 제2 반도체층의 평면적 내지는 2차원적인 상호배치관계의 구체예를 나타내는 평면도이다.
도 29는 본 발명의 각 실시예에서의 제1 반도체층 및 제2 반도체층의 평면적 내지는 2차원적인 상호배치관계의 구체예를 나타내는 평면도이다.
도 30은 본 발명의 각 실시예에서의 제1 반도체층 및 제2 반도체층의 평면적 내지는 2차원적인 상호배치관계의 구체예를 나타내는 평면도이다.
도 31은 본 발명의 각 실시예에서의 제1 반도체층 및 제2 반도체층의 평면적 내지는 2차원적인 상호배치관계의 구체예를 나타내는 평면도이다.
도 32는 본 발명의 각 실시예에서의 제1 반도체층 및 제2 반도체층의 평면적 내지는 2차원적인 상호배치관계의 구체예를 나타내는 평면도이다.
도 33은 본 발명의 각 실시예에서의 제1 반도체층 및 제2 반도체층의 평면적 내지는 2차원적인 상호배치관계의 구체예를 나타내는 평면도이다.
도 34는 본 발명의 각 실시예에서의 제1 반도체층 및 제2 반도체층의 평면적 내지는 2차원적인 상호배치관계의 구체예를 나타내는 평면도이다.
도 35는 본 발명의 각 실시예에서의 제1 반도체층 및 제2 반도체층의 평면적 내지는 2차원적인 상호배치관계의 구체예를 나타내는 평면도이다.
도 36은 본 발명의 각 실시예에서의 제1 반도체층 및 제2 반도체층의 평면적 내지는 2차원적인 상호배치관계의 구체예를 나타내는 평면도이다.
도 37은 본 발명의 각 실시예에서의 제1 반도체층 및 제2 반도체층의 평면적 내지는 2차원적인 상호배치관계의 구체예를 나타내는 평면도이다.
도 38은 본 발명의 각 실시예에서의 제1 반도체층 및 제2 반도체층의 평면적 내지는 2차원적인 상호배치관계의 구체예를 나타내는 평면도이다.
도 39는 본 발명의 각 실시예에서의 제1 반도체층 및 제2 반도체층의 평면적 내지는 2차원적인 상호배치관계의 구체예를 나타내는 평면도이다.
도 40은 본 발명의 각 실시예에서의 제1 반도체층 및 제2 반도체층의 평면적 내지는 2차원적인 상호배치관계의 구체예를 나타내는 평면도이다.
도 41은 본 발명의 각 실시예에서의 제1 반도체층 및 제2 반도체층의 평면적 내지는 2차원적인 상호배치관계의 구체예를 나타내는 평면도이다.
도 42는 본 발명의 각 실시예에서의 제1 반도체층 및 제2 반도체층의 평면적 내지는 2차원적인 상호배치관계의 구체예를 나타내는 평면도이다.
도 43은 본 발명의 각 실시예에서의 제1 반도체층 및 제2 반도체층의 평면적 내지는 2차원적인 상호배치관계의 구체예를 나타내는 평면도이다.
도 44는 본 발명의 각 실시예에서의 제1 반도체층 및 제2 반도체층의 평면적 내지는 2차원적인 상호배치관계의 구체예를 나타내는 평면도이다.
도 45는 본 발명의 각 실시예에서의 제1 반도체층 및 제2 반도체층의 평면적 내지는 2차원적인 상호배치관계의 구체예를 나타내는 평면도이다.
도 46은 본 발명의 각 실시예에서의 제1 반도체층 및 제2 반도체층의 평면적 내지는 2차원적인 상호배치관계의 구체예를 나타내는 평면도이다.
도 47은 본 발명의 각 실시예에서의 제1 반도체층 및 제2 반도체층의 평면적 내지는 2차원적인 상호배치관계의 구체예를 나타내는 평면도이다.
도 48은 본 발명의 각 실시예에서의 제1 반도체층 및 제2 반도체층의 평면적 내지는 2차원적인 상호배치관계의 구체예를 나타내는 평면도이다.
도 49는 본 발명의 각 실시예에서의 제1 반도체층 및 제2 반도체층의 평면적 내지는 2차원적인 상호배치관계의 구체예를 나타내는 평면도이다.
도 50은 본 발명의 각 실시예에서의 제1 반도체층 및 제2 반도체층의 평면적 내지는 2차원적인 상호배치관계의 구체예를 나타내는 평면도이다.
도 51은 본 발명의 각 실시예에서의 제1 반도체층 및 제2 반도체층의 평면적 내지는 2차원적인 상호배치관계의 구체예를 나타내는 평면도이다.
도 52는 본 발명의 각 실시예에서의 제1 반도체층 및 제2 반도체층의 평면적 내지는 2차원적인 상호배치관계의 구체예를 나타내는 평면도이다.
*도면의 주요부분에 대한 부호의 설명*
1 : N- 기판 2 : P 베이스영역
3 : 에미터영역 4 : 게이트 절연막
5 : 게이트전극 6 : 층간절연막
7 : 에미터전극 8 : 캐소드 N+ 층
9 : 컬렉터 P+ 층 10 : 컬렉터전극
1S1 : 제1 주표면 1S2 : 제2 주표면
IF : 계면 IF1 : 제1 계면
IF2 : 제2 계면 X : 축방향
D : 웨이퍼두께(기판두께)
본 발명의 주제에 관한 절연게이트형 바이폴라 트랜지스터는, 제1 주표면 및 제2 주표면을 갖는 제1 도전형의 반도체기판과, 상기 반도체기판의 상기 제1 주표면측에 형성되어 있고, 더구나, 상기 제1 주표면으로부터 상기 반도체기판의 내부로 향하여 형성된 제2 도전형의 베이스영역 내에, 그 온동작시에 상기 제1 도전형의 채널을 갖는 절연게이트형 트랜지스터와, 상기 제1 주표면 상에 형성되어 있고 또한 상기 제1 주표면에서 상기 절연게이트형 트랜지스터의 상기 베이스영역과 접촉하는 제1 주전극과, 상기 반도체기판의 상기 제2 주표면 상에 형성되어 있고 또한 상기 절연게이트형 트랜지스터에 대향하는 상기 제1 도전형의 제1 반도체층과, 상기 반도체기판의 상기 제2 주표면 상에 형성되어 있고 또한 상기 절연게이트형 트랜지스터에 대향하는 상기 제2 도전형의 제2 반도체층과, 상기 제1 반도체층 상 및 상기 제2 반도체층 상에 형성된 제2 주전극을 구비하고 있고, 상기 제2 주전극과, 상기 제1 반도체층 및 상기 제2 반도체층과의 계면은, 상기 제1 주표면과 평행하며, 상기 제1 주표면과 상기 계면과의 사이의 두께는 200㎛ 이하이고, 상기 제1 반도체층 및 상기 제2 반도체층의 각각의 두께는 모두 2㎛ 이하인 것을 특징으로 한다.
이하, 본 발명의 주제의 여러가지 구체화를 첨부도면을 근거로, 그 이점과 함께 상술한다.
본 발명의 주제는, 환류다이오드를 내장한 절연게이트형 바이폴라 트랜지스터에서의, IGBT로서의 전기적특성(VCE(sat)) 및 다이오드로서의 전기적특성(Vf)의 양쪽을, 모두 상대적으로 낮은 실용적 레벨값으로 유지할 수 있다는 효과를 나타낸다.
보다 상세하게는, 제2 반도체층이 제2 주표면에 차지하는 비율이 30% 이상 내지 80%의 범위 내에 있으므로, IGBT의 VCE(sat)를 상대적으로 낮은 레벨로 억제할 수 있다. 혹은, 제1 반도체층이 제2 주표면에 차지하는 비율이 20% 이상 내지 70%의 범위 내에 있으므로, 다이오드의 Vf를 상대적으로 낮은 레벨로 억제할 수 있다. 그리고, 제1 반도체층의 폭과 제2 반도체층의 폭과의 합이 50㎛ 이상의 값으로 제어되므로, IGBT의 VCE(sat) 특성 및 다이오드의 Vf 특성을 모두 실용적 또한 상대적으로 낮은 레벨로 억제할 수 있다.
[발명의 실시예]
도 1은, 종래의 인버터회로에서의, 스위칭소자와 해당 스위칭소자에 역병렬 접속되는 프리휠링 다이오드의 2칩으로 이루어지는 회로요소에, 본 발명에 관한 프리휠링 다이오드 내장형의 IGBT를 적용했을 때의 인버터회로의 구성을 나타내는 도면이다. 즉, 본 인버터회로에 있어서는, 스위칭소자인 IGBT와 프리휠링 다이오드(FWD)로 구성되는 영역이, 1칩으로, 바꾸어 말하면, 신구조의 IGBT만으로, 구성된다.
또한, 도 1의 회로에서의 실제동작은, 종래의 것과 동일하다. 즉, 본 회로가, 적당한 조합으로 이루어지는 3상분의 IGBT를 온으로 제어하여 직류전원과 모터부하 M을 서로 접속시키면, 직류전압이 모터 M으로 인가되고, 순서대로 전류가 증가한다. 그 후, 본 회로가, 온상태에 있는 각 IGBT를 오프로 제어하면, L로 축적된 에너지에 의해 전류가 계속 흐르게 하지만, 먼저 온한 IGBT와 직렬로 접속된 다른쪽의 IGBT가 역방향으로 전류를 흐르게 하기 위해, 모터 M은 직류전원에 역접속된 상태가 되고, 모터전류는, 급격히 차단되지 않고, 계속 흐름과 동시에, L로 축적된 에너지는 순서대로 직류전원으로 반환되어, 전류는 순서대로 감소한다.
이와 같아, 1칩의 IGBT와 유사한 인버터 제어가 가능해져, 인버터를 제어하는 반도체장치의 소형화가 달성된다.
이하에서는, 본 발명의 본질 부분인 프리휠링 다이오드 내장형 IGBT의 특징적 구조와, 그 신규한 제조방법을, 도면에 근거하여 기재한다.
(실시예 1)
도 2는, 본 실시예의 일예인 RWD 내장형 IGBT의 구조의 일부분을 나타내는 종단면도이고, 도 2에서, 방향 X는 실리콘 웨이퍼 폭방향이며, 방향 Y는 웨이퍼 두께방향이다. 도 2의 반도체장치는, DMOS 구조의 MOSFET 셀을 갖는 FWD 내장형 IGBT에 대하여, 이하에 기재하는 본 실시예의 특징을 적용한 것이다.
우선, 본 반도체장치의 실리콘 웨이퍼는, 1) 그 중핵부로서, 제 주표면(1S1) 및 제2 주표면(1S2)을 갖고 또한 제1 도전형(여기서는 N형)의 불순물을 갖는 N-형 반도체기판(N-층이라고도 칭함)(1)과, 2) 반도체기판(1)의 제1 주표면(1S1)측에, 요컨대, 제1 주표면(1S1) 상 및 제1 주표면(1S1)으로부터 소정의 깊이까지의 반도체기판 부분 내에, 형성된, 절연게이트형 트랜지스터(여기서는 N형 채널을 갖는 MOSFET)의 셀을 갖는다. 즉, 해당 절연게이트형 트랜지스터는, 제1 주표면(1S1)으로부터 상기 깊이까지 반도체기판(1)의 내부로 향하여 형성된 제2 도전형(여기서는 P형)의 베이스영역(2) 내에, 그 온동작시에 제1 도전형의 채널(N형 채널)을 형성한다. 보다 구체적으로는, 본 장치에서의 절연게이트형 트랜지스터 셀은, I) P형의 불순물을 확산함으로써 N- 기판(1)의 제1 주표면(1S1) 아래쪽에 선택적으로 형성된 P 베이스영역(2)과, II)고농도의 N형의 불순물을 P 베이스영역(2)의 표면으로부터 동일영역(2)의 내부에 대하여 선택적으로 확산함으로써 형성된 N+ 소스영역(3)과, III) N- 기판(1)의 제1 주표면(1S1)의 내에서, P 베이스영역(2)의 에지부와 소스영역(3)의 에지부에 끼워진 영역, 소스영역(3)의 에지부 근처의 소스영역 표면 일부분, 및 P 베이스영역(2)의 에지부의 외측 부분으로 이루어지는 영역 상에 형성된 게이트 산화막(4)과, IV) 게이트 절연막(4)의 상측 표면 상에 형성된 폴리실리콘의 게이트전극(5)과, V) 게이트 산화막(4) 및 게이트전극(5)의 노출표면을 피복하는 층간절연막(6)으로 구성되어 있다. 그리고, 게이트전극(5) 바로 아래의 P 베이스영역(2)의 부분이, 채널영역이 된다. 또한, P 베이스영역(2)과 소스영역(3)이란, 게이트 산화막(4)을 마스크로 하여 형성된다.
또한, 반도체장치는, 3) 층간절연막(6)의 상면을 피복하도록 제1 주표면(1S1) 상에 형성되어 있고, 또한, P 베이스영역 표면의 중앙부에 해당하는 제1 주표면(1S1)의 영역에서 상기 절연게이트형 트랜지스터의 P 베이스영역(2)과 전기적으로 접촉하는 제1 주전극(여기서는 에미터전극)(7)과, 4) 반도체기판(1)의 제2 주표면(1S2)의 내에서, 상기 절연게이트형 트랜지스터에 대향하는 제1 영역 상에, 웨이퍼 폭방향 X에 연장되도록 형성되어 있고, 또한, 제1 도전형의 불순물을 갖는 제1 반도체층(여기서는 N+ 캐소드층)(8)과, 5) 반도체기판(1)의 제2 주표면(1S2) 내에서, 상기 제1 영역에 인접함과 동시에 상기 절연게이트형 트랜지스터에 대향하는 제2 영역 상에, 웨이퍼 폭방향 X에 연장되도록 형성되어 있으며, 또한, 제2 도전형의 불순물을 갖는 제2 반도체층(여기서는 P+ 컬렉터층)(9)을, 가지고 있다.
또한, 본 장치는, 제1 반도체층(8) 상 및 제2 반도체층(9) 상에 형성된 제2 주전극(여기서는 컬렉터전극)(10)을 가지고 있다. 여기서, 제2 주전극(10)과, 제1 반도체층(8) 및 제2 반도체층(9)과의 계면 IF는, 제1 주표면(1S1)과 평행하다. 이와 같이, N- 기판 이면 위쪽의 컬렉터전극(10)은, P+ 컬렉터층(9) 및 N+ 캐소드층(8)에, 각각, 제2 계면 IF2 및 제1계면 IF1을 통해 전기적 또한 기계적으로 접속되어 있다.
본 장치의 특징적 구성요소는, 이하의 점에 있다.
우선, C1) 제1 주표면(1S1)과 계면 IF와의 사이의 두께, 즉, 웨이퍼 두께 D는, 200㎛ 이하이고, C2) 제1 반도체층(8) 및 제2 반도체층(9)의 각각의 두께 T8 및 T9는, 모두 2㎛ 이하이다(예를 들면 0.5㎛). 그리고, C3) 계면 IF에 대한, 제1 반도체층(8)과 제2 주전극(10)과의 제1 계면 IF1의 점유율은, 20% 내지 70%의 범위 내의 값이다, 혹은, 계면 IF에 대한, 제2 반도체층(9)과 제2 주전극(10)과의 제2 계면 IF2의 점유율은, 30% 내지 80%의 범위 내의 값이다.
또한, C4) 제1 주표면(1S1)과 평행하고 또한 제1 반도체층(8) 및 제2 반도체층(9)의 배열방향에 해당하는 웨이퍼 폭방향 X에서의, 제1 반도체층(8)의 제1 폭과 제2 반도체층(9)의 제2 폭과의 합은, 50㎛ 내지 200㎛의 범위 내의 값으로 설정되어 있다.
이상과 같이, 그 두께 D가 200㎛ 이하의 값으로 제조시에 제어된 N- 기판(1)의 하면 상에, 모두 그 두께가 2㎛ 이하로 제조시에 제어된, P+ 컬렉터층(9)과 N+ 캐소드층(8)이, 각각의 반도체층으로서, 더구나, 양쪽 층 8 및 9의 폭의 총합이 50㎛ 내지 200㎛의 범위 내가 되도록, 형성되어 있다.
다음에, 도 2의 FWD 내장형 IGBT의 동작에 대하여 기재한다. 도 2의 구조에 있어서, 에미터전극(7)과 컬렉터전극(10) 사이에 소정의 컬렉터전극 VCE를 인가하고, 또한, 에미터전극(7)과 게이트전극(5) 사이에 소정의 게이트전압 VGE를 인가하면(게이트를 온으로 함), 채널영역이 N형 영역으로 반전하고, P 베이스영역(2) 내에, N-층(1)과 N+층(3)을 전기적으로 가교하는 채널이 형성된다. 이 채널을 통해, 에미터전극(7)으로부터 전자가 N-층(1) 내에 주입된다. 이 주입된 전자에 의해, P+ 컬렉터층(9)과 N-층(1) 사이가 순바이어스되고, P+ 컬렉터층(9)으로부터 홀이 주입되며, N-층(1)의 저항이 대폭 떨어져, IGBT의 전류용량은 증대한다. 본 장치에 있어서는, N+ 캐소드층(8)도 P+ 컬렉터층(9)만이 컬렉터전극 상에 전면적으로 형성된 FWD 비내장형의 IGBT와 비교하면 P+ 컬렉터층(9)으로부터의 홀의 주입이 일어나기 어렵지만, 후술하는대로, P+ 컬렉터층(9)의 사이즈를 적정값으로 맞춤으로써, 실용레벨에서의 IGBT 동작을 달성하는 것은 가능하다.
다음에, 본 장치에서의 IGBT의 온상태로부터 오프상태로의 이행동작에 대하여 기재한다. 도 2의 구조에서, 온상태시에 에미터전극(7)과 게이트전극(5) 사이에 인가된 게이트전압 VGE를 0V로, 또는, 에미터전극(7)과 게이트전극(5) 사이를 역바이어스로 하면(게이트를 오프함), N형으로 반전되어 있던 채널영역이 P영역으로 되돌아오고, 에미터전극(70으로부터의 전자의 주입의 스톱에 의해, P+ 컬렉터층(90으로부터의 홀의 주입도 멈춘다. 그 후, N-층(1)에 머물러 있던 전자와 홀은, 각각 컬렉터전극(10) 및 에미터전극(7)으로 관통해 가거나, 혹은, N-층(1) 내에서 서로 재결합하여 소멸한다. 오프상태에서, 에미터전극(7)과 컬렉터전극(10) 사이에 인가할 수 있는 컬렉터전압 VCE는, N-층(1)의 불순물농도와 두께에 의해, 결정된다.
또한, 본 장치에 있어서는, N+ 캐소드층(8)이, N-기판 하면(1S2) 상에, 양쪽 P+ 컬렉터층(9)9)에 끼워지는 상태로, 형성되어 있다. 이 구조에 따른, 부하의 L로 축적된 에너지에 의해, 본 IGBT에, 극성이 반대인 전압 VEC가 인가되면, N-층(1)을 끼워 N+ 캐소드층(8)과 제1 주표면(1S1)측의 P 베이스영역(2)으로 형성되는 PIN형 접합 다이오드에, 순방향 전류가 흐른다. 이 N+ 캐소드층(8)에 의해 형성되는 내장 다이오드가, 종래의 역병렬접속되어 있던 프리휠링 다이오드 대신에 기능하기 때문에, 프리휠링 다이오드를 접속하지 않아도, 축적된 에너지에 의한 IGBT의 특성손실이라는 사태가 일어나지 않게 된다. 요컨대, 본 장치의 IGBT는, 프리휠링 다이오드로서도 동작한다.
더욱이, 다이오드가 온된 상태에 있어서, 해당 IGBT(예를 들면 고전위측의 IGBT:도 1 참조)와 직렬로 연결된 IGBT(예를 들면 저전위측의 IGBT:도 1 참조)가 온하면, 해당 IGBT에 내장된 본 다이오드의 P 베이스영역(2)으로부터의 홀의 주입이 멈추고, 또한, 캐소드 N+층(8)으로부터의 전자의 주입도 멈춘다. 그 후, N- 반도체기판(1) 내에 머물러 있는 캐리어 축적 전자와 홀은, 각각, 컬렉터전극9100 및 에미터전극(7)으로 관통해 가거나, 혹은 N- 반도체기판(1) 내에 서로 재결합하여 소멸한다. 이때, 다이오드가 온상태일 때에 흐르고 있던 전류와 역방향의 전류가 흐른다. 이 전류는 「리커버리 전류」라 부르고, 이 리커버리 전류를 적게 하는 것은, 다이오드에 요구되는 특성이다.
<시뮬레이션에 의한 검증>
상기 동작내용에 관하여, 시뮬레이션으로서 MEDICI를 사용하여, 본 장치의 동작에 대하여 검증했다. 이때의 시뮬레이션의 대상이 된 구조는, 도 3에 나타내는 반도체구조이다. 즉, 불순물농도 1E19가고 또한 두께 3㎛의 P층(다이오드의 순방향 강하전압 Vf를 산출하는 경우에만 해당 P층이 적용됨), 또는, 불순물농도 1E19가고 또한 두께 1㎛의 N층(IGBT의 포화상태에서의 컬렉터 에미터 사이전압값 VCE(sat)를 산출하는 경우에만 해당 N층이 상기 P층 대신에 적용됨) 중 어느 한쪽이, N-층의 상측 표면 상에 배치되어 있고, N-층의 하측 표면(이면) 상에, 불순물 농도 1E19로 또한 두께 0.3㎛의 컬렉터 P층과, 불순물 농도 1E19로 또한 두께 0.3㎛의 캐소드 N층이, 각각 인접하는 형태로 배치되어 있다. 도 3에서의 X 및 Y 방향은, 도 1의 X 및 Y 방향에 각각 해당한다. 본 시뮬레이션 구조에 있어서는, 컬렉터 P층 및 캐소드 N층이 모두 웨이퍼 프로세스(W/P)의 최후의 단계에 있어서 실제로는 제조되는 점을 고려하고, 양층의 두께는 모두 0.3㎛로 설정되어 있다. 또한, 본원 발명자의 실시품의 일례로서는, 컬렉터 P층 및 캐소드 N층의 두께는 모두 0.5㎛ 정도이다. 따라서, 실제의 시뮬레이션에 있어서 내장형 다이오드 및 IGBT의 각각의 온전압을 산출하는 것에 있어서는, 한쪽에서, 1) 도 3의 최상층이 상기 P형 표면층과 유사하게 구성되고 또한 + 전위가 상기 P형 표면층에 인가되어 있는 것으로 상정한 후에, 다이오드의 순방향 강하전압 Vf가 계산되고, 다른쪽에서, 2) 도 3의 최상층이 상기 N형 표면과 유사하게 구성되고 또한 최하층의 컬렉터 P층에 + 전위가 인가되어 있는 것으로 상정한 후에, IGBT의 포화상태에서의 컬렉터 에미터간 전압값 VCE(sat)가 계산되었다.
우선, 도 3에 표시되는 구조에 있어서, 컬렉터 P층 및 캐소드 N층이 N- 층 이면 상에 폭방향 X에 관해서 1/2씩 형성되어 있는 것으로 하여(따라서, 양층의 폭치수는 서로 같음), 웨이퍼 두께 D를, 50㎛로부터 500㎛까지의 범위 내에서 변경하였을 때의, IGBT의 포화상태에서의 컬렉터 에미터 사이 전압값 VCE(sat)와, IGBT 내의 다이오드의 순방향 강하전압 Vf를 산출하였다. 그 때의 양쪽 전압값 VCE(sat) 및 Vf의 웨이퍼 두께 의존성을, 도 4에 나타낸다. 도 4에서, 화이트범위 내의 10㎛, 50㎛, 100㎛, 200㎛의 각 값은, 컬렉터 P층의 폭치수와 인접하는 캐소드 N층의 폭치수와의 총합 W(도 3 참조)인 셀사이즈의 값을 나타내고 있다. 따라서, 도 4는, 양쪽 전압값 VCE(sat) 및 Vf의 웨이퍼 두께 의존성뿐만 아니라, 셀사이즈 의존성도 나타내고 있다. 도 4로부터 이해되는대로, VCE(sat)와 Vf는 모두, 웨이퍼 두께(실질적으로는 N-층의 두께)의 증대와 동시에 증가하고 있고, 더구나, 웨이퍼 두께가 200㎛을 넘으면, 급격히 VCE(sat)와 Vf가 모두 급상승하고 있다. 여기서, 통상 필요한 N-층의 두께는 유지내압이 600V인 경우에서는 50㎛ 정도이고, 1200V인 경우만100㎛ 정도이고, 대강, 50㎛∼150㎛의 범위 내의 값이다. 그리고, 종래의 IGBT에서는, 통상, 웨이퍼 두께는 250㎛∼600㎛의 범위 내의 값으로, P+ 컬렉터층의 두께는 비교적 두껍게 설정되어 있다. 도 4의 전기적특성 결과로부터 명백하게 결론지을 수 있는 점은, FWD 내장형 IGBT에서는, 「IGBT+다이오드」의 구조를, 200㎛를 넘는 두께의 웨이퍼 상에 작성하는 것은, IGBT와 다이오드와의 성능을 고려한 후에 심각한 문제를 야기하기 때문에, 웨이퍼 두께를 적어도 200㎛ 이하로 설정할 필요성이 있다고 하는 것이다.
다음에, N-층의 이면에 형성하는 컬렉터 P층과 캐소드 N층과의 폭방향에 관한 최적화를 검토하기 위해, 컬렉터 P층과 캐소드 N층과의 토탈폭 W를 10㎛, 50㎛, 100㎛ 및 200㎛의 각 4 사양으로 설정한 후에, 웨이퍼 두께 D를 50㎛, 100㎛, 200㎛, 및 500㎛로 순서대로 변경하여, 컬렉터 P층과 캐소드 N층의 비율(셀사이즈 W 중에 차지하는 각 층의 배분률)을 각 값으로 나눈 경우에서의, 양쪽 전압 VCE:(sat) 및 Vf의 산출결과를, 도 5 내지 도 8의 각 도면에 나타낸다. 또한, 도 5 내지 도 8의 각 도면에서의 횡축은, 컬렉터 P층(9)의 점유율 P를 나타내고 있다. 따라서, 도 5 내지 도 8의 각 도면에서의 횡축의 값 P를 100%에서 뺀 값은, 반대로, 캐소드 N층(8)의 점유율(100-P)을 공급한다. 도 5∼도 8로부터 명백해지는 바와 같이, 컬렉터 P층(9)의 점유율. P가 적어지면(반대로 말하면, 캐소드 N층(8)의 점유율이 증대하면), 또한, 캐소드 N층(8)의 비율이 적어지면(반대로 말하면, 컬렉터 P층(9)의 비율이 증대하면), IGBT의 전압 VCE(sat)와 다이오드의 전압 Vf가 모두 상승한다는 경향이 있다. 특히, 웨이퍼두께가 500㎛일 때는, 셀사이즈 W를 초과해도 양쪽 전압값 VCE(sat) 및 Vf는 모두 상대적으로 높고, 웨이퍼두께가 500㎛의 디바이스는, 전기적특성상, 실사용에 적합하지 않다고, 평가할 수 있다. 이들 도면으로부터, 웨이퍼두께 D를 200㎛ 이하로 설정한 경우에 있어서, IGBT와 다이오드를 1칩 내에 도입한, 전기적특성이 양호한, 실사용가능한 디바이스를 제공하기 위해서는, 컬렉터 P층(9)의 비율 내지는 점유율은 30% 이상 80% 이하의 범위 내의 값인 것이 바람직하고, 또한, 캐소드 N층(8)의 비율 내지는 점유율은 20% 이상 70% 이하의 범위 내의 값인 것이 바람직하다고, 말할 수 있다.
상기 결과에서 구한 셀사이즈 W와 양쪽 전압 VCE(sat) 및 Vf와의 관계를, 도 9에 나타낸다. 도 9에서, 괄호 내의 각 값 50㎛, 100㎛, 200㎛, 500㎛는, 웨이퍼두께 D를 나타낸다. 도 9로부터 명백해지는 바와 같이, 셀사이즈 W(도 3)가 50㎛ 이하의 범위에서는, 각 웨이퍼두께 D(실질적으로는 N-층의 두께로 결정됨)에 대하, 양쪽 전압값 VCE(sat) 및 Vf의 각각은 모두 셀사이즈 의존성을 나타내지 않게 되고, 거의 동일한 레벨을 계속 유지한다. 따라서, 웨이퍼두께 D≤500㎛ 내지는 웨이퍼두께≤200㎛에서는, 폭방향 X에서의 셀사이즈 W를 50㎛ 이상으로 설정하므로, IGBT 및 FWD의 전기적특성의 관점에서 보아 바람직하다고 결론지을 수 있다.
<변형예 1>
도 2의 구조 대신에, 도 10에 나타내는 형태를 행하여도, 동일한 작용효과가 달성된다. 도 10에서는, 베이스영역(2)과 에미터전극(7)과의 계면 바로 아래에 위치하는 이면 상 반도체층은 제2 반도체층(9)이 되고, 도 2와 비교하여, 제1 및 제2 반도체층 8 및 9의 배치위치가 역전되어 있다.
<변형예 2>
도 2 또는 도 10의 구조 대신에, 도 11에 나타내는 변형을 행하여도, 기본적으로 동일한 작용효과를 얻을 수 있다. 도 11에서는, 제1 반도체층("8)과 제2 반도체층(9)과의 사이에 N-층(1)의 이면측 일부가 개재되어 있다. 이 N-층 부분의 폭방향 X에서의 치수 W1 및 W2의 셀사이즈 중에 차지하는 비율에 따라서는, I) 컬렉터 P층(9)의 점유율을 30% 이상 80% 이하의 범위 내의 값으로 설정했을 때에는, 캐소드 N층(8)의 점유율은 도 2 내지는 도 3에서의 경우의 비율 20%~70%보다도 좁다. 반대로, II) 캐소드 N층(8)의 점유율을 20% 이상 70% 이하의 범위 내의 값으로 설정했을 때에는, 컬렉터 P층(9)의 점유율은 도 2 내지는 도 3에서의 경우의 비율 30%~80%보다도 좁다. 이 변형예에 있어서도, 셀사이즈의 범위는, 도 9에 근거하여 설정된다.
<변형예 3>
도 2, 도 10 및 도 11에서는 DMOS 구조의 MOSFET 셀에 본 발명의 특징을 적용한 것이지만, 전술한 본 발명의 특징(웨이퍼두께 D의 범위한정, 제1 및 제2 반도체층 8 및 9의 두께범위의 한정, 제1 및 제2 반도체층 8 및 9의 각각에서의 점유율의 한정, 및, 셀사이즈의 범위한정)을 그대로, 트렌치형 MOS 구조의 절연게이트 트랜지스터(MOSFET) 셀을 갖는 FWD 내장형 IGBT에 대하여 적용해도 된다. 이 적용예를, 도 12에 나타낸다. 본 구조에서도, 단순히 MOSFET 셀 구조가 변형되는데 지나지 않으므로, 실시예 1, 그 변형예 1 및 2에서 기재한 것과 동일한 작용효과를 얻을 수 있다.
또한, 트렌치형 MOSFET 셀을 갖는 IGBT에서는, DMOS 구조형의 MOSFET 셀을 갖는 IGBT와 비교하여, 기생 트랜지스터가 동작하기 어려워진다는 이점이 있다. 이것은, 게이트를 홈 내에 형성하면, 표면에 다수형성되어 있는 MOS 구조의 밀도가 올라가, MOSFET 셀에 흐르는 전류밀도가 내려가기 때문이다. 따라서, 도 12의 FWD 내장형 IGBT에서는, 그 셀의 구조에 기인하여, 도 2의 장치와 비교하여 IGBT의 VCE(sat)가 보다 더욱 내려가고, 다이오드의 리커버리 전류도 보다 더욱 내려간다.
또한, 본 발명의 상기 특징점을, V자형의 MOSFET 셀을 갖는 FWD 내장형 IGBT에 적용해도 된다.
(실시예 2)
도 13은, 본 실시예에 관한 FWD 내장형 IGBT를 나타내는 종단면도이다. 도 13의 장치는, N-층(1) 내에까지 형성된 각 홈 중에 게이트전극이 충전형성된 트렌치형 MOSFET 셀을 구비하는 도 12의 장치에 대하여, 인접하는 트렌치(홈)로 끼워지고 또한 P 베이스층(2)과 N-층(1)으로 끼워진 N층(11)을 추가한 구조를 가지고 있다. 그 밖의 구조는, 도 12의 구조와 동일하다.
도 13의 장치에서의 IGBT로서의 동작은, 도 12의 IGBT로서의 동작과 기본적으로 동일하다. 그렇지만, 도 13의 장치에서는, P 베이스영역(2)의 바로 아래에 N- 반도체기판(1)보다도 불순물 농도가 높은 N층(11)이 배치되어 있으므로, 이면의 P+ 컬렉터층(9)보다 N-층(1) 내에 주입된 홀은, 그 확산의 도중에 존재하는 N층(11)에 의해 만들어지는 포텐셜 배리어에 의해, 그 움직임이 방해되는 결과, P 베이스영역(2)과 N층(11)과의 계면 바로 아래 부근에 홀이 축적하게 된다. 이 때문에, 도 13의 구조에 의하면, IGBT의 전압값 VCE(sat)를, N층(11)이 존재하지 않는 경우보다도, 보다 감소할 수 있다.
그리고, 턴오프일 때에는 N층(11)은 공핍화되므로, 오프과정에서 N층(11)은 거의 영향을 주지 않는다.
이것에 대하여, 도 13의 구조가 다이오드로서 동작하는 경우에는, N층(11)은, P 베이스영역(2)으로부터의 홀의 주인을 억제한다. 일반적으로, 다이오드의 리커버리 전류는, 다이오드의 애노드 부근의 캐리어밀도에 의존하는 것이, 알려져 있다. 이 때문에, N층(11)의 존재에 의해, P 베이스영역(2)으로부터의 홀의 주입량이 억제됨으로써 애노드 부근의 캐리어밀도가 내려가는 결과, 다이오드가 온상태로부터 오프상태로 이행하는 과정에서의 리커버리 동작에서, 리커버리 전류의 피크값이 보다 작아진다.
요컨대, 도 13의 N층(11)의 존재는, I) IGBT 동작시에 있어서는, N- 기판(1)으로부터 P 베이스영역(2)으로의 홀의 움직임을 방해함으로써 온전압의 보다 더욱 감소화에 크게 기여하고, II) 다이오드동작시에 있어서는, P 베이스영역(2)으로부터 N- 기판(1)으로의 홀의 움직임을 방해하게 되므로, 애노드 부근의 캐리어밀도를 보다 감소시켜 회복특성의 개선화를 도모하는 것에 크게 기여하는 것이다.
이상과 같이, 게이트를 홈 내부에 충전형성하고 또한 홈 사이에 기판(1)보다도 고농도의 N층(11)을 설치함으로써, IGBT 동작 및 다이오드동작 모두, 특유의 효과가 초래되므로, 이 N층(11)을 도입하는 기술은, IGBT와 다이오드를 동일칩 내에 형성하는 경우에, 특히 유효하다.
또한, N층(11)을 P 베이스영역(2)과 N- 반도체기판(1)과의 사이에 삽입한다고 하는 발상을, 도 2의 구조에 적용하는 것도 가능하다. 이러한 적용예를, 도 14의 종단면도에 나타낸다. 또한, 도 2의 구조에 대하여 P 베이스영역(2)의 저면 주위를 둘러싸는 N층(11)을 설치할 때에는, N층(11)을 설치할 때와 비교하여, 내압이 저하한다는 약점이 새롭게 생긴다.
이 점, 트렌치형의 도 13의 구조에서는, N층(11)을 설치해도 내압의 저하라는 문제가 하등 생기지 않는다. 이 의미라도, N층(11)을 도 12의 구조에 적용한 도 13의 구조가 갖는 기술적 의의는 크다고 말할 수 있다.
또한, N층(11)을 일반적으로 표현하면, 다음과 같아진다. 즉, 반도체기판(1)은, 베이스영역(2)과 반도체기판(1)과의 계면으로부터 반도체기판(1)의 내부로 향하여 형성된 제1 도전형의 반도체층(11)을 구비하고 있고, 반도체층(11)은, 반도체층(11)과 계면을 이루는 반도체기판(1)의 부분의 그것보다도 고불순물 농도를 갖는다.
(실시예 3)
본 실시예에 관한 FWD 내장형 IGBT의 제조방법의 골자는, 1) 제1 도전형의 반도체기판의 제1 주표면측에 MOSFET 셀 및 IGBT용 제1 주전극을 형성하고, 2) 해당 MOSFET 셀 형성 후에서의 반도체기판을, 그 제2 주표면(제1 주표면에 대략 평행하게 대향하는 표면)측으로부터 연마하여, 반도체기판의 두께를 200㎛ 이하로 하고, 3) 연마 후의 반도체기판의 제2 주표면의 내에 MOSFET 셀에 대향하는 영역으로부터 반도체기판 내부로 향하여, 제1 도전형의 제1 반도체층 및 해당 제1 반도체층에 인접하는 제2 도전형의 제2 반도체층을 형성하고, 4) 제1 및 제2 반도체층 형성 후의 반도체기판의 제2 주표면 상에, 제1 및 제2 반도체층과 접촉한 IGBT용 제2 주전극을 형성한다는 것이다.
이와 같이, 본 실시예의 제조공정에 의하면, 비교적 공정수가 많은 MOSFET 셀 제조공정의 종료 후에, 바꾸어 말하면, 웨이퍼 프로세스 전체공정의 후반단계에서, 반도체기판의 제2 주표면측에 제1 및 제2 반도체층을 형성하면 되므로, 반도체기판, 제1 반도체층 및 제2 반도체층의 각 두께를 FWD 내장형 IGBT의 전기적특성을 양호한 것으로 한다는 관점으로부터 요구되는 소정의 범위 내에 제어하기 쉽고, 또한, 실리콘 웨이퍼 자체의 취급을 설치한 후, 아직 제1 반도체층 및 제2 반도체층이 형성되어 있지 않는 제2 주표면측 부분을 연마하는 것만으로, 소정의 두께의 반도체기판을 생성할 수 있으므로, MOSFET 셀 제어할 수 있다는 이점도, 얻을 수 있다. 이들 이점으르 웨이퍼 프로세스 전체공정의 관점에서 본 경우, 본 실시예는, 종래의 제조공정과 비교하여, 종합하여, FWD 내장형 IGBT의 제조를 용이화할 수 있다고, 평가할 수 있다.
이하, 도면에 근거하여, 상기 골자의 구제화를 상술한다.
도 15 내지 도 19는, 도 2에 나타나는 FWD 내장형 IGBT 장치의 제조공정의 각 단계에서의 장치구조를 나타내는 종단면도이다.
우선, 도 15에 나타내는대로, N-기판(1)(제1 도전형의 반도체기판에 해당)이 되는 N형 실리콘기판을 준비한다. 이 단계에서의 웨이퍼의 두께로서는, 웨이퍼가 그 후의 웨이퍼 프로세스(W/P)에 가해지는 여러가지 부하에 대하여 충분히 견딜 수있는 두께로 되어 있다. 예를 들면 500㎛ 정도의 웨이퍼가, N- 기판(1)으로서 사용된다. 이와 같은 두께를 갖는 N형 실리콘기판은, 스스로 생성해도 되고, 혹은 웨이퍼 메이커로부터 구입해도 된다.
다음에, 도 16에 나타내는 공정에서, N- 기판(1)의 상측 표면 내지는 제1 주표면(1S1)측에, 요컨대, 제1 주표면(1S1) 상 및 제1 주표면(1S1)으로부터 N- 기판 내부에, MOSFET의 셀(각 요소 2, 3, 4, 5, 6으로 이루어지는 부분)을 형성함과 동시에, N+층(3)에서 끼워진 제1 주표면(1S1)의 영역 상 및 절연층(6)의 표면 상에, 제1 주전극(7)을 형성한다. 또한, 본 공정에는, 이미 알려진 MOSFET 제조방법이 적용된다.
다음에, 도 17에 나타내는 공정에서, 도 16에 나타내는 N- 기판(1)의 하측 표면 내지는 제2 주표면(1S2A)측의 N- 기판(1)을 연마하여, 연마 후의 N- 기판(1)의 웨이퍼두께를 200㎛ 이하로 설정한다. 그 후에, 연마 후의 N- 기판 이면 내지는 제2 주표면(1S2)의 내에, 컬렉터 P층(제2 반도체층)이 형성되는 제2 영역으로부터, 붕소를 N- 기판(1) 내에 부분적으로 주입한다.
다음에, 도 18에 나타내는 공정에서, 연마 후의 제2 주표면(1S2)의 내에서 캐소드 N층(제1 반도체층)이 되는 제1 영역으로부터, 인을 N- 기판(1) 내에 부분적으로 주입한다.
그 후, 도 19에 나타내는 공정에서, 인 주입 후의 제2 주표면(1S2) 상에, 제2 주전극(10)을 형성한다. 이때, 제2 주전극(10)을 형성할 때의 열처리에 의해, 먼저 주입한 붕소와 인이 활성화한다. 또한, 그 후, 주입한 붕소 및 인을 활성화시키기 위한 열처리(열처리온도는 450℃ 이하)를 추가하는 것도 가능하다. 이에 따라, 최대로 약 2㎛의 두께를 갖는 제1 및 제2 반도체층 8 및 9가, 제2 주표면(1S2)측의 N- 기판(1) 내에 형성된다.
본 제조방법에서는, 소정의 두께(200㎛ 이내)로 연마되어 비교적 얇은 상태로 된 웨이퍼를 취급하는 공정이, 제조방법의 마지막 단계에서의 처리만으로 되므로, 일본특허공개평 6-196705호 공보에 기재의 종래 공정과 비교하여, 웨이퍼가 얇은 상태에서의 처리가 적게 끝나므로, 제조시에서의 웨이퍼의 깨어짐 등의 불량률 발생을 적게 할 수 있다. 본원 발명자는, P+ 컬렉터층(9) 및 캐소드 N+층(8)의 깊이 내지는 두께가 예는 0.5㎛ 정도가 되도록, 도 17∼도 19에 관해서 기재한 전체공정을 제어하고 있다.
여기서, 도 17 및 도 18의 공정에서는, 컬렉터 P층(9)과 캐소드 N층(8)을 형성할 때에, 각각의 위치맞춤이 필요하게 된다. 이 위치맞춤 방법으로서는, 예를 들면, 양면 마스크 얼라인먼트가 가능한 사진제판장치를 이용할 수 있다. 특히, 이 사진제판장치를 사용하는 경우에는, 위치맞춤을 위해 어떠한 방책을 제작 중인 디바이스측에 대하여 시행하는 것은 필요하지 않게 되고, 표면인 제1 주표면(1S1)측에 MOSFET 셀을 형성할 때에 사용한 마스크 얼라인먼트를 위한 마크(제1 주표면 상의 패턴)를, 그대로 사용할 수 있다.
다른 위치맞춤 방법으로서는, 도 20및 도 21에 예시하는 변형예가 생각된다. 즉, 도 17의 공정에서 컬렉터 P층을 부분적으로 형성할 때에, 도 20에 나타내는 바와 같이, P층을 형성하기 위한 레지스트를 형성한다. 다음에, 붕소를 주입하기 전에, 도 21에 나타내는 바와 같이, 레지스트 주변에서의 N-층(1)의 제2 주표면측 부분을 에칭한다. 이때, 다음 사진제판을 행하는 경우의 마스크 얼라인먼트용 마크를, 형성한다. 즉, 에칭으로 할 수 있는 제2 주표면 볼록부(에칭패턴)가, 여기서 사용하는 마스크 얼라인먼트용 마크가 된다. 그 후에 붕소를 주입하고, 다음에, 도 18에 나타낸다, 캐소드 N층을 부분적으로 형성하는 공정에서, 그 때에 필요한 마스크 얼라인먼트를 행하는데 있어서, 상기와 같이 형성한 마크를 이용한다. 본 방법에 의하면, 양면 마스크 얼라인먼트 가능한 사진제판장치를 이용하지 않고, 컬렉터 P층(9)과 캐소드 N층(8)을 형성할 때에 필요한 위치맞춤을 달성할 수 있다.
또한, 본 실시예에서는, 컬렉터 P층(9)과 캐소드 N층(8)을 형성하는 순서(도 17과 도 18과의 순서)를 교체해도 된다.
또한, 당연한 사항이라면, 본 실시예의 제조방법은, 도 12와 같은 트렌치형의 FWD 내장형 IGBT에도 적용가능하다(간단히, 도 16에서 사용되는 MOSFET 제조공정이 이미 알려진 트렌치형인 것으로 대체되는 만큼 지나지 않음).
(실시예 4)
본 실시예에 관한 FWD 내장형 IGBT의 제조방법의 골자는, 1) 제1 도전형의 반도체기판의 제1 주표면측에 MOSFET 셀을 형성하고, 2) 해당 MOSFET 셀 형성 후에서의 반도체기판을, 그 제2 주표면측에서 연마하여, 반도체기판의 두께를 200㎛ 이하로 설정하고, 3) 연마 후의 반도체기판의 제2 주표면의 내에 MOSFET 셀에 대향하는 영역으로부터 반도체기판 내부로 향하여, 제1 도전형의 제1 반도체층 및 해당 제1 반도체층에 인접하는 제2 도전형의 제2 반도체층을 형성하고, 4) 제1 및 제2반도체층 형성 후의 반도체기판에서의 제1 주표면 상 및 제2 주표면 상에, IGBT용의, 제1 주전극 및 제2 주전극을, 각각 형성한다는 것이다.
이하, 도면을 참조하여, 본 실시예에 관한 FWD 내장형 IGBT의 제조방법의 일예를 상술한다.
도 22 내지 도 27은, 도 2에 나타나는 FWD 내장형 IGBT 장치의 제조공정의 각 단계에서의 장치 구조를 나타내는 종단면도이다.
우선, 도 22에 나타내는 공정에서, N- 기판(1)이 되는 N형 실리콘 기판을, 스스로 제작 혹은 구입하는 것에 의해, 준비한다.
다음 도 23에 나타내는 공정에서, N- 기판(1)의 표면인 제1 주표면측에, MOSFET의 셀을 형성한다. 여기서는, 실시예 3과는 달리, 제1 주전극을 이 단계에서는 형성하지 않는다.
다음 도 24에 나타내는 공정에서, 우선, 제2 주표면측(이면측)으로부터 N- 기판(1)을 연마하여, 그 두께를 200㎛ 이하로 설정하고, 그 후에, 제2 주표면측의 N- 기판 부분 중, 컬렉터 P+층이 되는 영역에, 붕소를 부분적으로 주입한다.
다음 도 25에 나타내는 공정에서, 제2 주표면측(이면측)의 N- 기판 부분 중, 캐소드 N+층이 되는 영역에, 인을 부분적으로 주입한다.
다음의 도 26에 나타내는 공정에서, 800℃ 이상의 온도로 열처리를 행하고, 주입한 붕소 및 인을 활성화한다. 이에 따라, 제2 주표면측(이면측)의 N- 기판 부분 중에, 서로 인접한 P+ 컬렉터층(9) 및 캐소드 N+ 층(8)이 형성된다. 이때의 양쪽 층 8 및 9의 각 두께는, 2㎛ 이하로 제어된다.
마지막으로, 도 27에 나타내는 공정에서, 표면 상과 이면 상에 각각 제1 및 제2 주전극 7 및 10을 형성한다.
본 실시예에 의하면, 실시예 3과 비교하여, 제1 및 제2 주전극 중 어느 하나도 존재하지 않는 상태로, 붕소 및 인을 활성화하기 위한 상기 열처리를 행하는 것이 가능해지므로, 불순물의 활성화율을 크게 할 수 있는 결과, 붕소 및 인을 N- 기판(1) 내에 이온주입할 때의 주입량을 실시예 3과 비교하여 적게 제어하는 것이 가능해진다. 더구나, 실시예 3에서는 활성화 후의 불순물 농도에 한계가 있지만, 본 실시예에서는, 활성화 후의 불순물 농도의 한계가 비교적으로 높아져, 그만큼만, 설계의 자유도를 높일 수 있다. 이상을 필요로 하면, 본 제조방법에 있어서는, 제1 주전극과 제2 주전극과의 형성 전에, 제1 반도체층과 제2 반도체층의 주입을 행하고, 또한, 그 후에 800℃ 이상의 열처리를 인가하므로, 제1 반도체층(8)과 제2 반도체층(9)과의 제조마진이 증가한다.
또한, 본 실시예에서도, 컬렉터 P+ 층과 캐소드 N+ 층을 형성하는 순서를 교체해도 된다. 또한, 본 실시예를 도 12 또는 도 13고 같은 트렌치형의 FWD 내장형 IGBT에도 적용가능한 것은 말할 필요도 없다.
(부기)
상기한 각 실시예에서는, 편의상, N채널의 FWD 내장형 IGBT에 대하여 일관하여 기재하고 있지만, 당연한 사항이라면, 본 발명에 관한 FWD 내장형 IGBT는 P 채널형인 것에 적용할 수 있다. 이 경우, P형 반도체기판이 「제1 도전형의 반도체기판」에 해당하고, IGBT의 N형 베이스영역이 「제2 도전형의 베이스영역」에 해당하고, 컬렉터전극이 「제1 주전극」에 해당하며, 에미터 P+ 층 및 N+ 에미터층이 각각 「제1 반도체층」 및 「제2 반도체층」에 해당하는 것으로 된다.
(제1 및 제2 반도체층의 상호배치관계)
각 실시예 1∼4에서 전술한, 이면측에 모두 위치하는, 제1 반도체층(캐소드 N층)(8) 및 제2 반도체층(컬렉터 P층)(9)이 평면적인 내지는 2차원적인 상호배치관계의 구체예를, 도 28∼도 52의 각각에 나타낸다. 여기서, 도 28∼도 52의 각각은, 본 반도체장치의 이면측으로부터 제2 주전극(컬렉터전극)(10)을 통해 양쪽 반도체장치(8, 9)를 투시하였을 때의, 양쪽 층 8, 9의 배치구조를 모식적으로 묘사한 평면도이다. 이하, 도 28∼도 52의 각각에 표시되는 상호배치관계를 간결히 기재하면, 다음과 같다.
즉, 도 28은, 양쪽 층 8, 9가 교대로 지면의 좌우방향 Z에 따라 연장되어 있는 스트라이프 구조의 상호배치관계를 이루는 경우를 나타내고 있고, 지면 중의 단선 I-II에 관한 종단면구조는 예를 들면 도 2의 종단면구조에 해당한다. 이것에 대하여, 도 29는, 양쪽 층 8, 9가 교대로 지면의 상하방향 X에 따라 연장되어 있는 스트라이프 구조의 상호배치관계를 이루는 경우를 나타내고 있다. 또한, 도 30은, 양쪽 층 8, 9가 제1 격자구조(각 셀은, 정사각 형상을 갖고 또한 서로 직교하고 있음)의 상호배치관계를 이루는 경우를 나타내고 있다. 또한, 도 31은, 도 30의 경우와 동일하게, 양쪽 층 8, 9가 제2 격자구조(단지, 이 경우에는, 각 셀은 임의의 각도 θ로써 상호 크로스하고 있음)의 상호배치관계를 이루는 변형예를 나타내고 있다. 또한, 도 32는, 양쪽 층 8, 9가 제1 아일랜드 구조(N층의 섬이 사각형의 형상을 가짐)의 상호배치관계를 이루는 경우를 나타내고 있고, 도 33은, 양쪽 층 8, 9가 상기 제1 아일랜드 구조와는 역구성에 해당하는 제2 아일랜드 구조(P층의 섬이 사각형의 형상을 가짐)의 상호배치관계를 이루는 경우를 나타내고 있다. 또한, 도 34는, 양쪽 층 8, 9가 제3 아일랜드 구조(N층의 섬이 임의형상을, 예를 들면 원형형을 가짐)의 상호배치관계를 이루는 경우를 나타내고 있고, 도 35는, 상기 제3 아일랜드 구조와는 역구성에 해당하는 제4 아일랜드 구조(P층의 섬이 임의형상을, 예를 들면 원 형상을 가짐)의 상호배치관계를 이루는 경우를 나타내고 있다. 또한, 도 36은, 셀군이 제1 벌집(honeycomb) 구조(여기서는, P층과 N층이 대강 좌우방향 Z에 따라 스트라이프 형상을 이룸)의 상호배치관계를 이루는 경우를 나타내고 있고, 도 37은, 셀군이 제2 벌집 구조(여기서는, P층과 N층이 대략 상하방향 X에 따라 스트라이프 형상을 이룸)의 상호배치관계를 이루는 경우를 나타내고 있고, 도 38은, 셀군이 제3 벌집 구조(여기서는, P층과 N층이 경사 방향(시계방향과는 반대방향으로 +45도 만큼 기울어진 방향)으로 교대로 나열됨)의 상호배치관계를 이루는 경우를 나타내고 있고, 도 39는, 셀군이 제4 벌집 구조(여기서는, P층과 N층이 경사 방향(시계주위에 -45도 만큼 기울어진 방향)으로 교대로 나열됨)의 상호배치관계를 이루는 경우를 나타내고 있다. 또한, 도 40은, 제3 격자구조(각 셀은, 직사각 형상을 갖고, 또한 서로 직교하고 있음과 동시에, 상하방향 X에 따라 나열되어 있음)의 상호배치관계의 경우를 나타내고 있고, 도 41은, 제4 격자구조(각 셀은, 직사각 형상을 갖고, 또한 서로 직교하고 있음과 동시에, 좌우방향 Z에 따라 나열되어 있음)의 상호배치관계의 경우를 나타내고 있고, 도 42는, 제5 격자구조(직사각형상을 갖는 셀과 정사각 형상을 갖는 셀이라든가, 교대로 또한 서로 직교하고 있음과 동시에, 상하방향 X에 따라 나열되어 있음)의 상호배치관계의 경우를 나타내고 있고, 도 43은, 제6 격자구조(직사각 형상을 갖는 셀과 정사각 형상을 갖는 셀이, 교대로 또한 서로 직교하고 있음과 동시에, 좌우방향 Z에 따라 나열되어 있음)의 상호배치관계의 경우를 나타내고 있다. 또한, 도 44는, 팔각형과 사각형과의 제1 조합구조(여기서는, N층이 팔각 형상을 갖고, P층이 사각 형상을 가짐)로 이루어지는 상호배치관계의 경우를 나타내고 있으며, 도 45는, 도 44의 구조와는 역구조에 해당하는, 팔각형과 사각형과의 제2 조합구조(여기서는, P층이 팔각 형상을 갖고, N층이 사각 형상을 가짐)로 이루어지는 상호배치관계인 경우를 나타내고 있다. 또한, 도 46은, 각 층 8 및 9가 제1 삼각형 구조를 이루는 상호배치관계인 경우(삼각형의 저변에 따른 방향이 좌우방향 Z에 해당)를 나타내고 있고, 이것에 비해, 도 47은, 각 층 8 및 9가 제2 삼각형 구조를 이루는 상호배치관계인 경우(삼각형 저변에 따른 방향이 상하방향 X에 해당)를 나타내고 있다. 또한, 도 48은, 양쪽 층 8, 9가 제1 사각 아일랜드 구조(사각 형상을 가짐과 동시에, N층(8)의 섬 중에 위치하는 P층(9)을 갖는 각 단위셀이, 전체적으로, P층(9) 중에 존재하고 있음)를 이루는 상호배치관계인 경우를 나타내고 있고, 반대로, 도 49는, 양쪽 층 8, 9가 제2 사각 아일랜드 구조(사각 형상을 가짐과 동시에, P층(9)의 섬 중 상호배치관계인 경우를 나타내고 있다. 또한, 도 50은, 제1 구형 아일랜드 구조(원 형상을 가짐과 동시에, N층(8)의 섬 중에 위치하는 P층(9)을 갖는 각 단위셀이, 전체적으로, P층(9) 중에 존재하고 있음)를 이루는 상호채비관계인 경우를 나타내고 있고, 반대로, 도 51은,제2 구형 아일랜드 구조(원 형상을 가짐과 동시에, P층(9)의 섬 중에 위치하는 N층(8)을 갖는 각 단위셀이, 전체적으로, N층(8) 중에 의존하고 있음)를 이루는 상호배치관계인 경우를 나타내고 있다. 또한, 도 52는, 국소적으로 보아 상하방향 X에 따라 연장하는 N층(8)과 P층(9)과의 스트라이프 구조로 이루어지는 제1 단위유닛과, 국소적으로 보아 좌우방향 Z에 따라 연장되는 N층(8)과 P층(9)과의 스트라이프 구조로 이루어지는 제2 단위유닛이, 상하방향 X 및 좌우방향 Z에 교대로 배치되는 것에 의해 전체적으로 격자형을 이루는 상호배치관계의 일예를 나타내고 있다.
이상, 본 발명의 실시예를 상세히 개시하여 기술하였지만, 이상의 기술은 본 발명의 적용가능한 국면을 예시한 것으로서, 본 발명은 이것에 한정되는 것은 아니다. 즉, 기재한 국면에 대한 여러가지 수정이나 변형예를, 본 발명의 범위로부터 일탈하지 않고 생각하는 것이 가능하다.
본 발명의 주제는, 환류다이오드를 내장한 절연게이트형 바이폴라 트랜지스터에서의, IGBT로서의 전기적특성(VCE(sat)) 및 다이오드로서의 전기적특성(Vf)의 양쪽을, 모두 상대적으로 낮은 실용적 레벨값으로 유지할 수 있다는 효과를 나타낸다.
보다 상세하게는, 제2 반도체층이 제2 주표면에 차지하는 비율이 30% 이상 내지 80%의 범위 내에 있으므로, IGBT의 VCE(sat)를 상대적으로 낮은 레벨로 억제할 수 있다. 혹은, 제1 반도체층이 제2 주표면에 차지하는 비율이 20% 이상 내지 70%의 범위 내에 있으므로, 다이오드의 Vf를 상대적으로 낮은 레벨로 억제할 수 있다. 그리고, 제1 반도체층의 폭과 제2 반도체층의 폭과의 합이 50㎛ 이상의 값으로 제어되므로, IGBT의 VCE(sat) 특성 및 다이오드의 Vf 특성을 모두 실용적 또한 상대적으로 낮은 레벨로 억제할 수 있다.

Claims (3)

  1. 제1 주표면 및 제2 주표면을 갖는 제1 도전형의 반도체기판과,
    상기 반도체기판의 상기 제1 주표면측에 형성되어 있고, 상기 제1 주표면으로부터 상기 반도체기판의 내부로 향하여 형성된 제2 도전형의 베이스영역 내에, 그 온동작시에 상기 제1 도전형의 채널을 갖는 절연게이트형 트랜지스터와,
    상기 제1 주표면 상에 형성되어 있고 상기 제1 주표면에서 상기 절연게이트형 트랜지스터의 상기 베이스영역과 접촉하는 제1 주전극과,
    상기 반도체기판의 상기 제2 주표면 상에 형성되어 있고 상기 절연게이트형 트랜지스터에 대향하는 상기 제1 도전형의 제1 반도체층과,
    상기 반도체기판의 상기 제2 주표면 상에 형성되어 있고 상기 절연게이트형 트랜지스터에 대향하는 상기 제2 도전형의 제2 반도체층과,
    상기 제1 반도체층 상 및 상기 제2 반도체층 상에 형성된 제2 주전극을 구비하고 있고,
    상기 제2 주전극과, 상기 제1 반도체층 및 상기 제2 반도체층과의 계면은, 상기 제1 주표면과 평행하며,
    상기 제1 주표면과 상기 계면과의 사이의 두께는 200㎛ 이하이고,
    상기 제1 반도체층 및 상기 제2 반도체층의 각각의 두께는 모두 2㎛ 이하인 것을 특징으로 하는 절연게이트형 바이폴라 트랜지스터.
  2. 청구항 1에 기재된 상기 절연게이트형 바이폴라 트랜지스터를 프리휠링 다이오드를 내장한 스위칭소자로서 구비한 것을 특징으로 하는 인버터회로.
  3. 제1 도전형의 반도체기판의 제1 주표면측에 MOSFET을 형성하고,
    상기 MOSFET 셀 형성 후에서의 상기 반도체기판의 제2 주표면의 내에서 상기 MOSFET 셀에 대향하는 영역으로부터, 상기 반도체기판 내부로 향하여, 상기 제1 도전형의 제1 반도체층 및 상기 제1 반도체층에 인접하는 제2 도전형의 제2 반도체층을 형성하고,
    상기 제1 및 제2 반도체층이 형성된 상기 제2 주표면 상에, 상기 제1 및 제2 반도체층과 접촉한 제2 주전극을 형성하는 것을 특징으로 하는 절연게이트형 바이폴라 트랜지스터의 제조방법.
KR1020040057564A 2003-07-24 2004-07-23 절연게이트형 바이폴라 트랜지스터 및 인버터회로 KR100661105B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101298677B1 (ko) * 2010-05-26 2013-08-21 미쓰비시덴키 가부시키가이샤 반도체장치

Families Citing this family (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4799829B2 (ja) * 2003-08-27 2011-10-26 三菱電機株式会社 絶縁ゲート型トランジスタ及びインバータ回路
DE102004028474B4 (de) * 2004-06-11 2009-04-09 X-Fab Semiconductor Foundries Ag Integriertes Bauelement in einer SOI-Scheibe
DE102005019178A1 (de) * 2005-04-25 2006-11-02 Infineon Technologies Ag Halbleiterbauelement, insbesondere rückwärts leitender IGBT
JP2007012786A (ja) * 2005-06-29 2007-01-18 Sanken Electric Co Ltd 半導体装置
JP2007103770A (ja) * 2005-10-06 2007-04-19 Sanken Electric Co Ltd 絶縁ゲート型バイポーラトランジスタ
JP2007134625A (ja) * 2005-11-14 2007-05-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP5034461B2 (ja) * 2006-01-10 2012-09-26 株式会社デンソー 半導体装置
JP5157201B2 (ja) * 2006-03-22 2013-03-06 株式会社デンソー 半導体装置
JP4816214B2 (ja) * 2006-04-13 2011-11-16 株式会社デンソー 半導体装置及びその製造方法
JP5103830B2 (ja) 2006-08-28 2012-12-19 三菱電機株式会社 絶縁ゲート型半導体装置
JP5052091B2 (ja) * 2006-10-20 2012-10-17 三菱電機株式会社 半導体装置
JP5283326B2 (ja) 2006-10-27 2013-09-04 三菱電機株式会社 半導体装置およびその製造方法
JP5196794B2 (ja) * 2007-01-29 2013-05-15 三菱電機株式会社 半導体装置
JP5089191B2 (ja) * 2007-02-16 2012-12-05 三菱電機株式会社 半導体装置およびその製造方法
JP2008235405A (ja) * 2007-03-19 2008-10-02 Denso Corp 半導体装置
JP4492735B2 (ja) * 2007-06-20 2010-06-30 株式会社デンソー 半導体装置及び半導体装置の製造方法
DE102008045410B4 (de) 2007-09-05 2019-07-11 Denso Corporation Halbleitervorrichtung mit IGBT mit eingebauter Diode und Halbleitervorrichtung mit DMOS mit eingebauter Diode
JP4924578B2 (ja) * 2007-09-05 2012-04-25 株式会社デンソー 半導体装置
JP5012737B2 (ja) * 2007-09-05 2012-08-29 株式会社デンソー 半導体装置
JP4240140B1 (ja) * 2007-09-10 2009-03-18 トヨタ自動車株式会社 給電装置とその駆動方法
US7880200B2 (en) * 2007-09-28 2011-02-01 Infineon Technologies Austria Ag Semiconductor device including a free wheeling diode
EP2061084A1 (en) * 2007-11-14 2009-05-20 ABB Technology AG Reverse-conducting insulated gate bipolar transistor and corresponding manufacturing method
EP2073271A1 (en) * 2007-12-19 2009-06-24 ABB Technology AG Reverse-conducting insulated gate bipolar transistor and method for manufacturing such a reverse-conducting insulated gate bipolar transistor
EP2086012A1 (en) * 2007-12-19 2009-08-05 ABB Technology AG Reverse-conducting insulated gate bipolar transistor and method for manufacturing such a reverse-conducting insulated gate bipolar transistor
JP5454146B2 (ja) * 2008-02-14 2014-03-26 トヨタ自動車株式会社 逆導通半導体素子の駆動方法と半導体装置及び給電装置
JP4743447B2 (ja) 2008-05-23 2011-08-10 三菱電機株式会社 半導体装置
US8015517B1 (en) * 2008-06-06 2011-09-06 Nangate A/S Library sizing
EP2184781A1 (en) * 2008-11-05 2010-05-12 ABB Technology AG Reverse-conducting semiconductor device
US8507352B2 (en) * 2008-12-10 2013-08-13 Denso Corporation Method of manufacturing semiconductor device including insulated gate bipolar transistor and diode
JP2012512538A (ja) * 2008-12-15 2012-05-31 アーベーベー・テヒノロギー・アーゲー バイポーラパンチスルー半導体装置およびそのような半導体装置の製造方法
JP5637175B2 (ja) * 2008-12-24 2014-12-10 株式会社デンソー 半導体装置
JP5045733B2 (ja) 2008-12-24 2012-10-10 株式会社デンソー 半導体装置
JP4905559B2 (ja) * 2009-01-27 2012-03-28 株式会社デンソー 半導体装置
JP4877337B2 (ja) * 2009-02-17 2012-02-15 トヨタ自動車株式会社 半導体装置
DK2249392T3 (da) * 2009-04-29 2020-08-17 Abb Power Grids Switzerland Ag Omvendt ledende halvlederenhed
TWI402985B (zh) * 2009-06-02 2013-07-21 Anpec Electronics Corp 絕緣閘雙極電晶體與二極體之整合結構及其製作方法
CN102804359B (zh) 2009-06-11 2014-06-04 丰田自动车株式会社 半导体装置
JP2011023527A (ja) * 2009-07-15 2011-02-03 Toshiba Corp 半導体装置
KR101335833B1 (ko) 2009-09-07 2013-12-03 도요타 지도샤（주） 다이오드 영역과 ｉｇｂｔ 영역을 갖는 반도체 기판을 구비하는 반도체 장치
EP2515328B1 (en) * 2009-12-15 2016-05-04 Toyota Jidosha Kabushiki Kaisha Method for manufacturing semiconductor device
KR101276407B1 (ko) 2010-05-07 2013-06-19 도요타지도샤가부시키가이샤 반도체 장치
CN101872771B (zh) * 2010-06-08 2011-11-16 杭州电子科技大学 逆导型soi ligbt器件单元
US8716746B2 (en) 2010-08-17 2014-05-06 Denso Corporation Semiconductor device
JP2012142537A (ja) 2010-12-16 2012-07-26 Mitsubishi Electric Corp 絶縁ゲート型バイポーラトランジスタとその製造方法
KR20120127055A (ko) * 2011-05-13 2012-11-21 삼성전자주식회사 절연 게이트 바이폴라 트랜지스터의 제조 방법
CN102249126B (zh) * 2011-06-14 2013-05-22 中国矿业大学 矿井提升机绝缘栅门极晶体管变流导通监视系统
US9478646B2 (en) * 2011-07-27 2016-10-25 Alpha And Omega Semiconductor Incorporated Methods for fabricating anode shorted field stop insulated gate bipolar transistor
JP5200148B2 (ja) * 2011-10-07 2013-05-15 トヨタ自動車株式会社 半導体装置
US9397206B2 (en) * 2011-11-09 2016-07-19 Toyota Jidosha Kabushiki Kaisha Semiconductor device and method for manufacturing the same
EP2660863B1 (en) * 2012-05-02 2019-07-10 ABB Schweiz AG Power semiconductor module
CN104350602B (zh) * 2012-05-29 2017-03-15 三菱电机株式会社 绝缘栅型双极晶体管
JP6064371B2 (ja) * 2012-05-30 2017-01-25 株式会社デンソー 半導体装置
CN103545347B (zh) * 2012-07-12 2016-12-21 比亚迪股份有限公司 一种具有内置二极管的igbt结构及其制造方法
JP5645899B2 (ja) * 2012-10-10 2014-12-24 三菱電機株式会社 半導体装置およびその製造方法
CN103839992A (zh) * 2012-11-23 2014-06-04 中国科学院微电子研究所 一种功率器件—ti-igbt的结构及其制备方法
CN103839987A (zh) * 2012-11-23 2014-06-04 中国科学院微电子研究所 功率器件-mpt-ti-igbt的结构及其制备方法
CN102931223B (zh) * 2012-11-28 2015-11-04 江苏物联网研究发展中心 Igbt集电极结构
JP5932623B2 (ja) * 2012-12-05 2016-06-08 株式会社 日立パワーデバイス 半導体装置およびそれを用いた電力変換装置
WO2014086015A1 (zh) * 2012-12-06 2014-06-12 中国科学院微电子研究所 一种ti-igbt及其形成方法
JP6234696B2 (ja) * 2013-04-16 2017-11-22 ローム株式会社 半導体装置
JP2015008235A (ja) 2013-06-25 2015-01-15 富士電機株式会社 半導体装置の製造方法
CN104425245B (zh) * 2013-08-23 2017-11-07 无锡华润上华科技有限公司 反向导通绝缘栅双极型晶体管制造方法
CN104425254A (zh) * 2013-08-30 2015-03-18 无锡华润上华半导体有限公司 一种igbt的制造方法
US9437589B2 (en) 2014-03-25 2016-09-06 Infineon Technologies Ag Protection devices
JP2015201947A (ja) * 2014-04-07 2015-11-12 富士電機株式会社 パワー半導体デバイス
US9431525B2 (en) * 2014-06-12 2016-08-30 Cree, Inc. IGBT with bidirectional conduction
TWI580043B (zh) * 2014-10-01 2017-04-21 新唐科技股份有限公司 絕緣閘雙極電晶體與其製造方法
JP6486207B2 (ja) * 2015-06-04 2019-03-20 東京エレクトロン株式会社 プラズマ処理装置
JP6334465B2 (ja) * 2015-06-17 2018-05-30 富士電機株式会社 半導体装置
WO2017168756A1 (ja) * 2016-04-01 2017-10-05 三菱電機株式会社 半導体装置
CN108417549B (zh) * 2017-02-09 2021-09-24 株式会社东芝 半导体装置及电气设备
JP2018137392A (ja) * 2017-02-23 2018-08-30 トヨタ自動車株式会社 半導体装置
JP6599957B2 (ja) * 2017-10-23 2019-10-30 ローム株式会社 半導体装置
US11393812B2 (en) * 2017-12-28 2022-07-19 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JP7334407B2 (ja) * 2017-12-28 2023-08-29 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7024626B2 (ja) 2018-06-27 2022-02-24 三菱電機株式会社 半導体装置、半導体装置の製造方法
CN113728443B (zh) * 2019-04-02 2024-04-05 日立能源有限公司 改进反向恢复的分段功率二极管结构
EP3748851B1 (en) * 2019-06-07 2023-03-15 Infineon Technologies AG Semiconductor device and semiconductor arrangement comprising semiconductor devices
GB2584698B (en) 2019-06-12 2022-09-14 Mqsemi Ag Non-punch-through reverse-conducting power semiconductor device and method for producing same
JP7332543B2 (ja) * 2020-07-07 2023-08-23 三菱電機株式会社 半導体装置
US11271099B2 (en) 2020-07-28 2022-03-08 Amazing Microelectronic Corp. Vertical bipolar transistor device
US11508853B2 (en) 2020-07-28 2022-11-22 Amazing Microelectronic Corp. Vertical bipolar transistor device
CN111987089A (zh) * 2020-08-19 2020-11-24 株洲中车时代半导体有限公司 逆导型igbt功率集成模块
DE102021115946A1 (de) 2021-06-21 2022-12-22 Infineon Technologies Ag Hinausragendes gebiet enthaltende halbleitervorrichtung
EP4199100A1 (en) * 2021-12-20 2023-06-21 Hitachi Energy Switzerland AG Reverse-conducting insulated gate bipolar transistor

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US571024A (en) * 1896-11-10 Spool-holder for sewing-machines
JPH0648729B2 (ja) 1988-02-24 1994-06-22 シーメンス、アクチエンゲゼルシシヤフト 電界効果制御可能のバイポーラ・トランジスタ
JPH0828506B2 (ja) 1988-11-07 1996-03-21 三菱電機株式会社 半導体装置およびその製造方法
US5171696A (en) * 1988-11-07 1992-12-15 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of manufacturing the same
JP2864629B2 (ja) * 1990-03-05 1999-03-03 富士電機株式会社 伝導度変調型ｍｏｓｆｅｔ
JP2663679B2 (ja) * 1990-04-20 1997-10-15 富士電機株式会社 伝導度変調型ｍｏｓｆｅｔ
US5270230A (en) * 1990-04-20 1993-12-14 Fuji Electric Co., Ltd. Method for making a conductivity modulation MOSFET
JPH0414264A (ja) * 1990-05-07 1992-01-20 Fuji Electric Co Ltd 伝導度変調型ｍｏｓｆｅｔ
JPH05347413A (ja) * 1992-06-12 1993-12-27 Toshiba Corp 半導体装置の製造方法
JPH0653511A (ja) * 1992-07-28 1994-02-25 Matsushita Electric Works Ltd 絶縁ゲート型バイポーラトランジスタの構造
JPH06196705A (ja) * 1992-12-24 1994-07-15 Hitachi Ltd 逆導通型絶縁ゲートバイポーラトランジスタ及びその製造方法
US5981981A (en) * 1993-10-13 1999-11-09 Mitsubishi Denki Kabushiki Kaisha Semiconductor device including a bipolar structure
JPH07153942A (ja) * 1993-12-01 1995-06-16 Matsushita Electron Corp 絶縁ゲート型バイポーラトランジスタおよびその製造方法
JPH07235672A (ja) * 1994-02-21 1995-09-05 Mitsubishi Electric Corp 絶縁ゲート型半導体装置およびその製造方法
JPH08116056A (ja) * 1994-10-19 1996-05-07 Hitachi Ltd 電圧駆動型半導体装置及びそれを用いた電力変換装置
JP3307785B2 (ja) * 1994-12-13 2002-07-24 三菱電機株式会社 絶縁ゲート型半導体装置
US6768168B1 (en) 1995-03-14 2004-07-27 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device with low on voltage and manufacturing method thereof
US5751024A (en) 1995-03-14 1998-05-12 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device
JP3384198B2 (ja) * 1995-07-21 2003-03-10 三菱電機株式会社 絶縁ゲート型半導体装置およびその製造方法
KR970054363A (ko) * 1995-12-30 1997-07-31 김광호 다이오드를 내장한 절연게이트 바이폴라 트랜지스터 및 그 제조방법
US6040599A (en) * 1996-03-12 2000-03-21 Mitsubishi Denki Kabushiki Kaisha Insulated trench semiconductor device with particular layer structure
JP3410286B2 (ja) * 1996-04-01 2003-05-26 三菱電機株式会社 絶縁ゲート型半導体装置
JP3395520B2 (ja) * 1996-06-04 2003-04-14 富士電機株式会社 絶縁ゲートバイポーラトランジスタ
US5851857A (en) * 1996-09-04 1998-12-22 Ixys Corporation High voltage power MOS device
WO1998010469A1 (en) * 1996-09-06 1998-03-12 Mitsubishi Denki Kabushiki Kaisha Transistor and method of manufacturing the same
JPH1154748A (ja) 1997-08-04 1999-02-26 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4351745B2 (ja) * 1997-09-19 2009-10-28 株式会社東芝 半導体装置
EP1081769A4 (en) * 1998-04-27 2007-05-02 Mitsubishi Electric Corp SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
DE19829614B4 (de) * 1998-07-02 2004-09-23 Semikron Elektronik Gmbh Verfahren zur Herstellung eines Leistungshalbleiterbauelementes
US6196130B1 (en) * 1998-09-22 2001-03-06 Alliant Techsystems Inc. Electrostatic arming apparatus for an explosive projectile
EP1142026B1 (de) * 1998-12-04 2007-11-14 Infineon Technologies AG Leistungshalbleiterschalter
JP4016371B2 (ja) * 1999-11-10 2007-12-05 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法
JP3727827B2 (ja) * 2000-05-15 2005-12-21 株式会社東芝 半導体装置
JP4750933B2 (ja) * 2000-09-28 2011-08-17 株式会社東芝 薄型パンチスルー型パワーデバイス
US6734497B2 (en) * 2001-02-02 2004-05-11 Mitsubishi Denki Kabushiki Kaisha Insulated gate bipolar transistor, semiconductor device, method of manufacturing insulated-gate bipolar transistor, and method of manufacturing semiconductor device
JP4823435B2 (ja) 2001-05-29 2011-11-24 三菱電機株式会社 半導体装置及びその製造方法
JP2003158131A (ja) * 2001-09-04 2003-05-30 Sanken Electric Co Ltd 半導体素子の製造方法
JP4109009B2 (ja) * 2002-04-09 2008-06-25 株式会社東芝 半導体素子及びその製造方法
DE10250575B4 (de) * 2002-10-30 2010-04-15 Infineon Technologies Ag IGBT mit monolithisch integrierter antiparalleler Diode
JP4799829B2 (ja) 2003-08-27 2011-10-26 三菱電機株式会社 絶縁ゲート型トランジスタ及びインバータ回路
JP5103830B2 (ja) 2006-08-28 2012-12-19 三菱電機株式会社 絶縁ゲート型半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101298677B1 (ko) * 2010-05-26 2013-08-21 미쓰비시덴키 가부시키가이샤 반도체장치
US8686469B2 (en) 2010-05-26 2014-04-01 Mitsubishi Electric Corporation Semiconductor device

Also Published As

Publication number Publication date
DE102004035788A1 (de) 2005-03-03
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