FR2738079A1 - Dispositif a semiconducteurs, a tranchee, et procede de fabrication - Google Patents

Dispositif a semiconducteurs, a tranchee, et procede de fabrication Download PDF

Info

Publication number
FR2738079A1
FR2738079A1 FR9610160A FR9610160A FR2738079A1 FR 2738079 A1 FR2738079 A1 FR 2738079A1 FR 9610160 A FR9610160 A FR 9610160A FR 9610160 A FR9610160 A FR 9610160A FR 2738079 A1 FR2738079 A1 FR 2738079A1
Authority
FR
France
Prior art keywords
layer
region
source
drain
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR9610160A
Other languages
English (en)
Other versions
FR2738079B1 (fr
Inventor
Kiyoto Watabe
Tomohide Terashima
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of FR2738079A1 publication Critical patent/FR2738079A1/fr
Application granted granted Critical
Publication of FR2738079B1 publication Critical patent/FR2738079B1/fr
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Element Separation (AREA)

Abstract

Dans un procédé de fabrication d'un dispositif à semiconducteurs, on forme une couche de base de type n à résistance élevée (5) sur un substrat en silicium (1), avec interposition d'une couche isolante (3). On forme un transistor MOS à canal p (30) dans la couche de base de type n à résistance élevée (5). Le transistor MOS à canal p (30) est électriquement isolé d'un autre élément par une tranchée d'isolation (6). Une couche de source p**+ (9) du transistor entoure la périphérie d'une région de drain p**+ (11) et elle a par exemple une configuration plane elliptique. Un dispositif ainsi formé a une capacité d'attaque en courant élevée et il convient pour l'intégration à haut niveau.

Description

DISPOSMF A SEMICONDUCTEURS. A TRANCHEE. ET
PROCEDE DE FABRICATION
La présente invention concerne un dispositif à semiconducteurs et un procédé de fabrication de celui-ci, et elle concerne en particulier un dispositif à semiconducteurs comprenant un dispositif de puissance laté-
ral et un procédé de fabrication de celui-ci.
Des CI (Circuits Intégrés) de puissance, qui comprennent un
élément de puissance pouvant fournir un courant élevé et ayant une ten-
sion de claquage élevée, ainsi que son circuit d'attaque et un circuit de protection intégrés avec l'élément de puissance, constitueront dans le futur la majorité des composants de puissance. Dans un tel élément de
puissance, il est préférable d'effectuer l'attaque de grille avec un sys-
tème d'un type à commande par tension, utilisant une électrode de grille isolée (grille MOS (Métal-Oxyde-Semiconducteur)). Dans ce type de commande par tension, l'attaque de grille exige moins de courant, en
comparaison avec un type à attaque en courant.
Parmi les circuits intégrés (CI) comprenant chacun un ensemble
d'éléments semiconducteurs intégrés sur un seul substrat semiconduc-
teur, on appelle CI de puissance des CI qui comprennent un élément à
tension de claquage élevée. On réalise des éléments à tension de cla-
quage élevée, comprenant une grille MOS, tels qu'un MOSFET (Transistor à Effet de Champ) et un IGBT (Transistor Bipolaire à Grille Isolée), en utilisant une combinaison de technologies d'isolation par jonction pn et RESURF (Reduced Surface Field, c'est-à-dire "champ à
surface réduite").
Conformément à l'isolation par jonction pn, on forme un îlot de silicium entouré par une couche de type p, et on fixe au potentiel le plus bas la couche de type p qui entoure l'îlot. Par ce moyen l'îlot intérieur de type n et la couche extérieure de type p sont toujours polarisés de façon opposée, ce qui fait qu'une couche de désertion ayant une résistance
élevée est présente à la jonction pn.
La technologie RESURF, dont le nom a été donné par Apple Corp. et d'autres, est fondamentalement identique à la technologie de grille décalée qui est utilisée pour réaliser le transistor MOS latéral à
tension de claquage élevée.
On décrira ci-dessous un dispositif à semiconducteurs de l'art
antérieur, en relation avec un transistor MOS à canal p ayant une struc-
ture similaire à celle qui est décrite dans le document de Terashima et
al., Proc. ISPSD '93, pages 224-229.
Les figures 77 et 78 sont respectivement une coupe et une vue
en plan montrant schématiquement la structure d'un dispositif à semicon-
ducteurs classique. Plus précisément, la figure 77 est une coupe selon la
ligne E-E sur la figure 78.
En se référant aux figures 77 et 78, on note qu'une couche en-
terrée n', 903, est formée sélectivement dans un substrat p- à résistance
élevée, 901. Une couche enterrée n+ 904 est formée sur la couche enter-
rée n' 903.
Une couche n- 905 est formée sur le substrat p' à résistance élevée, 901. Une couche de diffusion de type p 963, ayant une forme
plane pratiquement elliptique, pour l'isolation d'éléments, est formée au-
tour de la couche n' 905. Cette couche de diffusion de type p 963 et ce substrat p- à résistance élevée, 901, forment une isolation par jonction pn en association avec la couche n' 905. Un transistor MOS à canal p
latéral est formé dans la couche n- 905 en étant ainsi isolé d'autres élé-
ments. Le transistor MOS à canal p latéral comprend une couche de source p+ 909, une couche de drain p+ 911, une couche de drain p- 915, une pellicule d'oxyde de grille 919 et une couche d'électrode de grille 921.
La couche de source p+ 909, ayant une forme plane pratique-
ment elliptique, est formée à la surface de la couche n' 905 et elle en-
toure la périphérie de la couche de base de type n 907. Une couche de drain p+ 911 est formée à la surface de la couche nW 905, et elle a une forme plane pratiquement elliptique et elle entoure la périphérie de la couche de source p+ 909, avec un espace prédéterminé entre elles. La
couche de drain p' 915 s'étend entre la couche de drain p+ 911 et la cou-
che de source p+ 909, et elle est située immédiatement au-dessous d'une pellicule d'oxyde de champ 969. La couche de drain p- 915 entoure la
périphérie de la couche de source p+ 909, pour définir une région de ca-
nal entre elles, et elle est connectée électriquement à la couche de drain p+ 911 pour définir une région de canal, avec la couche de source p+ 909. Une couche d'électrode de grille 921 est formée sur la surface de la
couche n' 905, qui se trouve entre la couche de source p+ 909 et la cou-
che de drain p' 915, avec une pellicule d'oxyde de grille 919 entre elles.
Une pellicule d'isolation inter-couche 951 est également formée
et elle recouvre le transistor MOS à canal p. La pellicule d'isolation inter-
couche 951 comporte un trou traversant 951b qui met à nu la couche de source p+ 909 et la couche de base de type n 907. La pellicule d'isolation inter-couche 951 comporte également des trous traversants 951a qui
mettent à nu des parties de la couche de drain p+ 911.
Une couche d'interconnexion 953b pour la prise de contact de source est formée et elle connecte électriquement la couche de source p+ 909 et la couche de base de type n 907, à travers le trou traversant 951b. Une couche d'interconnexion 953a pour la prise de contact de drain est également formée, et établit une connexion électrique avec la
couche de drain p+ 911 à travers des trous traversants 951a.
Un ensemble de couches conductrices 927 formées sur la pelli-
cule d'oxyde de champ 969 et un ensemble de couches conductrices 953g formées sur la pellicule d'isolation inter-couche 951, forment une plaque de champ multi-couche d'un type à couplage capacitif. Parmi les couches conductrices 927, celle qui occupe la position la plus extérieure est connectée électriquement à la couche d'interconnexion 953a à travers
des trous de contact 951g.
En se référant spécialement à la figure 78, on note qu'une cou-
che d'interconnexion 953b pour la prise de contact d'électrode de source, une couche d'interconnexion (non représentée) pour la prise de contact d'électrode de grille et une couche d'interconnexion 953a pour la prise de
contact d'électrode de drain sont formées sur la même pellicule d'isola-
tion inter-couche 951. La couche d'interconnexion 953a pour la prise de
contact d'électrode de drain a une forme plane elliptique. Il est donc né-
cessaire de former une cavité dans la couche conductrice 953a et de dis-
poser la couche d'interconnexion 953b dans la cavité, pour maintenir l'isolation entre les couches d'interconnexion 953a et 953b. On décrira ci-dessous un procédé de fabrication du dispositif à
semiconducteurs classique.
Les figures 79 à 86 sont des coupes schématiques montrant,
dans l'ordre des étapes, un procédé de fabrication du dispositif à semi-
conducteurs classique. Plus précisément, les figures 79 à 86 montrent
une partie correspondant à une région R5 sur la figure 77.
En se référant tout d'abord à la figure 79, on note qu'une cou-
che enterrée n' 903a est formée sélectivement dans le substrat p- à ré-
sistance élevée 901, et qu'une couche enterrée n 904a est formée sé-
lectivement dans la couche enterrée n' 903a.
En se référant à la figure 80, on note qu'une couche de type n 905 est formée par croissance épitaxiale sur le substrat p- à résistance
élevée 901. Une couche de diffusion de type p 963a qui s'étend profon-
dément dans le substrat p' à résistance élevée 901, est formée à une frontière entre des régions à isoler. La couche de diffusion p 963a est formée dans la région pratiquement elliptique s'étendant autour de la
couche n- 905.
En se référant à la figure 81, on note qu'une pellicule d'oxyde 971 et une pellicule de nitrure 973 sont formées successivement, et un
motif de matière de réserve 975 est formé de façon à recouvrir des ré-
gions ne devant pas être oxydées. En utilisant à titre de masque le motif de matière de réserve 975, on attaque et on enlève la pellicule de nitrure
973. Ensuite, on effectue une implantation ionique de bore (B), c'est-à-
dire une impureté de type p, en utilisant le motif de matière de réserve 975 à titre de masque. On enlève ensuite le motif de matière de réserve 975. On effectue un traitement thermique par un procédé LOCOS ("Local
Oxidation of Silicon", c'est-à-dire "oxydation locale de silicium") classi-
que. On enlève ensuite la pellicule de nitrure 973.
En se référant à la figure 82, on note que le traitement thermi-
que ci-dessus forme sélectivement la pellicule d'oxyde de champ 969 à la
surface de la couche n- 905. De plus, la couche de drain p- 915 est for-
mée immédiatement au-dessous de la pellicule d'oxyde de champ 969.
En se référant à la figure 83, on note que des pellicules d'oxyde de grille 919a et 925a sont formées sur des parties à nu de la surface de la couche n- 905. Ensuite, du silicium polycristallin 921a dopé avec une impureté (que l'on appellera ci-après du silicium polycristallin
dopé) est déposé sur la totalité de la surface. Un motif de matière de ré-
serve 973a ayant une configuration désirée est formé sur le silicium poly-
cristallin dopé 921a. Une attaque anisotrope est effectuée sur le silicium polycristallin dopé 921a en utilisant à titre de masque ce motif de matière
de réserve 973a. Le motif de matière de réserve 973a est ensuite enlevé.
En se référant à la figure 84, on note que l'attaque mentionnée ci- dessus forme la couche d'électrode de grille 921 opposée à la couche n' 905, avec la pellicule d'oxyde de grille 919 entre elles. Ce traitement
forme également un ensemble de couches conductrices 927 qui définis-
sent une partie inférieure de la plaque de champ sur la pellicule d'oxyde de champ 969. Ensuite, un motif de matière de réserve 973b est formé sur la région de prise de contact de base de type n. En utilisant le motif de matière de réserve 973b à titre de masque, on implante du bore pour
former la couche de source p+ 909 et la couche de drain p+ 911. La cou-
che de drain p+ 911 qui est ainsi formée a une forme elliptique, elle en-
toure la couche de source p+ 909, avec un espace prédéterminé entre
elles, et elle est connectée électriquement à la couche de drain p- 915.
La couche de source p+ 909, la couche de drain p+ 911, la couche de drain p- 915, la pellicule d'oxyde de grille 919 et la couche d'électrode de grille 921 forment le transistor MOS à canal p. En se référant à la figure 85, on note que l'on forme un motif de matière de réserve 973c sur la couche de drain p+ 911 et la couche de
source p+ 909. En utilisant à titre de masque le motif de matière de ré-
serve 973c, on effectue une implantation ionique d'arsenic (As). Sous l'effet de cette implantation ionique, la couche de base de type n 907, atteignant la couche enterrée n+ 904, est formée dans une région qui est entourée par la couche de source p+ 909. Le motif de matière de réserve
973c est ensuite enlevé.
En se référant à la figure 86, on note que l'on forme la pellicule
d'isolation inter-couche 951 sur la totalité de la surface, après le traite-
ment thermique. Des trous traversants 951a, 951b et 951g sont formés
dans la pellicule d'isolation inter-couche 951, par une technique de pho-
tolithographie et d'attaque classique. Le trou traversant 951b met à nu des surfaces de la couche de source p+ 909 et de la couche de base de type n 907. Le trou traversant 951a met partiellement à nu la surface de la couche de drain p+ 911, et le trou traversant 951g met partiellement à
nu la couche d'interconnexion 927.
Ensuite, on forme des couches d'interconnexion 953a et 953b, consistant en aluminium, ainsi que l'ensemble de couches conductrices 953g, formant la partie supérieure de la plaque de champ, grâce à quoi le dispositif à semiconducteurs classique ayant le transistor MOS à canal p
latéral est formé comme représenté sur la figure 77.
Le dispositif à semiconducteurs classique a une configuration plane dans laquelle des couches de drain 911 et 915 entourent la couche
de source p+ 909, comme représenté sur la figure 78. Il est donc impos-
sible de réaliser un dispositif à semiconducteurs ayant un courant d'atta-
que élevé et qui convienne pour l'intégration à haut niveau. On décrira
ceci ci-dessous de façon plus détaillée.
La figure 87 représente schématiquement une configuration plane du dispositif à semiconducteurs classique, représenté sur la figure 78. La figure 88 montre schématiquement une configuration plane dans
laquelle la couche de source entoure la couche de drain.
En comparaison avec la structure dans laquelle la couche de drain p+ 911 entoure la couche de source p+ 909, comme représenté sur la figure 87, on peut utiliser un courant d'attaque plus élevé dans la structure qui comprend la couche de source p+ 909 entourant la couche de drain p+ 911, comme représenté sur la figure 88, et qui a donc une plus grande largeur de grille, à condition que les deux structures aient une longueur de grille égale et que la région de couche inversée de type p se trouvant immédiatement au-dessous de l'électrode de grille régisse
le courant d'attaque.
Dans le but d'améliorer la capacité d'attaque en courant, on
peut modifier la structure du dispositif à semiconducteurs classique, re-
présentée sur les figures 77 et 78, pour donner une structure dans
laquelle la couche de source entoure la couche de drain.
La figure 89 est une coupe schématique montrant la structure modifiée du dispositif à semiconducteur classique, dans laquelle la source entoure le drain. En se référant à la figure 89, on note que la couche de source p+ 909 est située à l'extérieur, en direction radiale, de
la région prévue pour la formation du transistor MOS à canal p, et la cou-
che de drain p+ 911 est située dans la position intérieure, en direction radiale, du fait que la couche de source p+ 909 est disposée de façon à
entourer la couche de source p+ 911. Dans le dispositif à semiconduc-
teurs classique, on utilise l'isolation par jonction pn pour isoler le tran-
sistor MOS à canal p vis-à-vis d'autres éléments. Par conséquent, la cou-
che de source p+ 909 qui est disposée dans la position extérieure en di-
rection radiale, est située à proximité de la couche de diffusion de type p
963, formant l'isolation par jonction pn.
Pendant le fonctionnement du transistor MOS à canal p. un potentiel Vcc est généralement appliqué à la couche de source p+ 909, et un potentiel de masse GND est généralement appliqué au substrat p- à résistance élevée, 901, et à la couche de drain p+ 911. En particulier, dans le cas d'un élément de puissance ayant une tension de claquage élevée, un potentiel extrêmement élevé, de 600 V, peut être appliqué pour Vcc à la couche de source p+ 909. Dans ce cas, une différence de potentiel extrêmement élevée est appliquée entre la couche de source p+ 909 et le substrat p' à résistance élevée 901. Par conséquent, un courant I circule inévitablement à partir de la couche de source p+ 909 vers le substrat p' à résistance élevée, 901, par l'intermédiaire de la couche de
diffusion de type p 963, dans la direction des flèches qui sont représen-
tées sur la figure 89, si la couche de source p+ 909 et la couche de diffu-
sion p 963 sont proches l'une de l'autre. La circulation de ce courant I dégrade considérablement les performances d'isolation de l'isolation par
jonction pn.
Pour empêcher la circulation du courant 1, il est nécessaire que la couche de diffusion de type p 963 soit espacée d'une distance L de la
couche de source p' 909, comme représenté sur la figure 90. Ceci agran-
dit la région pour la formation du transistor MOS à canal p, ce qui conduit à une structure inappropriée pour l'obtention d'un niveau d'intégration élevé.
Un but de l'invention est de procurer un dispositif à semicon-
ducteurs qui ait une capacité d'attaque en courant élevée et qui con-
vienne pour une résolution élevée.
Un dispositif à semiconducteur conforme à l'invention comprend
un substrat semiconducteur, une couche de semiconducteur et un élé-
ment ayant une partie de transistor à grille isolée. Le substrat semicon-
ducteur a une surface principale. La couche de semiconducteur est for-
mée sur la surface principale du substrat semiconducteur, avec interposi-
tion d'une couche isolante. La couche de semiconducteur comporte une région de formation pour former l'élément ayant une partie de transistor à grille isolée, et une autre région de formation d'élément. La couche de
semiconducteur comporte une tranchée qui entoure la région de forma-
tion d'élément, pour isoler électriquement la région de formation d'élé-
ment par rapport à une autre région de formation d'élément. Le transistor
à grille isolée comporte une région de source et une région de drain for-
mée à la surface de la couche de semiconducteur. La région de source
se trouve dans la région de formation d'élément, à la surface de la cou-
che de semiconducteur, et elle entoure la périphérie de la région de
drain.
Du fait que le dispositif à semiconducteurs de l'invention, décrit
ci-dessus, comporte la structure dans laquelle la région de source en-
toure la région de drain, la capacité d'attaque en courant peut être amé-
liorée. Le transistor à grille isolée est isolé d'un autre élément par la tranchée, contrairement à l'art antérieur utilisant une jonction pn pour l'isolation. Il est donc possible d'empêcher la circulation d'un courant à partir de la région de source vers le substrat semiconducteur pendant le fonctionnement, même dans une structure comprenant la région de
source disposée à proximité de la région d'isolation. Il n'est donc pas né-
cessaire de disposer la tranchée pour l'utilisation loin de la région de source. Le dispositif à semiconducteurs peut donc avoir une capacité
d'attaque en courant élevée, et il peut convenir pour un niveau d'intégra-
tion élevé.
La structure de l'aspect ci-dessus comprend en outre de préfé-
rence une couche d'interconnexion de prise de contact de source, qui est
connectée électriquement à la région de source, et une couche d'inter-
connexion de prise de contact de drain qui est connectée électriquement à la région de drain. La couche d'interconnexion de prise de contact de
drain se trouve sur la couche isolante recouvrant la couche d'intercon-
nexion de prise de contact de source, et elle s'étend dans une direction qui croise la couche d'interconnexion de prise de contact de source, tout
en étant maintenue électriquement isolée de cette couche d'intercon-
nexion de prise de contact de source.
La couche d'interconnexion de prise de contact de source et la couche d'interconnexion de prise de contact de drain s'étendent sur des
couches différentes. Par conséquent, il ne peut pas y avoir de court-
circuit électrique entre la couche d'interconnexion de prise de contact de source et la couche d'interconnexion de prise de contact de drain, même
si la couche d'interconnexion de prise de contact de source est en con-
tact avec la région de source sur la totalité de la circonférence de la ré-
gion de source.
La structure de l'aspect ci-dessus comprend en outre de préfé-
rence une couche d'interconnexion de prise de contact de source qui est
connectée électriquement à la région de source. La couche d'intercon-
nexion de prise de contact de source peut être en contact avec la surface de la région de source sur la totalité de la circonférence de la région de source. La couche d'interconnexion de prise de contact de source est
en contact avec la surface de la région de source par la totalité de la cir-
conférence de la région de source. Il en résulte qu'une aire de contact
entre la région de source et la couche d'interconnexion de prise de con-
tact de source peut être grande, et par conséquent une résistance de
contact de source peut être faible.
La couche d'interconnexion de prise de contact de source peut
être constituée par un matériau tel que l'aluminium ayant une faible ré-
sistance. Un courant peut ainsi être fourni à la totalité de la circonfé-
rence de la région de source par l'intermédiaire de la couche d'intercon-
nexion de prise de contact de source, ayant une faible résistance. La ré-
sistance peut donc être réduite en comparaison avec le cas dans lequel le courant est fourni à la totalité de la circonférence de la région de source à travers la région de source ayant une résistance relativement élevée.
Dans l'aspect ci-dessus, une couche de siliciure est de préfé-
rence formée à la surface de la région de source, autour de la totalité de la circonférence de la région de source.
L'incorporation de la couche de siliciure peut réduire considé-
rablement la résistance carrée de la région de source. La résistance de la région de source peut donc être faible, même lorsqu'un courant est fourni à la totalité de la circonférence de la région de source à travers la
région de source.
La structure de l'aspect ci-dessus comprend en outre une cou-
che d'interconnexion de prise de contact de source qui est connectée électriquement à la région de source. La couche d'interconnexion de prise de contact de source est en contact avec une couche de siliciure
dans une partie de la surface de la région de source.
L'incorporation de la couche de siliciure peut réduire notable-
ment la résistance carrée de la région de source. La résistance peut donc être faible, même si la couche d'interconnexion de prise de contact de
source n'est pas en contact avec la totalité de la circonférence de la ré-
gion de source.
Dans l'aspect ci-dessus, la tranchée entoure la région de for-
mation de transistor à grille isolée, et sa largeur est maintenue cons-
tante. Du fait que la tranchée a une largeur constante, le sillon peut être rempli uniformément avec un matériau de remplissage. Il est donc
possible d'empêcher une diminution de la tension de claquage de l'isola-
tion d'élément, qui peut être occasionnée par un remplissage insuffisant
du sillon avec le matériau de remplissage.
Dans l'aspect ci-dessus, la région de source peut avoir une
partie courbée ayant un rayon de courbure prédéterminé.
Du fait que la région de source comporte la partie courbée, la région de canal peut avoir une aire supérieure en comparaison avec le cas dans lequel elle est formée seulement par des parties rectilignes. La
capacité d'attaque du dispositif à semiconducteurs peut donc être amélio-
rée.
Dans l'aspect ci-dessus, la tranchée peut comporter des pre-
mière et seconde tranchées. La couche de semiconducteur comporte une région d'isolation voisine de la région de formation d'élément, avec la première tranchée entre elles, et électriquement isolée d'une autre région de formation d'élément, avec la seconde tranchée entre elles. La région
d'isolation est connectée électriquement à la région de source.
Une région d'isolation au même potentiel que la source du tran-
sistor à grille isolée, est disposée entre le transistor à grille isolée et une autre région de formation d'élément. Par conséquent, la paroi latérale de la tranchée peut maintenir un potentiel stable, et le transistor à grille
isolée ne peut pas affecter électriquement d'autres éléments.
Dans l'aspect ci-dessus, le transistor à grille isolée comporte de
préférence un dispositif de puissance à canal p et un dispositif de puis-
sance à canal n, formés tous deux dans une première couche de semi-
conducteur, et électriquement isolés l'un de l'autre par le sillon. Chacun
des dispositifs de puissance à canal p et à canal n comporte deux cou-
ches faiblement dopées qui se trouvent entre la région de source et la région de drain. La couche faiblement dopée du dispositif à canal p et la
couche faiblement dopée du dispositif à canal n ont des types de con-
ductivité différents. L'une des deux couches faiblement dopées est con-
nectée électriquement à la région de drain et elle a une concentration
inférieure à celle de la région de drain.
Chacun des dispositifs de puissance à canal p et à canal n comporte les deux couches faiblement dopées, de types de conductivité différents, situées entre les régions de source et de drain, et l'une de ces deux couches est connectée électriquement à la région de drain et elle a
une concentration inférieure à celle de la région de drain. Par consé-
quent, chacune des couches faiblement dopées des dispositifs de puis-
sance à canal p et à canal n peut être conditionnée de façon à avoir une
concentration qui occasionne une désertion complète sous l'effet de l'ap-
plication d'une tension élevée dans un état bloqué, grâce à quoi les élé-
ments peuvent avoir des tensions de claquage élevées et égales.
Dans l'aspect ci-dessus, le transistor à grille isolée comporte de préférence une région d'impuretés voisine de la région de source, formée
sur la surface de la couche de semiconducteurs et ayant un type de con-
ductivité différent de celui de la région de source. Dans une configuration plane, une jonction entre la région de source et la région d'impuretés
présente une partie qui fait saillie vers la région de source.
La saillie de la jonction entre la région de source et la région d'impuretés, vers la région de source, réduit localement la largeur de la
région de source. On peut donc réduire la résistance immédiatement au-
*dessous de la région de source.
Dans l'aspect décrit ci-dessus, la région de drain a de préfé-
rence une forme approximativement circulaire à la surface de la couche de semiconducteur. La région de source a une forme annulaire entourant
la périphérie de la région de drain, à la surface de la couche de semi-
conducteur. La surface périphérique intérieure et la périphérique exté-
rieure définissant la forme annulaire sont approximativement circulaires.
Du fait que la région de drain est approximativement circulaire
et que la région de source a approximativement une forme annulaire cir-
culaire, la densité de courant de drain peut être améliorée, et la résis-
tance au déverrouillage peut être améliorée.
Dans les aspects décrits ci-dessus, trois éléments voisins les uns des autres sont de préférence disposés à la surface de la couche de semiconducteur. Les centres des régions de drain approximativement cir-
culaires de ces trois éléments sont respectivement disposés de façon à
se trouver à des sommets d'un triangle approximativement équilatéral.
Du fait que les éléments sont disposés de cette manière, il de-
vient possible de disposer des éléments ayant une forme approximative-
ment circulaire avec la densité la plus élevée, à la surface de la couche de semiconducteur, et par conséquent l'aire effective des éléments peut
être augmentée.
Dans les aspects décrits ci-dessus, un autre élément comprend
de préférence une diode ayant des première et seconde régions d'impu-
retés de types de conductivité mutuellement différents. Les première et seconde régions d'impuretés sont disposées de façon qu'une jonction entre les première et seconde régions d'impuretés ait une partie qui
s'étend de façon linéaire à la surface de la couche de semiconducteur.
Un transistor bipolaire à grille isolée (ou IGBT) est utilisé pour l'élément comprenant le transistor à grille isolée, et avec l'IGBT et la diode, on peut réaliser un circuit en demi-pont. En outre, dans la diode, les première et seconde régions d'impuretés sont disposées de façon à avoir une partie s'étendant de manière linéaire, de manière à pouvoir obtenir une densité de courant supérieure du côté de l'anode et de' la cathode.
Dans les aspects décrits ci-dessus, quatre éléments mutuelle-
ment voisins sont de préférence disposés à la surface de la couche de semiconducteur. Les centres des régions de drain des quatre éléments approximativement circulaires sont disposés de façon à se trouver aux
sommet d'un quadrilatère approximativement régulier. Au moment du dé-
veloppement des éléments sous la forme d'un treillis, le temps nécessaire
pour l'exposition par faisceau d'électrons peut être réduit.
Un procédé de fabrication d'un dispositif à semiconducteurs conforme à l'invention comprend les étapes suivantes: on forme une couche de semiconducteur ayant une région de formation de transistor à grille isolée et une autre région de formation d'élément, sur une surface principale d'un substrat semiconducteur, avec
interposition d'une couche isolante. On forme dans la couche de semi-
conducteur une tranchée entourant la périphérie de la région de forma-
tion de transistor à grille isolée, pour isoler la région de formation de
transistor à grille isolée vis-à-vis d'une autre région de formation d'élec-
trode. On forme un transistor à grille isolée ayant une région de source et une région de drain, dans la région de formation de transistor à grille
isolée, de façon que la région de source du transistor à grille isolée en-
toure la périphérie de la région de drain du transistor à grille isolée.
Le procédé de fabrication de dispositif à semiconducteurs ci-
dessus, conforme à l'invention, peut procurer un dispositif à semicon-
ducteurs ayant une capacité d'attaque en courant élevée et qui convient
pour l'intégration à haut niveau.
D'autres caractéristiques et avantages de l'invention seront
mieux compris à la lecture de la description qui va suivre de modes de
réalisation, donnés à titre d'exemples non limitatifs. La suite de la des-
cription se réfère aux dessins annexés dans lesquels: La figure 1 est une coupe montrant schématiquement une structure d'un dispositif à semiconducteurs d'un mode de réalisation n 1 de l'invention; La figure 2 montre une configuration plane de couches de
source et de drain dans un transistor MOS à canal p du mode de réalisa-
tion n 1 de l'invention; La figure 3 montre une configuration plane représentant une couche d'interconnexion de prise de contact de source et une couche
d'interconnexion de prise de contact de drain, conjointement à la struc-
ture de la figure 2; Les figures 4 à 18 sont des coupes schématiques montrant,
dans l'ordre des étapes, un procédé de fabrication du dispositif à semi-
conducteurs du mode de réalisation n 1 de l'invention; La figure 19 est une coupe montrant schématiquement une structure d'un dispositif à semiconducteurs d'un mode de réalisation n 2 de l'invention; La figure 20 montre une configuration plane d'une couche de drain et d'une couche de source dans un IGBT à canal n du mode de réalisation n 2 de l'invention; La figure 21 montre une configuration plane représentant une couche d'interconnexion de prise de drain et couche d'interconnexion de prise de contact de source, conjointement à la structure de la figure 20; Les figures 22 à 36 sont des coupes schématiques montrant,
dans l'ordre des étapes, un procédé de fabrication du dispositif à semi-
conducteurs du mode de réalisation n 2 de l'invention; La figure 37 est une coupe schématique montrant une structure simulée d'un IGBT à canal n; La figure 38 montre des caractéristiques I-V d'un IGBT à canal n ayant une structure en ruban; La figure 39 montre des caractéristiques I- V d'un IGBT à canal n ayant une structure cylindrique; La figure 40 est une coupe montrant schématiquement une structure d'un dispositif à semiconducteurs d'un mode de réalisation n 3 de l'invention; La figure 41 montre une configuration plane d'une couche de drain et d'une couche de source dans un transistor MOS à canal n du mode de réalisation n 3 de l'invention; La figure 42 montre une configuration plane représentant une couche d'interconnexion de prise de contact de drain et une couche d'interconnexion de prise de contact de source, conjointement à la structure de la figure 41; La figure 43 est une coupe partielle montrant, à une échelle agrandie, une région R2 sur la figure 40;
La figure 44 montre schématiquement la formation d'une capa-
cité sur une pellicule d'oxyde de champ.
La figure 45 est une coupe montrant schématiquement une structure d'un dispositif à semiconducteurs d'un mode de réalisation ne 4 de l'invention; La figure 46 montre une configuration plane d'une couche de source et d'une couche de drain dans un IGBT à canal p du mode de réalisation 4 de l'invention; La figure 47 montre une configuration plane représentant une couche d'interconnexion de prise de contact de drain et une couche d'interconnexion de prise de contact de source, conjointement à la structure de la figure 46; La figure 48 est une coupe partielle montrant une structure qui comprend un ensemble de tranchées pour l'isolation par tranchée;
La figure 49 est une vue en plan schématique montrant un tran-
chée pour l'isolation par tranchée, ayant une largeur constante et entou-
rant un élément;
Les figures 50 et 51 montrent des étapes de formation de cou-
ches de remplissage dans des ouvertures de différentes largeurs; La figure 52 est un schéma synoptique montrant une structure qui utilise un transistor MOS à canal p à titre d'élément de décalage de niveau; La figure 53 est une coupe représentant schématiquement une structure d'un dispositif à semiconducteurs d'un mode de réalisation n 6 de l'invention; La figure 54 est une coupe représentant schématiquement une structure d'un dispositif à semiconducteurs d'un mode de réalisation ne 7 de l'invention; La figure 55 est une coupe représentant schématiquement une structure d'un dispositif à semiconducteurs d'un mode de réalisation n 8 de l'invention; La figure 56 est une représentation graphique montrant une tension de claquage de divers IGBT en fonction d'une distance source/ drain de ceux-ci;
La figure 57 est une vue en perspective représentant schémati-
quement une structure en coupe d'un dispositif à semiconducteurs d'un mode de réalisation n 9 de l'invention; La figure 58 est une coupe montrant schématiquement une structure d'un dispositif à semiconducteurs d'un mode de réalisation n 10 de l'invention; La figure 59 montre la relation entre la tension de drain d'un
IGBT à canal n ayant une structure rectangulaire, et une densité de cou-
rant de drain; La figure 60 montre la relation entre la tension de drain d'un IGBT à canal n ayant une structure cylindrique et la densité de courant de drain; La figure 61 est une vue en plan schématique montrant des cellules unitaires disposées en nid d'abeilles; La figure 62 est une coupe schématique selon la ligne F-F de la figure 61; La figure 63 est un schéma d'un circuit de fixation de niveau en temps réel par détection d'un courant excessif; La figure 64 est une vue en plan schématique montrant des cellules unitaires disposées en nid d'abeilles, les cellules unitaires étant mutuellement isolées par une tranchée; La figure 65 est une coupe schématique selon la ligne G-G de la figure 63; La figure 66 est un schéma montrant un circuit en demi-pont; La figure 67 est une illustration d'un exemple dans lequel des réseaux de cellules disposées en nid d'abeilles sont utilisés pour l'IGBT, et une cellule en forme de piste est utilisée pour la diode, dans le circuit en demi-pont; La figure 68 est une coupe schématique de la diode selon la ligne H-H de la figure 67; La figure 69 est une vue en plan schématique montrant la structure d'un premier étage d'une couche d'interconnexion connectant l'IGBT et la diode qui sont utilisés dans le circuit en demi-pont; La figure 70 est une vue en plan schématique montrant la structure d'un second étage de la couche d'interconnexion pour connec- ter l'IGBT et la diode utilisés dans le circuit en demi-pont; La figure 71 est une vue en plan schématique montrant la structure du troisième étage de la couche d'interconnexion connectant l'IGBT et la diode qui sont utilisés dans le circuit en demi-pont; La figure 72 montre la relation entre la tension de drain d'une diode ayant une structure rectangulaire et la densité de courant de drain; La figure 73 montre la relation entre la tension de drain d'une diode ayant une structure cylindrique et la densité de courant de drain; La figure 74 est une vue en plan schématique montrant une configuration dans laquelle des cellules unitaires sont disposées en un treillis. La figure 75 est une coupe schématique montrant une structure
qui comprend une tranchée pour l'isolation par tranchée, ayant une sec-
tion en forme de V; La figure 76 est une coupe schématique montrant une structure comprenant une tranchée pour l'isolation par tranchée, ayant une section en forme de V renversé; La figure 77 est une coupe montrant schématiquement une structure d'un dispositif à semiconducteurs classique; La figure 78 montre schématiquement une configuration plane de la structure du dispositif à semiconducteurs classique; Les figures 79 à 86 sont des coupes schématiques montrant,
dans l'ordre des étapes, un procédé de fabrication du dispositif à semi-
conducteurs classique; La figure 87 est une configuration plane montrant une structure dans laquelle une couche de drain entoure une couche de source; La figure 88 est une configuration plane montrant une structure dans laquelle une couche de source entoure une couche de drain; La figure 89 est une coupe schématique montrant un problème du dispositif à semiconducteurs classique, employant une structure dans laquelle une couche de source entoure une couche de drain; et La figure 90 est une coupe schématique montrant un problème du dispositif à semiconducteurs classique, employant une structure dans
laquelle une couche de source entoure une couche de drain.
Mode de réalisation n 1
La figure 1 montre une coupe selon la ligne A-A de la figure 2.
En se référant aux figures 1 à 3, on note qu'une couche de base de type n, 5, à résistance élevée, est formée sur une surface d'un
substrat en silicium 1, avec interposition d'une couche isolante 3 consti-
tuée par une pellicule d'oxyde de silicium (pellicule de SiO2). La couche de base de type n, 5, à résistance élevée, est divisée électriquement par une isolation par tranchée formée par des tranchées 63, pour donner des
régions d'un transistor MOS à canal p, d'un transistor nMOS et d'un tran-
sistor pMOS. Une pellicule d'oxyde 65 est formée sur chaque paroi laté-
rale des tranchées 63, et les parties intérieures de ces dernières sont remplies avec du silicium polycristallin 67. Une pellicule d'oxyde de
champ 69 se trouve sur chaque tranchée 63.
Le transistor MOS à canal p 30 comporte une couche de source p+ 9, une couche de drain p+ 11, une couche tampon de type p 13, une couche de drain p- 15, une pellicule d'oxyde de grille 19 et une couche
d'électrode de grille 21.
La couche de source p+ 9 est formée sur une couche de base de type n 7 qui est formée sur la surface de la couche de base de type n, , à résistance élevée, et elle est adjacente à une couche de type n 17 fortement dopée. La couche de drain p+ 11 est formée sur une couche tampon de type p 13 qui est formée à la surface de la couche de base de
type n, 5, à résistance élevée. La couche de drain p' 15 est formée im-
médiatement au-dessous de la pellicule d'oxyde de champ 69 et elle est en contact avec la couche tampon de type p 13. La couche d'électrode de grille 21 est formée sur une surface située entre la couche de source p+ 9 et la couche de drain p- 15, avec interposition de la pellicule d'oxyde de grille 19. La couche d'électrode de grille 21 est formée par exemple par une structure à deux couches, comprenant une couche de silicium
polycristallin dopé 21a et une couche de siliciure de tungstène 21b.
En se référant plus particulièrement à la figure 2, on note que la couche de source p+ 9 entoure la périphérie de la couche de drain de type p+ 11, et a par exemple une forme plane elliptique. La couche de drain p' 15 a également une forme plane elliptique. La couche d'électrode de grille 21 est également formée à l'intérieur de la périphérie intérieure de la couche de source p+ 9, en s'étendant le long de la couche de
source p+ 9, de forme plane elliptique. La région de canal de ce transis-
tor MOS à canal p, 30, est donc réalisée sous la forme d'un anneau ellip-
tique à l'intérieur de la périphérie intérieure de la couche de source p+ 9.
En se référant plus particulièrement à la figure 1, on note qu'une couche conductrice 27 est formée sur la couche tampon de type p 13, avec interposition d'une pellicule d'oxyde 25. La couche conductrice 27 a une structure à deux couches, comprenant par exemple une couche de silicium polycristallin dopé 27a et une couche de siliciure de tungstène
27b. Des pellicules d'oxyde de paroi latérale 23 et 29 sont respective-
ment formées sur les parois latérales de la couche d'électrode de grille
21 et de la couche conductrice 27.
Le transistor nMOS 40 comporte une paire de couches de
source/drain de type n, 33, une pellicule d'oxyde de grille 35 et une cou-
che d'électrode de grille 37. Les couches de source/drain 33, formant une paire, sont formées sur la couche de caisson de type p 31, sur la couche
de base de type n, 5, à résistance élevée, et elles sont mutuellement es-
pacées d'une distance prédéterminée. Chaque couche de la paire de couches de source/drain 33 a une structure LDD ("Lightly Doped Drain", c'est-à-dire "drain faiblement dopé"), qui est constituée par une structure à deux couches comprenant une région d'impuretés n- faiblement dopée, et une région d'impuretés n+ relativement fortement dopée. La couche
d'électrode de grille 37 est formée sur une région comprise entre les cou-
ches de source/drain 33 formant une paire, avec interposition de la pelli-
cule d'oxyde de grille 35. La couche d'électrode de grille 37 est formée par une structure multicouche comprenant par exemple une couche de silicium polycristallin dopé 37a et une couche de siliciure de tungstène 37b. La paroi latérale de la couche d'électrode de grille 37 est recouverte
par une pellicule d'oxyde de paroi latérale 39.
Le transistor pMOS 50 comporte une paire de couches de
source/drain 43, une pellicule d'oxyde de grille 45 et une couche d'élec-
trode de grille 47. Les couches de la paire de couches de source/drain p' 43 sont formées sur une surface d'une couche de caisson de type n 41, sur la couche de base de type n, 5, à résistance élevée, et elles sont
mutuellement espacées d'une distance prédéterminée. La couche d'élec-
trode de grille 47 est formée sur une surface qui se trouve entre les couches de source/drain p* 43, formant une paire, avec interposition de la pellicule d'oxyde de grille 45. La couche d'électrode de grille 47 a une structure à deux couches comprenant par exemple une couche de silicium polycristallin dopé 47a et une couche de siliciure de tungstène 47b. La paroi latérale de la couche d'électrode de grille 47 est recouverte par une
pellicule d'oxyde de paroi latérale 49.
Ces régions sont recouvertes par une première couche d'isola-
tion inter-couche 51. La première couche d'isolation inter-couche 51
comporte des trous traversants 51a, 51b, 51c, 51d, 51e et 51g. Une pre-
mière couche d'interconnexion 53a pour une interconnexion de prise de
contact de drain est formée de façon à connecter électriquement la cou-
che de drain p* 11 et la couche conductrice 27, à travers les trous traver-
sants 51a et 51g. Une première couche d'interconnexion 53b pour une interconnexion de prise de contact de source est formée de façon à être connectée électriquement à la couche de source p+ 9 et à la couche de type n 17 fortement dopée, à travers le trou traversant 51b. En outre, une première couche d'interconnexion 53c est formée pour être connectée
électriquement à la couche d'électrode de grille 21 à travers le trou tra-
versant 51c.
Des premières couches d'interconnexion 53d sont formées de façon à être connectées électriquement aux couches de source/drain de type n 33 à travers les trous traversants 51d. En outre, des premières couches d'interconnexion 53e sont formées de façon à être connectées électriquement aux couches de source/drain p+ 43, à travers les trous
traversants 51e.
Ces premières couches d'interconnexion 51a, 51b, 51c, 51d et 51e sont recouvertes par une seconde couche d'isolation inter-couche 55. Un trou traversant 55a est formé dans la seconde couche d'isolation inter-couche 55. Une seconde couche d'interconnexion 57 est formée de
façon à être connectée électriquement à la première couche d'intercon-
nexion 53a à travers le trou traversant 55a.
Une troisième couche d'isolation inter-couche 59 est formée de
façon à recouvrir la seconde couche d'interconnexion 57. Un trou traver-
sant 59a est formé dans la troisième couche d'isolation inter-couche 59.
Une troisième couche d'interconnexion 61 pour une couche d'interconnexion de prise de contact de drain est formée de façon à être connectée électriquement à la seconde couche d'interconnexion 57 à travers le trou
traversant 59a.
En se référant plus particulièrement à la figure 3, on note que la première couche d'interconnexion 53b est en contact avec la surface
de la couche d'interconnexion p+ 9 qui a par exemple une forme ellipti-
que, à la totalité de la circonférence de la couche de source p+ 9. La troisième couche d'interconnexion 61 s'étend au-dessus de la première couche d'interconnexion 53b, avec interposition des seconde et troisième
couches d'isolation inter-couche 55 et 59, et elle croise la première cou-
che d'interconnexion 53b, en passant au-dessus de celle-ci, sur la vue en plan.
On va maintenant décrire dans ce qui suit un procédé de fabri-
cation d'un dispositif à semiconducteurs de ce mode de réalisation.
En se référant tout d'abord à la figure 4, on note que l'on forme un substrat en silicium 1, une couche isolante 3 formée par la pellicule d'oxyde de silicium, et une couche de base de type n, 5, à résistance élevée, en utilisant par exemple un procédé SOI avec formation d'une structure multicouche, ou un procédé SIMOX. On forme une pellicule d'oxyde 71 sur la totalité de la surface de la couche de base de type n, 5, à résistance élevée. Ensuite, on forme sur la pellicule d'oxyde 71, par photolithographie ordinaire, un motif de matière de réserve 73a ayant une configuration désirée. On implante des ions d'une impureté de type p en utilisant à titre de masque le motif de matière de réserve 73a. Après avoir enlevé le motif de matière de réserve 73a, on accomplit un traitement
thermique à 1215 C pendant environ 3 heures.
En se référant à la figure 5, on note que ce traitement thermi-
que forme la couche de diffusion de type p 13a dans la couche de base de type n, 5, à résistance élevée. On forme sur la pellicule d'oxyde 71, par photolithographie ordinaire, un motif de matière de réserve 73b ayant des motifs de trous disposés sur la couche de diffusion de type p 13a et sur d'autres régions. En utilisant à titre de masque le motif de matière de réserve 73b, on implante des ions d'une impureté de type p. Après avoir enlevé le motif de matière de réserve 73b, on effectue un traitement thermique à une température de 1050 C.
En se référant à la figure 6, on note que ce traitement thermi-
que forme la couche de caisson de type p 31, ainsi que la couche tampon de type p 13, ayant une partie plus fortement dopée que la couche de
caisson de type p 31. On forme sur la pellicule d'oxyde 71, par photoli-
thographie ordinaire, un motif de matière de réserve 73c ayant une confi-
guration désirée. En utilisant à titre de masque le motif de matière de réserve 73c, on implante des ions d'une impureté de type n. Après avoir enlevé le motif de matière de réserve 73c, on effectue un traitement
thermique prédéterminé.
En se référant à la figure 7, on note que sous l'effet de ce trai-
tement thermique, la couche de base de type n 7 et la couche de caisson
de type n 41 sont formées à la surface de la couche de type n, 5, à ré-
sistance élevée. On dépose ensuite une pellicule d'oxyde 75 sur la tota-
lité de la surface. Par une technique ordinaire de photolithographie et d'attaque, on enlève par attaque des parties de la pellicule d'oxyde 75 dans lesquelles des tranchées doivent être formées. En utilisant à titre de masque la pellicule d'oxyde 75, on attaque la couche de base de type n, 5, à résistance élevée, pour atteindre la couche isolante 3. On enlève
ensuite par attaque la pellicule d'oxyde 75.
En se référant à la figure 8, on note que cette attaque de la couche de base de type n, 5, à résistance élevée, forme des tranchées 63 qui s'étendent à travers la couche de base de type n, 5, à résistance élevée, jusqu'à la couche isolante 3. On forme des pellicules d'oxyde 65
sur les parois latérales des tranchées 63, et on dépose sur toute la sur-
face une couche de silicium polycristallin 67 qui remplira la fonction de matériau de remplissage. Ensuite, on effectue une attaque pour abaisser
le niveau de la totalité de la surface de la couche de silicium polycristal-
lin 67, de façon que la couche de silicium polycristallin 67 ne reste que
dans les tranchées 63.
Bien que ceci ne soit pas représenté sur la figure 9, on dépose
sur la totalité de la surface une pellicule d'oxyde et une pellicule de ni-
trure, et on enlève la pellicule de nitrure par attaque, pour former une région dans laquelle la pellicule d'oxyde de champ du transistor MOS à
canal p doit être formée, en utilisant à titre de masque un motif de ma-
tière de réserve, et on implante ensuite des ions d'une impureté de type
p. en utilisant à titre de masque le même motif de matière de réserve.
Après avoir enlevé le motif de matière de réserve, on enlève sélective-
ment la pellicule de nitrure, par attaque, dans les régions dans lesquelles d'autres pellicules d'oxyde de champ doivent être formées, en utilisant à titre de masque un motif de matière de réserve. Après avoir enlevé ce
motif de matière de réserve, on met en oeuvre un procédé LOCOS ordi-
naire, pour former la pellicule d'oxyde de champ 69 à des positions dési-
rées. Simultanément à la formation de la pellicule d'oxyde de champ 69,
on forme la couche de drain p' 15 immédiatement au-dessous de la pelli-
cule d'oxyde de champ 69.
En se référant à la figure 10, on note qu'après la formation d'une pellicule d'oxyde de grille 19a, on dépose une couche de silicium polycristallin dopé 21c, et on forme une couche de siliciure de tungstène 21d par pulvérisation cathodique. Ensuite, on forme un motif de matière de réserve 73d à des positions désirées sur la couche de siliciure de tungstène 21d, par photolithographie ordinaire. En utilisant à titre de masque le motif de matière de réserve 73d, on attaque successivement la couche de siliciure de tungstène 21d, la couche de silicium polycristallin dopé 21c et la pellicule d'oxyde de grille 19a. On enlève ensuite le motif
de matière de réserve 73d.
En se référant à la figure 11, on note que l'opération d'attaque cidessus forme des pellicules d'oxyde de grille respectives 19, 25, 35 et , et forme également des couches d'électrode de grille 21, 37 et 47,
qui ont des structures multicouches comprenant respectivement des cou-
ches de silicium polycristallin dopé 21a, 27a, 37a et 47a, et des couches de siliciure de tungstène 21b, 27b, 37b et 47b, ainsi qu'une couche de
plaque de champ 27 qui est formée par une structure multicouche com-
prenant la couche de silicium polycristallin dopé 27a et la couche de sili-
ciure de tungstène 27b. On forme ensuite par photolithographie ordinaire
un motif de matière de réserve 73e pour recouvrir des régions désirées.
En utilisant à titre de masque le motif de matière de réserve 73e, on ef-
fectue une implantation ionique de phosphore (P). On enlève ensuite le
motif de matière de réserve 73e.
En se référant à la figure 12, on note que l'implantation ionique cidessus forme une région faiblement dopée de type n (non représentée) dans des régions désirées. Ensuite, on effectue une implantation ionique de BF2, en utilisant à titre de masque le motif de matière de réserve 73f, la couche d'électrode de grille et autres. On enlève ensuite le motif de
matière de réserve 73f.
En se référant à la figure 13, on note que l'implantation ionique
ci-dessus forme dans des régions désirées des régions faiblement do-
pées de type p (non représentées). On dépose ensuite sur toute la sur-
face une pellicule d'oxyde (non représentée) ayant une épaisseur de pel-
licule de 250 nm. On effectue une attaque anisotrope sur la pellicule d'oxyde pour laisser des pellicules d'oxyde de paroi latérale 23, 29, 39 et 49, recouvrant respectivement les parois latérales d'électrodes de grille
et de l'électrode de plaque de champ. On forme ensuite un motif de ma-
tière de réserve 73g. On effectue une implantation ionique d'arsenic en
utilisant à titre de masque le motif de matière de réserve 73g, les cou-
ches d'électrode de grille respectives, les pellicules d'oxyde de paroi la-
térale ou autres. On enlève ensuite le motif de matière de réserve 73g.
En se référant à la figure 14, on note que l'implantation ionique
ci-dessus forme des régions fortement dopées de type n (non représ tées). Ensuite, on effectue une implantation ionique de BF2, en utilisant
à
titre de masque un motif de matière de réserve 73h, des couches d'élec-
trode de grille, des pellicules d'oxyde de paroi latérale et autres. Cette implantation ionique forme des régions fortement dopées de type p (non représentées). On effectue un traitement thermique après avoir enlevé le
motif de matière de réserve 73h.
En se référant à la figure 15, on note que le traitement thermi-
que ci-dessus active l'impureté implantée dans les régions respectives, et forme donc la couche de source p+ 9, la couche de drain p+ 11, la couche de type n fortement dopée 17, les couches de source/drain de type n 33, formant une paire, et les couches de source/drain de type p 43, formant une paire. Le transistor MOS à canal p 30, le transistor nMOS 40 et le
transistor pMOS 50 sont ainsi terminés.
En se référant à la figure 16, on note que l'on dépose une pre-
mière couche d'isolation inter-couche 51 sur la totalité de la surface, et on forme des trous traversants 51a, 51b, 51c, 51d, 51e et 51g par les techniques ordinaires de photolithographie et d'attaque.
En se référant à la figure 17, on note qu'un traitement est ef-
fectué pour former les premières couches d'interconnexion 53a, 53b, 53c,
53d et 53e dans lesquelles on définit des motifs pour produire des confi-
gurations désirées, et qui sont connectées électriquement à des couches
sous-jacentes à travers les trous traversants correspondants.
En se référant à la figure 18, on note que la seconde couche d'isolation inter-couche 55 est formée de façon à recouvrir les premières
couches d'interconnexion. Le trou traversant 55a est formé par la techni-
que ordinaire de photolithographie et d'attaque dans la seconde couche
d'isolation inter-couche 55. On effectue un traitement pour former la se-
conde couche d'interconnexion 57, connectée électriquement à la pre-
mière couche d'interconnexion 53a à travers le trou traversant 55a. D'une
manière similaire, on forme ensuite la troisième couche d'isolation inter-
couche 59, le trou traversant 59a et la troisième couche d'interconnexion 61, de façon à achever le dispositif à semiconducteurs qui est représenté
sur la figure 1.
Les étapes de fabrication décrites ci-dessus forment sur le
même substrat le transistor MOS à canal p et le transistor CMOS.
Le dispositif à semiconducteurs de ce mode de réalisation a une structure à configuration plane (structure à source à l'extérieur),
dans laquelle la couche de source p+ 9 entoure les périphéries des cou-
ches de drain 11, 13 et 15, comme la figure 2 le montre plus particuliè-
rement. Par conséquent, la résistance de la couche inversée p+, immé-
diatement au-dessous de l'électrode de grille, peut être faible, et les
performances d'attaque en courant peuvent être améliorées en comparai-
son avec l'art antérieur. La structure qui est représentée sur la figure 2 peut être appelée une structure à drain entouré par l'électrode de source, du fait que la couche d'interconnexion de prise de contact de source 51b
est placée à la périphérie extérieure de la couche de drain.
Ce mode de réalisation n'utilise pas une isolation par jonction pn, mais utilise une isolation par tranchée employant des tranchées 63 pour isoler électriquement le transistor MOS à canal p vis-à-vis d'autres éléments tels qu'un transistor CMOS. Grâce à l'emploi de l'isolation par tranchée, il est possible d'empêcher la circulation d'un courant à partir de la couche de source p+ 9 vers le substrat en silicium 1, pendant le fonctionnement de l'élément, même si la couche de source p+ 9 est disposée
près de la tranchée 63 pour l'isolation par tranchée. Il n'est donc pas né-
cessaire de disposer la tranchée 63 pour l'isolation par tranchée dans une position extérieure, en direction radiale, éloignée de la couche de source p+ 9, ce qui peut être exigé pour améliorer les performances
d'isolation dans l'art antérieur.
Comme décrit ci-dessus, le dispositif à semiconducteurs de ce mode de réalisation peut avoir une capacité d'attaque en courant élevée,
et il convient pour l'intégration à haut niveau.
Comme représenté sur la figure 1, ce mode de réalisation utilise
la structure d'interconnexion multicouche, grâce à quoi la couche d'inter-
connexion de prise de contact de source 53b et la couche d'intercon-
nexion de prise de contact de drain 61 sont formées sur des couches isolantes différentes. Par conséquent, comme la figure 3 le montre plus particulièrement, la couche d'interconnexion de prise de contact de drain 61 peut être étendue vers une autre région d'élément, tout en maintenant l'isolation électrique par rapport à la couche d'interconnexion de prise de contact de source 53b, même dans la structure dans laquelle la couche d'interconnexion de prise de contact de source 53b a une forme plane
elliptique.
La couche d'interconnexion de prise de contact de source 53b peut être en contact avec la surface de la couche de source p+ 9 sur la
totalité de la circonférence de la couche de source p+ 9, comme repré-
senté sur la figure 3. Par conséquent, une aire de contact élevée peut
être garantie entre la couche de source p+ 9 et la couche d'intercon-
nexion de prise de contact de source 53b, et la résistance de contact de
source peut donc être faible.
* La couche d'interconnexion de prise de contact de source 53b peut être constituée par un matériau ayant une faible résistance, comme
l'aluminium. Un courant peut ainsi être fourni à la totalité de la circonfé-
rence de la couche de source p+ 9, à travers la couche d'interconnexion
de prise de contact de source 53b ayant une faible résistance. Il en ré-
sulte que le courant peut être fourni à la totalité de la circonférence de la couche de source p+ 9 avec une résistance plus faible que dans le cas o le courant est fourni à la totalité de la circonférence de la couche de
source p+ 9 à travers la couche de source p+ 9, ayant une résistance re-
lativement élevée.
La structure ci-dessus peut être appliquée à des dispositifs de puissance ayant une tension de claquage élevée, comme un transistor
MOS à canal n, un IGBT à canal n et un IGBT à canal p. On décrira ci-
dessous, à titre de mode de réalisation n 2, un exemple dans lequel la
structure ci-dessus est appliquée à un IGBT à canal n.
Mode de réalisation n 2 La figure 19 qui est envisagée ci-dessous montre une coupe
selon la ligne B-B sur la figure 20.
En se référant aux figures 19 à 21, on note que la couche de base de type n, 5, à résistance élevée, est formée sur la surface du
substrat en silicium 1, avec interposition de la couche isolante 3, con-
sistant par exemple en une pellicule d'oxyde de silicium. La couche de base de type n, 5, à résistance élevée, est divisée électriquement par une isolation par tranchée formée par des tranchées 63, pour donner une
région de formation d'IGBT à canal n, une région de formation de tran-
sistor nMOS et une région de formation de transistor pMOS.
Un IGBT à canal n, 130, comporte la couche de base de type n, 5, à résistance élevée, une couche de drain p+ 101, une couche tampon n+ 103, une couche de base de type p 107, une couche de source n+
109, la pellicule d'oxyde de grille 19 et la couche d'électrode de grille 21.
La couche de source n+ 109 est formée dans une région de la couche de base p+ 107 qui est formée à la surface de la couche de base de type n, 5, à résistance élevée, et elle est adjacente à la couche de type p 117 fortement dopée. La couche de drain p+ 101 est formée dans une région de la couche tampon n+ 103 qui est formée à la surface de la couche de base de type n, 5, à résistance élevée. La couche d'électrode de grille 21 est formée sur les surfaces de la couche de base de type p 107 et de la couche de base de type n, 5, à résistance élevée, avec interposition de
la pellicule d'oxyde de grille 19.
La couche conductrice 27 est formée sur la couche tampon n
103, avec interposition de la pellicule isolante 25.
Dans l'IGBT à canal n, la couche de drain p+ 101 correspond à une anode (collecteur), et la couche de source n+ 109 correspond à une
cathode (émetteur). Ceci s'applique également à la description qui suit.
En se référant plus particulièrement à la figure 20, on note que la couche de source n+ 109 entoure la périphérie de la couche de drain
p+ 101, et a par exemple une forme plane elliptique.
En se référant plus particulièrement à la figure 21, on note que la couche d'interconnexion de prise de contact de source 53b est en contact avec la surface de la couche de source n+ 109 par l'intermédiaire de la totalité de la circonférence de la couche de source n+ 109, ayant par exemple une forme elliptique. La troisième couche d'interconnexion 61 est placée sur la couche d'interconnexion de prise de contact de
source 53b, avec interposition des seconde et troisième couches d'isola-
tion inter-couche 55 et 59, et elle croise la couche d'interconnexion de prise de contact de source 53b, en passant au-dessus d'elle, dans une vue en plan. La couche d'interconnexion de prise de contact de source
53b est également connectée électriquement à la couche de type p for-
tement dopée, 117.
Les structures autres que celles indiquées ci-dessus sont prati-
quement les mêmes que celles du mode de réalisation n 1 décrit ci-
dessus. De ce fait, les parties et éléments identiques portent les mêmes
références numériques, et on ne les décrira pas ci-dessous.
On décrira ci-dessous un procédé de fabrication du dispositif à
semiconducteurs de ce mode de réalisation.
En se référant tout d'abord à la figure 22, on note que l'on forme le substrat en silicium 1, la couche isolante 3, formée par exemple par la pellicule d'oxyde de silicium, et la couche de base de type n, 5, à résistance élevée, en employant par exemple un procédé SOI pour la réalisation de structures multicouches, ou un procédé SIMOX. On forme la pellicule d'oxyde 71 sur la totalité de la surface de la couche de base de type n, 5, à résistance élevée. On forme sur la pellicule d'oxyde 71, par photolithographie ordinaire, un motif de matière de réserve 173a ayant une configuration désirée. On implante des ions d'une impureté de
type n, en utilisant à titre de masque le motif de matière de réserve 173a.
Après avoir enlevé le motif de matière de réserve 173a, on effectue un
traitement thermique à 1215 C pendant environ 3 heures.
En se référant à la figure 23, on note que ce traitement thermi-
que forme une couche de diffusion de type n 103a. On forme sur la pelli-
cule d'oxyde 71, par photolithographie ordinaire, un motif de matière de réserve 173b ayant une configuration désirée. On implante des ions
d'une impureté de type p en utilisant à titre de masque le motif de ma-
tière de réserve 173b. Après avoir enlevé le motif de matière de réserve
173b, on effectue un traitement thermique à 1050 C.
En se référant à la figure 24, on note que ce traitement thermi-
que forme une couche de caisson de type p 107a, ayant par exemple une
forme plane correspondant à un anneau elliptique. On forme sur la pelli-
cule d'oxyde 71 un motif de matière de réserve 173c ayant une configu-
ration désirée. On implante des ions d'une impureté de type n en utilisant à titre de masque le motif de matière de réserve 173c. Après avoir enlevé le motif de matière de réserve 173c, on effectue un traitement thermique
à une température de 1050 C.
En se référant à la figure 25, on note que le traitement thermi-
que ci-dessus forme la couche de caisson de type n 41, ainsi que la cou-
che tampon n+ 103, ayant une partie qui a une concentration supérieure à celle de la couche de caisson n+ 41. On forme une pellicule d'oxyde sur la totalité de la surface. On attaque la pellicule d'oxyde 175 pour enlever des parties dans lesquelles une ou plusieurs tranchées doivent être formées. En utilisant à titre de masque la pellicule d'oxyde 175, on attaque la couche de base de type n, 5, à résistance élevée, et d'autres couches, pour former des parties enlevées atteignant la couche isolante
3. On enlève ensuite la pellicule d'oxyde 175, par attaque.
En se référant à la figure 26, on note que cette attaque effec-
tuée sur la couche de base de type n, 5, à résistance élevée, forme un ensemble de tranchées 63 qui s'étendent à travers la couche de base de type n, 5, à résistance élevée, jusqu'à la couche isolante 3. On forme des pellicules d'oxyde 65 dans les parois latérales des tranchées 63, et on dépose sur la totalité de la surface la couche de silicium polycristallin 67
qui formera des éléments de remplissage. On effectue ensuite une atta-
que sur la totalité de la surface de la couche de silicium polycristallin 67,
pour abaisser son niveau, de façon que des couches de silicium poly-
cristallin 67 restent seulement dans les tranchées 63.
En se référant à la figure 27, on note que l'on forme sélective-
ment les pellicules d'oxyde de champ 69 par un procédé LOCOS ordi-
naire. En se référant à la figure 28, on note qu'après avoir formé la
pellicule d'oxyde de grille 10a, on dépose la couche de silicium polycris-
tallin 21c, et on forme par pulvérisation cathodique la couche de siliciure
de tungstène 21d. On forme ensuite sur la couche de siliciure de tung-
stène 21d un motif de matière de réserve 173d, ayant une configuration désirée. En utilisant à titre de masque le motif de matière de réserve 173d, on attaque successivement la couche de siliciure de tungstène 21d, la couche de silicium polycristallin dopé 21c et la pellicule d'oxyde
de grille 19a. On enlève ensuite le motif de matière de réserve 173d.
En se référant à la figure 29, on note que l'opération d'attaque cidessus forme les pellicules d'oxyde de grille respectives 19, 25, 35 et , et forme également les couches d'électrode de grille 21, 37 et 47, ainsi que la couche de plaque de champ 27. On forme ensuite un motif de matière de réserve 173e sur des régions désirées. On effectue une implantation ionique de phosphore en utilisant à titre de masque le motif de matière de réserve 173e. Ceci forme des régions de type n faiblement
dopées (non représentées). On enlève ensuite le motif de matière de ré-
serve 173e.
En se référant à la figure 30, on note que l'on forme un motif de
matière de réserve 173f sur des régions désirées. On effectue une im-
plantation ionique de BF2 en utilisant à titre de masque le motif de ma-
tière de réserve 173f. Ceci forme des régions faiblement dopées de type p (non représentées). On enlève ensuite le motif de matière de réserve 173f. En se référant à la figure 31, on note que l'on dépose sur la
totalité de la surface une pellicule d'oxyde ayant une épaisseur de pelli-
cule de 250 nm, et on effectue ensuite une attaque anisotrope de la pel-
licule d'oxyde. Ceci forme les pellicules d'oxyde de paroi latérale 23, 29,
39 et 49 qui restent respectivement sur les parois latérales des électro-
des de grille 21, 37, 47 et de la couche de plaque de champ 27. On
forme ensuite un motif de matière de réserve 173g sur des régions dési-
rées. On effectue une implantation ionique d'arsenic en utilisant à titre de masque le motif de matière de réserve 173g ainsi que les couches
d'électrode de grille et les pellicules d'oxyde de paroi latérale respecti-
ves, et autres. Ceci forme des régions fortement dopées de type n (non
représentées). On enlève ensuite le motif de matière de réserve 173g.
En se référant à la figure 32, on note que l'on forme un motif de
matière de réserve 173h sur des régions désirées. On effectue une im-
plantation ionique de BF2 en utilisant à titre de masque le motif de ma-
tière de réserve 173h ainsi que les couches d'électrode de grille et les pellicules d'oxyde de paroi latérale respectives, et autres. Ceci forme des régions fortement dopées de type p (non représentées). On effectue un traitement thermique après avoir enlevé le motif de matière de réserve 173h.
En se référant a la figure 33, on note que le traitement thermi-
que ci-dessus active l'impureté qui est implantée dans les couches de source/drain. Ceci forme la couche de drain p+ 101, la couche de source n* 109, la couche de type n fortement dopée 117, les couches de source/ drain de type n 33, formant une paire, et les couches de source/drain p*
43, formant une paire.
En se référant à la figure 34, on note que l'on dépose la pre-
mière couche d'isolation inter-couche 51 sur la totalité de la surface, et
on forme les trous traversants 51a, 51b, 51c, 51d, 51e et 51g.
En se référant à la figure 35, on note que l'on effectue un trai-
tement pour former les premières couches d'interconnexion 53a, 53b,
53c, 53d et 53e qui sont connectées électriquement à des couches sous-
jacentes à travers les trous traversants correspondants.
En se référant à la figure 36, on note que l'on dépose la se-
conde couche d'isolation inter-couche 55 sur les premières couches
d'interconnexion. On forme le trou traversant 55a dans la seconde cou-
che d'isolation inter-couche 55. On effectue un traitement pour former la seconde couche d'interconnexion 57, qui est connectée électriquement à
la première couche d'interconnexion à travers le trou traversant 55a.
Ensuite, on forme la troisième couche d'isolation inter-couche
59, on forme le trou de contact 59a dans la couche d'isolation inter-
couche 59, et on forme la troisième couche d'interconnexion 61, qui est connectée électriquement à la seconde couche d'interconnexion à travers le trou de contact 59a, de façon à achever le dispositif à semiconduc-
teurs qui est représenté sur la figure 19.
Les étapes décrites ci-dessus forment sur le même substrat
l'IGBT à canal n et le transistor CMOS.
Dans le mode de réalisation présent, le dispositif a une struc-
ture dans laquelle la couche de source n+ 109 entoure la périphérie de la couche de drain p* 101 (structure à drain entouré par l'électrode de source), comme la figure 20 le montre plus particulièrement. En outre, dans l'IGBT à canal n à résistance élevée, pour obtenir une résistance
élevée et pour occasionner une modulation de la conductivité, il est né-
cessaire d'incorporer une couche de base de type n, 5, à résistance éle-
vée, entre la couche de drain p* 10 et la couche de source n+ 109. Du
fait que la couche de base de type n, 5, à résistance élevée, est néces-
saire dans la structure à drain entouré par l'électrode de source, comme décrit ci-dessus, dans la structure à drain entouré par l'électrode de source la longueur périphérique de la couche de source n+ 109 qui est opposée à la couche de drain p+ 101, devient supérieure à celle de la structure dans laquelle la couche de drain entoure la périphérie de la couche de source. Par conséquent, la quantité d'électrons introduits est
augmentée, ce qui donne un courant d'attaque accru.
Dans ce mode de réalisation, I'IGBT à canal n est isolé électri-
quement d'un autre élément par une isolation par tranchée. Il est donc possible d'empêcher la circulation d'un courant à partir de la couche de source n+ 109 vers le substrat 1, même dans la structure dans laquelle la couche de source n+ 109 est située à l'extérieur de la couche de drain p* 101, en direction radiale, et est disposée près de la tranchée 63 pour
l'isolation par tranchée. Il n'est donc pas nécessaire de disposer la tran-
chée 63 pour l'isolation par tranchée dans une position extérieure en di-
rection radiale, éloignée de la couche de source n+ 109.
Comme décrit ci-dessus, le dispositif à semiconducteurs de ce mode de réalisation peut avoir une capacité d'attaque en courant élevée,
et il convient pour l'intégration à haut niveau.
Ce mode de réalisation utilise la structure d'interconnexion multicouche, grâce à quoi la couche d'interconnexion de prise de contact de source 53b et la couche d'interconnexion de prise de contact de drain 61 sont formées sur différentes couches isolantes. Il en résulte que la couche d'interconnexion de prise de contact de source 53b et la couche
d'interconnexion de prise de contact de drain 61 ne sont pas court-
circuitées, même dans la structure dans laquelle la couche d'intercon-
nexion de prise de contact de source 53b est disposée autour de la tota-
lité de la circonférence de la couche de source n+ 109.
La couche d'interconnexion de prise de contact de source 53b est en contact avec la surface de la couche de source n+ 109 autour de
la totalité de la circonférence de la couche de source n+ 109. Il en ré-
sulte que l'on peut garantir une aire de contact élevée entre la couche de source n+ 109 et la couche d'interconnexion de prise de contact de source 53b, et par conséquent la résistance de contact de source peut
être faible.
La couche d'interconnexion de prise de contact de source 53b peut être constituée par un matériau ayant une faible résistance, tel que
l'aluminium. Un courant peut ainsi être fourni à la totalité de la circonfé-
rence de la couche de source n+ 109, à travers la couche d'intercon-
nexion de prise de contact de source 53b ayant une faible résistance. Il en résulte que la résistance peut être plus faible que dans le cas o le courant est fourni à la totalité de la circonférence de la couche de source
n+ 109 par l'intermédiaire de la couche de source n+ 109, ayant une ré-
sistance relativement élevée.
On a effectué une simulation pour déterminer les caractéristi-
ques de courant de drain ID en fonction de la tension de drain VD, pour diverses valeurs d'une distance entre la source et le drain (S-D) dans un
IGBT à canal n latéral. On va maintenant décrire ci-dessous cette simu-
lation. La figure 38 montre des caractéristiques ID-VD de la structure représentée en coupe sur la figure 37, ayant une profondeur de I im (rectangle), avec la distance S-D changée de façon à prendre les valeurs de 40, 80 et 180 pm. La tension de grille est de 5 V. En se référant à la figure 38, on peut voir que le courant à l'état
conducteur ID diminue de façon monotone conformément à l'augmenta-
tion de la distance S-D, dans une structure rectangulaire ordinaire.
La figure 39 montre des caractéristiques ID-VD d'une structure de dispositif (structure cylindrique) qui est formée par rotation ou révolution autour de la ligne A-A' de la structure représentée en coupe sur la figure 37, cette structure cylindrique correspondant à la structure à drain
entouré par l'électrode de source, conforme à l'invention.
En se référant à la figure 39, on note que dans une plage de tension de drain VD faible, une distance S-D supérieure donne un courant à l'état conducteur, ID, de valeur inférieure. D'autre part, dans une plage
correspondant à une tension de drain VD élevée, une plus longue dis-
tance S-D donne un courant à l'état conducteur, ID, de valeur supérieure.
On peut considérer de la façon suivante la raison de ceci. Lors-
que la tension de drain VD est faible, la résistance S-D (résistance entre la source et le drain) augmente conformément à l'augmentation de la distance S-D, ce qui fait qu'une plus longue distance S-D donne un plus faible courant à l'état conducteur, ID. Lorsque la tension de drain VD est
grande, la longueur de la circonférence de la région de source 109 aug-
mente conformément à l'augmentation de la distance S-D, soit L1, comme représenté sur la figure 20, ce qui fait qu'un rendement d'introduction d'électrons augmente, et par conséquent la capacité d'attaque en courant est améliorée. Il en résulte que le courant à l'état conducteur ID peut être augmenté par l'augmentation de la distance S-D, en présence d'une
augmentation de la tension de drain.
Le déverrouillage dans un IGBT à canal n a lieu lorsque le pro-
duit de la résistance de la couche de base de type p se trouvant immé-
diatement au-dessous de la couche de source n+ 109 représentée sur la figure 19, et du courant de trous qui circule à travers la couche de base de type p 107 se trouvant immédiatement au-dessous de la couche de type n+ 109, pendant le fonctionnement de l'IGBT, dépasse 0,7 V. Par conséquent, en augmentant la distance S-D, on augmente la longueur de
la circonférence de la source, et il en résulte que la résistance de la cou-
che de base de type p est réduite, ce qui fait que la résistance de la cou-
che de base de type p diminue, et la résistance au déverrouillage est améliorée. On peut comprendre d'après les résultats de simulation décrits ci-dessus que, dans la structure à drain entouré par l'électrode de source
de ce mode de réalisation, la résistance au déverrouillage peut être amé-
liorée en augmentant la distance S-D sans réduire le courant à l'état
conducteur (courant d'attaque).
On peut réaliser un transistor MOS à canal n ayant une tension
de claquage élevée en remplaçant la couche de drain p+ 101 dans le dis-
positif à semiconducteurs de ce mode de réalisation par une couche de drain n+. On a décrit le mode de réalisation en relation avec le procédé de fabrication de l'IGBT à canal n et du transistor CMOS sur le même
substrat. En fixant de manière opposée les polarités des parties respecti-
ves dans la structure ci-dessus, on peut former sur le même substrat un
IGBT à canal p et un transistor CMOS.
Mode de réalisation n 3 La figure 40 montre une coupe selon la ligne C- C sur la figure 41. En se référant aux figures 40 à 42, on note que ce mode de réalisation procure un dispositif à semiconducteurs ayant une structure
dans laquelle la plaque de champ multicouche du type à couplage capa-
citif, déjà envisagée dans le cadre de l'art antérieur, est appliquée au transistor MOS à canal n latéral, ayant une tension de claquage élevée,
conforme à l'invention. La couche de base de type n, 5, à résistance éle-
vée, est formée sur la surface du substrat en silicium 1, avec interposi-
tion d'une couche isolante 3, consistant par exemple en une pellicule d'oxyde de silicium. La couche de base de type n, 5, à résistance élevée est isolée électriquement d'un élément situé autour de celle-ci par une isolation par tranchée qui est formée par la tranchée 63. La tranchée 63 est par exemple disposée avec une forme plane elliptique entourant une
région pour la formation d'un transistor MOS à canal n.
Le transistor MOS à canal n 230 comporte une couche de source n* 209, une couche de drain n+ 211, une couche tampon de type
n 213, la pellicule d'oxyde de grille 19 et l'électrode de grille 27. La couche de source n+ 209 est formée dans une région d'une couche de base
de type p 207 qui est elle-même formée à la surface de la couche de base de type n, 5, à résistance élevée, et elle est adjacente à une couche de type n 217, fortement dopée. La couche de drain n+ 211 est formée dans une couche tampon de type n 213 qui est elle-même
formée à la surface de la couche de base de type n, 5, à résistance éle-
vée. La couche d'électrode de grille 21 est formée sur la couche de base de type p 207 et sur la couche de base de type n, 5, à résistance élevée,
avec interposition de la pellicule d'oxyde de grille 19. La couche d'élec-
trode de grille 21 est formée par une structure multicouche comprenant la couche de silicium polycristallin dopé 21a et la couche de siliciure de tungstène 21b. La pellicule d'oxyde de paroi latérale 23 est formée sur la
paroi latérale de la couche d'électrode de grille 21.
En se référant plus particulièrement à la figure 41, on note que la couche de source n+ 209 entoure la périphérie de la couche de drain n+ 211, et elle a par exemple une forme plane elliptique. La couche d'électrode de grille 21 est placée à l'intérieur de la couche de source n+ 209, en direction radiale, et elle a une forme plane elliptique s'étendant le long de la couche de source n+ 209. De cette manière, la région de canal de ce transistor MOS à canal n 230 est formée de façon à avoir la forme d'un anneau elliptique à l'intérieur de la périphérie intérieure de la
couche de source n+ 209.
La pellicule d'oxyde de champ 69, ayant par exemple une forme plane elliptique, est formée à la surface de la couche de base de type n, , à résistance élevée, entre la couche de source n+ 209 et la couche de drain n+ 211. Un ensemble de couches conductrices 201 sont formées sur la pellicule d'oxyde de champ 69, et chacune d'elles est formée à partir de la même couche que la couche d'électrode de grille 21. Les couches conductrices 201 forment une couche inférieure d'une plaque de
champ multicouche du type à couplage capacitif.
Les pellicules d'oxyde de paroi latérale 203 sont formées sur les parois latérales des couches conductrices 201. La première couche d'isolation inter-couche 51 est formée de façon à recouvrir le transistor
MOS à canal n 230. La première couche d'isolation inter-couche 51 com-
porte les trous traversants 51a, 51b, 51c et 51g. Une première couche d'interconnexion 53a est formée et est connectée électriquement à la
couche de drain n+ 211 à travers le trou traversant 51a, et elle est éga-
lement connectée électriquement à la couche conductrice 27 à travers les trous traversants 51g. Une première couche d'interconnexion 53b est également formée et elle est connectée électriquement à la couche de source n+ 209 et à la couche de type p 217 fortement dopée, à travers le trou traversant 51b. En outre, une première couche d'interconnexion 53c est formée et est connectée électriquement à la couche d'électrode de
grille 21 à travers le trou traversant 51c.
Une couche conductrice 205 est formée entre les premières couches d'interconnexion 53a et 53c, et elle est constitué par les mêmes couches qu'elles et elle forme un condensateur en association avec la couche conductrice 201 au niveau inférieur. La couche conductrice 205 forme une couche supérieure de la plaque de champ multicouche du type
à couplage capacitif.
En se référant à la figure 42, on note que la couche d'intercon-
nexion de prise de contact de source 53b a une forme plane elliptique et elle est en contact avec la surface de la couche de source n+ 209, autour
de la totalité de la circonférence de la couche de source n+ 209. La cou-
che d'interconnexion de prise de contact de drain 61 s'étend au-dessus de la couche d'interconnexion de prise de contact de source 53b, avec interposition des seconde et troisième couches d'isolation inter-couche et 59, et elle croise la couche d'interconnexion de prise de contact de
source 53b, en passant au-dessus de celle-ci sur la vue en plan.
Dans ce mode de réalisation, du fait que les couches conductri-
ces 201, les premières couches d'interconnexion 53a et 53c et la couche
conductrice 205 forment la plaque de champ multicouche du type à cou-
plage capacitif, une différence de potentiel entre la source et le drain
peut être stabilisée. On décrira ceci ci-dessous de façon plus détaillée.
En se référant à la figure 40, on note que le potentiel Vcc est appliqué au drain et le potentiel de masse GND est appliqué à la source lorsque le transistor MOS à canal n est en fonctionnement. Lorsque ces potentiels sont appliqués, une différence de potentiel constante apparaît
dans une partie inférieure de la pellicule d'oxyde de champ 69 se trou-
vant entre la couche de drain n+ 211 et la couche de source n+ 209. Dans
un élément de puissance ayant une tension de claquage élevée, une ten-
sion extrêmement élevée, de 600 V, est appliquée à la troisième couche
d'interconnexion 61 qui est connectée au drain. Lorsque la tension éle-
vée est appliquée à une partie supérieure entre la source et le drain, la différence de potentiel entre la source et le drain peut ne pas être stable
pendant le fonctionnement du transistor MOS à canal n 230.
Compte tenu de ce qui précède, ce mode de réalisation est mu- ni de la plaque de champ multicouche du type à couplage capacitif. La figure 43 est une coupe partielle montrant, à une échelle agrandie, la
partie de plaque de champ (région R2) sur la figure 40.
En se référant à la figure 40, on note que lorsque des poten-
tiels prédéterminés sont appliqués à la source et au drain pendant le fonctionnement du transistor MOS à canal n, des condensateurs sont formés par les couches conductrices 201 et 205 qui constituent la plaque de champ. Des charges électriques s'accumulent donc entre les couches
conductrices, et des capacités C1, C2, C3 et C4 sont formées. Les capa-
cités C1, C2, C3 et C4 qui sont ainsi formées sont connectées ensemble en série sur la pellicule d'oxyde de champ 69, comme représenté sur la
figure 44.
Du fait de la formation des capacités dans la partie supérieure de la pellicule d'oxyde de champ 69, les parties supérieure et inférieure
de la pellicule d'oxyde de champ 69 sont placées à un potentiel prati-
quement égal pendant le fonctionnement du transistor MOS à canal n. Du fait que la partie qui se trouve immédiatement au-dessus de la pellicule d'oxyde de champ 69 est placée au potentiel pratiquement égal à celui de sa partie inférieure, il est possible de supprimer l'influence, sur la partie inférieure de la pellicule d'oxyde de champ 69, d'une tension élevée, qui peut être appliquée à la troisième couche d'interconnexion 61, et par conséquent la différence de potentiel entre la source et le drain peut être
stable.
Dans ce mode de réalisation, la couche de source n+ 209 en-
toure la périphérie de la couche de drain n 211. Par conséquent, la ca-
pacité d'attaque en courant peut être améliorée, pour une raison similaire à celle que l'on a déjà décrite en relation avec le mode de réalisation n 1. Dans ce mode de réalisation, le transistor MOS à canal n 230 est isolé électriquement d'un autre élément par l'isolation par tranchée qui est formée par la tranchée 63. Par conséquent, le mode de réalisation peut procurer un dispositif à semiconducteurs qui convient pour un haut
niveau d'intégration, pour une raison similaire à celle que l'on a déjà dé-
crite en relation avec le mode de réalisation n 1.
Comme décrit ci-dessus, ce mode de réalisation peut procurer un dispositif à semiconducteurs qui a une capacité d'attaque en courant
élevée, et qui convient pour un haut niveau d'intégration.
Grâce à l'utilisation de la structure d'interconnexion multicou-
che, la première couche d'interconnexion 53b qui forme la couche d'in-
terconnexion de prise de contact de source et la troisième couche d'in-
terconnexion 61 qui forme la couche d'interconnexion de prise de contact
de drain sont formées sur des couches isolantes différentes. Par consé-
quent, même dans la structure dans laquelle la couche d'interconnexion de prise de contact de source 53b est en contact avec la surface de la couche de source n+ 209 autour de la totalité de la circonférence de la couche de source n+ 209, il est possible de garantir l'isolation électrique entre la couche d'interconnexion de prise de contact de source 53b et la
couche d'interconnexion de prise de contact de drain 61.
* La couche d'interconnexion de prise de contact de source 53b est en contact avec la surface de la couche de source n 209 autour de
la totalité de la circonférence de la couche de source n+ 209. Par consé-
quent, pour une raison similaire à celle déjà décrite en relation avec le mode de réalisation n 1, la résistance de contact de source peut être réduite, et la résistance dans l'opération qui consiste à fournir un courant à la totalité de la circonférence de la région de source peut également
être réduite.
Mode de réalisation n 4 La figure 45 à laquelle on se réfère ci-dessous montre une
coupe selon la ligne D-D sur la figure 46.
En se référant aux figures 45-47, on note que la couche de
base de type n, 5, à résistance élevée, est formée sur le substrat en sili-
cium 1 avec interposition de la couche isolante 3, consistant par exemple en une pellicule d'oxyde de silicium. La couche de base de type n, 5, à résistance élevée, est divisée électriquement en un IGBT à canal p, un transistor nMOS et un transistor pMOS, par une isolation par tranchée qui
est formée par des tranchée 63.
L'IGBT à canal p comporte une couche de source p+ 309, une couche de base de type n 307, une couche de drain n+ 311, une couche tampon de type p 313, une couche de drain p' 315, la pellicule d'oxyde de grille 19 et la couche d'électrode de grille 21. La couche de source p+ 309 est formée dans une région d'une couche de base de type n 307 qui est elle-même formée à la surface de la couche de base de type n, 5, à résistance élevée, et elle est adjacente à une couche de type n 317 fortement dopée. La couche de drain n+ 311 est formée dans une région de la couche tampon de type p 313 qui est
formée à la surface de la couche de base de type n, 5, à résistance éle-
vée. La couche de drain p- 315 est connectée électriquement à la couche tampon de type p 313, elle est espacée de la couche de source p+ 309, et elle est formée immédiatement au-dessous de la pellicule d'oxyde de
champ 69.
La couche d'électrode de grille 21 est formée sur des parties de la couche de base de type n, 5, a résistance élevée, et de la couche de base de type n 307, se trouvant entre la couche de source p+ 309 et la couche de drain p- 315, avec interposition de la pellicule d'oxyde de grille 19. La couche d'électrode de grille 21 est constituée par une structure à deux couches comprenant la couche de silicium polycristallin dopé 21a et
la couche de siliciure de tungstène 21b.
En se référant plus particulièrement à la figure 46, on note que la couche de source p+ 309 entoure la périphérie de la couche de drain
n+ 311, et elle a par exemple une forme plane elliptique.
Des structures autres que celles indiquées ci-dessus sont prati-
quement les mêmes que celles du mode de réalisation n 1, représenté sur la figure 1. Des éléments et des parties similaires portent les mêmes
références numériques, et ils ne seront pas décrits ci-dessous.
Dans un procédé de fabrication de l'IGBT à canal p de ce mode de réalisation, on peut implanter sélectivement des ions d'impureté de type p dans une région pour la formation de la couche de drain p- 315, avant la formation de la pellicule d'oxyde de champ 69, grâce à quoi la couche de drain p' 315 peut être formée simultanément à la formation de
la pellicule d'oxyde de champ 69 par le procédé LOCOS.
Dans ce mode de réalisation, la couche de source p+ 309 en-
toure la périphérie de la couche de drain n 311. Par conséquent, la ca-
pacité d'attaque en courant peut être améliorée, comme on l'a déjà décrit
en relation avec le mode de réalisation n 2.
L'IGBT à canal p est électriquement isolé d'autres éléments tels qu'un transistor CMOS, par l'isolation par tranchée qui est formée par les tranchées 63. Par conséquent, comme on l'a déjà décrit en relation avec le mode de réalisation n 1, l'isolation par tranchée qui est formée par les tranchées 63 peut garantir une tension de claquage suffisante, même lorsque la couche de source p+ 309 est placée à une tension supérieure par rapport au substrat en silicium 1, ce qui permet de réduire l'aire de la
région d'isolation.
Comme décrit ci-dessus, le mode de réalisation peut procurer un dispositif à semiconducteurs qui a une capacité d'attaque en courant
élevée et qui convient pour un niveau d'intégration élevé.
La première couche d'interconnexion 53b qui forme la couche d'interconnexion de prise de contact de source et la troisième couche d'interconnexion 61 qui forme la couche d'interconnexion de prise de contact de drain sont formées sur des couches isolantes différentes. Par
conséquent, même dans la structure dans laquelle la couche d'intercon-
nexion de prise de contact de source 53b a une forme plane elliptique s'étendant le long de la couche de source p* 309, comme représenté plus
particulièrement sur la figure 47, l'isolation électrique peut être suffi-
samment garantie entre la couche d'interconnexion de prise de contact de source 53b et la couche d'interconnexion de prise de contact de drain 61. La couche d'interconnexion de prise de contact de source 53b est en contact avec la surface de la couche de source p+ 309 autour de
la totalité de la circonférence de la couche de source p+ 309. Par consé-
quent, une aire de contact élevée peut être garantie entre la couche de source p+ 309 et la couche d'interconnexion de prise de contact de
source 53b, et la résistance de contact de source peut être réduite.
La couche d'interconnexion de prise de contact de source 53b peut être constituée par un matériau ayant une faible résistance, tel que
l'aluminium. Un courant peut ainsi être fourni à la totalité de la circonfé-
rence de la couche de source p+ 309, à travers la couche d'intercon-
nexion de prise de contact de source 53b, ayant une faible résistance. Il en résulte que la résistance peut être plus faible que dans le cas dans lequel le courant est fourni à la totalité de la circonférence de la couche de source p+ 309 par l'intermédiaire de la couche de source p+ 309 ayant
une résistance relativement élevée.
Mode de réalisation n 5 Le nombre de tranchées 63 qui entourent des dispositifs de puissance tels qu'un IGBT à canal n dans le mode de réalisation nô 2 qui est représenté sur la figure 19, peut être fixé à une valeur correspondant à des parties dans lesquelles il est nécessaire de garantir une tension de claquage. Par exemple, la région R1 qui est représentée sur la figure 19 peut comporter deux tranchées pour entourer une région dans laquelle un IGBT à canal n doit être formé, comme représenté sur la figure 48. En incorporant un ensemble de sillons, il est possible d'améliorer la tension
de claquage sans augmenter une contrainte qui est appliquée à la cou-
che de silicium. On décrira ceci ci-dessous de façon plus détaillée.
Dans la région R1 qui est représentée sur la figure 19, la ten-
sion de claquage qui peut être garantie par l'isolation par tranchée dé-
pend de l'épaisseur de la pellicule d'oxyde 65 qui est formée sur la paroi latérale de la tranchée 63. Par conséquent, une plus grande épaisseur de la pellicule d'oxyde 65 est préférable dans le cas o seule la tension de
claquage est prise en considération. Cependant, le coefficient de dilata-
tion thermique d'une pellicule d'oxyde de silicium diffère notablement de celui du silicium. Par conséquent, s'il l'épaisseur de chaque pellicule d'oxyde 65 était excessivement grande, une contrainte serait appliquée
au substrat en silicium au cours d'une étape de traitement thermique ac-
complie ultérieurement.
Dans ce mode de réalisation, grâce à l'existence d'un ensemble de sillons, il est possible d'augmenter une somme (T1+T2+T3+T4) d'épaisseurs des pellicules d'oxyde de silicium 65, tout en maintenant à des valeurs prédéterminées les épaisseurs T1 et T4 des pellicules
d'oxyde de silicium 65 faisant face aux couches de silicium dans les-
quelles des éléments doivent être formés. Du fait que les épaisseurs T1 et T4 des pellicules d'oxyde de silicium 65 faisant face aux couches de silicium sur lesquelles des éléments doivent être formés sont maintenues
à des valeurs prédéterminées, il est possible d'empêcher une augmenta-
tion de la contrainte qui est appliquée aux couches de silicium dans les-
quelles des éléments doivent être formés. Du fait que la somme des épaisseurs des pellicules d'oxyde de silicium 65 peut être plus élevée que dans le cas o une seule tranchée est employée, il est possible d'augmenter la tension de claquage qui peut être garantie. Grâce à
l'existence de l'ensemble de tranchées 63a et 63b, la tension de cla-
quage peut être améliorée sans augmenter la contrainte qui est appli-
quée à la couche de silicium.
On désire qu'une configuration plane de la tranchée soit annu-
laire, comme représenté sur la figure 49 et, en d'autres termes, qu'elle ait
des coins arrondis et une largeur de tranchée constante W. La configura-
tion selon laquelle les tranchées 63a et 63b ont une largeur constante W sur la totalité de leurs longueurs permet d'améliorer les caractéristiques
pour le remplissage des tranchées avec du silicium polycristallin.
En se référant à la figure 50, on note que dans le cas o il existe une tranchée étroite et une tranchée large, la couche de silicium polycristallin 67 peut ne pas remplir complètement la tranchée large 63b,
bien que la couche de silicium polycristallin 67 puisse remplir complète-
ment la tranchée étroite 63c. Dans cet état, si on effectue sur la totalité de la surface de la couche de silicium polycristallin 67 une attaque pour abaisser le niveau de cette surface, la tranchée large 63d ne peut pas être entièrement remplie par la couche de silicium polycristallin 67d,
comme représenté sur la figure 51.
Si les largeurs W des tranchées ne sont pas constantes, la par-
tie ayant une grande largeur de tranchée W peut ne pas être suffisam-
ment remplie par la couche de silicium polycristallin. Si la tranchée n'est pas complètement remplie par la couche de silicium polycristallin, comme décrit ci-dessus, la tension de claquage d'isolation par tranchée ne peut
pas être suffisamment garantie.
D'autre part, dans le cas o toutes les tranchées 63a et 63b ont
la largeur constante, comme dans ce mode de réalisation, les caractéris-
tiques pour le remplissage des tranchées par la couche de silicium poly-
cristallin sont améliorées, et il est possible de garantir une tension de
claquage d'isolation par tranchée de valeur élevée.
On peut remplir les tranchées 63a et 63b avec de l'oxyde de silicium au lieu du silicium polycristallin. On peut remplir les tranchées avec de l'oxyde de silicium en déposant sur la totalité de la surface une pellicule d'oxyde de silicium ayant des parties qui remplissent les tranchées, et en effectuant ensuite sur la totalité de la surface de la pellicule
d'oxyde de silicium une attaque qui abaisse le niveau de cette surface.
Pour laisser les couches de remplissage seulement dans les sillons, on peut employer un procédé de polissage chimique/mécanique (ou CMP pour "Chemical Mechanical Polishing"), au lieu de l'attaque pour
abaisser le niveau.
Mode de réalisation n 6 A titre d'exemple, on utilise un transistor MOS à canal p à titre d'élément de décalage de niveau d'un côté supérieur d'un circuit en pont qui est formé par un IGBT à canal n 130 représenté sur la figure 2. Dans ce cas, lorsque le transistor MOS à canal p est bloqué, les potentiels de la couche de source p* et de la couche d'électrode de grille s'élèvent à partir de 0 jusqu'à une tension élevée positive, bien que le potentiel de substrat et le potentiel du drain n+ restent à 0 V. Dans la structure dans laquelle la structure à drain entouré par l'électrode de source, conforme à l'invention, est appliquée au dispositif de puissance à canal p comprenant le transistor MOS à canal p qui est utilisé de la manière décrite ci-dessus, une couche de désertion s'étend à partir du côté du drain n* [collecteur) vers le côté de la source, ce qui fait
que le potentiel ne peut pas être stable sur la paroi latérale de la tran-
chée pour l'isolation par tranchée qui se trouve au voisinage de la source. Par conséquent, comme représenté sur la figure 53, on établit une région d'isolation qui entoure le dispositif de puissance à canal p, avec interposition d'une isolation par tranchée, et on place la région d'isolation à un potentiel égal au potentiel de la source, grâce à quoi le
potentiel sur la paroi latérale de la tranchée peut être stable. Plus préci-
sément, comme représenté sur la figure 53, une région d'isolation, qui est formée par une structure multicouche comprenant la couche de type n, 5, à résistance élevée, une couche de type n 521 et une couche de type n 523 fortement dopée, est disposée autour de l'IGBT à canal p,
avec interposition de l'isolation par tranchée qui est formée par la tran-
chée 63. La couche de type n fortement dopée, 523, dans cette région
d'isolation et la couche de source p+ 309 dans l'IGBT à canal p sont con-
nectées électriquement ensemble par l'intermédiaire d'une première cou-
che d'interconnexion commune 553b.
La structure ci-dessus peut stabiliser le potentiel sur la paroi
latérale de la tranchée 63, en une configuration blindée. Dans cette des-
cription et dans les revendications, on appelle "électrode de blindage" la
couche d'interconnexion 553b.
Mode de réalisation n 7 Les régions d'isolation 5, 521 et 523 ainsi que l'électrode de blindage 553b, qui sont placées au potentiel égal à celui de la région de
source dans le mode de réalisation n 6, peuvent être utilisées non seu-
lement dans le dispositif de puissance à canal p. mais également dans un
élément de puissance à canal n tel qu'un IGBT à canal n qui est repré-
senté sur la figure 54.
En se référant à la figure 54, on note qu'une région d'isolation, qui est formée par une structure multicouche comprenant la couche de type n, 5, à résistance élevée, la couche de type n 421 et la couche de type n fortement dopée 423, est disposée autour d'une région destinée à la formation de l'IGBT à canal n, avec interposition d'une isolation par
tranchée formée par la tranchée 63. La couche de type n fortement do-
pée, 423, dans cette région d'isolation et la couche de source n+ 109 dans l'IGBT à canal n sont placées à un potentiel égal par l'électrode de
blindage 453b.
La structure ci-dessus permet de stabiliser le potentiel de la paroi latérale de la tranchée 63 dans une configuration blindée, de façon
similaire au mode de réalisation n 6.
Mode de réalisation n 8
En se référant à la figure 55, on note que ce mode de réalisa-
tion procure une structure dans laquelle un IGBT à canal p latéral et un IGBT à canal n latéral sont formés sur un substrat SOI multicouche de type n commun. Dans cette structure, il est souhaitable de former, à une position située immédiatement au-dessous de la pellicule d'oxyde de champ 69, une couche supérieure p' 601, qui est adjacente à la couche tampon de type n 103 et qui est opposée à la couche de source n+ 109, avec une distance prédéterminée entre elles. Des structures autres que
celles indiquées ci-dessus sont similaires à celles que l'on a déjà décri-
tes. Plus précisément, les structures de l'IGBT à canal n sont similaires à celles qui sont représentées sur la figure 19, et les structures de l'IGBT à
canal p sont similaires à celles qui sont représentées sur la figure 45.
Les parties et les éléments similaires portent les mêmes références nu-
mériques, et on ne les décrira pas ci-dessous.
Dans ce mode de réalisation, du fait que l'IGBT à canal n com-
porte la couche supérieure p- 601 immédiatement au-dessous de la pelli-
cule d'oxyde de champ, on peut obtenir des tensions de claquage d'élé-
ment élevées et pratiquement égales, dans les IGBT à canal p et à canal n, comme représenté sur la figure 56, en fixant les concentrations de la
couche de drain p- 315 de l'IGBT à canal p et de la couche supérieure p-
601 de l'IGBT à canal n à des valeurs qui occasionnent une désertion
complète lorsqu'une tension élevée leur est appliquée dans l'état bloqué.
Mode de réalisation n 9 En se référant à la figure 57, on note qu'un IGBT à canal n
comporte une couche de source n 709 et une couche de type p forte-
ment dopée 717 qui forment une jonction d'une configuration en peigne,
en vue en plan.
Comme on l'a déjà décrit en relation avec le mode de réalisa-
tion n 2, la résistance de base p est un facteur qui détermine une forme
de déverrouillage. Par conséquent, la configuration en peigne de la jonc-
tion entre la couche de source n+ 709 et la couche de type p fortement dopée 717 diminue localement une résistance de base p, de valeur r, dans une partie située immédiatement au-dessous de la couche de source n+, comme représenté sur la figure 57. Plus précisément, dans une partie dans laquelle une partie de jonction de la couche de source n+ 709 et de la couche de type p fortement dopée 717 fait saillie vers la couche de source n+ 709 (c'est-à-dire qu'elle entre dans cette dernière), la couche de source n+ 709 prend une largeur inférieure W10. Du fait que la largeur W10 de la couche de source n+ 709 est faible, la résistance de la base p, soit r, dans cette partie est faible. Cette structure peut donc
améliorer la résistance à la forme de déverrouillage.
Des parties de la couche de source n* 709 ayant une grande
largeur W11 sont exigées pour assurer le contact avec la couche d'élec-
trode de prise de contact de source.
Mode de réalisation nO 10
En se référant à la figure 58, on note que ce mode de réalisa-
tion procure une structure dans laquelle un IGBT à canal n latéral est as-
socié à un transistor CMOS. Dans ce mode de réalisation, une formation de siliciure se produit sur des surfaces de la couche de source n+ 109, de la couche de type p fortement dopée 117, de la couche de drain p+ 101, des couches de source/drain 33 du transistor nMOS et des couches
de source/drain 43 du transistor pMOS, ce qui forme des couches de sili-
ciure 801 sur ces surfaces. La formation de siliciure sur la surface de la couche de source
n+ 109 peut réduire la résistance carrée de la couche de source p+ 109.
De ce fait, un courant peut être fourni à la totalité de la circonférence de la couche de source n+ 109, par l'intermédiaire de la couche de siliciure
801, avec une faible résistance. Il en résulte qu'une couche d'intercon-
nexion de prise de contact de source 853c ne doit pas nécessairement
être en contact avec la surface de la couche de source n+ 109 sur la to-
talité de la circonférence de la couche de source n+ 109, mais doit seu-
lement être en contact avec une partie de la surface de la couche de
source n+ 109.
Du fait que la couche d'interconnexion de prise de contact de source 813c ne doit pas obligatoirement avoir une forme elliptique, la couche d'interconnexion de prise de contact de source 853c et la couche
d'interconnexion de prise de contact de drain 813a ne sont pas court-
circuitées, même dans la structure dans laquelle ces couches sont for-
mées sur la même couche isolante.
La couche tampon de type n 103, la couche de base de type p 107, la couche de caisson de type p 31 et la couche de caisson de type n 41 peuvent être étendues jusqu'à la couche isolante 3 qui est constituée par une pellicule d'oxyde de silicium. Même dans ce cas, ce dispositif de
puissance fonctionne de la même manière.
Mode de réalisation n 11 Les figures 59 et 60 représentent des résultats de simulation du courant de drain qui est porté en abscisse sur les graphiques représentés
sur les figures 38 et 39, sous la forme équivalente d'une densité de cou-
rant (la valeur obtenue en divisant le courant de drain par l'aire plane occupée par un IGBT à canal n). En se référant aux figures 59 et 60, on note que, d'après les résultats de simulation, on a trouvé que pour la même distance S-D, on pouvait obtenir une densité de courant de drain plus élevée avec la structure cylindrique qu'avec la structure rectangulaire. Plus précisément, la forme de surface du drain de l'IGBT à canal n est approximativement circulaire, et si la forme de surface de la première région entourant la région de drain correspond à une région approximativement circulaire
(ceci signifie que la périphérie intérieure et la périphérie extérieure défi-
nissent l'anneau approximativement circulaire), on peut obtenir la densité
de courant de drain la plus élevée, et on peut obtenir une structure opti-
male offrant une meilleure capacité de résistance au déverrouillage.
D'après les résultats de simulation décrits ci-dessus, pour aug-
menter la densité de courant de drain et pour améliorer la capacité de résistance au déverrouillage, on peut utiliser une structure dans laquelle la forme plane de la cellule unitaire de l'IGBT à canal n a une structure cylindrique, et les cellules unitaires sont développées sous la forme d'un
réseau. On décrira ci-après, pour le Mode de Réalisation n 11, un exem-
ple d'une telle structure dans laquelle les cellules unitaires sont dévelop-
pées sous la forme d'un réseau.
La figure 61 est une représentation plane montrant schémati-
quement la structure du dispositif à semiconducteurs conforme au Mode
de Réalisation n 11. En se référant à la figure 61, on note que des cel-
lules unitaires ayant la structure cylindrique décrite ci-dessus sont dispo-
sées dans une région plane hexagonale imaginaire, et par conséquent des cellules unitaires respectives peuvent être assemblées de manière dense en nid d'abeilles, sans aucune surface perdue. En d'autres termes, la configuration plane en nid d'abeilles est une configuration dans laquelle des centres de régions de drain p+ 101 de trois cellules unitaires mutuellement adjacentes, ayant des structures cylindriques, sont places
aux sommets d'un triangle N approximativement équilatéral.
La figure 62 est une coupe schématique selon la ligne F-F de la figure 61. En se référant aux figures 61 et 62, on note que dans ce mode
de réalisation, la séparation par la tranchée n'est pas une séparation en-
tre une cellule et une autre cellule, et le réseau de cellules global est sé-
paré par la tranchée. En d'autres termes, la tranchée 63 est formée le long de la périphérie extérieure du réseau de cellules développé en nid d'abeilles. Il en résulte qu'il n'y a pas une tranchée 63 entre des IGBT à canal n adjacents, et la couche de type p 117, ayant une concentration
élevée, est utilisée en commun par les cellules unitaires.
En outre, la région de drain p+, la couche d'électrode de grille et la région de source n+ de chaque cellule unitaire sont connectées à
chaque autre cellule par une interconnexion en métal ou un élément si-
milaire (non représenté).
A l'exception de ce qui est décrit ci-dessus, la structure est si-
milaire à la configuration représentée sur la figure 19, dans laquelle des
IGBT à canal n sont disposés de façon mutuellement adjacente. Par con-
séquent, des parties correspondantes sont désignées par les mêmes ca-
ractères de référence et leur description n'est pas répétée.
L'IGBT qui est utilisé pour le circuit de fixation de niveau en temps réel par détection d'un courant excessif, peut avoir ici des sources
multiples, comme représenté sur la figure 63, avec une résistance asso-
ciée à chaque source. En fixant le produit du courant excessif et de la résistance de façon qu'il soit égal à la tension de seuil du transistor MOS, dans le cas o un courant excessif circule, il devient possible de fixer immédiatement au potentiel de source l'électrode de grille de l'IGBT, ce qui fait qu'il devient possible d'éviter un claquage de l'IGBT. Lorsque l'IGBT doit être utilisé pour une telle application, la structure n'est pas
limitée à celle qui est représentée sur les figures 61 et 62, et il est possi-
ble d'incorporer une séparation par tranchée entre une cellule unitaire et
une autre cellule unitaire, comme on le décrira dans ce qui suit.
La figure 64 est une configuration plane montrant la structure dans laquelle des cellules unitaires sont séparées les unes des autres par la tranchée. La figure 65 est une coupe schématique selon la ligne
G-G de la figure 64.
En se référant aux figures 64 et 65, on note que des cellules unitaires sont mutuellement séparées par la tranchée. Par conséquent, il existe au moins une tranchée 63 non seulement à la périphérie extérieure
du réseau de cellules, mais également entre des IGBT à canal n adja-
cents. Les couches d'interconnexion de prise de contact de source 53b1 et 53b2 qui sont incorporées dans chaque IGBT à canal n, sont séparées ici pour l'IGBT utilisé pour la détection d'un courant excessif et pour
l'IGBT qui n'est pas utilisé pour la détection. En d'autres termes, la cou-
che d'interconnexion de prise de contact de source 53b1 et la couche d'interconnexion de prise de source 53b2 sont électriquement isolées l'une de l'autre. La séparation des couches d'interconnexion de prise de contact 53b1 et 53b2 a pour action de minimiser le courant, par l'effet de
tension de la résistance.
Les couches d'électrode de grille 21 et la région de drain p+
101 d'IGBT à canal n adjacent sont ici connectées électriquement.
A l'exception de ces points, la structure est approximativement
similaire à celle décrite en relation avec les figures 61 et 62. Par consé-
quent, les parties correspondantes sont désignées par les mêmes carac-
tères de référence et leur description n'est pas répétée.
Mode de réalisation n 12 Le circuit en demi-pont, tel que celui représenté sur la figure 66, comprend un IGBT 610 et une diode 620. Lorsque l'IGBT ayant la structure cylindrique décrite ci-dessus doit être utilisé pour l'IGBT 610 du
circuit en demi-pont, on utilise par exemple le réseau de cellules déve-
loppé en nid d'abeilles pour l'IGBT 610, et on utilise par exemple une
diode en forme de piste pour la diode 620, comme représenté sur la fi-
gure 67. On va décrire la structure de la diode constituant le circuit en
demi-pont et de l'étage de connexion de l'interconnexion.
La figure 68 est une coupe schématique selon la ligne H-H de la diode qui est représentée sur la figure 67. Les figures 69 à 71 sont des vues en plan schématiques montrant la configuration d'interconnexion connectant l'IGBT et la diode, dans trois étages en partant de la couche inférieure. En se référant aux figures 67 et 68, on note que la couche de base de type n, 5, à résistance élevée, est formée sur la surface du substrat en silicium 1, avec interposition d'une pellicule isolante 3, par exemple une pellicule d'oxyde de silicium. La région de formation de
diode de la couche de base de type n, 5, à résistance élevée, est sépa-
rée électriquement d'autres régions de formation d'élément par la sépa-
ration par tranchée qui est constituée par la tranchée 63.
La diode 620 comporte une couche de cathode n+ 621 et une couche d'anode p+ 623. La couche de cathode n+ 621 est formée à la surface d'une couche de type n 625 qui est formée dans la couche de base de type n, 5, à résistance élevée. La couche d'anode p+ 623 est formée à la surface de la couche de type p 627 qui est formée dans la
couche de base de type n, 5, à résistance élevée.
A la surface de la couche de base de type n, 5, à résistance élevée, la couche d'anode p+ 623 entoure la périphérie de la couche de cathode n+ 621, ce qui fait que la diode 620 a une forme de piste. Cette forme de piste établit la partie (région j de la figure 67), dans laquelle la jonction pn constituée par la couche d'anode p+ 623 et la couche de base de type n, 5, à résistance élevée, s'étend de façon linéaire à la surface
de la couche de semiconducteurs.
Une couche conductrice 637 est formée sur la région de la cou-
che de type n 625, avec interposition d'une couche isolante 655. Une couche conductrice 631 est formée sur les surfaces de la couche de type p 627 et de la couche de base de type n, 5, à résistance supérieure, avec interposition d'une couche isolante 629. Les couches conductrices 637 et 631 ont des structures à deux couches, comprenant respectivement des
couches de silicium polycristallin dopé 637a, 631a et des couches de sili-
ciure de tungstène 633b, 631b. Des pellicules d'oxyde de paroi latérale
639 et 633 sont respectivement formées sur les parois latérales des cou-
ches conductrices 637 et 631.
Une première couche d'isolation inter-couche 51 est formée sur la région de formation de diode. Des premières couches d'interconnexion 653a et 53b sont formées de façon à être connectées électriquement à des couches inférieures respectives à travers des trous de contact 51j et
51k qui sont formés dans la première couche d'isolation inter-couche 51.
La première couche d'interconnexion 53b est une couche d'intercon-
nexion de prise de contact d'anode.
En se référant essentiellement à la figure 69, on note que la couche d'interconnexion de prise de contact d'anode 53b est formée de
façon à être en contact avec la surface de la couche d'anode p+ 623 au-
tour de la totalité de la périphérie de la couche d'anode p+ 623, formée avec une forme elliptique. La couche d'interconnexion de prise de contact d'anode 53b est formée d'un seul tenant avec la couche d'interconnexion de prise de contact de source 53b, qui est connectée électriquement à la couche de source n+ de l'IGBT. En d'autres termes, la couche d'anode p+ 623 de la diode et la couche de source n' de l'IGBT sont connectées électriquement. En se référant essentiellement à la figure 68, on note qu'une seconde couche d'isolation inter-couche 55 est formée sur la première
couche d'isolation inter-couche, de façon à recouvrir la couche d'inter-
connexion de prise de contact d'anode 53b et autres. Une seconde cou-
che d'interconnexion 657 est formée et est connectée électriquement à la
première couche d'interconnexion 653a à travers le trou de contact 55b.
En se référant essentiellement à la figure 70, on note que dans la région de formation d'IGBT, une couche conductrice 57a est formée sur la seconde couche d'isolation inter-couche 55. La couche conductrice 57a est connectée électriquement à la couche d'électrode de grille 27 de chaque cellule unitaire constituant le réseau de cellules, à travers le trou
de contact 58.
En se référant essentiellement à la figure 68, on note qu'une troisième couche d'isolation inter-couche 59 est formée sur la seconde
couche d'isolation inter-couche 55 de façon à recouvrir la seconde cou-
che d'interconnexion 657 et la couche conductrice 57a. Dans les régions de formation de diode, une couche d'interconnexion de prise de contact de cathode 61 est formée sur la troisième couche d'isolation inter- couche 59, pour être connectée électriquement à la couche de cathode n+ 621 à
travers le trou de contact 57b.
* En se référant essentiellement à la figure 71, on note que la couche d'interconnexion de prise de contact de cathode 61 est formée d'un seul tenant avec la couche d'interconnexion de prise de contact de drain 61, qui est connectée électriquement à la couche de drain p+ 101 de l'IGBT à travers le trou de contact 62. Ainsi, la couche de cathode n+ 621 de la diode et la couche de drain p* 101 de l'IGBT sont connectées électriquement.
La coupe de l'IGBT selon la ligne G-G de la figure 67 corres-
pond par exemple à la structure qui est représentée sur la figure 62.
En ce qui concerne la caractéristique (I-V) directe d'une diode latérale, on peut obtenir ici une densité de courant de drain plus élevée dans une structure rectangulaire que dans la structure cylindrique,
comme représenté sur les figures 72 et 73. La raison en est la suivante.
Dans l'IGBT, la modulation de conductivité est déterminée par
un courant de canal qui circule à travers le canal dans la partie de tran-
sistor MOS. Par conséquent, pour augmenter la densité de courant de drain dans l'IGBT, la structure cylindrique, dans laquelle le rapport de l'aire de canal pour une aire d'occupation plane unitaire de l'IGBT peut
être fixé à une valeur élevée, est plus avantageuse que la structure rec-
tangulaire. Cependant, dans une diode, il n'y a pas de partie de transistor MOS. Il n'est donc pas nécessaire d'avoir la structure cylindrique pour augmenter l'aire de canal rapporté à l'aire d'occupation plane de la diode. En outre, si on utilise une structure cylindrique, l'aire de contact
entre la couche de cathode n+ 621 et la couche d'interconnexion de ré-
gion de cathode 61 qui est disposée au centre de la structure cylindrique, devient faible. En outre, la densité de courant qui circule dans la couche
d'anode p+ 627 vers la couche de cathode n+ 621 change.
D'autre part, dans la structure rectangulaire, la jonction pn de
la diode s'étend de façon linéaire à la surface de la couche de semicon-
ducteur (région J de la figure 67). Il en résulte que l'aire de contact entre la couche de cathode n+ 621 et la couche d'interconnexion de prise de contact de cathode 64 peut être augmentée en comparaison avec la structure cylindrique. En outre, la densité de courant qui circule à partir de la couche d'anode p+ 627 vers la couche de cathode n+ 621 ne change pas dans la région J. Par conséquent, la différence de densité de courant entre le côté de l'anode et le côté de la cathode est plus faible dans la structure rectangulaire que dans la structure cylindrique. Il en résulte que pour la même tension à l'état conducteur, on peut obtenir un
courant plus élevé.
Comme décrit ci-dessus, une diode ayant une forme de piste
avec une partie rectangulaire (entourée par la région J), est plus avanta-
geuse que la structure cylindrique.
D'après ce qui précède, dans le mode de réalisation présent, la
diode est conçue pour avoir une forme plane correspondant à une tran-
chée. Par conséquent, en comparaison avec une diode ayant une struc-
ture cylindrique, il est possible d'obtenir un circuit en demi-pont fournis-
sant un courant plus élevé avec la même tension à l'état conducteur.
Mode de réalisation n 13 Dans le Mode de Réalisation 11, un IGBT ayant une structure cylindrique est positionné dans une région plane d'un hexagone régulier
imaginaire, et les hexagones réguliers sont disposés en nid d'abeilles.
Cependant, l'aspect plan de la cellule unitaire n'est pas limité à la confi-
guration en nid d'abeilles. L'IGBT ayant la structure cylindrique peut être disposé dans une région plane carrée. Dans ce cas, un ensemble de cellules unitaires sont développées en un treillis pour former un réseau de cellules, comme représenté sur la figure 74 En d'autres termes, la structure à configuration plane en forme de treillis est une configuration dans laquelle les centres de régions de drain p+ 101 de quatre cellules unitaires mutuellement adjacentes ayant la structure cylindrique, sont
disposés aux sommets d'un quadrilatère N approximativement carré.
Lorsque les cellules unitaires sont développées en un treillis de cette manière, des interconnexions pour connecter la source, le drain ou la tranchée de chaque cellule unitaire peuvent être disposées de façon à
se croiser sous un angle droit ou à 45 . Lorsqu'on doit former des inter-
connexions se croisant sous de tels angles, il est possible de réduire la quantité de données pour la fabrication d'un photomasque utilisé pour former les interconnexions par photolithographie, en comparaison avec le
cas dans lequel les couches d'interconnexion se croisent à 30 ou à 60".
Par conséquent, si les cellules unitaires sont développées en un treillis
comme représenté sur la figure 74, il est possible de réduire le temps né-
cessaire pour l'exposition par faisceau d'électrons.
Dans les Modes de Réalisation 11 à 13, on a décrit un IGBT à canal n. Cependant, l'invention est applicable de façon similaire à des
IGBT à canal p, en inversant le type de conductivité des impuretés utili-
sées, et on peut obtenir des effets similaires.
En outre, la forme de la tranchée pour l'isolation par tranchée dans les Modes de Réalisation 1 à 13 peut être une forme en V ou une
forme en V renversé, comme il est représenté sur les figures 75 et 76.
La structure de la présente invention peut également être ap-
pliquée à un élément bipolaire. Comme décrit ci-dessus, dans le dispositif à semiconducteurs de la présente invention, la région de source entoure la région de drain,
et par conséquent il est possible d'améliorer l'aptitude à l'attaque en cou-
rant. En outre, contrairement à l'exemple de l'art antérieur dans lequel l'isolation est réalisée par une jonction pn, dans la présente invention le transistor à grille isolée est isolé d'autres éléments par une tranchée. Par conséquent, même lorsqu'une région de source est disposée près de la région d'isolation, on peut empêcher la circulation d'un courant à partir
de la région de source vers le substrat semiconducteur pendant le fonc-
tionnement. Il n'est donc pas nécessaire d'éloigner de la région de source la tranchée qui est utilisée pour l'isolation. On peut donc obtenir un dispositif à semiconducteurs ayant une capacité d'attaque en courant
élevée et qui convienne pour l'intégration à plus haut niveau.
Il va de soi que de nombreuses modifications peuvent être ap-
portées au dispositif et au procédé décrits et représentés, sans sortir du
cadre de l'invention.

Claims (19)

REVENDICATIONS
1. Dispositif à semiconducteurs, comprenant: un substrat semi-
conducteur (1) ayant une surface principale; et une couche de semicon-
ducteur (5) formée sur la surface principale du substrat semiconducteur avec interposition d'une couche isolante (3), et ayant une première région de formation d'élément pour former un élément ayant une partie de
transistor à grille isolée (30), et une seconde région de formation d'élé-
ment pour former un second élément (40, 50), caractérisé en ce que la
couche de semiconducteur comporte une tranchée (63) entourant la péri-
phérie de la première région de formation d'élément, à la surface de la couche de semiconducteur, pour isoler électriquement la première région de formation d'élément vis-à-vis de la seconde région de formation d'élément; le transistor à grille isolée comporte une région de source (9) et une région de drain (11) qui sont espacées l'une de l'autre et qui sont formées à la surface de la couche de semiconducteur; et la région de source est placée dans la première région de formation d'élément, à la surface de la couche de semiconducteur, et elle entoure la périphérie de
la région de drain.
2. Dispositif à semiconducteurs selon la revendication 1, com-
prenant en outre une couche d'interconnexion de prise de contact de
source (53b) connectée électriquement à la région de source et une cou-
che d'interconnexion de prise de contact de drain (53a, 57, 61) connec-
tée électriquement à la région de drain, caractérisé en ce que la couche d'interconnexion de prise de contact de drain s'étend au-dessus de la
couche d'interconnexion de prise de contact de source, dans une direc-
tion qui croise la couche d'interconnexion de prise de contact de source,
tout en étant maintenue électriquement isolée de la couche d'intercon-
nexion de prise de contact de source.
3. Dispositif à semiconducteurs selon la revendication 1, com-
prenant en outre une couche d'interconnexion de prise de contact de
source (53b) connectée électriquement à la région de source (9), caracté-
risé en ce que la couche d'interconnexion de prise de contact de source est en contact avec la surface de la région de source à travers la totalité
de la circonférence de la région de source.
4. Dispositif à semiconducteurs selon la revendication 1, caractérisé en ce qu'une couche de siliciure (801) est formée à la surface
de la région de source autour de la totalité de la circonférence de la ré-
gion de source (109).
5. Dispositif à semiconducteurs selon la revendication 4, com-
prenant en outre une couche d'interconnexion de prise de contact de
source (853c) connectée électriquement à la région de source (109), ca-
ractérisé en ce que la couche d'interconnexion de prise de contact de
source est en contact avec seulement une partie de la surface de la cou-
che de siliciure.
6. Dispositif à semiconducteurs selon la revendication 1, ca-
ractérisé en ce que la tranchée (63) entoure la première région de forma-
tion d'élément (30) avec sa largeur maintenue constante, à la surface de
la couche de semiconducteur.
7. Dispositif à semiconducteurs selon la revendication 1, ca-
ractérisé en ce que la région de source (9) comporte une partie courbe ayant un rayon de courbure prédéterminé et entourant la périphérie de la
région de drain, à la surface de la couche de semiconducteur.
8. Dispositif à semiconducteurs selon la revendication 1, ca-
ractérisé en ce qu'il comprend en outre: une couche d'interconnexion de prise de contact de source (53b) connectée électriquement à la région de source (209); une couche d'interconnexion de prise de contact de drain (53a, 57, 61) connectée électriquement à la région de drain (211); et une
couche conductrice (201) formée sur une partie de la surface de la cou-
che de semiconducteur (5) se trouvant entre la région de source et la ré-
gion de drain, et pouvant être utilisée pour effectuer une accumulation capacitive entre la couche d'interconnexion de prise de contact de source et la couche conductrice, et entre la couche d'interconnexion de prise de
contact de drain et la couche conductrice (201).
9. Dispositif à semiconducteurs selon la revendication 1, ca-
ractérisé en ce que la tranchée comporte un premier sillon (63) et un se-
cond sillon; la couche de semiconducteur (5) comporte une région d'iso-
lation (5, 521, 523) qui se trouve entre les premier et second sillons; et la
région d'isolation est voisine de la première région de formation d'élé-
ment (3), avec le premier sillon disposé entre elles, elle est électrique-
ment isolée de la seconde région de formation d'élément, avec le second
sillon interposé entre elles, et elle est connectée électriquement à la ré-
gion de source (309) du transistor à grille isolée.
10. Dispositif à semiconducteurs selon la revendication 1, ca-
ractérisé en ce que le transistor à grille isolée comporte un dispositif de puissance à canal p et un dispositif de puissance à canal n, formés tous deux dans la même couche de semiconducteur, et électriquement isolés l'un de l'autre par la tranchée; chaque dispositif parmi le dispositif de puissance à canal p (330) et le dispositif de puissance à canal n (130) comporte une couche faiblement dopée (315, 601) se trouvant entre la région de source (307, 107) et la région de drain (311, 101), la couche
faiblement dopée du dispositif de puissance à canal p et la couche fai-
blement dopée du dispositif de puissance à canal n ayant des types de conductivité différents; et la couche faiblement dopée de l'un au moins
des dispositifs comprenant le dispositif de puissance à canal p et le dis-
positif de puissance à canal n est connectée électriquement à la région de drain et elle a une concentration inférieure à celle de la région de drain.
11. Dispositif à semiconducteurs selon la revendication 1, ca-
ractérisé en ce que le transistor à grille isolée comporte une région d'im-
pureté (717) formée sur la surface de la couche de semiconducteur (5) de façon à être voisine de la région de source (709), et ayant un type de conductivité qui est différent de celui de la région de source; et sur la surface de la couche de semiconducteur, une jonction entre la région de source et la région d'impureté comporte une région faisant saillie vers la
région d'impureté et une région faisant saillie vers la région de source.
12. Dispositif à semiconducteurs selon la revendication 1, ca-
ractérisé en ce que le drain a une forme approximativement circulaire à la surface de la couche de semiconducteur; la source a une forme annulaire
entourant la périphérie du drain, à la surface de la couche de semicon-
ducteur; et des périphéries intérieure et extérieure définissant la forme
annulaire sont approximativement circulaires.
13. Dispositif à semiconducteurs selon la revendication 12, ca-
ractérisé en ce que trois des éléments précités, mutuellement adjacents,
sont disposés à la surface de la couche de semiconducteur; et les cen-
tres des drains approximativement circulaires de ces trois éléments sont
disposés à des positions correspondant à des sommets d'un triangle ima-
ginaire, approximativement équilatéral.
14. Dispositif à semiconducteurs selon la revendication 12, ca-
ractérisé en ce que le second élément comprend une diode (620) ayant des première et seconde régions d'impureté de types de conductivité mutuellement différents; et les première et seconde régions d'impureté sont disposées de façon qu'une jonction entre ces première et seconde
régions d'impureté (5, 621, 623) ait une partie s'étendant de façon recti-
ligne à la surface de la couche de semiconducteurs.
15. Dispositif à semiconducteurs selon la revendication 12, ca-
ractérisé en ce que quatre des éléments précités, mutuellement adja-
cents, sont disposés sur la surface de la couche de semiconducteur; et
les centres des drains approximativement circulaires de ces quatre élé-
ments sont disposés à des positions qui correspondent aux sommets d'un
quadrilatère imaginaire, approximativement régulier.
16. Dispositif à semiconducteurs selon la revendication 1, com-
prenant une couche de semiconducteur ayant une première région de formation d'élément comportant une partie de transistor à grille isolée, et une seconde région de formation d'élément; caractérisé en ce que la
couche de semiconducteur comporte une tranchée (63) entourant la pre-
mière région de formation d'élément à la surface de la couche de semi-
conducteur, de façon à isoler électriquement la première région de for-
mation d'élément vis-à-vis de la seconde région de formation d'élément;
les régions de source et de drain du transistor à grille isolée sont for-
mées à la surface de la couche de semiconducteur; et la région de source est formée de façon à entourer la périphérie de la région de drain
dans la première région de formation d'élément, à la surface de la cou-
che de semiconducteur.
17. Dispositif à semiconducteurs selon la revendication 12, ca-
ractérisé en ce qu'un ensemble d'éléments mutuellement adjacents sont disposés à la surface de la couche de semiconducteur, au moins une
tranchée est formée à une périphérie extérieure de chacun de ces élé-
ments, l'électrode de grille et la région de drain de chaque élément de l'ensemble d'éléments sont connectées électriquement, et les régions de
source sont électriquement indépendantes les unes des autres.
18. Procédé de fabrication d'un dispositif à semiconducteurs, caractérisé en ce qu'il comprend les étapes suivantes: on forme une couche de semiconducteur (5) ayant une première région de formation d'élément, pour former un premier élément ayant un transistor à grille isolée (3), et une seconde région de formation d'élément pour former un
second élément (40, 50) sur une surface principale d'un substrat semi-
conducteur (1), avec interposition d'une couche isolante (3); on forme une tranchée (63) pour entourer une périphérie de la première région de formation d'élément, à la surface de la couche de semiconducteur, afin d'isoler la première région de formation d'élément vis-à-vis de la seconde région de formation d'élément; et on forme le transistor à grille isolée ayant une région de source (9) et une région de drain (11) à la surface de la couche de semiconducteur, de façon que la région de source du transistor à grille isolée entoure la circonférence de la région de drain
dans la première région de formation d'élément.
19. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 18, caractérisé en ce qu'on forme la région de
source (9) et la région de drain (11) par la même implantation ionique.
FR9610160A 1995-08-22 1996-08-13 Dispositif a semiconducteurs, a tranchee, et procede de fabrication Expired - Fee Related FR2738079B1 (fr)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP21371895 1995-08-22
JP8059356A JPH09120995A (ja) 1995-08-22 1996-03-15 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
FR2738079A1 true FR2738079A1 (fr) 1997-02-28
FR2738079B1 FR2738079B1 (fr) 1999-01-29

Family

ID=26400400

Family Applications (1)

Application Number Title Priority Date Filing Date
FR9610160A Expired - Fee Related FR2738079B1 (fr) 1995-08-22 1996-08-13 Dispositif a semiconducteurs, a tranchee, et procede de fabrication

Country Status (4)

Country Link
US (1) US6642599B1 (fr)
JP (1) JPH09120995A (fr)
DE (1) DE19632110C2 (fr)
FR (1) FR2738079B1 (fr)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19811604B4 (de) * 1997-03-18 2007-07-12 Kabushiki Kaisha Toshiba, Kawasaki Halbleitervorrichtung
EP1401021A4 (fr) * 2001-05-25 2008-03-26 Mitsubishi Electric Corp Dispositif semi-conducteur de puissance
US6791156B2 (en) * 2001-10-26 2004-09-14 Denso Corporation Semiconductor device and method for manufacturing it
US6822292B2 (en) 2001-11-21 2004-11-23 Intersil Americas Inc. Lateral MOSFET structure of an integrated circuit having separated device regions
TWI287873B (en) * 2002-04-25 2007-10-01 Sanken Electric Co Ltd Semiconductor element and manufacturing method thereof
US6867462B2 (en) 2002-08-09 2005-03-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device using an SOI substrate and having a trench isolation and method for fabricating the same
JP4825688B2 (ja) * 2002-09-11 2011-11-30 株式会社東芝 半導体装置の製造方法
JP4580161B2 (ja) * 2003-11-13 2010-11-10 株式会社豊田中央研究所 半導体装置の製造方法
WO2006018974A1 (fr) * 2004-08-17 2006-02-23 Rohm Co., Ltd. Dispositif semi-conducteur et procédé de fabrication dudit dispositif
JP5112620B2 (ja) * 2005-05-31 2013-01-09 オンセミコンダクター・トレーディング・リミテッド 化合物半導体装置
KR100932363B1 (ko) * 2005-08-10 2009-12-16 엔엑스피 비 브이 Ｌｄｍｏｓ 트랜지스터
JP4791113B2 (ja) * 2005-09-12 2011-10-12 オンセミコンダクター・トレーディング・リミテッド 半導体装置
JP2007194575A (ja) * 2005-12-21 2007-08-02 Mitsubishi Electric Corp 半導体装置
JP2007207862A (ja) * 2006-01-31 2007-08-16 Mitsubishi Electric Corp 半導体装置
JP5132077B2 (ja) * 2006-04-18 2013-01-30 オンセミコンダクター・トレーディング・リミテッド 半導体装置
US7795671B2 (en) * 2007-01-04 2010-09-14 Fairchild Semiconductor Corporation PN junction and MOS capacitor hybrid RESURF transistor
JP5092174B2 (ja) * 2007-04-12 2012-12-05 三菱電機株式会社 半導体装置
US8168466B2 (en) * 2007-06-01 2012-05-01 Semiconductor Components Industries, Llc Schottky diode and method therefor
JP5162186B2 (ja) * 2007-08-27 2013-03-13 トヨタ自動車株式会社 半導体装置の製造方法
JP5479671B2 (ja) 2007-09-10 2014-04-23 ローム株式会社 半導体装置
JP5105060B2 (ja) * 2007-11-16 2012-12-19 三菱電機株式会社 半導体装置およびその製造方法
US7816759B2 (en) * 2008-01-09 2010-10-19 Infineon Technologies Ag Integrated circuit including isolation regions substantially through substrate
JP5515248B2 (ja) * 2008-03-26 2014-06-11 富士電機株式会社 半導体装置
JP2010103242A (ja) * 2008-10-22 2010-05-06 Rohm Co Ltd 半導体装置の製造方法および半導体装置
JP5477803B2 (ja) * 2009-03-24 2014-04-23 ルネサスエレクトロニクス株式会社 半導体装置
JP5124533B2 (ja) * 2009-06-30 2013-01-23 株式会社日立製作所 半導体装置、それを用いたプラズマディスプレイ駆動用半導体集積回路装置、及びプラズマディスプレイ装置
US20110068410A1 (en) * 2009-09-18 2011-03-24 Garnett Martin E Silicon die floorplan with application to high-voltage field effect transistors
JP2010157760A (ja) * 2010-03-01 2010-07-15 Mitsubishi Electric Corp 半導体装置
EP2550677B1 (fr) * 2010-03-23 2014-06-18 ABB Technology AG Dispositif semi-conducteur de puissance
AU2010201661B1 (en) * 2010-04-27 2011-06-16 Bui, Dac Thong Mr Avalanche MOS-FET
JP5668499B2 (ja) * 2011-01-27 2015-02-12 株式会社デンソー 半導体装置
DE102011076610A1 (de) 2010-06-04 2011-12-08 Denso Corporation Stromsensor, inverterschaltung und diese aufweisende halbleitervorrichtung
JP5585481B2 (ja) * 2011-02-10 2014-09-10 株式会社デンソー 半導体装置
JP5402915B2 (ja) * 2010-12-06 2014-01-29 パナソニック株式会社 半導体装置およびその製造方法
US10529866B2 (en) * 2012-05-30 2020-01-07 X-Fab Semiconductor Foundries Gmbh Semiconductor device
GB2519082B (en) * 2013-10-08 2019-10-23 Flexenable Ltd Reducing parasitic leakages in transistor arrays
JP2016063099A (ja) * 2014-09-19 2016-04-25 株式会社 日立パワーデバイス 半導体装置
JP6061979B2 (ja) * 2015-04-16 2017-01-18 ローム株式会社 半導体装置
JP6704789B2 (ja) * 2016-05-24 2020-06-03 ローム株式会社 半導体装置
JP6827401B2 (ja) 2017-10-25 2021-02-10 三菱電機株式会社 パワー半導体モジュールの製造方法およびパワー半導体モジュール
CN111244160B (zh) * 2020-01-17 2022-11-01 中国科学院微电子研究所 一种具有环形沟道区的mos器件及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6442863A (en) * 1987-08-11 1989-02-15 Seiko Epson Corp High-withstand voltage mos semiconductor device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62277745A (ja) * 1986-05-27 1987-12-02 Toshiba Corp 半導体集積回路
US5512774A (en) * 1988-02-08 1996-04-30 Kabushiki Kaisha Toshiba Dielectrically isolated substrate and semiconductor device using the same
US5055896A (en) * 1988-12-15 1991-10-08 Siliconix Incorporated Self-aligned LDD lateral DMOS transistor with high-voltage interconnect capability
JP2661296B2 (ja) 1989-11-28 1997-10-08 日産自動車株式会社 半導体装置
JPH04123456A (ja) 1990-09-14 1992-04-23 Hitachi Ltd 半導体装置及びその製造方法
JP2822656B2 (ja) 1990-10-17 1998-11-11 株式会社デンソー 半導体装置およびその製造方法
JPH0548095A (ja) 1991-08-07 1993-02-26 Canon Inc 半導体装置及びその製造方法
JP3252569B2 (ja) * 1993-11-09 2002-02-04 株式会社デンソー 絶縁分離基板及びそれを用いた半導体装置及びその製造方法
KR950021600A (ko) * 1993-12-09 1995-07-26 가나이 쯔또무 반도체 집적회로장치 및 그 제조방법
JPH07176692A (ja) 1993-12-17 1995-07-14 Fuji Electric Co Ltd 半導体装置
JPH07283406A (ja) 1994-04-13 1995-10-27 Hitachi Ltd 横型半導体装置
DE69427904T2 (de) * 1994-05-31 2002-04-04 St Microelectronics Srl Integrierte Halbleiterdiode
US5708287A (en) * 1995-11-29 1998-01-13 Kabushiki Kaisha Toshiba Power semiconductor device having an active layer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6442863A (en) * 1987-08-11 1989-02-15 Seiko Epson Corp High-withstand voltage mos semiconductor device

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
BASIL WEIR / TELEMOS, INC., SANTA CLARA, CA: "21.7/4:05 P.M.:Integrated High-Voltage Driver Circuits in Gate Array Form", SID INTERNATIONAL SYMPOSIUM DIGEST OF TECHNICAL PAPERS, May 1982 (1982-05-01), PUBLISHER: LEWIS WINNER, CORAL GABLES, FL 33134, pages 268 - 269, XP002048621 *
KIYOTO WATABE ET AL: "A 0.8MUM HIGH VOLTAGE IC USING NEWLY DESIGNED 600V LATERAL IGBT ON THICK BURIED-OXIDE SOI", PROCEEDINGS OF THE 8TH. INTERNATIONAL SYMPOSIUM ON POWER SEMICONDUCTOR DEVICES AND IC'S (ISPSD), MAUI, HAWAII, MAY 20 - 23, 1996, no. SYMP. 8, 20 May 1996 (1996-05-20), SALAMA C A T;WILLIAMS R K (EDS ), pages 151 - 154, XP000598418 *
KOREC J: "SILICON-ON-INSULATOR TECHNOLOGY FOR HIGH-TEMPERATURE, SMART-POWER APPLICATIONS", MATERIALS SCIENCE AND ENGINEERING B, vol. B29, no. 1/03, 1 January 1995 (1995-01-01), pages 1 - 6, XP000513483 *
PATENT ABSTRACTS OF JAPAN vol. 013, no. 240 (E - 767) 6 June 1989 (1989-06-06) *
TADANORI YAMAGUCHI AND SEIICHI MORIMOTO: "Process and Device Design of a 1000-V MOS IC", IEEE TRANSACTIONS ON ELECTRON DEVICES, vol. ed-29, no. 8, August 1982 (1982-08-01), NEW YORK, USA, pages 1171 - 1178, XP002048622 *

Also Published As

Publication number Publication date
DE19632110C2 (de) 1998-06-18
FR2738079B1 (fr) 1999-01-29
JPH09120995A (ja) 1997-05-06
DE19632110A1 (de) 1997-02-27
US6642599B1 (en) 2003-11-04

Similar Documents

Publication Publication Date Title
FR2738079A1 (fr) Dispositif a semiconducteurs, a tranchee, et procede de fabrication
EP0296997B1 (fr) Structure de transistors MOS de puissance
FR2776837A1 (fr) Architecture de bus a transistor mosfet de puissance a couplage de champ, utilisant la technologie a tranchees
FR2845203A1 (fr) Transistor a effet de champ ayant de multiples canaux empiles et procede de fabrication
FR2869457A1 (fr) Dispositif a semiconducteur du type a separation dielectrique
FR2816109A1 (fr) Circuit integre a transistor a grille isolee et procede de fabrication
FR2654258A1 (fr) Procede pour fabriquer un dispositif a transistor mis ayant une electrode de grille en forme de "t" inverse.
WO2005001939A1 (fr) Capteur d'image et procede de formation d'une structure isolante pour photodiode
EP1675184A1 (fr) Diode Schottky à barrière verticale
FR3049389A1 (fr) Mur d'isolement et son procede de fabrication
EP0461967A2 (fr) Composant semiconducteur à jonction Schottky pour amplification hyperfréquence et circuits logiques rapides, et procédé de réalisation d'un tel composant
FR3019379A1 (fr) Transistor a grille verticale et structure de pixel comprenant un tel transistor
FR2461360A1 (fr) Procede de fabrication d'un transistor a effet de champ du type dmos a fonctionnement vertical et transistor obtenu par ce procede
EP0581625B1 (fr) Composant életronique multifonctions, notamment élément à résistance dynamique négative, et procédé de fabrication correspondant
EP3629380A1 (fr) Structure de diode
FR2808921A1 (fr) Dispositif a semiconducteur ayant une structure a triple caisson et procede de fabrication
FR2496342A1 (fr) Dispositif semi-conducteur du type metal-oxyde-semi-conducteur et son procede de fabrication
FR2484142A1 (fr) Dispositif en circuit integre
TW200933881A (en) Image sensor and method for manufacturing the same
FR2770030A1 (fr) Dispositif a semiconducteur comprenant un transistor mos et procede de fabrication
FR2848724A1 (fr) Connexions enterrees dans un substrat de circuit integre
FR3096832A1 (fr) Structure de transistor
FR2620570A1 (fr) Procede de fabrication de dispositif semi-conducteur " bicmos "
FR3074962A1 (fr) Dispositif electronique capteur d'images
WO2002037560A1 (fr) Procede de fabrication simultanee d"une paire de transistors a grilles isolees ayant respectivement un oxyde fin et un oxyde epais, et circuit integre correspondant comprenant une telle paire de transistors

Legal Events

Date Code Title Description
ST Notification of lapse

Effective date: 20140430