CN112868105A - 半导体装置 - Google Patents

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Abstract

半导体装置包括具有一侧的第一主面以及另一侧的第二主面且包括有源区域的半导体层、形成于上述有源区域的多个IGBT区域、以与多个上述IGBT区域邻接的方式形成于上述有源区域的多个二极管区域，在以L表示多个上述IGBT区域以及多个上述二极管区域之间的边界线的总长、以SD表示多个上述二极管区域的总面积、以Loge(L2/SD)的式子定义多个上述二极管区域相对于上述有源区域的分散度时，上述分散度为2以上且15以下。

Description

半导体装置
技术领域
本发明涉及包括IGBT区域以及二极管区域的半导体装置。
背景技术
专利文献1中公开了作为半导体装置的一例的RC-IGBT(Reverse Conducting-Insulated Gate Bipolar Transistor)。RC-IGBT包括形成于共通的半导体层的IGBT区域以及二极管区域。IGBT区域包括IGBT。二极管区域包括二极管。
现有技术文献
专利文献
专利文献1：日本特开2010-118642号公报
发明内容
发明所要解决的课题
在包括IGBT区域以及二极管区域的半导体装置中，会存在对IGBT施加偏压的前后二极管的顺方向电压VF变动的问题。这是由于从IGBT区域向二极管区域的载流子的流入量在对IGBT施加偏压的前后变动而导致。
为了解决该问题，考虑只在一处形成二极管区域。由此，由于能够限制载流子的流入路径，因此能够抑制二极管的顺方向电压VF的变动。可是，该情况下，会因对二极管区域的电流集中(过电流)导致破坏忍耐量降低。
本发明的一实施方式提供一种能够抑制对IGBT施加偏压前后中的二极管的顺方向电压VF的变动的同时实现破坏忍耐量的提高的半导体装置。
用于解决课题的方案
本发明的一实施方式提供一种半导体装置，该半导体装置包括具有一侧的第一主面以及另一侧的第二主面且包括有源区域的半导体层、形成于上述有源区域的多个IGBT区域、以与多个上述IGBT区域邻接的方式形成于上述有源区域的多个二极管区域，在以L表示多个上述IGBT区域以及多个上述二极管区域之间的边界线的总长、以SD表示多个上述二极管区域的总面积、以Loge(L2/SD)的式子定义多个上述二极管区域相对于上述有源区域的分散度时，上述分散度为2以上且15以下。
根据该半导体装置，在抑制对IGBT施加偏压前后中的二极管的顺方向电压VF的变动的同时能够实现破坏忍耐量的提高。
本发明中的上述或其他目的、特征以及效果参照附图并通过以下所叙述的实施方式的说明而清楚。
附图说明
图1是表示涉及本发明的第一实施方式的半导体装置的俯视图。
图2是表示半导体装置的第一主面的结构的俯视图。
图3是通过模拟实验调查相对于脉冲电流的忍耐量以及分散度的关系的图表。
图4是通过模拟实验调查顺方向电流以及顺方向电压的关系的图表。
图5是图1所示的区域V的放大图。
图6是图5所示的区域VI的放大图。
图7是图6所示的区域VII的放大图。
图8是图6所示的区域VIII的放大图。
图9是沿图7所示的IX-IX线的剖视图。
图10是沿图8所示的X-X线的剖视图。
图11是沿图7所示的XI-XI线的剖视图。
图12是沿图8所示的XII-XII线的剖视图。
图13是通过模拟实验调查恢复损失以及顺方向电压的关系的图表。
图14是图1所示的区域XIV的放大图。
图15是表示图14所示的区域的电性结构的电路图。
图16是沿图14所示的XVI-XVI线的剖视图。
图17是沿图14所示的XVII-XVII线的剖视图。
图18是图1所示的XVIII的放大图。
图19是沿图18所示的XIX-XIX线的剖视图。
图20A是与图10对应的区域的剖视图，是用于说明图1所示的半导体装置的制造方法的一例的剖视图。
图20B是表示图20A之后的工序的剖视图。
图20C是表示图20B之后的工序的剖视图。
图20D是表示图20C之后的工序的剖视图。
图20E是表示图20D之后的工序的剖视图。
图20F是表示图20E之后的工序的剖视图。
图20G是表示图20F之后的工序的剖视图。
图20H是表示图20G之后的工序的剖视图。
图20I是表示图20H之后的工序的剖视图。
图20J是表示图20I之后的工序的剖视图。
图20K是表示图20J之后的工序的剖视图。
图20L是表示图20K之后的工序的剖视图。
图20M是表示图20L之后的工序的剖视图。
图20N是表示图20M之后的工序的剖视图。
图20O是表示图20N之后的工序的剖视图。
图20P是表示图20O之后的工序的剖视图。
图20Q是表示图20P之后的工序的剖视图。
图20R是表示图20Q之后的工序的剖视图。
图20S是表示图20R之后的工序的剖视图。
图20T是表示图20S之后的工序的剖视图。
图21是与图5对应的区域的放大图，是表示涉及本发明的第二实施方式的半导体装置的放大图。
图22是与图10对应的区域的剖视图，是用于说明图21所示的半导体装置的结构的剖视图。
图23是通过模拟实验调查pn接合二极管的逆回复特性的图表。
图24是表示半导体模块的一实施例的立体图。
图25是表示图24所示的半导体模块的电性结构的电路图。
具体实施方式
图1是表示涉及本发明的第一实施方式的半导体装置1的俯视图。图2是表示半导体层2的第一主面3的结构的俯视图。
半导体装置1是具有一体地具备IGBT以及二极管的RC-IGBT(ReverseConducting-Insulated Gate Bipolar Transistor)的电子部件。
参照图1以及图2，半导体装置1包括长方体形状的半导体层2。半导体层2具有一侧的第一主面3、另一侧的第二主面4、及连接第一主面3以及第二主面4的侧面5A、5B、5C、5D。
第一主面3以及第二主面4在从其法线方向Z观察的俯视(以下，简称为“俯视”。)中形成为四边形状。侧面5A以及侧面5C沿第一方向X延伸，在与第一方向X相交的第二方向Y上互相对置。侧面5B以及侧面5D沿第二方向Y延伸，在第一方向X上互相对置。具体的说，第二方向Y与第一方向X正交。
半导体层2的厚度可以是50μm以上且200μm以下，半导体层2的厚度也可以是50μm以上且100μm以下、100μm以上且150μm以下、或150μm以上且200μm以下。通过缩小半导体层2的厚度，能够降低半导体层2的电阻值。
半导体层2包括有源区域6以及外侧区域7。有源区域6是形成RC-IGBT的区域。有源区域6在俯视中从侧面5A～5D向内方区域空出间隔地设置于半导体层2的中央部。有源区域6在俯视中可以设定为具有平行于侧面5A～5D的四边的四边形状。
外侧区域7是有源区域6的外侧区域。外侧区域7在俯视中沿有源区域6的周缘带状地延伸。具体的说，外侧区域7设定为在俯视中包围有源区域6的环状(四边环状)。
有源区域6包括IGBT区域8以及二极管区域9。在图2中，为了明了化，通过剖面线表示二极管区域9。IGBT区域8是形成IGBT的区域。二极管区域9是形成二极管的区域。二极管区域9与IGBT区域8相邻。
具体的说，有源区域6包括RC-IGBT排列12。RC-IGBT排列12在第二方向Y上空出间隔地形成多个(该方式中为6个)。RC-IGBT排列12具有一侧(侧面5B侧)的第一端部以及另一侧(侧面5D侧)的第二端部。
RC-IGBT排列12具有反复包括沿第一方向X从第一端部向第二端部排列为一列的IGBT区域8、二极管区域9、IGBT区域8、二极管区域9···的环排列。RC-IGBT排列12的第一端部在该方式中由IGBT区域8形成。RC-IGBT排列12的第二端部在该方式中由IGBT区域8形成。RC-IGBT排列12的第一端部可以由二极管区域9形成。RC-IGBT排列12的第二端部可以由二极管区域9形成。
如此，在有源区域6中分散排列多个IGBT区域8。多个IGBT区域8沿第一方向X以及第二方向Y空出间隔地形成。该方式中，多个IGBT区域8在俯视中排列为阵列状。多个IGBT区域8沿第一方向X互相对置、沿第二方向Y互相对置。
在该方式中，多个IGBT区域8在俯视中分别形成为四边形状。具体的说，多个IGBT区域8分别形成为沿第二方向Y延伸的长方形状。
各IGBT区域8的宽度WI可以是10μm以上且1000μm以下。宽度WI是IGBT区域8的第一方向X的宽度。宽度WI可以是10μm以上且100μm以下、100μm以上且200μm以下、200μm以上且300μm以下、300μm以上且400μm以下、400μm以上且500μm以下、500μm以上且600μm以下、600μm以上且700μm以下、700μm以上且800μm以下、800μm以上且900μm以下、或900μm以上且1000μm以下。宽度WI优选为100μm以上。宽度WI更优选为200μm以上。
另外，在有源区域6中分散排列有多个二极管区域9。多个二极管区域9沿第一方向X以及第二方向Y空出间隔地形成。在该方式中，多个二极管区域9在俯视中矩阵状地排列。多个二极管区域9沿第一方向X互相对置、沿第二方向Y互相对置。
具体的说，多个二极管区域9分别以在第一方向X上与IGBT区域8相邻的方式形成。在该方式中，多个二极管区域9在俯视中分别形成为四边形状。具体的说，多个二极管区域9分别形成为沿第二方向Y延伸的长方形状。
各二极管区域9的平面面积优选为各IGBT区域8的平面面积以下。各二极管区域9的平面面积更优选小于各IGBT区域8的平面面积。各二极管区域9的宽度WD优选为各IGBT区域8的宽度WI以下。宽度WD是二极管区域9的第一方向X的宽度。各二极管区域9的宽度WD更优选小于各IGBT区域8的宽度WI。
宽度WD可以是5μm以上且小于1000μm。宽度WD可以是5μm以上且100μm以下、100μm以上且200μm以下、200μm以上且300μm以下、300μm以上且400μm以下、400μm以上且500μm以下、500μm以上且600μm以下、600μm以上且700μm以下、700μm以上且800μm以下、800μm以上且900μm以下、或900μm且小于1000μm。宽度WD优选为100μm以上。宽度WD更优选为200μm以上。
多个IGBT区域8以第一比例RI形成于有源区域6。第一比例RI是在俯视中多个IGBT区域8的总面积SI占有源区域6的面积SA的比例SI/SA。
多个二极管区域9以第二比例RD形成于有源区域6。第二比例RD是在俯视中多个二极管区域9的总面积SD占有源区域6的面积SA的比例SD/SA。第二比例RD优选为第一比例RI以下(RD≤RI)。第二比例RD更优选小于第一比例RI(RD＜RI)。
在该方式中，第二比例RD小于第一比例RI(RD＜RI)。即，第一比例RI为0.5以上，第二比例RD小于0.5。第一比例RI可以是0.5以上且0.6以下、0.6以上且0.7以下、0.7以上且0.8以下、0.8以上且0.9以下、或0.9以上且小于1。第二比例RD可以是大于0且0.1以下、0.1以上且0.2以下、0.2以上且0.3以下、0.3以上且0.4以下、或0.4以上且小于0.5。
第一比例RI是0.6以上且0.9以下，第二比例RD优选为0.1以上且0.4以下。在该方式中，第一比例RI为0.7，第二比例RD为0.3。
若用Loge(L2/SD)的式子定义相对于有源区域6的多个二极管区域9的分散度D，则分优选散度D为2以上且15以下。上述式中，“L”是俯视中的多个IGBT区域8以及多个二极管区域9之间的边界线的总长。上述式中，“SD”是俯视中的多个二极管区域9的总面积。
边界线的总长L是在二极管区域9中与IGBT区域8对置的部分的总长。该方式中，IGBT区域8以及二极管区域9均在俯视中被划分为四边形状。因此，边界线的总长L为二极管区域9的多条边中的与IGBT区域8对置的边的总长。
分散度D在第二比例RD小于第一比例RI(RD＜RI)的条件下，通过增减总长L或总面积SD、或总长L以及总面积SD进行调整。换而言之，分散度D在第二比例RD小于第一比例RI(RD＜RI)的条件下，通过分别增减IGBT区域8以及二极管区域9的个数或平面面积、或个数以及平面面积进行调整。总长L以及/或总面积SD可以对多个RC-IGBT排列12的每一个进行调整。
图3是通过模拟实验调查相对于脉冲电流Is的忍耐量以及分散度D的关系的图表。在图3中，纵轴表示相对于脉冲电流Is[A]的忍耐量，横轴表示分散度D。相对于脉冲电流Is的忍耐量是半导体装置1能够忍耐的脉冲电流Is的最大值。
参照图3，若增加分散度D，则相对于脉冲电流Is的忍耐量增加。具体的说，相对于脉冲电流Is的忍耐量在分散度D大于0且小于5的范围中单调地增加，在分散度D为5以上的范围中饱和。
在分散度D大于0且小于2的范围中，相对于脉冲电流Is的忍耐量小于400A。在分散度D为2以上且小于5的范围中，相对于脉冲电流Is的忍耐量为400A以上且小于1400A。在分散度D为5以上的范围中，相对于脉冲电流Is的忍耐量是1400A以上且1600A以下。从该结果中会清楚，越增大分散度D就越能够提高半导体装置1的破坏忍耐量。
图4是通过模拟实验调查顺方向电流IF以及顺方向电压VF的关系的图表。在图4中，纵轴表示顺方向电流IF[A]，横轴表示顺方向电压VF[V]。
在图4中表示分散度D为“3”的情况下的第一特性L1(参照实线)以及第二特性L2(参照虚线)。第一特性L1表示在未对IGBT施加偏压Vge的状态下使二极管向顺方向进行动作的情况的特性。第二特性L2表示在对IGBT施加偏压Vge的状态下使二极管向顺方向进行动作的情况的特性。
在图4中表示分散度D为“15”的情况下的第三特性L3(参照实线)以及第四特性L4(参照虚线)。第三特性L3表示在未对IGBT施加偏压Vge的状态下使二极管向顺方向进行动作的情况的特性。第四特性L4表示在对IGBT施加偏压Vge的状态下使二极管向顺方向进行动作的情况的特性。
参照第一特性L1以及第二特性L2，在分散度D为“3”的情况下，在施加偏压Vge之后，顺方向电压VF增加。同样，参照第三特性L3以及第四特性L4，在分散度D为“15”的情况下，在施加偏压Vge之后，顺方向电压VF增加。
参照第一特性L1～第四特性L4，分散度D为“15”的情况的顺方向电压VF的变化量比分散度D为“3”的情况的顺方向电压VF的变化量大。若分散度D超过“15”，则顺方向电压VF的变化量超过实用的范围。
从图4的结果中会清楚，分散度D的值越大，施加偏压Vge前后的顺方向电压VF的变化量就会越大。另外，从图3以及图4的结果中会清楚，存在分散度D的值越大、相对于脉冲电流Is的忍耐量就会越大、顺方向电压VF的变化量也变大的反常情况。
在分散度D小的情况下，由于多个二极管区域9集中于某个特定的位置，因此流入各二极管区域9的电流增加。其结果，相对于脉冲电流Is的忍耐量降低。另一方面，在分散度D大的情况下，由于多个二极管区域9分散，因此流入各二极管区域9的电流减少。其结果，相对于脉冲电流Is的忍耐量增加。
另一方面，若在对IGBT施加偏压Vge的状态下使二极管向顺方向进行动作，则从IGBT区域8向二极管区域9的载流子(正孔)的流入量降低。其结果，二极管的顺方向电压VF变动。
在分散度D设定为比较大的值的情况下，由于IGBT区域8以及二极管区域9之间的边界线的总长L为比较大的值，因此从IGBT区域8向二极管区域9的载流子(正孔)的流入路径增加。其结果，偏压Vge施加前后的顺方向电压VF的变化量会变大。分散度D必须考虑相对于脉冲电流Is的忍耐量以及存在于顺方向电压VF的变化量之间的反常关系进行设定。
从图3以及图4的结果中会清楚，分散度D优选设定为2以上且15以下的范围。在分散度D设定为2以上且15以下的范围的情况下，能抑制施加偏压Vge前后的顺方向电压VF的变动，且能够提高相对于脉冲电流Is的忍耐量。
分散度D可以是2以上且3以下、3以上且4以下、4以上且5以下、5以上且6以下、6以上且7以下、7以上且8以下、8以上且9以下、9以上且10以下、10以上且11以下、11以上且12以下、12以上且13以下、或14以上且15以下。分散度D优选小于15。
分散度D尤其优选设定为2以上且7以下的范围、或7以上且12以下的范围。在分散度D设定为2以上且7以下的范围的情况下，能可靠地抑制顺方向电压VF的变动，且能够提高相对于脉冲电流Is的忍耐量。在分散度D设定为7以上且12以下的范围的情况下，能抑制顺方向电压VF变动的，且能够可靠地提高相对于脉冲电流Is的忍耐量。
有源区域6的面积SA是根据半导体层2的大小进行调整的面积，并不限于特定的数值。面积SA作为一例可以是1mm2以上且250mm2以下。面积SA可以是1mm2以上且50mm2以下、50mm2以上且100mm2以下、100mm2以上且150mm2以下、150mm2以上且200mm2以下、或200mm2以上且250mm2以下。
多个IGBT区域8的总面积SI、多个二极管区域9的总面积SD以及边界线的总长L是根据有源区域6的面积SA的大小进行调整的面积，并不限定于特定的数值。
总面积SI作为一例可以是0.5mm2以上且225mm2以下。总面积SI可以是0.5mm2以上且50mm2以下、50mm2以上且100mm2以下、100mm2以上且150mm2以下、150mm2以上且200mm2以下、或200mm2以上且225mm2以下。
总面积SD作为一例可以是0.1mm2以上且100mm2以下。总面积SD可以是0.1mm2以上且25mm2以下、25mm2以上且50mm2以下、50mm2以上且75mm2以下、或75mm2以上且100mm2以下。
总长L作为一例可以是100μm以上且3500μm以下。总长L可以是100μm以上且500μm以下、500μm以上且1000μm以下、1000μm以上且1500μm以下、1500μm以上且2000μm以下、2000μm以上且2500μm以下、2500μm以上且3000μm以下、或3000μm以上且3500μm以下。
再次参照图1以及图2，有源区域6还包括传感器区域11。传感器区域11是形成有温度传感器的区域。传感器区域11形成于在第二方向Y上相互邻接的两个RC-IGBT排列12之间的区域。传感器区域11在该方式中形成于有源区域6的中央部。在有源区域6的中央部，热量容易提高。因此，通过在有源区域6的中央部配置温度传感器，能够适当地检测半导体层2的温度。
半导体装置1包括在有源区域6中作为形成于半导体层2的第一主面3上的第一主面电极的发射极端子电极13(参照图1的虚线部)。发射极端子电极13向有源区域6(IGBT区域8)传递发射极信号。发射极信号可以是基准电位或接地电位。
半导体装置1包括在外侧区域7中形成于半导体层2的第一主面3上的多个(该方式中为5个)端子电极14、15、16、17、18。多个端子电极14～18沿侧面5D相互空出间隔地配置。多个端子电极14～18在俯视中形成为四边形状。
多个端子电极14～18在该方式中包括门极端子电极14、第一读出端子电极15、第二读出端子电极16、电流检测端子电极17以及开放端子电极18。门极端子电极14向有源区域6(IGBT区域8)传递门信号。第一读出端子电极15以及第二读出端子电极16传递控制传感器区域11(温度传感器)的控制信号。具体的说明省略，电流检测端子电极17是用于检测流经有源区域6的电流且向外部取出的电极。开放端子电极18为电力性地浮游状态。
门极端子电极14、第一读出端子电极15、第二读出端子电极16、电流检测端子电极17以及开放端子电极18的配置是任意的。在该方式中，开放端子电极18、电流检测端子电极17、门极端子电极14、第一读出端子电极15以及第二读出端子电极16以该顺序从侧面5A侧向侧面5C侧配置。
半导体装置1包括电连接于门极端子电极14的门极配线19。门极配线19也被称为门极指。门极配线19从外侧区域7向有源区域6延伸。门极配线19向有源区域6(IGBT区域8)传递向门极端子电极14施加的门信号。
具体的说，门极配线19包括位于外侧区域7的第一区域19a以及位于有源区域6的第二区域19b。第一区域19a电连接于门极端子电极14。在该方式中，第一区域19a在外侧区域7中的侧面5D侧的区域中选择性地被拉回。
第二区域19b在有源区域6中形成多个(该方式中为5个)。多个第二区域19b沿第二方向Y空出间隔地形成。多个第二区域19b分别形成于相互邻接的两个RC-IGBT排列12之间的区域。多个第二区域19b沿第一方向X带状地延伸。
多个第二区域19b在外侧区域7上分别从侧面5D侧的区域向侧面5B侧的区域延伸。多个第二区域19b可以横穿有源区域6。多个第二区域19b在外侧区域7上与第一区域19a连接。多个第二区域19b向互相邻接的两个RC-IGBT排列12的任一个或两个传递门信号。
向门极端子电极14施加的门信号通过第一区域19a向第二区域19b传递。由此，通过第二区域19b向有源区域6(IGBT区域8)传递门信号。
半导体装置1包括电连接于第一读出端子电极15的第一读出配线20。第一读出配线20从外侧区域7向传感器区域11延伸。第一读出配线20传递温度传感器的控制信号。
具体的说，第一读出配线20包括位于外侧区域7的第一区域20a以及位于有源区域6的第二区域20b。第一区域20a电连接于第一读出端子电极15。第一区域20a在该方式中在外侧区域7中的侧面5D侧的区域中选择性地被拉回。
第二区域20b在互相邻接的多个RC-IGBT排列12之间的区域中形成于形成有传感器区域11的区域。第二区域20b从外侧区域7向传感器区域11沿第一方向X带状地延伸。
第二区域20b在传感器区域11中电连接于温度传感器。第二区域20b在外侧区域7上连接于第一区域20a。向第一读出端子电极15施加的电力信号通过第一区域20a向第二区域21b传递。由此，通过第二区域21b向温度传感器传递电力信号。
在第二读出端子电极16上电连接第二读出配线21。第二读出配线21从外侧区域7向传感器区域11延伸。第二读出配线21传递温度传感器的控制信号。
具体的说，第二读出配线21包括位于外侧区域7的第一区域21a以及位于有源区域6的第二区域21b。第一区域21a电连接于第二读出端子电极16。该方式中，第一区域21a在外侧区域7中的侧面5D侧的区域中选择性地被拉回。
第二区域21b在互相邻接的多个RC-IGBT排列12之间的区域中形成于形成有传感器区域11的区域。第二区域21b从外侧区域7向传感器区域11沿第一方向X带状地延伸。第二区域21b在传感器区域11中电连接于温度传感器。
第二区域21b在外侧区域7中连接于第一区域21a。向第二读出端子电极16施加的电力信号通过第一区域21a向第二区域21b传递。由此，通过第二区域21b向温度传感器传递电力信号。
在互相邻接的多个RC-IGBT排列12之间的区域中形成有传感器区域11的区域形成门极配线19、第一读出配线20以及第二读出配线21。门极配线19、第一读出配线20以及第二读出配线21在互相邻接的两个RC-IGBT排列之间的区域中并列走线。
根据这样的结构，在提高由温度传感器进行的温度检测精度的同时，能够实现配线形成面积的缩小。即，能够抑制形成于有源区域6内的温度传感器引起的有源区域6的缩小。由此，在提高由温度传感器进行的温度检测精度的同时，能够抑制RC-IGBT排列12的可形成面积的缩小。
图5是图1所示的区域V的放大图。图6是图5所示的区域VI的放大图。图7是图6所示的区域VII的放大图。图8是图6所示的区域VIII的放大图。图9是沿图7所示的IX-IX线的剖视图。图10是沿图8所示的X-X线的剖视图。图11是沿图7所示的XI-XI线的剖视图。图12是沿图8所示的XII-XII线的剖视图。
参照图5～图12，半导体装置1包括形成于半导体层2的内部的n-型的漂移区域30。具体的说，漂移区域30形成于半导体层2的全域。漂移区域30的n型杂质浓度可以是0.1×1013cm-3以上且1.0×1015cm-3以下。
在该方式中，半导体层2具有包括n-型的半导体基板31的单层结构。半导体基板31可以是经过FZ(Floating Zone)法形成的硅制的FZ基板。漂移区域30通过半导体基板31形成。
半导体装置1包括作为形成于半导体层2的第二主面4上的第二主面电极的集电极端子电极32。集电极端子电极32电连接于第二主面4。具体的说，集电极端子电极32电连接于IGBT区域8(后述的集电极区域34)以及二极管区域9(后述的阴极区域61)。集电极端子电极32在与第二主面4之间形成欧姆接触。集电极端子电极32向IGBT区域8以及二极管区域9传递集电极信号。
集电极端子电极32可以包括Ti层、Ni层、Au层、Ag层以及Al层中的至少一个。集电极端子电极32可以具有包括Ti层、Ni层、Au层、Ag层或Al层的单层结构。集电极端子电极32可以具有用任一姿态层叠Ti层、Ni层、Au层、Ag层以及Al层中的至少两个的层叠结构。
半导体装置1包括形成于半导体层2的第二主面4的表面部的n型缓冲层33。缓冲层33可以形成于第二主面4的表层部的全域。缓冲层33的n型杂质浓度比漂移区域30的n型杂质浓度大。缓冲层33的n型杂质浓度可以是1.0×1015cm-3以上且1.0×1017cm-3以下。
缓冲层33的厚度可以是0.5μm以上且30μm以下。缓冲层33的厚度可以是0.5μm以上且5μm以下、5μm以上且10μm以下、10μm以上且15μm以下、15μm以上且20μm以下、20μm以上且25μm以下、或25μm以上且30μm以下。
参照图9～图12，各IGBT区域8包括形成于半导体层2的第二主面4的表层部的p型集电极区域34。集电极区域34从第二主面4露出。集电极区域34在第二主面4的表面层上可以形成于二极管区域9以外的区域的全域。集电极区域34的p型杂质浓度可以是1.0×1015cm-3以上且1.0×1018cm-3以下。集电极区域34在与集电极端子电极32之间形成欧姆接触。
各IGBT区域8包括形成于半导体层2的第一主面3的FET结构35。在该方式中，各IGBT区域8包括槽门型的FET结构35。具体的说，FET结构35包括形成于第一主面3的槽门结构36。图6～图8通过剖面线表示槽门结构36。
槽门结构36在IGBT区域8上沿第一方向X空出间隔地形成多个。在第一方向X上互相邻接的两个槽门结构36之间的距离可以是1μm以上且8μm以下。两个槽门结构36之间的距离可以是1μm以上且2μm以下、2μm以上且3μm以下、3μm以上且4μm以下、4μm以上且5μm以下、5μm以上且6μm以下、6μm以上且7μm以下、或7μm以上且8μm以下。
多个槽门结构36在俯视中形成为沿第二方向Y延伸的带状。多个槽门结构36作为整体条纹状地形成。多个槽门结构36分别具有第二方向Y的一侧的一端部以及第二方向Y的另一侧的另一端部。
FET结构35包括第一外侧槽门结构37以及第二外侧槽门结构38。第一外侧槽门结构37沿第一方向X延伸，连接多个槽门结构36的一端部。第二外侧槽门结构38沿第一方向X延伸，连接多个槽门结构36的另一端部。
第一外侧槽门结构37以及第二外侧槽门结构38除了延伸方向不同的方面以外，具有与槽门结构36相同的结构。以下，关于槽门结构36的结构进行说明，关于第一外侧槽门结构37的结构以及第二外侧槽门结构38的结构的说明省略。
各槽门结构36包括门极槽39、门极绝缘层40以及门极电极层41。门极槽39形成于第一主面3。门极槽39包括侧壁以及底壁。门极槽39的侧壁可以相对于第一主面3垂直地形成。
门极槽39的侧壁可以从第一主面3向底壁倾斜。门极槽39可以形成为开口侧的开口面积比底面积大的圆锥状。门极槽39的底壁可以相对于第一主面3平行地形成。门极槽39的底壁可以形成为朝向第二主面4的弯曲状。
门极槽39包括开口边缘部。开口边缘部连接第一主面3以及门极槽39的侧壁。开口边缘部具有从第一主面3向门极槽39的侧壁倾斜的倾斜部。倾斜部形成为向第二主面4凹陷的弯曲状。由此，在门极槽39的开口侧上形成具有比底壁侧的开口宽度大的开口宽度的宽幅部。倾斜部可以形成为向第二主面4突出的弯曲状。
门极槽39包括底壁边缘部。底壁边缘部连接门极槽39的侧壁以及底壁。底壁边缘部可以形成为朝向第二主面4的弯曲状。
门极槽39的深度可以是2μm以上且10μm以下。门极槽39的深度可以是2μm以上且3μm以下、3μm以上且4μm以下、4μm以上且5μm以下、5μm以上且6μm以下、6μm以上且7μm以下、8μm以上且9μm以下、或9μm以上且10μm以下。
门极槽39的宽度可以是0.5μm以上且3μm以下。门极槽39的宽度是门极槽39的第一方向X的宽度。门极槽39的宽度可以是0.5μm以上且1μm以下、1μm以上且1.5μm以下、1.5μm以上且2μm以下、2μm以上且2.5μm以下、或2.5μm以上且3μm以下。
门极绝缘层40沿门极槽39的内壁形成为膜状。门极绝缘层40在门极槽39内划分槽型空间。在该方式中，门极绝缘层40包括硅氧化膜。门极绝缘层40代替硅氧化膜或除了该膜，可以含有氮化硅膜。
门极绝缘层40包括第一区域40a、第二区域40b以及第三区域40c。第一区域40a覆盖门极槽39的侧壁。第二区域40b覆盖门极槽39的底壁。第三区域40c覆盖门极槽39的开口边缘部。
第二区域20b的厚度可以为第一区域40a的厚度以上。第二区域40b的厚度可以比第一区域40a的厚度大。第三区域40c的厚度可以为第一区域40a的厚度以上。第三区域40c的厚度可以比第一区域40a的厚度大。
第三区域40c包括在门极槽39的开口边缘部向门极槽39内鼓出的鼓出部。第三区域40c弯曲状地向门极槽39的内方突出。第三区域40c在门极槽39的开口边缘部缩小门极槽39的开口。当然，可以形成具有相同厚度的门极绝缘层40。
门极电极层41夹着门极绝缘层40而被埋入门极槽39中。具体的说，门极电极层41在门极槽39中被埋入通过门极绝缘层40划分的槽空间中。门极电极层41通过门信号被控制。门极电极层41可以包括导电性多晶硅。
门极电极层41形成为在剖视中沿法线方向Z延伸的壁状。门极电极层41具有位于门极槽39的开口侧的上端部。门极电极层41的上端部相对于第一主面3位于门极槽39的底壁侧。
在门极电极层41的上端部形成向门极槽39的底壁凹陷的凹部。门极电极层41的上端部的凹部形成为向门极槽39的底壁的尖细状。门极电极层41的上端部具有沿门极绝缘层40的第三区域40c中间变细的中间细部。
FET结构35包括形成于半导体层2的第一主面3的表层部的p型的主体区域45。主体区域45的p型杂质浓度可以是1.0×1017cm-3以上且1.0×1018cm-3以下。
主体区域45分别形成于槽门结构36的两侧。主体区域45在俯视中形成为沿槽门结构36延伸的带状。主体区域45从门极槽39的侧壁露出。主体区域45的底部在法线方向Z上形成于第一主面3以及门极槽39的底壁之间的区域。
FET结构35包括形成于主体区域45的表层部的n+型的发射极区域46。发射极区域46的n型杂质浓度比漂移区域30的n型杂质浓度大。发射极区域46的n型杂质浓度可以是1.0×1019cm-3以上且1.0×1020cm-3以下。
在该方式中，FET结构35包括形成于槽门结构36的两侧的多个发射极区域46。发射极区域46在俯视中形成为沿槽门结构36延伸的带状。发射极区域46从第一主面3以及门极槽39的侧壁露出。发射极区域46的底部在法线方向Z上形成于门极电极层41的上端部以及主体区域45的底部之间的区域。
在该方式中，FET结构35包括在半导体层2上相对于主体区域45形成于第二主面4侧的区域的n+型的载体存放区域47。载体存放区域47的n型杂质浓度可以是1.0×1015cm-3以上且1.0×1017cm-3以下。
在该方式中，FET结构35包括形成于槽门结构36的两侧的多个载体存放区域47。载体存放区域47在俯视中形成为沿槽门结构36延伸的带状。载体存放区域47从门极槽39的侧壁露出。载体存放区域47的底部在法线方向Z上形成于主体区域45的底部以及门极槽39的底壁之间的区域。
载体存放区域47抑制向半导体层2供给的载流子(正孔)被向主体区域45拉回(排出)。由此，在半导体层2中，在FET结构35正下方的区域中蓄积正孔。其结果，能实现接通电阻的降低以及接通电压的降低。
FET结构35包括形成于半导体层2的第一主面3的发射极槽48。在该方式中，FET结构35包括形成于槽门结构36的两侧的多个发射极槽48。发射极槽48使发射极区域46露出。在该方式中，发射极槽48贯通发射极区域46。
发射极槽48在第一方向X上从槽门结构36空出间隔地形成。发射极槽48在俯视中沿槽门结构36带状地延伸。在第二方向Y上，发射极槽48的长度为槽门结构36的长度以下。具体的说，发射极槽48的长度小于槽门结构36的长度。
FET结构35包括在主体区域45上形成于沿发射极槽48的底壁的区域的p+型的接触区域49。接触区域49的p型杂质浓度比主体区域45的p型杂质浓度大。接触区域49的p型杂质浓度可以是1.0×1019cm-3以上且1.0×1020cm-3以下。
接触区域49从发射极槽48的底壁露出。接触区域49在俯视中沿发射极槽48带状地延伸。接触区域49的底部在法线方向Z上形成于发射极槽48的底壁以及主体区域45的底部之间的区域。
如此，FET结构35中，门极电极层41夹着门极绝缘层40而与主体区域45以及发射极区域46对置。在该方式中，门极电极层41夹着门极绝缘层40也与载体存放区域47对置。IGBT的信道在主体区域45中形成于发射极区域46以及漂移区域30(载体存放区域47)之间的区域。信道的接通、断开通过门信号被控制。
各IGBT区域8含有在半导体层2的第一主面3上从其他区域划分FET结构35的区域分离结构50。具体的说，各IGBT区域8含有形成于FET结构35两侧的多个区域分离结构50。区域分离结构50在第一主面3的表层部上形成于邻接于FET结构35的区域上。区域分离结构50分别形成于互相邻接的多个FET结构35之间的区域上。由此，多个FET结构35分别通过区域分离结构50分离。
IGBT区域8中，通过FET结构35以及区域分离结构50形成IE(Injection Enhanced：促进载流子注入)结构51。在IE结构51中，在多个FET结构35被区域分离结构50互相脱离的状态下配置。
区域分离结构50限制向半导体层2注入的正孔的移动。即，正孔迂回区域分离结构50而流入FET结构35。由此，在半导体层2中，在FET结构35正下方的区域中积存正孔，提高正孔的密度。其结果，能谋求正向电阻的降低以及正向电压的降低。
区域分离结构50含有在半导体层2的第一主面3的表层部上形成于邻接于FET结构35的区域上的p+型的浮动区域52。浮动区域52电力性地形成为浮游状态。浮动区域52的p型杂质浓度可以大于主体区域45的p型杂质浓度。浮动区域52的p型杂质浓度可以比主体区域45的p型杂质浓度大。浮动区域52的p型杂质浓度可以是1.0×1016cm-3以上1.0×1020cm-3以下。浮动区域52的p型杂质浓度优选1.0×1018cm-3以上1.0×1020cm-3以下。
浮动区域52的底部在法线方向Z上形成于载体存放区域47的底部以及第二主面4之间的区域。在该方式中，浮动区域52的底部在法线方向Z上形成于门极槽39的底壁以及第二主面4之间的区域。浮动区域52在俯视中形成为沿FET结构35延伸的带状。在第二方向Y上，浮动区域52的长度比门极槽39的长度小。
区域分离结构50包括从FET结构35划分浮动区域52的区域分离槽结构53。区域分离槽结构53在俯视中形成为包括浮动区域52的环状(在该方式中为四边环状)。
区域分离槽结构53包括区域分离槽54、区域分离绝缘层55以及区域分离电极层56。区域分离槽54形成于半导体层2的第一主面3。区域分离槽54包括侧壁以及底壁。区域分离槽54的侧壁可以相对于第一主面3垂直地形成。
区域分离槽54的侧壁可以从第一主面3向底壁下倾斜。区域分离槽54可以形成为开口侧的开口面积比底面积大的圆锥形状。在区域分离槽54中，发射极区域46、主体区域45以及载体存放区域47从面对FET结构35的侧壁(外侧侧壁)露出。在区域分离槽54中，浮动区域52从面对浮动区域52的侧壁(内侧侧壁)露出。
区域分离槽54的底壁可以相对于第一主面3平行地形成。区域分离槽54的底壁可以形成为向第二主面4的弯曲状。区域分离槽54的底壁被浮动区域52的底部覆盖。即，浮动区域52具有覆盖区域分离槽54的底壁的覆盖部。
区域分离槽54包括开口边缘部。开口边缘部连接第一主面3以及区域分离槽54的侧壁。开口边缘部具有从第一主面3向区域分离槽54的侧壁下倾斜的倾斜部。倾斜部形成为向第二主面4凹陷的弯曲状。由此，在区域分离槽54的开口侧形成具有比底壁侧的开口宽度宽的开口宽度的宽幅部。倾斜部可以形成为向第二主面4突出的弯曲状。
区域分离槽54包括底壁边缘部。底壁边缘部连接区域分离槽54的侧壁以及底壁。底壁边缘部可以形成为向半导体层2的第二主面4的弯曲状。
区域分离槽54的深度可以是2μm以上且10μm以下。区域分离槽54的深度可以是2μm以上且3μm以下、3μm以上且4μm以下、4μm以上且5μm以下、5μm以上且6μm以下、6μm以上且7μm以下、8μm以上且9μm以下、或9μm以上且10μm以下。区域分离槽54的深度可以与门极槽39的深度相等。
区域分离槽54的宽度可以是0.5μm以上且3μm以下。区域分离槽54的宽度是区域分离槽54的第一方向X的宽度。区域分离槽54的宽度可以是0.5μm以上且1μm以下、1μm以上且1.5μm以下、1.5μm以上且2μm以下、2μm以上且2.5μm以下、或2.5μm以上且3μm以下。区域分离槽54的宽度可以与门极槽39的宽度相等。
区域分离绝缘层55沿区域分离槽54的内壁膜状地形成。区域分离绝缘层55在区域分离槽54内划分槽空间。在该方式中，区域分离绝缘层55包括硅氧化膜。区域分离绝缘层55代替硅氧化膜或除了该膜，可以含有氮化硅膜。
区域分离绝缘层55包括第一区域55a、第二区域55b以及第三区域55c。第一区域55a覆盖区域分离槽54的侧壁。第二区域55b覆盖区域分离槽54的底壁。第三区域55c覆盖区域分离槽54的开口边缘部。
第二区域20b的厚度可以为第一区域55a的厚度以上。第二区域55b的厚度比第一区域55a的厚度大。第三区域55c的厚度可以为第一区域55a的厚度以上。第三区域55c的厚度可以比第一区域55a的厚度大。
第三区域55c包括在开口边缘部中向区域分离槽54内鼓出的鼓出部。第三区域55c向区域分离槽54的内方弯曲状地突出。第三区域55c在开口边缘部缩小区域分离槽54的开口。当然，可以形成具有相同的厚度的区域分离绝缘层55。
区域分离电极层56夹着区域分离绝缘层55而被埋入区域分离槽54中。具体的说，区域分离电极层56被埋入区域分离槽54中通过区域分离绝缘层55划分的槽空间中。区域分离电极层56可以包括导电多晶硅。区域分离电极层56通过发射极信号被控制。
区域分离电极层56在剖视中形成为沿法线方向Z延伸的壁状。区域分离电极层56具有位于区域分离槽54的开口侧的上端部。区域分离电极层56的上端部相对于第一主面3位于区域分离槽54的底壁侧。
在区域分离电极层56的上端部上形成向区域分离槽54的底壁凹陷的凹部。区域分离电极层56的上端部的凹部形成为向区域分离槽54的底壁的尖端细形状。区域分离电极层56的上端部具有沿区域分离绝缘层55的第三区域55c中间变细的中间细部。
参照图9～图12，各二极管区域9包括形成于半导体层2的第二主面4的表层部的n+型的阴极区域61(第二杂质区域)。阴极区域61的n型杂质浓度比漂移区域30的n型杂质浓度大。阴极区域61的n型杂质浓度可以是1.0×1019cm-3以上且1.0×1020cm-3以下。
阴极区域61从第二主面4露出。阴极区域61在与集电极端子电极32之间形成欧姆接触。阴极区域61在沿第二方向Y的边中电连接于集电极区域34。在该方式中，阴极区域61被IGBT区域8的集电极区域34包围。即，阴极区域61在沿第一方向X的边以及沿第二方向Y的边中，电连接于集电极区域34。
各二极管区域9包括形成于半导体层2的第一主面3的表层部的p-型的阳极区域62(第一杂质区域)。阳极区域62的p型杂质浓度可以为主体区域45的p型杂质浓度以下。阳极区域62的p型杂质浓度优选小于主体区域45的p型杂质浓度。阳极区域62的p型杂质浓度可以是1.0×1015cm-3以上且小于1.0×1018cm-3。
阳极区域62在与半导体层2之间形成pn接合。由此，形成将阳极区域62作为阳极、将半导体层2(阴极区域61)作为阴极的pn接合二极管。在该方式中，阳极区域62在俯视中沿第一方向空出间隔地形成多个。多个阳极区域62分别在俯视中形成为沿第二方向Y延伸的带状。多个阳极区域62作为整体形成为条纹状。
阳极区域62在法线方向Z上与阴极区域61重合。在该方式中，多个阳极区域62的全部在法线方向Z上与阴极区域61重合。阳极区域62的底部在法线方向Z上形成于第一主面3以及门极槽39的底壁之间的区域。
在第一方向X上相互邻接的两个阳极区域62之间的距离可以是0.5μm以上且3μm以下。两个阳极区域62之间的距离可以是0.5μm以上且1μm以下、1μm以上且1.5μm以下、1.5μm以上且2μm以下、2μm以上且2.5μm以下、或2.5μm以上且3μm以下。
在第二方向Y上，阳极区域62的长度可以为槽门结构36的长度以下。阳极区域62的长度可以小于槽门结构36的长度。
各二极管区域9包括从其他区域划分阳极区域62的阳极分离结构63。在图6及图8中，通过剖面线表示阳极分离结构63。具体的说，各二极管区域9包括分别划分多个阳极区域62的多个阳极分离结构63。
多个阳极分离结构63分别形成于互相邻接的多个阳极区域62之间的区域。具体的说，多个阳极分离结构63分别形成为在俯视中包围阳极区域62的环状(在该方式中为四边环状)。划分一个阳极区域62的阳极分离结构63以及划分另一阳极区域62的阳极分离结构63在互相邻接的多个阳极区域62之间的区域上一体地形成。
阳极分离结构63包括阳极分离槽64、阳极分离绝缘层65以及阳极分离电极层66。阳极分离槽64形成于第一主面3。阳极分离槽64包括侧壁以及底壁。阳极分离槽64的侧壁可以相对于第一主面3垂直地形成。
阳极分离槽64的侧壁可以从第一主面向底壁下倾斜。阳极分离槽64可以形成为开口侧的开口面积比底面积大的圆锥形状。阳极分离槽64的底壁可以相对于第一主面3平行地形成。阳极分离槽64的底壁可以形成为向第二主面4的弯曲状。
阳极分离槽64包括开口边缘部。开口边缘部连接第一主面3以及阳极分离槽64的侧壁。开口边缘部具有从第一主面3向阳极分离槽64的侧壁下倾斜的倾斜部。倾斜部形成为向第二主面4凹陷的弯曲状。由此，在阳极分离槽64的开口侧形成具有比底壁侧的开口宽度大的开口宽度的宽幅部。倾斜部可以形成为向半导体层2的第二主面4突出的弯曲状。
阳极分离槽64包括底壁边缘部。底壁边缘部连接阳极分离槽64的侧壁以及底壁。底壁边缘部可以形成为向第二主面4弯曲状。
阳极分离槽64的深度可以是2μm以上且10μm以下。阳极分离槽64的深度可以是2μm以上且3μm以下、3μm以上且4μm以下、4μm以上且5μm以下、5μm以上且6μm以下、6μm以上且7μm以下、8μm以上且9μm以下、或9μm以上且10μm以下。阳极分离槽64的深度可以与门极槽39的深度相等。阳极分离槽64的深度可以与区域分离槽54的深度相等。
阳极分离槽64的宽度可以是0.5μm以上且3μm以下。阳极分离槽64的宽度是阳极分离槽64的第一方向X的宽度。阳极分离槽64的宽度可以是0.5μm以上且1μm以下、1μm以上且1.5μm以下、1.5μm以上且2μm以下、2μm以上且2.5μm以下、或2.5μm以上且3μm以下。阳极分离槽64的宽度可以与门极槽39的宽度相等。阳极分离槽64的宽度可以与区域分离槽54的宽度相等。
阳极分离绝缘层65沿阳极分离槽64的内壁膜状地形成。阳极分离绝缘层65在阳极分离槽64内划分槽空间。在该方式中，阳极分离绝缘层65包括硅氧化膜。阳极分离绝缘层65代替硅氧化膜或处理该膜，可以包括氮化硅膜。
在阳极分离绝缘层65中覆盖阳极分离槽64的侧壁(沿第二方向Y延伸的侧壁)的部分包括位于阳极分离槽64的开口侧的上端部。阳极分离绝缘层65的上端部相对于第一主面3位于阳极分离槽64的底壁侧。
阳极分离绝缘层65包括第一区域65a、第二区域65b以及第三区域65c。第一区域65a覆盖阳极分离槽64的侧壁。第二区域65b覆盖阳极分离槽64的底壁。阳极分离绝缘层65的上端部通过第二区域65b形成。
第二区域65b的厚度可以为第一区域65a的厚度以上。第二区域65b的厚度可以比第一区域65a的厚度大。第二区域65b中位于阳极分离槽64的开口侧的部分可以向阳极分离槽64的内侧鼓出。
在该方式中，第三区域65c在阳极分离槽64中的第二方向Y的两端部覆盖阳极分离槽64的开口边缘部(参照图12)。第三区域65c的厚度可以比第一区域65a的厚度大。
第三区域65c包括在阳极分离槽64的开口边缘部中向阳极分离槽64内鼓出的鼓出部。第三区域65c向阳极分离槽64的内方弯曲状地突出。第三区域65c在门极槽39的开口边缘部中缩小阳极分离槽64的开口。当然，可以形成具有相同厚度的阳极分离绝缘层65。
阳极分离电极层66夹着阳极分离绝缘层65而被埋入阳极分离槽64中。具体的说，阳极分离电极层66埋入在阳极分离槽64中被阳极分离绝缘层65划分的槽空间中。阳极分离电极层66可以含有导电多晶硅。阳极分离电极层66通过发射极信号被控制。
阳极分离电极层66形成为在剖视中沿法线方向Z延伸的壁状。阳极分离电极层66具有位于阳极分离槽64的开口侧的上端部。阳极分离电极层66的上端部相对于第一主面3位于阳极分离槽64的底壁侧。
阳极分离电极层66的上端部形成为向第一主面3侧尖端细形状。在阳极分离电极层66的上端部形成向阳极分离槽64的底壁凹陷的凹部。阳极分离电极层66的凹部形成为向阳极分离槽64的底壁的尖端细形状。
在阳极分离槽64内通过阳极分离槽64的侧壁、阳极分离电极层66的上端部以及阳极分离绝缘层65的上端部划分槽67。阳极分离槽64的宽幅部由槽67形成。槽67的侧壁(阳极分离槽64的侧壁)露出阳极区域62。
阳极区域62的底部在法线方向Z上形成于第一主面3以及阳极分离槽64的底壁之间的区域。阳极区域62的底部在法线方向Z上相对于载体存放区域47的底部形成于第一主面3侧的区域。
多个浮动区域52包括最接近二极管区域9的接近浮动区域52A。在该方式中，接近浮动区域52A通过阳极分离结构63从FET结构35以及阳极区域62中划分。
接近浮动区域52A的全域在法线方向Z上与集电极区域34重合。即，划分接近浮动区域52A的阳极分离结构63在法线方向Z上与集电极区域34重合。在该方式中，通过在阳极分离结构63中沿接近浮动区域52A以及阳极区域62之间的区域延伸的部分划分IGBT区域8以及二极管区域9之间的边界。
当然，接近浮动区域52A可以代替阳极分离结构63而通过区域分离槽结构53从FET结构35以及阳极区域62中划分。在该情况下，通过区域分离槽结构53中沿接近浮动区域52A以及阳极区域62之间的区域延伸的部分划分IGBT区域8以及二极管区域9之间的边界。
接近浮动区域52A可以去除。在该情况下，通过在阳极分离结构63中沿FET结构35以及阳极区域62之间的区域延伸的部分划分IGBT区域8以及二极管区域9之间的边界。
参照图9～图12，半导体装置1包括形成于半导体层2的第一主面3上的层间绝缘层79。层间绝缘层79沿第一主面3膜状地形成，选择性地覆盖第一主面3。具体的说，层间绝缘层79选择性地覆盖IGBT区域8以及二极管区域9。
层间绝缘层79可以包括氧化硅或氮化硅。层间绝缘层79可以包括NSG(Non-dopedSilicate Glass)、PSG(Phosphor Silicate Glass)以及BPSG(Boron Phosphor SilicateGlass)中的至少一种。
层间绝缘层79的厚度可以是0.1μm以上且1μm以下。层间绝缘层79的厚度可以是0.1μm以上且0.2μm以下、0.2μm以上且0.4μm以下、0.4μm以上且0.6μm以下、0.6μm以上且0.8μm以下、或0.8μm以上且1μm以下。
在该方式中，层间绝缘层79具备包括从第一主面3侧以该顺序层叠的第一绝缘层80、第二绝缘层81以及第三绝缘层82的层叠结构。第一绝缘层80优选含有氧化硅(例如热氧化膜)。第二绝缘层81优选包括NGS层。第二绝缘层81代替NGS层可以包括PSG层或BPSG层。第三绝缘层82优选包括BPSG层。第三绝缘层82代替BPSG层可以包括NGS层或PSG层。第三绝缘层82优选包括具有与第二绝缘层81不同的性质的绝缘材料。
第一绝缘层80膜状地形成于第一主面3上。第一绝缘层80连接于门极绝缘层40、区域分离绝缘层55以及阳极分离绝缘层65。第二绝缘层81膜状地形成于第一绝缘层80上。第三绝缘层82膜状地形成于第二绝缘层81上。
第一绝缘层80的厚度可以是
Figure BDA0003021432410000241
以上且
Figure BDA0003021432410000242
以下。第一绝缘层80的厚度可以是
Figure BDA0003021432410000243
以上且
Figure BDA0003021432410000244
以下、
Figure BDA0003021432410000245
以上且
Figure BDA0003021432410000246
以下、或
Figure BDA0003021432410000247
以上且
Figure BDA0003021432410000248
以下。
第二绝缘层81的厚度可以是
Figure BDA0003021432410000249
以上且
Figure BDA00030214324100002410
以下。第二绝缘层81的厚度可以是
Figure BDA00030214324100002411
以上且
Figure BDA00030214324100002412
以下、
Figure BDA00030214324100002413
以上且
Figure BDA00030214324100002414
以下、
Figure BDA00030214324100002415
以上且
Figure BDA00030214324100002416
以下、
Figure BDA00030214324100002417
以上且
Figure BDA00030214324100002418
以下、
Figure BDA00030214324100002419
以上且
Figure BDA00030214324100002420
以下、
Figure BDA00030214324100002421
以上且
Figure BDA00030214324100002422
以下、或
Figure BDA00030214324100002423
以上且
Figure BDA00030214324100002424
以下。
第三绝缘层82的厚度可以是
Figure BDA00030214324100002425
以上且
Figure BDA00030214324100002426
以下。第三绝缘层82的厚度可以是
Figure BDA00030214324100002427
以上且
Figure BDA00030214324100002428
以下、
Figure BDA00030214324100002429
以上且
Figure BDA00030214324100002430
以下、
Figure BDA00030214324100002431
以上且
Figure BDA00030214324100002432
以下、或
Figure BDA00030214324100002433
以上且
Figure BDA00030214324100002434
以下。
参照图11，FET结构35的门极电极层41具有从门极槽39向第一主面3上被引出的门极引出电极层41a。门极引出电极层41a从第一外侧槽门结构37的门极槽39中向第一主面3上被引出。门极引出电极层41a沿第二方向Y被引出。
具体的说，门极引出电极层41a形成于层间绝缘层79的内部。门极引出电极层41a向第一绝缘层80上被引出，介于第一绝缘层80以及第二绝缘层81之间的区域。门极引出电极层41a在未图示的区域中电连接于门极配线19。向门极端子电极14施加的门信号通过门极配线19以及门极引出电极层41a向门极电极层41传递。
参照图11，区域分离结构50的区域分离电极层56具有从区域分离槽54向第一主面3上被引出的分离引出电极层56a。区域分离电极层56沿第二方向Y被引出。
具体的说，分离引出电极层56a形成于层间绝缘层79的内部。分离引出电极层56a向第一绝缘层80上被引出，介于第一绝缘层80以及第二绝缘层81之间的区域。分离引出电极层56a电连接于发射极端子电极13。向分离引出电极层56a施加的发射极信号通过分离引出电极层56a向区域分离电极层56传递。
参照图12，阳极分离结构63的阳极分离电极层66具有从阳极分离槽64向第一主面3上被引出的阳极引出电极层66a。阳极引出电极层66a沿第二方向Y被引出。
具体的说，阳极引出电极层66a形成于层间绝缘层79的内部。阳极引出电极层66a向第一绝缘层80上被引出，介于第一绝缘层80以及第二绝缘层81之间的区域。阳极引出电极层66a电连接于发射极端子电极13。向阳极引出电极层66a施加的发射极信号通过阳极引出电极层66a向阳极分离电极层66传递。
参照图9以及图10，层间绝缘层79包括发射极开口83。发射极开口83使发射极槽48露出。发射极开口83连通于发射极槽48。在该方式中，发射极槽48贯通第一绝缘层80以及第二绝缘层81而形成于第一主面3上。
发射极开口83贯通第三绝缘层82，使发射极槽48露出。发射极开口83在与发射极槽48之间形成一个开口。发射极开口83的开口边缘部形成为向层间绝缘层79的内方的弯曲状。由此，发射极开口83具有比发射极槽48的开口宽度大的开口宽度。
参照图10以及图12，层间绝缘层79包括二极管开口84。二极管开口84使二极管区域9露出。具体的说，二极管开口84贯通层间绝缘层79，使多个阳极区域62以及多个阳极分离结构63露出。
在二极管开口84内壁中的沿第二方向Y的部分可以位于阳极区域62上。在二极管开口84的内壁中的沿第二方向Y的部分可以位于阳极分离结构63上。在该方式中，在二极管开口84内壁中的沿第二方向Y的部分位于最接近接近浮动区域52A的阳极区域62上。
层间绝缘层79可以覆盖一个或多个阳极区域62。层间绝缘层79可以覆盖1个以上5个以下的阳极区域62。层间绝缘层79可以覆盖一个或多个阳极分离结构63。层间绝缘层79可以覆盖1个以上5个以下的阳极分离结构63。二极管开口84可以使全部的阳极区域62露出。二极管开口84可以使接近浮动区域52A的一部分或全部露出。
层间绝缘层79包括第一开口86。第一开口86在IGBT区域8中使分离引出电极层56a露出。第一开口86以从开口侧向底壁侧缩小开口宽度的方式形成。
层间绝缘层79包括第二开口87。第二开口87在二极管区域9中使阳极引出电极层66a露出。第二开口87以从开口侧向底壁侧缩小开口宽度的方式形成。
参照图9以及图10，半导体装置1包括被埋入在层间绝缘层79中覆盖IGBT区域8的部分中的发射极插头电极91。发射极插头电极91贯通层间绝缘层79，电连接于发射极区域46以及接触区域49。具体的说，发射极插头电极91被埋入发射极槽48中。发射极插头电极91在发射极槽48内电连接于发射极区域46以及接触区域49。
在该方式中，发射极插头电极91具有包括势垒电极层92以及主电极层93的积层结构。势垒电极层92以与层间绝缘层79接触的方式沿发射极槽48的内壁膜状地形成。势垒电极层92在发射极槽48内划分槽空间。
势垒电极层92可以具有包括钛层或氮化钛层的单层结构。势垒电极层92可以具有包括钛层以及氮化钛层的层叠结构。该情况下，氮化钛层可以层叠于钛层上。
主电极层93夹着势垒电极层92被埋入发射极槽48中。具体的说，主电极层93被埋入在发射极槽48中通过势垒电极层92划分的槽空间。主电极层93可以含有钨。
参照图11，半导体装置1包括被埋入第一开口86中的第一插头电极94。第一插头电极94在第一开口86内电连接于分离引出电极层56a。第一插头电极94具有与发射极插头电极91对应的结构。关于第一插头电极94的说明为适用发射极插头电极91的说明的内容。关于第一插头电极94中与相对于发射极插头电极91叙述的结构对应的结构标注相同的参照符号并省略说明。
参照图12，半导体装置1包括被埋入第二开口87中的第二插头电极95。第二插头电极95在第二开口87内电连接于阳极引出电极层66a。第二插头电极95具有与发射极插头电极91对应的结构。关于第二插头电极95的说明为适用发射极插头91的说明的内容。关于在第二插头电极95中与相对于发射极插头电极91叙述的结构对应的结构标注相同的参照符号并省略说明。
参照图9～图12，上述的发射极端子电极13形成于层间绝缘层79上。发射极端子电极13可以含有铝、铜、铝-硅-铜合金、铝-硅合金、及铝-铜合金中的至少一种。
发射极端子电极13可以具有包括这些导电材料中的任意一种的单层结构。发射极端子电极13可以具有以任意顺序层叠这些导电材料中的至少两种的层叠结构。在该方式中，发射极端子电极13由铝-硅-铜合金构成。
发射极端子电极13在层间绝缘层79上通过发射极插头电极91电连接于发射极区域46以及接触区域49。具体的说，发射极端子电极13从层间绝缘层79上进入发射极开口83中。发射极端子电极13在发射极开口83中电连接于发射极插头电极91。由此，发射极端子电极13通过发射极插头电极91电连接于发射极区域46以及接触区域49。
参照图10以及图12，发射极端子电极13还从层间绝缘层79上通过二极管开口84的内壁进入二极管开口84内。发射极端子电极13在二极管区域9中作为阳极端子电极发挥功能。
发射极端子电极13与二极管开口84的内壁接触。发射极端子电极13在二极管开口84中电连接于阳极区域62。发射极端子电极13在二极管开口84中电连接于阳极分离电极层66。在该方式中，发射极端子电极13直接连接于阳极区域62以及阳极分离电极层66。
具体的说，发射极端子电极13在二极管开口84内从第一主面3上进入槽67(阳极分离槽64)中。发射极端子电极13在槽67内连接于阳极分离电极层66。另外，发射极端子电极13在第一主面3上以及槽67内连接于阳极区域62。发射极端子电极13在与阳极区域62之间形成欧姆接触。
二极管开口84的内壁在与第一主面3之间所成的角度θ优选45°以上且90°以下。角度θ是二极管开口84的内壁在层间绝缘层79中覆盖第一主面3的覆盖部内与第一主面3之间所成的角度。
具体的说，角度θ是在二极管开口84的内部连结位于二极管开口84的开口侧的顶部以及位于二极管开口84的底部侧的基部的线段在层间绝缘部79内与第一主面3之间所成的角度。
角度θ可以是45°以上且50°以下、50°以上且55°以下、55°以上且60°以下、60°以上且65°以下、65°以上且70°以下、70°以上且75°以下、75°以上且80°以下、80°以上且85°以下、或85°以上且90°以下。角度θ优选为60°以上且90°以下。
在角度θ小于45°的情况下，在层间绝缘层79中，在覆盖二极管区域9的部分形成薄膜部。在层间绝缘层79上形成薄膜部的情况下，发射极端子电极13夹着层间绝缘层79的薄膜部与第一主面3(阳极区域62以及/或阳极分离电极层66)对置。在该情况下，电场集中在层间绝缘层79的薄膜部上的结果，会有将层间绝缘层79的薄膜部作为起点而绝缘破坏忍耐量降低的可能性。
因此，在该方式中，以角度θ为45°以上(优选60°以上)的方式形成二极管开口84的内壁，抑制在层间绝缘层79上形成薄膜部。由此，能够抑制因不期望的电场集中而引起的绝缘破坏忍耐量的降低。
参照图11以及图12，发射极端子电极13在层间绝缘层79上分别电连接于第一插头电极94以及第二插头电极95。发射极信号通过第一插头电极94向区域分离电极层56传递。发射极信号通过第二插头电极95向阳极分离电极层66传递。
具体的图示省略，但在导线(例如接合线)连接于发射极端子电极13的情况下，由镍层或金层形成的单层电极、或包括镍层以及金层的层叠电极可以形成于发射极端子电极13上。在层叠电极中，金层可以形成于镍层上。
具体的图示省略，门极端子电极14、第一读出端子电极15、第二读出端子电极16、电流检测端子电极17以及开放端子电极18与发射极端子电极13相同，形成于层间绝缘层79上。
多个端子电极14～18可以分别含有铝、铜、铝-硅-铜合金、铝-硅合金、及铝-铜合金中的至少一种。多个端子电极14～18可以分别具有包括这些导电材料中的任意一种的单层结构。多个端子电极14～18可以分别具有以任意顺序层叠这些导电材料中的至少两种的层叠结构。该方式中，多个端子电极14～18包括与发射极端子电极13相同的导电材料。
在导线(例如接合线)分别连接于多个端子电极14～18的情况下，由镍层或金层形成的单层电极、或包括镍层及金层的积层电极可以分别形成于多个端子电极14～18上。在层叠电极中，金层可以形成于镍层上。
图13是通过模拟实验调查恢复损失Err以及顺方向电压VF的关系的图表。在图13中，纵轴表示恢复损失[mJ·cm-2]，横轴表示顺方向电压VF[V]。在图13中表示第一标绘点P1、第二标绘点P2以及第三标绘点P3。
第一标绘点P1表示半导体装置1的第一实施方式例的特性。第一实施方式例具有阳极区域62的p型杂质浓度与主体区域45的p型杂质浓度相等、且发射极端子电极13通过势垒电极层电连接于阳极区域62的结构。势垒电极层与势垒电极层92相同，可以具有包括钛层或氮化钛层的单层结构、或包括钛层以及氮化钛层的层叠结构。
第二标绘点P2表示半导体装置1的第二实施方式例的特性。第二实施方式例具有阳极区域62的p型杂质浓度与主体区域45的p型杂质浓度相等、且发射极端子电极13通过势垒电极层电连接于阳极区域62的结构。势垒电极层与势垒电极层92相同，可以具有包括钛层或氮化钛层的单层结构、或包括钛层以及氮化钛层的层叠结构。
第三标绘点P3表示半导体装置1的第一实施方式例的特性。第三实施方式例具有阳极区域62的p杂质浓度小于主体区域45的p型杂质浓度、且发射极端子电极13不通过势垒电极层直接连接于阳极区域62的结构。第三标绘点P3也是半导体装置1的特性。
参照第一标绘点P1，在第一实施方式例中，具有比较低的顺方向电压VF，另一方面具有比较高的恢复损失Err。在第一实施方式例中，恢复损失Err为69mJ·cm-2，顺方向电压VF是0.88V。
参照第二标绘点P2，在第二实施方式例中，与第一实施方式例比较，恢复损失Err减少，顺方向电压VF增加。在第二实施方式例中，恢复损失Err为40mJ·cm-2，顺方向电压VF是1.38V。
参照第三标绘点P3，第三实施方式例中，与第一实施方式例比较，恢复损失Err减少，顺方向电压VF增加。在第三实施方式例中，与第二实施方式例比较，恢复损失Err增加，顺方向电压VF降低。在第三实施方式例中，恢复损失Err为42mJ·cm-2，顺方向电压VF是1.13V。
在第一实施方式例中，阳极区域62的p型杂质浓度与主体区域45的p型杂质浓度相等。由此，从相对于阳极区域62的势垒电极层的欧姆性提高，能实现良好的顺方向电压VF。可是，第一实施方式例中，会存在因阳极区域62的高浓度化而引起恢复损失Err增加这样的反常情况。
第二实施方式例中，因阳极区域62的低浓度化而恢复损失Err减少。可是，第二实施方式例中，由于因阳极区域62的低浓度化而相对于阳极区域62的势垒电极层的欧姆性降低，会存在顺方向电压VF增加这样的反常情况。
第三实施方式例中，因阳极区域62的低浓度化而恢复损失Err减少。第三实施方式例中，由于发射极端子电极13直接连接于阳极区域62而不会有因势垒电极层引起的欧姆性的降低。发射极端子电极13在与阳极区域62之间形成比较良好的欧姆接触。由此，能抑制顺方向电压VF的增加的同时还能够降低恢复损失Err。
从图13的图表中会明白在实现比较低的恢复损失Err的情况下优选涉及第二实施方式例的结构以及涉及第三实施方式例的结构。还会明白在实现比较低的顺方向电压VF以及比较低的恢复损失Err的情况下优选涉及第三实施方式例的结构。
在IGBT区域8中也会考虑在发射极区域46、接触区域49上直接连接发射极端子电极13。可是，该情况下，由于不存在势垒电极层92，因此会在半导体层2以及发射极端子电极13之间产生构成材料的相互扩散。而且，在发射极端子电极13含有铝的情况下，铝在半导体层2中扩散，会产生门极阈值电压的变动等、IGBT特性的变动。
另外，在该情况下，由于有必要在发射极槽48中适当地埋设发射极端子电极13，因此也会存在要求比较高的制造条件的这样的问题。即，发射极槽48因多个槽门结构36的窄间距化而被导入。
在多个槽门结构36窄间距化的结构中，相对于发射极区域46、接触区域49的接触面积缩小。发射极槽48在这种窄间距结构中，为了可靠地实现与发射极区域46、接触区域49的接触而形成。
发射极槽48的宽度形成于互相相邻的槽门结构36之间的区域，因此比较窄。为了在阳极区域62上连接发射极端子电极13且在比较狭窄的发射极槽48中埋设发射极端子电极13，要求比较高的制造条件。
因此，在该方式中，在发射极槽48中埋设发射极插头电极91。发射极插头电极91具有包括钛以及/或氮化钛的势垒电极层92以及包括钨的主电极层93的层叠结构。
钛以及/或氮化钛具有薄膜性以及成膜性优越的性质。另一方面，钨具有埋入性优越的性质。由此，能够在发射极槽48中适当地埋设发射极插头电极91。
而且，势垒电极层92抑制发射极端子电极13的导电材料以及主电极层93的导电材料在半导体层2内扩散。由此，能够通过发射极插头电极91在发射极区域46、接触区域49中适当地电连接发射极端子电极13。
另一方面，二极管区域9与IGBT区域8不同，由于不具有复杂的结构，因此不要求高的制造条件。在二极管区域9中，如图13所示，即使不通过势垒电极层而在阳极区域62中直接连接发射极端子电极13也会抑制顺方向电压VF的增加的同时，能够抑制恢复损失Err。因此，能抑制IGBT特性的变动的同时也能够适当地提高二极管特性。
图14是图1所示的区域XIV的放大图。图15是表示图14所示的区域的电力性结构的电路图。图16是沿图14所示的XVI-XVI线的剖视图。图17是沿图14所示的XVII-XVII线的剖视图。
参照图14～图17，传感器区域11包括作为温度传感器的一例的感温二极管传感器100。感温二极管传感器100具有包括第一二极管101以及第二二极管102的并联电路103。第二二极管102相对于第一二极管101逆向并联连接。即，第二二极管102的阳极连接于第一二极管101的阴极，第二二极管102的阴极连接于第一二极管101的阳极。
具体的说，并联电路103具有逆向并列连接包括顺方向串联连接的多个(该方式中为4个)第一二极管101的第一串联电路104、及包括顺方向串联连接的多个(该方式中为4个)的第二二极管102的第二串联电路105的方式。
参照图16以及图17，感温二极管传感器100包括形成于半导体层2的第一主面3上的多晶硅层106。感温二极管传感器100通过向不添加杂质的多晶硅层106中选择性地导入n型杂质以及p型杂质而形成。
具体的说，多晶硅层106形成于第一绝缘层80上。多晶硅层106具有一侧的第一面107、另一侧的第二面108、及连接第一面107以及第二面108的侧面109。第一面107以及第二面108在俯视中形成为四边形(该方式中为长方形)。多晶硅层106的第二面108与第一绝缘层80接触。多晶硅层106通过第一绝缘层80与半导体层2电绝缘。
多晶硅层106的厚度可以是0.2μm且以上1μm以下。多晶硅层106的厚度可以是0.2μm以上且0.4μm以下、0.4μm以上且0.6μm以下、0.6μm以上且0.8μm以下、或0.8μm以上且1μm以下。
感温二极管传感器100包括形成于多晶硅层106的第一电路形成区域111以及第二电路形成区域112。第一电路形成区域111以及第二电路形成区域112沿多晶硅106的较短方向(该方式中为第二方向Y)互相空出间隔地设定。
在该方式中，第一电路形成区域111包括多个(该方式中为4个)第一二极管形成区域113。第一二极管形成区域113是形成第一二极管101的区域。多个第一二极管形成区域113在多晶硅层106的较长方向(该方式中为第一方向X)上空出间隔地设定。
在该方式中，各第一二极管形成区域113在俯视中形成为四边形状。各第一二极管形成区域113通过形成于多晶硅层106上的缝隙而单元格状地从其他区域中划分。各第一二极管形成区域113可以通过多晶硅层106的无杂质添加区域从其他区域中划分。
在该方式中，第二电路形成区域112包括多个(在该方式中为4个)第二二极管形成区域114。第二二极管形成区域114是形成第二二极管102的区域。多个第二二极管形成区域114在多晶硅层106的较长方向(该方式中为第一方向X)上空出间隔地设定。
在该方式中，各第二二极管形成区域114在俯视中形成为四边形状。各第二二极管形成区域114通过形成于多晶硅层106的缝隙而单元格状地从其他区域中划分。各第二二极管形成区域114可以通过多晶硅层106的无杂质添加区域从其他区域中划分。
各第一二极管形成区域113包括p型第一阳极区域115以及n型第一阴极区域116。第一阳极区域115形成于第一二极管形成区域113的中央部。在该方式中，第一阳极区域115从多晶硅层106的第一面107以及第二面108中露出。
第一阳极区域115在俯视中形成为圆形状。第一阳极区域115的平面形状是任意的。第一阳极区域115在俯视中可以形成为三边形状、四边形状、六边形环状等的多边形状、或椭圆形状。
第一阴极区域116沿第一阳极区域115的周缘形成。在该方式中，第一阴极区域116在俯视中形成为包围第一阴极区域116的环状。在该方式中，第一阴极区域116从多晶硅层106的第一面107以及第二面108露出。
第一阴极区域116电连接于第一阳极区域115。第一阴极区域116在多晶硅层106的厚度方向全长上连接于第一阳极区域115。第一阴极区域116在与第一阳极区域115之间形成pn接合部。由此，各第一二极管形成区域113包括将第一阳极区域115作为阳极、将第一阴极区域116作为阴极的一个第一二极管101。
各第二二极管形成区域114包括p型第二阳极区域117以及n型第二阴极区域118。第二阳极区域117形成于第二二极管形成区域114的中央部。在该方式中，第二阳极区域117从多晶硅层106的第一面107以及第二面108中露出。
第二阳极区域117在俯视中形成为圆形状。第二阳极区域117的平面形状是任意的。第二阳极区域117在俯视中可以形成为三边形状、四边形状、六边形状等的多边形状、或椭圆形状。
第二阴极区域118沿第二阳极区域117的周缘形成。在该方式中，第二阴极区域118在俯视中形成为包围第二阴极区域118的环状。在该方式中，第二阴极区域118从多晶硅层106的第一面107以及第二面108中露出。
第二阴极区域118电连接于第二二极管区域117。第二阴极区域118在多晶硅层106的厚度方向全长上连接于第二阴极区域117。第二阴极区域118在与第二阳极区域117之间形成pn接合部。由此，各第二二极管形成区域114包括将第二阳极区域117作为阳极、将第二阴极区域118作为阴极的一个第二二极管102。
上述层间绝缘层79覆盖多晶硅层106。层间绝缘层79在覆盖各第一二极管形成区域113的部分中包括第一阳极开口121以及第一阴极开口122。第一阳极开口121使第一阳极区域115露出。第一阳极开口121通过贯通层间绝缘层79、深挖多晶硅层106的表层部而形成。第一阳极开口121的底部位于第一阳极区域115内。
第一阳极开口121在俯视中沿第一阳极区域115的周缘带状地延伸。具体的说，第一阳极开口121在俯视中形成为圆环状。第一阳极开口121的俯视形状是任意的，并不限于圆环状。第一阳极开口121在俯视中可以形成为三边环状、四边环状、六边环状等的多边环状或椭圆环状、或三边形状、四边形状、六边形环状等的多边形状或椭圆形状。
在该方式中，第一阳极开口121在各第一二极管形成区域113上各形成一个。第一阳极开口121的个数是任意的。因此，多个第一阳极开口121可以在各第一二极管形成区域113上空出间隔地形成。
第一阴极开口122使第一二极管形成区域113的第一阴极区域116露出。第一阴极开口122通过贯通层间绝缘层79并深挖多晶硅层106的表层部而形成。第一阴极开口122的底部位于第一阴极区域116内。
第一阴极开口122在俯视中沿第一阳极区域115的周缘带状地延伸。第一阴极开口122在俯视中形成为C字状。第一阴极开口122的俯视形状是任意的，并不限于C字状。第一阴极开口122在俯视中可以形成为三边形状、四边形状、六边形状等的多边形状、或椭圆形状。
在该方式中，第一阴极开口122在各第一二极管形成区域113上各形成一个。第一阴极开口122的个数是任意的。因此，可以在各第一二极管形成区域113上空出间隔地形成多个第一阴极开口122。
层间绝缘层79在覆盖各第二二极管形成区域114的部分中包括第二阳极开口123以及第二阴极开口124。第二阳极开口123使第二阳极区域117露出。第二阳极开口123通过贯通层间绝缘层79且深挖多晶硅层106的表层部而形成。第二阳极开口123的底部位于第二阳极区域117内。
第二阳极开口123在俯视中沿第二阳极区域117的周缘带状地延伸。具体的说，第二阳极开口123在俯视中形成为圆环状。第二阳极开口123的俯视形状是任意的，并不限于圆环状。第二阳极开口123在俯视中可以形成为三边环状、四边环状、六边环状等的多边环状或椭圆环状、或三边形状、四边形状、六边形状等的多边形状或椭圆形状。
在该方式中，第二阳极开口123在各第二二极管形成区域114上各形成一个。第二阳极开口123的个数是任意的。因此，可以在各第二二极管形成区域114上空出间隔地形成多个第二阳极开口123。
第二阴极开口124使第二二极管形成区域114的第二阴极区域118露出。第二阴极开口124通过贯通层间绝缘层79且深挖多晶硅层106的表层部而形成。第二阴极开口124的底部位于第二阴极区域118内。
第二阴极开口124在俯视中沿第二阳极区域117的周缘带状地延伸。第二阴极开口124在俯视中形成为C字状。第二阴极开口124的俯视形状是任意的，并不限于C字状。第二阴极开口124在俯视中可以形成为三边形状、四边形状、六边形状等的多边形状、或椭圆形状。
在该方式中，第二阴极开口124在各第二二极管形成区域114中各形成一个。第二阴极开口124的个数是任意的。因此，可以在各二极管形成区域114中空出间隔地形成多个第二阴极开口124。
半导体装置1包括在层间绝缘层79中形成于覆盖第一电路形成区域111的部分上的第一二极管配线131。第一二极管配线131在第一读出配线20以及第二读出配线21之间顺方向串联连接多个第一二极管101。第一二极管配线131具有连接于第一读出配线20的一端部、及连接于第二读出配线21的另一端部。
第一二极管配线131可以含有铝、铜、铝-硅-铜合金、铝-硅合金、及铝-铜合金中的至少一种。
具体的说，第一二极管配线131包括多个第一阳极电极133、多个第一阴极电极134以及多个第一连接电极135。各第一阳极电极133形成于在层间绝缘层79中覆盖各第一二极管形成区域113的部分上。
第一阳极电极133在俯视中形成为圆形状。第一阳极电极133的俯视形状是任意的。第一阳极电极133在俯视中可以形成为三边形状、四边形状、六边形状等的多边形状、或椭圆形状。
第一阳极电极133从层间绝缘层79上进入第一阳极开口121中。第一阳极电极133在第一阳极开口121内电连接于第一阳极区域115。
各第一阴极电极134形成于在层间绝缘层79中覆盖各第一二极管形成区域113的部分上。第一阴极电极134在俯视中沿第一阳极电极133带状地延伸。
在该方式中，第一阴极电极134在俯视中形成为C字状。第一阴极电极134的俯视形状是任意的，并不限于C字状。第一阴极电极134在俯视中可以形成为三边形状、四边形状、六边形状等的多边形状、或椭圆形状。
第一阴极电极134从层间绝缘层79上进入第一阴极开口122。第一阴极电极134在第一阴极开口122内电连接于第一阴极区域116。
各第一连接电极135形成于在层间绝缘层79中覆盖互相邻接的多个第一二极管形成区域113之间的区域的部分上。第一连接电极135从一个第一二极管形成区域113的第一阴极电极134中被引出，连接于另一个第一二极管形成区域113的第一阳极电极133。
在该方式中，第一连接电极135在俯视中形成为沿多晶硅层106的较长方向(该方式中为第一方向X)延伸的带状。第一连接电极135可以沿互相邻接的多个第一二极管形成区域113之间的区域线状地拉回。
位于多晶硅层106的较长方向一端部侧的一个第一连接电极135连接于第二读出配线21。位于多晶硅层106的较长方向另一端部侧的一个第一连接电极135连接于第一读出配线20。由此，在第一读出配线20以及第二读出配线21之间的区域上形成包括相对于第一读出配线20顺方向串联连接的多个(该方式中为4个)的第一二极管101的第一串联电路104。
半导体装置1包括形成于在层间绝缘层79中覆盖第二电路形成区域112的部分上的第二二极管配线132。第二二极管配线132在第一读出配线20以及第二读出配线21之间顺方向串联连接多个第二二极管102。第二二极管配线132具有连接于第一读出配线20的一端部、及连接于第二读出配线21的另一端部。
第二二极管配线132可以包括铝、铜、铝-硅-铜合金、铝-硅合金以及铝-铜合金中的至少一种。
具体的说，第二二极管配线132包括多个第二阳极电极136、多个第二阴极电极137以及多个第二连接电极138。各第二阳极电极136形成于在层间绝缘层79上覆盖各第二二极管形成区域114的部分上。
第二阳极电极136在俯视中形成为圆形状。第二阳极电极136的俯视形状是任意的。第二阳极电极136在俯视中可以形成为三边形状、四边形状、六边形状等的多边形状、或椭圆形状。
第二阳极电极136从层间绝缘层79上进入第二阳极开口123。第二阳极电极136在第二阳极开口123内电连接于第二阳极区域117。
各第二阴极电极137形成于在层间绝缘层79上覆盖各第二二极管形成区域114的部分上。第二阴极电极137在俯视中沿第二阳极电极136带状地延伸。
该方式中，第二阴极电极137在俯视中C字状地形成。第二阴极电极137的平面形状是任意的，并不限于C字状。第二阴极电极137在俯视中可以三角形状、四边形、六边形状等的多边形状、或椭圆形状地形成。
第二阴极电极137从层间绝缘层79上进入第二阴极开口124。第二阴极电极137在第二阴极开口124内电连接于第二阴极区域118。
各第二连接电极138形成于在层间绝缘层79中覆盖互相邻接的多个第二二极管形成区域114之间的区域的部分上。第二连接电极138从一个第二二极管形成区域114的第二阴极电极137被引出，连接于另一第二二极管形成区域114的第二阳极电极136。
在该方式中，第二连接电极138在俯视中形成为沿多晶硅106的较长方向(该方式中为第一方向X)延伸的带状。第二连接电极138可以沿互相邻接的多个第二二极管形成区域114之间的区域线状地被拉回。
位于多晶硅层106的较长方向一端部侧的第二连接电极138连接于第二读出配线21。位于多晶硅层106的较长方向另一端部的第二连接电极138连接于第一读出配线20。由此，在第一读出配线20以及第二读出配线21之间的区域中形成包括相对于第二读出配线21顺方向串联连接的多个(该方式中为4个)第二二极管102的第二串联电路105。
图18是图1所示的区域XVIII的放大图。图19是沿图18所示的XIX-XIX线的剖视图。
参照图18以及图19，在该方式中，门极配线19包括低电阻配线部150、第一高电阻配线部151以及第二高电阻配线部152。
低电阻配线部150具有比较低的电阻值，形成门极配线19的主要的电流路径。低电阻配线部150从门极端子电极14空出间隔地形成于半导体层2的第一主面3(层间绝缘层79)上。低电阻配线部150沿门极端子电极14的周围形成，在半导体层2的第一主面3(层间绝缘层79)上选择性地被拉回。
低电阻配线部150可以含有铝、铜、铝-硅-铜合金、铝-硅合金以及铝-铜合金中的至少一种。低电阻配线部150可以通过与门极端子电极14相同的金属材料形成。
第一高电阻配线部151具有比低电阻配线部150的电阻值高的电阻值。第一高电阻配线部151可以包括导电性多晶硅。第一高电阻配线部151介于门极端子电极14以及低电阻配线部150之间的区域，电连接于门极端子电极14以及低电阻配线部150。输入门极端子电极14的门信号通过第一高电阻配线部151向低电阻配线部150传递。
具体的说，第一高电阻配线部151形成于门极端子电极14以及低电阻配线部150的下层区域。第一高电阻配线部151形成于第一主面3以及层间绝缘层79之间的区域。第一高电阻配线部151形成于第一绝缘层80上。
第一高电阻配线部151包括第一引出部151a以及第二引出部151b。第一引出部151a从第一绝缘层80上向门极端子电极14的正下方的区域引出。第二引出部151b从第一绝缘层80上向低电阻配线部150正下方的区域引出。
在层间绝缘层79中覆盖第一高电阻配线部151的区域中形成第一开口153以及第二开口154。第一开口153使第一高电阻配线部151的第一引出部151a露出。第二开口154使第二高电阻配线部152的第二引出部151b露出。
在第一开口153中埋入第一插头电极155。第一引出部151a通过第一插头电极155电连接于门极端子电极14。关于第一插头电极155的说明为能适用发射极插头电极91的说明。关于与在第一插头电极155中相对于发射极插头电极91叙述的结构对应的结构标注相同的参照符号并省略说明。
在第二开口154中埋入第二插头电极156。第二引出部151b通过第二插头电极156电连接于第一高电阻配线部151。关于第二插头电极156的说明为能适用发射极插头电极91的说明。关于与在第二插头电极156中相对于发射极电极91叙述的结构对应的结构标注相同的参照符号并省略说明。
第二高电阻配线部152具有比低电阻配线部150的电阻值高的电阻值。第二高电阻配线部152可以包括导电性多晶硅。第二高电阻配线部152介于门极引出电极层41a以及低电阻配线部150之间的区域，电连接于门极引出电极层41a以及低电阻配线部150。向低电阻配线部150传递的门信号通过第二高电阻配线部152向门极引出电极层41a传递。
具体的说，第二高电阻配线部152形成于低电阻配线部150的下层区域。第二高电阻配线部152形成于与门极引出电极层41a相同的层。第二高电阻配线部152形成于第一主面3以及层间绝缘层79之间的区域。第二高电阻配线部152形成于第一绝缘层80。
第二高电阻配线部152具有从第一绝缘层80上向低电阻配线部150的正下方的区域引出的引出部152a。另外，第二高电阻配线部152具有在未图示的区域中连接于门极引出电极层41a的连接部。
在层间绝缘层79中覆盖第二高电阻配线部152的区域中形成第三开口157。第三开口157使第二高电阻配线部152的引出部152a露出。
在第三开口157中埋入第三插头电极158。关于第三插头电极158的说明为能适用发射极插头电极91的说明。关于与在第三插头电极158中相对于发射极插头电极91叙述的结构对应的结构标注相同的参照符号并省略说明。
引出部152a通过第三插头电极158电连接于低电阻配线部150。引出部152a以及低电阻配线部150的连接位置是任意的，并不限于图18以及图19所示的位置。
低电阻配线部150以及门极引出电极层41a之间的距离越短越能够降低配线电阻。引出部152a以及低电阻配线部150的连接位置优选考虑低电阻配线部150以及门极引出电极层41a之间的配线电阻而设定。
向门极端子电极14中输入的门信号通过第一高电阻配线部151、低电阻配线部150以及第二高电阻配线部152向门极引出电极层41a传递。向门极引出电极层41a传递的门信号向门极电极层41传递。
如此，门极配线19包括介于低电阻配线部150以及门极端子电极14之间的第一高电阻配线部151。输入门极端子电极14的门信号经过第一高电阻配线部151向低电阻配线部150传递。
第一高电阻配线部151抑制从门极端子电极14向低电阻配线部150流入突入电流。其另一方面，低电阻配线部150抑制门信号的电压下降的同时向FET结构35传递门信号。由此，能够抑制因突入电流引起的FET结构35的误动作。另外，能够抑制FET结构35的误动作的同时，也能够实现开关噪声的降低。
另外，门极配线19包括介于低电阻配线部150以及门极引出电极层41a之间的第二高电阻配线部152。第二高电阻配线部152抑制从低电阻配线部150向门极引出电极层41a流入突入电流。由此，能够适当地抑制因突入电流引起的FET结构35的误动作。另外，由于能够适当地抑制FET结构35的误动作，能够适当地实现开关噪声的降低。
以上，根据半导体装置1，在用L表示多个IGBT区域8以及多个二极管区域9之间的边界线的总长、用SD表示多个二极管区域9的总面积、用Loge(L2/SD)的式子定义相对于有源区域6的多个二极管区域9的分散度D时，分散度D为2以上且15以下。由此，抑制对IGBT的偏压Vge施加前后中的顺方向电压VF的变动的同时，能够实现对脉冲电流Is的忍耐量的提高(参照图3以及图4)。
在分散度D设定为2以上且7以下的范围中的情况下，可靠地抑制因偏压Vge的施加而引起的顺方向电压VF的增加，能够提高对脉冲电流Is的忍耐量。另一方面，在分散度D设定为7以上且12以下的范围中的情况下，能抑制因偏压Vge的施加而引起的顺方向电压VF的增加的同时，还能够可靠地提高相对于脉冲电流Is的忍耐量。
另外，半导体装置1包括具有使二极管区域9露出的二极管开口84的层间绝缘层79。在层间绝缘层79内在二极管开口84的内壁与第一主面3之间所成的角度θ为45°以上且90°以下。
在角度θ小于45°的情况下，在层间绝缘层79中覆盖二极管区域9的部分形成薄膜部。在层间绝缘层79上形成薄膜部的情况下，发射极端子电极13夹着层间绝缘层79的薄膜部而与第一主面3(阳极区域62以及/或阳极分离电极层66)对置。该情况下，电场集中在层间绝缘层79的薄膜部中的结果，会存在将层间绝缘层79的薄膜部作为起点而降低绝缘破坏忍耐量的可能性。
因此，在该方式中，以角度θ为45°以上(优选60°以上)的方式形成二极管开口84的内壁，抑制在层间绝缘层79中形成薄膜部。由此，能够抑制因不期望的电场集中而引起的层间绝缘层79的绝缘破坏，能够抑制绝缘破坏忍耐量的降低。
另外，半导体装置1具有阳极区域62的p型杂质浓度小于主体区域45的p型杂质浓度、且发射极端子电极13不通过势垒电极层而直接连接于阳极区域62的结构。具体的说，发射极端子电极13在与阳极区域62之间形成欧姆接触。由此，能抑制顺方向电压VF的增加的同时能够抑制恢复损失Err(参照图13的第三实施方式例(第三标绘点P3))。
半导体装置1可以具有阳极区域62的p型杂质浓度小于主体区域45的p型杂质浓度且发射极端子电极13通过势垒电极层电连接于阳极区域62的结构。该情况下，能够抑制恢复损失Err(参照图13的第二实施方式例(第二标绘点P2))。
图20A～图20T是与图10对应的区域的剖视图，是用于说明图1所示的半导体装置1的制造方法的一例的剖视图。以下，关于IGBT区域8以及二极管区域9的制造工序进行说明。
参照图20A，在半导体装置1的制造时，首先准备n-型半导体晶片162。半导体晶片162具有第一晶片主面163以及第二晶片主面164。半导体晶片162的第一晶片主面163以及第二晶片主面164分别与半导体层2的第一主面3以及第二主面4对应。
其次，在半导体晶片162中设定分别与半导体装置1对应的多个装置形成区域165。各装置形成区域165包括有源区域6以及外侧区域7。有源区域6包括IGBT区域8以及二极管区域9。在多个装置形成区域165中同时形成同一结构。在各装置形成区域165中构建预定结构之后，半导体晶片162沿各装置形成区域165的周缘切断。以下，关于一个装置形成区域165的结构进行说明。
其次，参照图20B，p+型的多个浮动区域52形成于IGBT区域8。该工序首先在第一晶片主面163上形成具有预定样式的离子导入掩具166。离子导入掩具166具有分别使应形成多个浮动区域52的区域露出的多个开口166A。
其次，p型杂质通过离子导入掩具166被导入半导体晶片162。由此，多个浮动区域52形成于IGBT区域8上。然后，离子导入掩具166被去除。
其次，参照图20C，门极槽39以及区域分离槽54形成于IGBT区域8上，阳极分离槽64形成于阳极区域9中。该工序中，首先，具有预定样式的硬掩具167形成于第一晶片主面163上。
硬掩具167具有分别使应形成门极槽39、区域分离槽54以及阳极分离槽64的区域露出的多个开口167A。硬掩具167可以通过对第一晶片主面163的氧化处理法而形成。
其次，半导体晶片162的不需要的部分由经过硬掩具167的蚀刻法去除。蚀刻法可以是湿蚀刻法。由此，门极槽39以及区域分离槽54形成于IGBT区域8，阳极分离槽64形成于二极管区域9。然后，去除硬掩具167。
其次，参照图20D，多个浮动区域52向半导体晶片162内扩散。多个浮动区域52扩散至覆盖区域分离槽54的底壁的深度位置。
其次，参照图20E，门极绝缘层40、区域分离绝缘层55、阳极分离绝缘层65以及第一绝缘层80形成于第一晶片主面163。门极绝缘层40、区域分离绝缘层55、阳极分离绝缘层65以及第一绝缘层80可以通过CVD(Chemical Vapor Deposition)法或氧化处理法(例如热氧化处理法)形成。
其次，参照图20F，形成基座电极层168。基座电极层168为门极配线19、门极电极层41、门极引出电极层41a、区域分离电极层56、分离引出电极层56a、阳极分离电极层66以及阳极引出电极层66a的基座。基座电极层168含有导电性多晶硅。基座电极层168可以通过CVD法形成。
其次，参照图20G，去除基座电极层168的不需要的部分。在该工序中，首先，具有预定样式的掩具未图示)形成于基座电极层168上。掩具分别覆盖应形成门极配线19、门极引出电极层41a、分离引出电极层56a以及阳极引出电极层66a的区域，具有使那些区域以外的区域露出的开口。
其次，基座电极层168的不需要的部分由通过掩具的蚀刻法去除。蚀刻法可以是湿蚀刻法。基座电极层168的不需要的部分去除至第一绝缘层80露出。由此，形成门极配线19、门极电极层41、门极引出电极层41a、区域分离电极层56、分离引出电极层56a、阳极分离电极层66以及阳极引出电极层66a。然后，掩具被去除。
其次，参照图20H，n+型的多个载体存放区域47形成于IGBT区域8。该工序首先在第一晶片主面163上形成具有预定样式的离子导入掩具(未图示)。离子导入掩具具有分别使应形成多个载体存放区域47的区域露出的多个开口。
其次，n型杂质通过离子导入掩具被导入半导体晶片162中。由此，多个载体存放区域47形成于IGBT区域8。然后，离子导入掩具被去除。
其次，p型多个主体区域45形成于IGBT区域8。该工序中首先在第一晶片主面163上形成具有预定样式的离子导入掩具(未图示)形成于。离子导入掩具具有分别使应形成多个主体区域45的区域露出的多个开口。
其次，p型杂质通过离子导入掩具被导入半导体晶片162中。由此，多个主体区域45形成于IGBT区域8。然后，离子导入膜片被去除。
其次，参照图20I，p-型的多个阳极区域62形成于二极管区域9。各阳极区域62的p型杂质浓度小于各主体区域45的p型杂质浓度。该工序首先在第一晶片主面163上形成具有预定样式的离子导入掩具(未图示)。离子导入掩具具有分别使应形成多个阳极区域62的区域露出的多个开口。
其次，p型杂质通过离子导入掩具导入半导体晶片162中。由此，多个阳极区域62形成于二极管区域9。然后，离子导入掩具被去除。
其次，参照图20J，n+型的多个发射极区域46形成于IGBT区域8。该工序首先在第一晶片主面163上形成具有预定式的离子导入掩具(未图示)。离子导入掩具具有分别使应形成多个发射极区域46的区域露出的多个开口。
其次，n型杂质通过离子导入掩具被导入半导体晶片162中。由此，多个发射极区域46形成于IGBT区域8。然后，离子导入掩具被去除。
其次，参照图20K，第二绝缘层81以及第三绝缘层82以该顺序从第一晶片主面163侧形成。第二绝缘层81包括NSG层。第二绝缘层81可以通过CVD法形成。第三绝缘层82包括BPSG层。第三绝缘层82可以通过CVD法形成。由此，形成包括第一绝缘层80、第二绝缘层81以及第三绝缘层82的层间绝缘层79。
其次，参照图20L，多个发射极槽48以及多个发射极开口83形成于IGBT区域8。另外，在该工序中，第一开口86形成于IGBT区域8，第二开口87形成于二极管区域9。
在该工序中，首先，在层间绝缘层79上形成具有预定样式的掩具169。掩具169具有分别使应形成发射极槽48、发射极开口83、第一开口86以及第二开口87的区域露出的多个开口169A。
其次，层间绝缘层79的不需要的部分通过经过掩具169的蚀刻法去除。蚀刻法可以是湿蚀刻法。该工序中，通过蚀刻法依次去除第三绝缘层82的不需要的部分、第二绝缘层81的不需要的部分以及第一绝缘层80的不需要的部分。
在该工序中，在第一绝缘层80去除后，进一步去除从掩具169露出的第一晶片主面163的一部分。由此，形成发射极槽48、发射极开口83、第一开口86以及第二开口87。然后，掩具169被去除。
其次，参照图20M，p+型的多个接触区域49形成于IGBT区域8。该工序中，首先在层间绝缘层79上形成具有预定样式的离子导入掩具(未图示)。离子导入掩具具有分别使作为应形成多个接触区域49的区域的多个发射极槽48(发射极开口83)露出的多个开口。
其次，p型杂质通过离子导入掩具被导入半导体晶片162。由此，多个接触区域49形成于IGBT区域8。然后，离子导入掩具被去除。
其次，参照图20N，插头基座电极层170形成于层间绝缘层79上。插头基座电极层170为发射极插头电极91、第一插头电极94以及第二插头电极95的基座。该工序中包括以该顺序从层间绝缘层79侧形成势垒电极层92以及主电极层93的工序。
势垒电极层92的形成工序包括以该顺序从层间绝缘层79侧形成钛层以及氮化钛层的工序。钛层以及氮化钛层可以分别通过喷涂法形成。可以形成具有包括钛层或氮化钛层的单层结构的势垒电极层92。主电极层93含有钨。主电极层93可以通过喷涂法形成。由此，插头基座电极层170形成在层间绝缘层79上。
其次，参照图20O，去除插头基座电极层170的不需要的部分。插头基座电极层170的不需要的部分可以通过蚀刻法去除。插头基座电极层170的不需要的部分被去除至层间绝缘层79露出。
具体的说，插头基座电极层170的不需要的部分被去除至发射极开口83露出、插头基座电极层170被埋设于发射极槽48、第一开口86以及第二开口87中。由此，形成发射极插头电极91、第一插头电极94以及第二插头电极95。
其次，参照图20P，多个二极管开口84形成于二极管区域9。该工序中，首先，在层间绝缘层79上形成具有预定样式的掩具171。掩具171具有分别使应形成多个二极管开口84的区域露出的多个开口171A。
其次，层间绝缘层79的不需要的部分通过经过掩具171的蚀刻法去除。蚀刻法优选是各向异性蚀刻法(具体的说，RIE(Reactive Ion Etching)法)。
该工序中，通过各向异性蚀刻法依次去除第一绝缘层80的不需要的部分、第二绝缘层81的不需要的部分以及第三绝缘层82的不需要的部分。由此，形成多个二极管开口84。另外，在阳极分离槽64内形成槽67。然后，去除掩具171。
在二极管开口84的形成工序中，在层间绝缘层79内二极管开口84的内壁与第一晶片主面163之间所成的角度θ以成为45°以上且90°以下的方式调整各向异性蚀刻法的处理条件。
角度θ可以是45°以上且50°以下、50°以上且55°以下、55°以上且60°以下、60°以上且65°以下、65°以上且70°以下、70°以上且75°以下、75°以上且80°以下、80°以上且85°以下、或85°以上且90°以下。角度θ优选为60°以上且90°以下。
在二极管开口84的形成工序中也会考虑采用等方性蚀刻法(例如湿蚀刻法)。可是，该情况下，由于层间绝缘层79在平行于第一晶片163的横向方向上也被去除，因此内壁的角度θ会存在因过度蚀刻而小于45°的可能性。
尤其在等方性蚀刻法的情况下，由于在控制层间绝缘层79的去除量的基础上要求高度的处理条件，适当地调整角度θ变得困难。另外，即使按照预定的处理条件去除层间绝缘层79，因过度蚀刻也不会得到目标的角度θ。因此，该工序中，通过异方性蚀刻法去除层间绝缘层79。由此，能够适当地调整角度θ。
其次，参照图20Q，发射极端子电极13、门极端子电极14、第一读出端子电极15、第二读出端子电极16、电流检测端子电极17以及开放端子电极18形成在第一晶片主面163上。
该工序中，首先，形成成为多个端子13～18的基座的基座端子电极层。基座端子电极层含有铝-硅-铜合金。基座端子电极层可以通过喷涂法形成。
其次，在基座端子电极层上形成具有预定样式的掩具(未图示)。掩具分别覆盖应形成多个端子13～18的区域，具有使那以外的区域露出的开口。其次，基座端子电极层的不需要的部分通过经过膜片的蚀刻法去除。蚀刻法可以是湿蚀刻法。由此，形成多个端子13～18。然后，掩具被去除。
其次，参照图20R，半导体晶片162被薄化至预定的厚度。薄化工序包括通过相对于第二晶片主面164的研磨法而使半导体晶片162薄化的工序。研磨法可以是CMP(ChemicalMechanical Polishing)法。
薄化工序代替研磨法，可以包括通过相对于第二晶片主面164的蚀刻法使半导体晶片162薄化的工序。蚀刻法可以是湿蚀刻法。
薄化工序可以包括通过相对于第二晶片主面164的研磨法以及蚀刻法使半导体晶片162薄化的工序。半导体晶片162可以以该顺序实施研磨法以及蚀刻法进行薄化。半导体晶片162可以以该顺序实施蚀刻法以及研磨法进行薄化。
在只实施研磨法的情况下，半导体晶片162的第二晶片主面164为具有研磨痕迹的研磨面。在该情况下，半导体层2的第二主面4为具有研磨痕迹的研磨面。半导体晶片162的薄化工序是根据需要而实施的工序，可以去除。
其次，参照图20S，n型缓冲层33形成于第二晶片主面164的表层部。在该工序中，n型杂质被导入半导体晶片162的第二晶片主面164的全域。由此，形成n型的缓冲层33。
其次，p型集电极区域34形成于第二晶片主面164的表层部。该工序，首先在第二晶片主面164上形成具有预定样式的离子导入掩具(未图示)。离子导入掩具具备使应形成集电极区域34的区域露出的开口。其次，p型杂质通过离子导入掩具被导入第二晶片主面164。由此，形成集电极区域34。然后，离子导入掩具被去除。
其次，n+型的多个阴极区域61形成于第二晶片主面164的表层部。该工序首先在第二晶片主面164上形成具有预定样式的离子导入掩具(未图示)。离子导入掩具具有分别使应形成多个阴极区域61的区域露出的多个开口。其次，n型杂质通过离子导入掩具被导入第二晶片主面164。由此，形成多个阴极区域61。然后，离子导入掩具被去除。
其次，参照图20T，集电极端子电极32形成于第二晶片主面164。集电极端子电极32可以含有Ti层、Ni层、Au层、Ag层以及Al层中的至少一个。集电极端子电极32可以通过蚀刻法形成。然后，沿各装置形成区域165的周缘切断半导体晶片162，切出半导体装置1。经过包括以上的工序，制造半导体装置1。
半导体晶片162的薄化工序之后，在集电极端子电极32的形成工序之前，可以相对于第二晶片主面164实施退火处理。退火处理可以是激光退火处理。该情况下，Si非晶层可以形成于第二晶片主面164的表层部。另外，该情况下，包括晶格缺陷的晶格缺陷区域可以形成于第二晶片主面164的表层部。
在从半导体晶片162切出的半导体层2的第二主面4的表层部上可以形成Si非晶层。另外，在半导体层2的第二主面4的表层部可以形成包括晶格缺陷的晶格缺陷区域。根据这样的结构，能够提高相对于第二主面4(集电极区域34以及阴极区域61)的集电极端子电极32的欧姆性。
载体存放区域47的形成工序、主体区域45的形成工序、阳极区域62的形成工序以及发射极区域46的形成工序的顺序是任意的，并不限于上述工序的顺序。
可是，从抑制因加热而引起不期望的扩散的观点出发，优选从深深地导入半导体晶片162的区域依次形成。即，优选最初形成形成于最深区域中的载体存放区域47、最后形成形成于最浅区域中的发射极区域46。该情况下，能够抑制主体区域45、发射极区域46、载体存放区域47以及阳极区域62的不期望的扩散。
另外，缓冲层33的形成工序、阴极区域61的形成工序以及集电极区域34的形成工序的顺序是任意的，并不限于上述工序的顺序。另外，半导体晶片162的薄化工序、缓冲层33的形成工序、阴极区域61的形成工序以及集电极区域34的形成工序可以在半导体晶片162的准备工序之后、多个端子13～18的形成工序之前的任意时刻实施。
例如，半导体晶片162的薄化工序、缓冲层33的形成工序、阴极区域61的形成工序以及集电极区域34的形成工序可以在浮动区域52的形成工序之前实施。
可是，从抑制因加热而引起不期望的扩散的观点出发，半导体晶片162的薄化工序、缓冲层33的形成工序、阴极区域61的形成工序以及集电极区域34的形成工序优选在主体区域45的形成工序、发射极区域46的形成工序、载体存放区域47的形成工序以及阳极区域62的形成工序之后实施。
图21是与图5对应的区域的放大图，是表示涉及本发明的第二实施方式的半导体装置181的放大图。图22是与图10对应的区域的剖视图，是用于说明图21所示的半导体装置181的结构的剖视图。
以下，关于与相对于半导体装置1叙述的结构对应的结构标注相同的参照符号并省略说明。在图21中，通过点状的剖面线表示形成集电极区域34的区域。
参照图21以及图22，在该方式中，集电极区域34包括引出区域182。引出区域182横切IGBT区域8以及二极管区域9之间的边界向二极管区域9的周缘被引出。引出区域182沿第一方向X从IGBT区域8向二极管区域9引出。
该方式中，引出区域182在俯视中形成为沿二极管区域9的周缘的带状。具体的说，引出区域182在俯视中形成为包围二极管区域9的内方区域的环状(该方式中为无端状)。由此，引出区域182沿第一方向X以及第二方向Y从IGBT区域8向二极管区域9被引出。
引出区域182在俯视中以预定的重合宽度W与二极管区域9重合。重合宽度W的起始点设定于IGBT区域8以及二极管区域9的边界。在该方式中，重合宽度W的起始点设定于最接近IGBT区域8且与阳极区域62接触的阳极分离槽64的中央部。重合宽度W的终点设置于引出区域182以及阴极区域61的边界。
相对于二极管区域9的宽度WD的重合宽度W的比W/WD可以是0.001以上且0.5以下。比W/WD可以是0.001以上且0.01以下、0.01以上且0.05以下、0.05以上且0.1以下、0.1以上且0.15以下、0.15以上且0.2以下、0.2以上且0.25以下、0.25以上且0.3以下、0.3以上且0.35以下、0.35以上且0.4以下、0.4以上且0.45以下、或0.45以上且0.5以下。
重合宽度W可以是1μm以上且200μm以下。重合宽度W可以是1μm以上且50μm以下、50μm以上且100μm以下、100μm以上且150μm以下、或150μm以上且200μm以下。
重合宽度W可以是1μm以上且20μm以下、20μm以上且40μm以下、40μm以上且60μm以下、60μm以上且80μm以下、80μm以上且100μm以下、100μm以上且120μm以下、120μm以上且140μm以下、140μm以上且160μm以下、160μm以上且180μm以下、或180μm以上且200μm以下。重合宽度W优选10μm以上且150μm以下。
引出区域182在法线方向Z上可以与一个或多个阳极区域62对置。引出区域182可以与1个、2个、3个、4个、5个、6个、7个、8个、9个、10个、11个、12个、13个、14个、15个、16个、17个、18个、19个或20个的阳极区域62对置。引出区域182优选与1个以上且10个以下的阳极区域62对置。
引出区域182在法线方向Z上可以与一个或多个阳极分离槽64对置。引出区域182可以与1个、2个、3个、4个、5个、6个、7个、8个、9个、10个、11个、12个、13个、14个、15个、16个、17个、18个、19个或20个的阳极分离槽64对置。引出区域182优选与1个以上且10个以下的阳极分离槽64对置。
图23是通过模拟实验调查pn接合二极管的逆恢复特性的图表。在图23中，纵轴表示电流密度[A·cm-3]，横轴表示时间[μs]。
在图23中表示第一特性α、第二特性β以及第三特性γ。第一特性α表示使重合宽度W为0μm的情况下的pn接合二极管的逆恢复电流特性。第二特性β表示使重合宽度W为100μm的情况下的pn接合二极管的逆恢复电流特性。第三特性γ表示使重合宽度W为150μm的情况下的pn接合二极管的逆恢复电流特性。
参照第一特性α、第二特性β以及第三特性γ，会明白通过增大重合宽度W会降低pn接合二极管的逆恢复电流、pn接合二极管的逆恢复时间会变短。即，会明白通过扩大重合宽度W能够降低恢复损失Err。可是，过度增大重合宽度W，阴极区域61就会消失，由于会失去二极管特性，因此重合宽度W优选为1μm以上且200μm以下。
图24是表示半导体模块201的一实施方式例的立体图。在半导体模块201上组装1个或2个以上的半导体芯片202。
在该方式中，半导体模块201具备组装两个半导体芯片202的结构。以下，为了方便，将两个半导体芯片202分别称为第一半导体芯片202A以及第二半导体芯片202B。
在第一半导体芯片202A中适用涉及第一实施方式的半导体装置1或涉及第二实施方式的半导体装置181。在第二半导体芯片202B中适用涉及第一实施方式的半导体装置1或涉及第二实施方式的半导体装置181。
参照图24，半导体模块201包括收纳第一半导体芯片202A以及第二半导体芯片202B的框体203。框体203包括树脂壳体204以及支撑基板205。支撑基板205是支撑第一半导体芯片202A以及第二半导体芯片202B的基板。
树脂壳体204包括底壁206以及侧壁207A、207B、207C、207D。底壁206在从其法线观察的俯视中形成为四边形状(该方式中为长方形)。
在底壁206上形成贯通孔208。贯通孔208形成于在底壁206中从周缘向内方区域空出间隔的区域。在该方式中，贯通孔208在俯视中形成为四边形状(该方式中长方形状)。
侧壁207A～207D从底壁206的周缘向与底壁206相反侧竖直设置。侧壁207A～207D在与底壁206相反侧上划分开口209。侧壁207A～207D在与底壁206之间划分内部空间210。
侧壁207A以及侧壁207C沿底壁206的较短方向延伸。侧壁207A以及侧壁207C在底壁206的较长方向上互相对置。侧壁207B以及侧壁207D沿底壁206的较长方向延伸。侧壁207B以及侧壁207D在底壁206的较短方向上互相对置。
在内部空间210的四个角部上分别形成有螺栓插通孔211、212、213、214。内部空间210通过未图示的盖部件被封闭。盖部件通过螺栓拧紧于螺栓插通孔211、212、213、214中。
树脂壳体204包括多个端子支撑部215、216、217、218。在该方式中，多个端子支撑部215～218包括第一端子支撑部215、第二端子支撑部216、第三端子支撑部217以及第四端子支撑部218。
第一端子支撑部215以及第二端子支撑部216安装于侧壁207A的外壁。在该方式中，第一端子支撑部215以及第二端子支撑部216与侧壁207A的外壁一体地形成。
第一端子支撑部215以及第二端子支撑部216在较短方向上相互空出间隔地形成。第一端子支撑部215以及第二端子支撑部216分别形成为块状。第一端子支撑部215以及第二端子支撑部216分别从侧壁207A的外壁向较长方向外侧突出。
第三端子支撑部217以及第四端子支撑部218安装于侧壁207C。在该方式中，第三端子支撑部217以及第四端子支撑部218与侧壁207C的外壁一体地形成。
第三端子支撑部217以及第四端子支撑部218在较短方向上相互空出间隔地形成。第三端子支撑部217以及第四端子支撑部218分别形成为块状。第三端子支撑部217以及第四端子支撑部218分别从侧壁207C向较长方向外侧突出。
第一端子支撑部215、第二端子支撑部216、第三端子支撑部217以及第四端子支撑部218分别具备支撑壁219。各支撑壁219相比于底壁206位于开口209侧的区域。各支撑壁219在俯视中形成为四边形状。
在第一端子支撑部215以及第二端子支撑部216之间的区域形成第一螺栓插通孔221。第三端子支撑部217以及第四端子支撑部218之间的区域形成第二螺栓插通孔222。
支撑基板205包括散热板225、绝缘材料226以及电路部227。支撑基板205以电路部227从底壁206的贯通孔208露出的方式安装于树脂壳体204的外面。支撑基板205可以通过散热板225粘贴于树脂壳体204的外面而安装于树脂壳体204的外面。
散热板225可以是金属板。散热板225可以是被金属膜覆盖的绝缘板。散热板225在从其法线方向观察的俯视中形成为四边形状(在该方式中为长方形)。
绝缘材料226形成在散热板225上。绝缘材料226可以是包括绝缘材料的安装基板。绝缘材料226可以是膜状地形成于散热板225上的绝缘膜。
电路部227通过绝缘材料226形成于散热板225上。电路部227包括多个配线231、232、233、第一半导体芯片202A以及第二半导体芯片202B。在该方式中，配线231～233包括第一集电极配线231、第二集电极配线232以及发射极配线233。
第一集电极配线231板状或膜状地形成。第一集电极配线231在俯视中形成为四边形状。第一集电极配线231在散热板225上配置于较长方向一侧(侧壁207A侧)以及较短方向一侧(侧壁207D)的区域。
第二集电极配线232板状或膜状地形成。第二集电极配线232在俯视中形成为四边形状。第二集电极配线232从第一集电极配线231空出间隔地在散热板225上配置于较长方向另一侧(侧壁207C侧)以及较短方向一侧(侧壁207D)的区域。
发射极配线233板状或膜状地形成。发射极配线233在俯视中形成为四边形状。在该方式中，发射极配线233形成为沿散热板225的较长方向延伸的长方形形状。
发射极配线233从第一集电极配线231以及第二集电极配线232空出间隔地在散热板225中配置于较短方向另一侧(侧壁207B侧)的区域。
第一半导体芯片202A在使集电极端子电极32与散热板对置的姿态下配置在第一集电极配线231上。第一半导体芯片202A的集电极端子电极32通过导电性接合材料接合于第一集电极配线231。
由此，第一半导体芯片202A的集电极端子电极32电连接于第一集电极配线231。导电性接合材料可以包括焊锡或导电焊剂。
第二半导体芯片202B在使集电极端子电极32与散热板对置的姿态下配置在第二集电极配线232上。第二半导体芯片202B的集电极端子电极32通过导电性接合材料接合于第二集电极配线232。
由此，第二半导体芯片202B的集电极端子电极32电连接于第二集电极配线232。导电性接合材料可以包括焊锡或导电性焊剂。
半导体模块201包括多个端子234、235、236、237。多个端子234～237包括集电极端子234、第一发射极端子235、共通端子236以及第二发射极端子237。
集电极端子234配置于第一端子支撑部215。集电极端子234电连接于第一集电极配线231。集电极端子234包括第一区域238以及第二区域239。集电极端子234的第一区域238位于内部空间210外。集电极端子234的第二区域2329位于内部空间210内。
集电极端子234的第一区域238被第一端子支撑部215的支撑壁219支撑。集电极端子234的第二区域239从第一区域238贯通侧壁207A而向内部空间210内被引出。集电极端子234的第二区域239电连接于第一集电极配线231。
第一发射极端子235配置于第二端子支撑部216。第一发射极端子235电连接于发射极配线233。第一发射极端子235包括第一区域240以及第二区域241。第一发射极端子235的第一区域240位于内部空间210外。第一发射极端子235的第二区域241位于内部空间210内。
第一发射极端子235的第一区域240被第二端子支撑部216的支撑壁219支撑。第一发射极端子235的第二区域241从第一区域240贯通侧壁207A向内部空间210内被引出。第一发射极端子235的第二区域241电力性地配置于发射极配线233。
共通端子236配置于第三端子支撑部217。共通端子236电连接于第二集电极配线232。共通端子236包括第一区域242以及第二区域243。共通端子236的第一区域242位于内部空间210外。共通端子236的第二区域243位于内部空间210内。
共通端子236的第一区域242被第二端子支撑部216的支撑壁219支撑。共通端子236的第二区域243从第一区域240贯通侧壁207C向内部空间210内被引出。共通端子236的第二区域243电连接于第二集电极配线232。
第二发射极端子237配置于第四端子支撑部218。第二发射极端子237电连接于发射极配线233。第二发射极端子237包括第一区域244以及第二区域245。第二发射极端子237的第一区域244位于内部空间210外。第二发射极端子237的第二区域245位于内部空间210内。
第二发射极端子237的第一区域244被第四端子支撑部218的支撑壁219支撑。第二发射极端子237的第二区域245从第一区域244贯通侧壁207C向内部空间210内被引出。第二发射极端子237的第二区域245电连接于发射极配线233。
半导体模块201包括多个(该方式中为6个)侧壁端子246A～246H。多个侧壁端子246A～246H在内部空间210中沿侧壁207D空出间隔地配置。
多个侧壁端子246A～246H分别包括内部连接部247以及外部连接部248。内部连接部247配置于底壁206。外部连接部248从内部连接部247沿侧壁207D线状地延伸，向内部空间210外被引出。
多个侧壁端子246A～246H包括第一半导体芯片202A用的三个侧壁端子246A～246D、及第二半导体芯片202B用的三个侧壁端子246E～246H。
侧壁端子246A～246D沿较短方向与第一集电极配线231对置。侧壁端子246A作为连接于第一半导体芯片202A的门极端子电极14的门极端子而形成。
侧壁端子246B～246D分别作为连接于第一半导体芯片202A的第一读出端子电极15、第二读出端子电极16以及电流检测端子电极17的端子而形成。侧壁端子246B～246D中的至少一个可以是开放端子。
侧壁端子246E～246H沿较短方向与第二集电极配线232对置。侧壁端子246E作为连接于第二半导体芯片202B的门极端子电极14的门极端子而形成。
侧壁端子246F～246H分别作为连接于第二半导体芯片202B的第一读出端子电极15、第二读出端子电极16以及电流检测端子电极17的端子而形成。侧壁端子246F～246H中的至少一个可以是开放端子。
半导体模块201包括多个导线249A～249J。多个导线249A～219J可以分别包括金、银、铜以及铝中的至少一种。导线249A～249J可以分别包括接合线。导线249A～249J可以分别包括导电板。
多个导线249A～249J包括第一导线249A、第二导线249B、第三导线249C、第四导线249D、第五导线249E、第六导线249F、第七导线249G、第八导线249H、第九导线249I以及第十导线249J。
第一导线249A连接集电极端子234以及第一集电极配线231。第二导线249B连接第一发射极端子235以及发射极配线233。第三导线249C连接共通端子236以及第二集电极配线232。
第四导线249D连接第二发射极端子237以及发射极配线233。第五导线249E连接第一半导体芯片202A的发射极端子电极13以及第二集电极配线232。第六导线249F连接第二半导体芯片202B的发射极端子电极13以及发射极配线233。
第七导线249G连接第一半导体芯片202A的门极端子电极14以及侧壁端子246A。第八导线249H连接第二半导体芯片202B的门极端子电极14以及侧壁端子246E。
第九导线249I连接第一半导体芯片202A的第一读出端子电极15、第二读出端子电极16以及电流检测端子电极17、侧壁端子246B～246D。
第十导线249J连接第二半导体芯片202B的第一读出端子电极15、第二读出端子电极16以及电流检测端子电极17、侧壁端子246F～246H。
图25是表示图24所示的半导体模块201的电力结构的电路图。
参照图25，半导体模块201包括半桥式电路250。半桥式电路250包括第一半导体芯片202A以及第二半导体芯片202B。
第一半导体芯片202A构成半桥式电路250的高电压侧支路。第二半导体芯片202B构成半桥式电路250的低电压侧支路。
在第一半导体芯片202A的门极端子电极14中连接门极端子(侧壁端子246A)。在第一半导体芯片202A的集电极端子电极32中连接集电极端子234。
在第一半导体芯片202A的发射极端子电极13中连接第二半导体芯片202B的集电极端子电极32。在第一半导体芯片202A的发射极端子电极13以及第二半导体芯片202B的集电极端子电极32的连接部中连接共通端子236。
在第二半导体芯片202B的门极端子电极14上连接门极端子(侧壁端子246D)。在第二半导体芯片202B的发射极端子电极13上连接第一发射极端子235(第二发射极端子237)。
在第一半导体芯片202A的门极端子电极14上可以通过门极端子(侧壁端子246A)连接门极驱动器IC等。在第二半导体芯片202B的门极端子电极14上可以通过门极端子(侧壁端子246D)连接门极驱动器IC等。
半导体模块201可以是在具有U相、V相以及W相的三相电机中驱动U相、V相以及W相中任意一相的逆变器模块。可以通过与三相电机的U相、V相以及W相对应的三个半导体模块201构成驱动三相电机的逆变器装置。
该情况下，在各半导体模块201的集电极端子234以及第一发射极端子235(第二发射极端子237)上连接直流电源。另外，在各半导体模块201的共通端子236上作为负载连接三相电机的U相、V相以及W相的任意一相。
在逆变器装置中，用预定的开关模式驱动控制第一半导体芯片202A以及第二半导体芯片202B。由此，直流电压转换为三相交流电压，正弦波驱动三相电机。
本发明的实施方式还能够在其他方式中实施。
在上述的各实施方式中，半导体层2可以代替n-型半导体基板31而具有包括p型半导体基板、形成于半导体基板上的n-型外延层的层叠结构。该情况下，p型半导体基板与集电极区域34对应。另外，n-型外延层与漂移区域30对应。
P型半导体基板可以是硅制。n-型外延层可以是硅制。n-型外延层从p型半导体基板的主面使硅外延生长而形成。
在上述各实施方式中，可以采用反转各半导体部分的导电型的结构。即，p型部分形成于n型，n型部分可以形成于p型。
在以下表示从该说明书以及附图中提取的特征示例。
[A1]一种半导体装置，包括：包括一侧的第一主面以及另一侧的第二主面的半导体层；形成于上述半导体层内的第一导电型的漂移区域；包括形成于上述第一主面的表层部的第二导电型的第一杂质区域以及形成于上述第二主面的表层部的第一导电型的第二杂质区域的二极管区域；形成于上述第一主面的第二导电型的主体区域；形成于上述主体区域的表层部的第一导电型的发射极区域；包括隔着门极绝缘层与上述主体区域以及上述发射极区域对置的门极电极层的FET结构；以及包括具有形成于上述第二主面的表层部并被向上述二极管区域引出的引出区域的第二导电型的集电极区域的IGBT区域。
根据该半导体装置，在二极管的逆恢复动作时能够降低IGBT区域以及二极管区域的边界附近中的载流子的密度。由此，由于能够抑制IGBT区域以及二极管区域的边界附近的载流子的滞留，能够抑制逆恢复电流。其结果，能够实现恢复损失的降低。
[A2]根据A1所述的半导体装置，上述引出区域在上述第一主面的法线方向上与上述第一杂质区域对置。
[A3]根据A1所述的半导体装置，上述二极管区域包括空出间隔地形成的多个上述第一杂质区域，上述引出区域在上述第一主面的法线方向上与多个上述第一杂质区域中的至少一个对置。
[A4]根据A1～A3任一项所述的半导体装置，上述二极管区域包括在上述第一主面中划分上述第一杂质区域的槽，上述引出区域在上述第一主面的法线方向上与上述槽对置。
[A5]根据上述A4所述的半导体装置，上述二极管区域包括多个上述槽，上述引出区域在上述第一主面的法线方向上与多个上述槽中的至少一个对置。
[A6]根据A1～A5任一项所述的半导体装置，在俯视中，上述引出区域相对于上述二极管区域的重合宽度为1μm以上且200μm以下。
[A7]根据权利要求A1～A6任一项所述的半导体装置，上述半导体层包括有源区域，多个上述二极管区域形成于上述有源区域，多个上述IGBT区域形成于上述有源区域，在将多个上述二极管区域以及多个上述IGBT区域之间的边界线的总长设为L、将多个上述二极管区域的总面积设为SD、用Loge(L2/SD)的式子定义多个上述二极管区域相对于上述有源区域的分散度时，上述分散度为2以上且15以下。
[A8]根据A1～A7任一项所述的半导体装置，在上述第一主面上覆盖上述IGBT区域，具有使上述二极管区域的二极管开口，还包括在覆盖上述第一主面的覆盖部内上述二极管开口的内壁与上述第一主面之间所成的角度为45°以上且90°以下的绝缘层、从上述绝缘层上进入上述二极管开口并电连接于上述二极管区域的主面电极。
[A9]根据A1～A7任一项所述的半导体装置，还包括形成在上述第一主面上且具有使上述二极管区域露出的二极管开口的绝缘层、在上述二极管开口内直接连接于上述第一杂质区域的主面电极。
[A10]根据A9所述的半导体装置，上述第一杂质区域具有小于上述主体区域的第二导电型杂质浓度的第二导电型杂质浓度。
[A11]根据A9或A10所述的半导体装置，在上述绝缘层内，上述二极管开口的内壁与上述第一主面之间所成的角度为45°以上且90°以下。
[B1]一种半导体装置，包括：具有一侧的第一主面以及另一侧的第二主面的半导体层；形成于上述半导体层的IGBT区域；以邻接于上述IGBT区域的方式形成于上述半导体层的二极管区域；在上述第一主面上覆盖上述IGBT区域且具有使上述二极管区域露出的二极管开口并在覆盖上述第一主面的覆盖部内上述二极管开口的内壁与上述第一主面之间所成的角度为45°以上且90°以下的绝缘层；以及从上述绝缘层上进入上述二极管开口并电连接于上述二极管区域的主面电极。
在二极管开口的内壁的角度θ小于45°的情况下，在绝缘层中在覆盖二极管区域的部分形成薄膜部。在绝缘层形成薄膜部的情况下，主面电极夹着绝缘层的薄膜部与第一主面对置。该情况下，电场集中在绝缘层的薄膜部的结果，会存在将绝缘层的薄膜部作为起点而绝缘破坏忍耐量降低的可能性。
因此，在该半导体装置中，以二极管开口的内壁的角度θ为45°以上且90°以下的方式形成二极管开口的内壁，抑制在绝缘层上形成薄膜部。由此，能够抑制因不期望的电场集中引起的绝缘破坏忍耐量的降低。
[B2]根据B1所述的半导体装置，还包括形成于上述半导体层内的第一导电型的漂移区域。
[B3]根据B2所述的半导体装置，上述二极管区域包括形成于上述第一主面的表层部的第二导电型的第一杂质区域以及形成于上述第二主面的表层部的第一导电型的第二杂质区域。
[B4]根据B3所述的半导体装置，上述绝缘层包括覆盖上述第一杂质区域的部分。
[B5]根据B3或B4所述的半导体装置，上述二极管区域包括在上述第一主面上划分上述第一杂质区域的二极管区域分离结构。
[B6]根据B5所述的半导体装置，上述绝缘层包括覆盖上述二极管区域分离结构的部分。
[B7]根据B5或B6所述的半导体装置，上述二极管区域分离结构包括形成于上述第一主面的槽。
[B8]根据B2～B7任一项所述的半导体装置，上述IGBT区域包括形成于上述第一主面的第二导电型的主体区域、形成于上述主体区域的表层部的第一导电型的发射极区域、包括隔着门极绝缘层与上述主体区域以及上述发射极区域对置的门极电极层的FET结构以及形成于上述第二主面的表层部的第二导电型的集电极区域。
[B9]根据B8所述的半导体装置，还包括被埋入上述绝缘层且电连接于上述发射极区域的插头电极，上述主面电极在上述绝缘层上隔着上述插头电极电连接于上述发射极区域。
[B10]根据B8或B9所述的半导体装置，上述IGBT区域包括在上述第一主面的表层部中与上述FET结构邻接且电性地形成为浮游状态的第二导电型的浮动区域。
[B11]根据B10所述的半导体装置，上述IGBT区域包括互相空出间隔地形成的多个上述FET结构以及形成于在上述第一主面表层部上互相邻接的多个上述FET结构之间的区域的上述浮动区域。
[B12]根据B10或B11所述的半导体装置，上述IGBT区域包括在上述第一主面上从上述FET结构中划分上述浮动区域的区域分离结构。
[B13]根据B8～B12任一项所述的半导体装置，上述FET结构具有形成于上述第一主面的门极槽以及在上述门极槽内隔着上述门极绝缘层与上述主体区域以及上述发射极区域对置的上述门极电极层的槽门结构。
[B14]根据B1～B13任一项所述的半导体装置，还包括RC-IGBT排列，该RC-IGBT排列包括沿一方方向交替地排列的多个上述IGBT区域以及多个上述二极管区域，上述绝缘层具有分别使多个上述二极管区域露出的多个上述二极管开口。
[B15]根据B14所述的半导体装置，多个上述RC-IGBT排列沿与上述一方方向相交的相交方向互相空出间隔地形成。
[B16]根据B15所述的半导体装置，多个上述IGBT区域沿上述一方方向以及上述相交方向互相空出间隔地排列为矩阵状，多个上述二极管区域以介于在上述一方方向上邻接的两个上述IGBT区域之间的区域的方式沿上述一方方向以及上述相交方向互相空出间隔地排列为矩阵状。
[B17]根据B1～B16任一项所述的半导体装置，上述IGBT区域在俯视中形成为四边形状，上述二极管区域在俯视中形成为四边形状。
[B18]根据B1～B17任一项所述的半导体装置，还包括形成于上述第二主面上并电连接于上述IGBT区域以及上述二极管区域的第二主面电极。
[C1]一种半导体装置，包括：包括一侧的第一主面以及另一侧的第二主面的半导体层；形成于上述半导体层内的第一导电型的漂移区域；形成于上述第一主面的第二导电型的主体区域；形成于上述主体区域的表层部的第一导电型的发射极区域；包括隔着门极绝缘层与上述主体区域以及上述发射极区域对置的门极电极层的FET结构；包括形成于上述第二主面的表层部的第二导电型的集电极区域的IGBT区域；形成于上述第一主面表层部且具有小于上述主体区域的第二导电型杂质浓度的第二导电型杂质浓度的第二导电型的第一杂质区域；包括形成于上述第二主面的表层部的第一导电型的第二杂质区域的二极管区域；以及在上述第一主面上连接于上述第一杂质区域的主面电极。根据该半导体装置，能够抑制恢复损失。
[C2]根据C1所述的半导体装置，上述主面电极直接连接于上述第一杂质区域。根据该半导体装置能够抑制顺方向电压的增加的同时，能够抑制恢复损失。
[C3]根据C1或C2所述的半导体装置，还包括形成在上述第一主面上且具有使上述二极管区域露出的二极管开口的绝缘层，上述主面电极在上述二极管开口内连接于上述第一杂质区域。
[C4]根据C3所述的半导体装置，还包括埋设于上述绝缘层且电连接于上述发射极区域的插头电极，上述主面电极从上述绝缘层上进入上述二极管开口，在上述绝缘层上隔着上述插头电极电连接于上述发射极区域。
[C5]根据C4所述的半导体装置，上述插头电极具有与上述绝缘层接触的势垒电极层、及夹着上述势垒电极层埋设于上述绝缘层的主电极层的层叠结构。
[C6]根据C5所述的半导体装置，上述势垒电极层具有包括钛层或氮化钛层的单层结构、或包括钛层以及氮化钛层的层叠结构。
[C7]根据C5或C6所述的半导体装置，上述主电极层含有钨。
[C8]根据C4～C7任一项所述的半导体装置，其特征在于，
上述FET结构包括在上述第一主面上使上述发射极区域露出的发射极槽，上述插头电极贯通上述绝缘层而被埋入上述发射极槽中。
[C9]根据C8所述的半导体装置，上述FET结构包括在上述主体区域的表层部形成于沿着上述发射极槽的底壁的区域、具有超过上述主体区域的上述第二导电型杂质浓度的第二导电型杂质浓度的第二导电型的接触区域。
[C10]根据C8或C9所述的半导体装置，上述发射极槽贯通上述发射极区域。
[C11]根据C1～C10任一项所述的半导体装置，上述二极管区域与上述IGBT区域邻接。
[C12]根据C1～C11任一项所述的半导体装置，还包括RC-IGBT排列，该RC-IGBT排列包括具有沿一方方向交替地排列的多个上述IGBT区域以及多个上述二极管区域。
[C13]根据C12所述的半导体装置，多个上述RC-IGBT排列沿与上述一方方向相交的相交方向互相空出间隔地形成。
[C14]根据C13所述的半导体装置，多个上述IGBT区域沿上述一方方向以及上述相交方向而互相空出间隔地排列为矩阵状，多个上述二极管区域以介于在上述一方方向上邻接的两个上述IGBT之间的区域的方式，沿上述一方方向以及上述相交方向互相空出间隔地排列为矩阵状。
[C15]根据C1～C14任一项所述的半导体装置，上述IGBT区域在俯视中形成为四边形状，上述二极管区域在俯视中形成为四边形状。
[C16]根据C1～C15任一项所述的半导体装置，上述FET结构具有包括形成于上述第一主面的门极槽以及在上述门极槽内隔着上述门极绝缘层与上述主体区域以及上述发射极区域对置的上述门极电极层的槽门结构。
[C17]根据C1～C16任一项所述的半导体装置，上述IGBT区域包括在上述第一主面的表层部中与上述FET结构相邻且电性地形成为浮游状态的第二导电型的浮动区域。
[C18]根据C17所述的半导体装置，上述IGBT区域包括互相空出间隔地形成的多个上述FET结构以及形成于在上述第一主面的表层部中互相邻接的多个上述FET结构之间的区域的上述浮动区域。
[C19]根据C17或C18所述的半导体装置，上述IGBT区域包括在上述第一主面中从上述FET结构中划分上述浮动区域的区域分离结构。
[C20]根据C1～C19任一项所述的半导体装置，上述二极管区域包括在上述第一主面中划分上述第一杂质区域的二极管区域分离结构。
[C21]根据C1～C20任一项所述的半导体装置，上述主面电极包括铝、铜、铝-硅-铜合金、铝-硅合金以及铝-铜合金中的至少一种。
[C22]根据C1～C21任一项所述的半导体装置，还包括形成在上述第二主面上且电连接于上述集电极区域以及上述第二杂质区域的第二主面电极。
[D1]一种半导体装置，包括：具有主面的半导体层；包括互相邻接地排列的第一IGBT区域以及第一二极管区域且形成于上述半导体层的第一RC-IGBT排列；包括互相邻接地排列的第二IGBT区域以及第二二极管区域且从上述第一RC-IGBT排列空出间隔地形成于上述半导体层的第二RC-IGBT排列；以在俯视中位于上述第一RC-IGBT排列以及上述第二RC-IGBT排列之间的区域的方式形成于上述半导体层的温度传感器；在上述主面上形成于上述第一RC-IGBT排列以及上述第二RC-IGBT排列之间的区域且向上述第一IGBT以及上述第二IGBT的任一方或双方传递门信号的门极配线；以及在上述主面上形成于上述第一RC-IGBT排列以及上述第二RC-IGBT排列之间的区域且传递上述温度传感器的控制信号的传感器配线。
根据该半导体，提高由温度传感器进行的温度检测精度的同时，能够实现配线形成面积的缩小。由此，在提高由温度传感器进行的温度检测精度的同时，能够抑制RC-IGBT排列的可形成面积的缩小。
[D2]根据D1所述的半导体装置，上述传感器配线以在上述第一RC-IGBT排列以及上述第二RC-IGBT排列之间的区域中与上述门极配线并行走线的方式形成。
[D3]根据D1或D2所述的半导体装置，上述传感器配线包括连接于上述温度传感器的一侧的端部的第一传感器配线以及连接于上述温度传感器的另一侧的端部的第二传感器配线。
[D4]根据D3所述的半导体装置，上述第二传感器配线以在上述第一RC-IGBT排列以及上述第二RC-IGBT排列之间的区域中与上述第一传感器配线并行走线的方式形成。
[D5]根据D1～D4任一项所述的半导体装置，上述第一RC-IGBT排列沿一方方向延伸，上述第二RC-IGBT排列沿上述一方方向延伸。
[D6]根据D1～D5任一项所述的半导体装置，上述第一RC-IGBT排列包括交替地排列的多个上述第一IGBT区域以及多个上述第一二极管区域。
[D7]根据D1～D6任一项所述的半导体装置，上述第二RC-IGBT排列包括交替地排列的多个上述第二IGBT区域以及多个上述第二二极管区域。
[D8]根据D1～D7任一项所述的半导体装置，上述半导体层包括有源区域以及上述有源区域以外的外侧区域，上述第一RC-IGBT排列、上述第二RC-IGBT排列以及上述温度传感器形成于上述有源区域。
[D9]根据D1～D8任一项所述的半导体装置，还包括在上述外侧区域中形成在上述主面上且电连接于上述门极配线的门极端子电极、在上述外侧区域中从上述门极端子电极空出间隔地形成在上述主面上且电连接于上述传感器配线的传感器端子电极。
上述的[A1]～[A11]、上述的[B1]～[B18]、上述的[C1]～[C22]、及上述的[D1]～[D9]在这些之间能够以任意的方式进行组合。
该申请与2018年10月18日向日本国专利局提出的特愿2018-196511号对应，该申请的全部公开通过在这里引用而组合。关于本发明的实施方式详细地进行了说明，但这些只是为了使本发明的技术性内容清楚而使用的具体示例，本发明并不应解释为限于这些具体例子，本发明的范围仅被添加的保护范围限定。
符号说明
1—半导体装置，2—半导体层，3—第一主面，4—第二主面，6—有源区域，8—IGBT区域，9—二极管区域，12—RC-IGBT排列，13—发射极端子电极，30—漂移区域，32—集电极端子电极，34—集电极区域，35—FET结构，36—槽门结构，39—门极槽，40—门极绝缘层，41—门极电极层，45—主体区域，46—发射极区域，52—浮动区域，53—区域分离槽结构，61—阴极区域，62—阳极区域，79—层间绝缘层，84—二极管开口，91—发射极插头电极，181—半导体装置，D—分散度，L—总长，SA—有源区域的面积，SD—二极管区域的面积，SI—IGBT区域的面积，θ—二极管开口的内壁的角度，X—第一方向，Y—第二方向。

Claims (21)

1.一种半导体装置，其特征在于，
包括：
具有一侧的第一主面以及另一侧的第二主面且包括有源区域的半导体层；
形成于上述浮动区域的多个IGBT区域；以及
以与多个上述IGBT区域邻接的方式形成于上述有源区域的多个二极管区域，
在以L表示多个上述IGBT区域以及多个上述二极管区域之间的边界线的总长、以SD表示多个上述二极管区域的总面积、以Loge(L2/SD)的式子定义多个上述二极管区域相对于上述有源区域的分散度时，上述分散度为2以上且15以下。
2.根据权利要求1所述的半导体装置，其特征在于，
多个上述二极管区域的总面积占上述有源区域的面积的比例为多个上述IGBT区域的总面积占上述有源区域的面积的比例以下。
3.根据权利要求1或2所述的半导体装置，其特征在于，
多个上述二极管区域的总面积占上述有源区域的面积的比例为0.4以下。
4.根据权利要求1～3任一项所述的半导体装置，其特征在于，
上述分散度为2以上且7以下。
5.根据权利要求1～3任一项所述的半导体装置，其特征在于，
上述分散度为7以上且12以下。
6.根据权利要求1～5任一项所述的半导体装置，其特征在于，
还包括RC-IGBT排列，该RC-IGBT排列包括沿一方方向交替地排列的多个上述IGBT区域以及多个上述二极管区域。
7.根据权利要求6所述的半导体装置，其特征在于，
多个上述RC-IGBT排列沿与上述一方方向相交的相交方向互相空出间隔地形成。
8.根据权利要求7所述的半导体装置，其特征在于，
多个上述IGBT区域沿上述一方方向以及上述相交方向互相空出间隔地排列为矩阵状，
多个上述二极管区域以介于在上述一方方向上邻接的两个上述IGBT区域之间的区域的方式沿上述一方方向以及上述相交方向互相空出间隔地排列为矩阵状。
9.根据权利要求1～8任一项所述的半导体装置，其特征在于，
多个上述IGBT区域在俯视中形成为四边形状，
多个上述二极管区域在俯视中形成为四边形状。
10.根据权利要求1～9任一项所述的半导体装置，其特征在于，
还包括形成在上述半导体层内的第一导电型的漂移区域，
多个上述IGBT区域分别包括形成于上述第一主面的第二导电型的主体区域、形成于上述主体区域的表层部的第一导电型的发射极区域、包括隔着门极绝缘层与上述主体区域以及上述发射极区域对置的门极电极层的FET结构以及形成于上述第二主面的表层部的第二导电型的集电极区域，
多个上述二极管区域分别包括形成于上述第一主面的表层部的第二导电型的第一杂质区域以及形成于上述第二主面的表层部的第一导电型的第二杂质区域。
11.根据权利要求10所述的半导体装置，其特征在于，
上述第一杂质区域具有小于上述主体区域的第二导电型杂质浓度的第二导电型杂质浓度。
12.根据权利要求10或11所述的半导体装置，其特征在于，
还包括形成于上述第一主面上且电连接于上述发射极区域以及上述第一杂质区域的第一主面电极。
13.根据权利要求12所述的半导体装置，其特征在于，
还包括在上述第一主面上分别覆盖多个上述IGBT区域且具有分别使多个上述二极管区域露出的多个二极管开口的绝缘层，
上述第一主面电极在多个上述二极管开口内电连接于上述第一杂质区域。
14.根据权利要求13所述的半导体装置，其特征在于，
还包括被埋入上述绝缘层且电连接于上述发射极区域的插头电极，
上述第一主面电极在上述绝缘层上隔着上述插头电极电连接于上述发射极区域。
15.根据权利要求13或14所述的半导体装置，其特征在于，
在上述绝缘层内，各上述二极管开口的内壁与上述第一主面之间所成的角度为45°以上且90°以下。
16.根据权利要求12～15任一项所述的半导体装置，其特征在于，
上述第一主面电极直接连接于上述第一杂质区域。
17.根据权利要求10～16任一项所述的半导体装置，其特征在于，
还包括形成在上述第二主面上且电连接于上述集电极区域以及上述第二杂质区域的第二主面电极。
18.根据权利要求10～17任一项所述的半导体装置，其特征在于，
上述IGBT区域包括在上述第一主面的表层部中与上述FET结构邻接且电性地形成为浮游状态的第二导电型的浮动区域。
19.根据权利要求18所述的半导体装置，其特征在于，
上述IGBT区域包括互相空出间隔地形成的多个上述FET结构以及在上述第一主面的表层部上形成于互相邻接的多个上述FET结构之间的区域的上述浮动区域。
20.根据权利要求18或19所述的半导体装置，其特征在于，
上述IGBT区域包括在上述第一主面从上述FET结构中划分上述浮动区域的区域分离结构。
21.根据权利要求10～20任一项所述的半导体装置，其特征在于，
上述FET结构具有槽门结构，该槽门结构包括形成于上述第一主面的门极槽以及在上述门极槽内隔着上述门极绝缘层与上述主体区域以及上述发射极区域对置的上述门极电极层。
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