KR102024939B1 - Ｉｅ형 트렌치 게이트 ｉｇｂｔ - Google Patents

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Abstract

[과제] 액티브 셀의 폭을 인액티브 셀의 폭보다 좁게 한 협 액티브 셀 IE형 트렌치 게이트 IGBT의 성능을 더욱 높이는 방법으로서, 셀을 슈링크하여, IE효과를 높이는 것이 유효하다. 그러나, 단순하게 셀 슈링크를 실행하면, 게이트 용량의 증대에 의해, 스위칭 속도의 저하를 초래한다.
[해결 수단] 본원 발명은, IE형 트렌치 게이트 IGBT에 있어서, 그 셀 형성영역은, 선상 액티브 셀 영역을 가지는 제1 선상 단위 셀 영역, 선상 홀 컬렉터 영역을 가지는 제2 선상 단위 셀 영역 및, 이들 사이의 선상 인액티브 셀 영역으로 기본적으로 구성되어 있다.

Description

ＩＥ형 트렌치 게이트 ＩＧＢＴ{IE TYPE TRENCH GATE IGBT}
본 발명은, 트렌치 게이트에 직교하는 방향에 있어서 액티브 셀(active cell)과 인액티브 셀(inactive cell)을 혼재시킨 IE(Injection Enhancement)형 트렌치 게이트(Trench Gate) IGBT(Insulated Gate Bipolar Transistor)등의 파워계 반도체 장치(또는 반도체 집적회로 장치)에서의 디바이스 구조 기술 등에 적용하기 유효한 기술에 관한 것이다.
일본 특개평 11-345969호 공보에는, IE형 트렌치 게이트 IGBT에서, 트렌치 게이트의 방향에 있어서도, 액티브 셀 영역과 더미 셀(dummy cell) 영역을 교대로 설치하는 기술이 개시되어 있다.
일본 특개평 10-326897호 공보 또는, 이에 대응하는 미국특허 제6180966호 공보에는, 트렌치 게이트 IGBT에 있어서, 주(主) 셀과 전류 검출 셀의 트렌치 측벽의 면방위(面方位)를 동일하게 하는 것에 의해서, 양 셀의 특성을 같게 하는 기술이 개시되어 있다.
일본 특개 2007-194660호 공보에는, IE형 트렌치 게이트 IGBT에 있어서, 주영역과 전류 검출 영역에서의 액티브 셀과 플로팅 셀(floating cell)의 폭의 비를 조정하는 것에 의해, 양 영역에서 포화 전류 특성을 동일하게 하는 기술이 개시되어 있다.
액티브 셀의 폭을 인액티브 셀의 폭보다 좁게 한 협(狹) 액티브 셀 IE형 트렌치 게이트 IGBT의 성능을 더욱 높이는 방법으로서는, 셀을 슈링크(shrink)하여, IE 효과를 높이는 것이 유효하다. 그러나, 단순하게 셀 슈링크(cell shrink)를 실행하면, 게이트 용량의 증대에 의해, 스위칭(switching) 속도의 저하를 초래한다.
본원 발명은, 이러한 과제를 해결하기 위해 이루어진 것이다.
본 발명의 목적은, 파워(power)계 반도체 장치를 제공하는 것에 있다.
본 발명의 상기 및 그 외의 목적과 신규한 특징은 본 명세서의 기재 및 첨부 도면으로부터 명확해질 것이다.
본 발명에서 개시되는 발명 중 대표적인 것의 개요를 간단하게 설명하면 아래와 같다.
즉, 본 발명의 하나의 발명은, IE형 트렌치 게이트 IGBT에 있어서, 그 셀 형성영역은, 선상(線狀) 액티브 셀(active cell) 영역을 갖는 제1 선상 단위 셀 영역, 선상 홀 컬렉터(hole collector) 영역을 갖는 제2 선상 단위 셀 영역 및, 이들 사이의 선상 인액티브 셀(inactive cell) 영역으로 기본적으로 구성되어 있다.
본 발명에서 개시되는 발명 중 대표적인 것에 의해서 얻을 수 있는 효과를 간단하게 설명하면 아래와 같다.
즉, IE형 트렌치 게이트 lGBT에 있어서, 그 셀 형성영역은, 선상 액티브 셀 영역을 갖는 제1 선상 단위 셀 영역, 선상 홀 컬렉터 영역을 갖는 제2 선상 단위 셀 영역 및, 이들 사이의 선상 인액티브 셀 영역으로 기본적으로 구성되어 있기 때문에, IE 효과에 기인하는 스위칭 속도의 저하를 방지할 수 있다.
도 1은 본 발명의 일실시 형태의 아우트라인을 설명하기 위한 IE형 트렌치 게이트 IGBT 디바이스 칩의 셀 영역 및 그 주변의 상면 모식 배치도이다.
도 2는 도 1의 셀 영역 단부 절단 영역 R1의 X-X' 단면에 대응하는 디바이스 모식 단면도이다.
도 3은 본 발명의 상기 일실시 형태에 관한 도 1의 선상 단위 셀 영역 및 그 주변 R5의 확대 상면도이다.
도 4는 본 발명의 상기 일실시 형태의 IE형 트렌치 게이트 IGBT 디바이스 칩의 전체 상면도(도 1에 거의 대응하지만, 보다 구체적인 형상에 가깝다)이다.
도 5는 도 4의 셀 영역 상단부 절단 영역 R4 의 확대 평면도이다.
도 6은 도 5의 A-A' 단면에 대응하는 디바이스 단면도이다.
도 7은 도 5의 B-B' 단면에 대응하는 디바이스 단면도이다.
도 8은 도 5의 C-C'단면에 대응하는 디바이스 단면도이다.
도 9는 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(홀 배리어(hole barrier)영역 도입 공정)에서의 디바이스 단면도이다.
도 10은 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(P형 플로팅(floating) 영역 도입 공정)에서의 디바이스 단면도이다.
도 11은 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(트렌치 가공용 하드 마스크(hard mask) 성막 공정)에서의 디바이스 단면도이다.
도 12는 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(트렌치 하드 마스크(trench hard mask) 가공 공정)에서의 디바이스 단면도이다.
도 13은 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(트렌치 하드 마스크 가공용 레지스트 제거 공정)에서의 디바이스 단면도이다.
도 14는 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(트렌치 가공 공정)에서의 디바이스 단면도이다.
도 15는 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(트렌치 가공용 하드 마스크 제거 공정)에서의 디바이스 단면도이다.
도 16은 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(연신(延伸) 확산 및 게이트 산화 공정)에서의 디바이스 단면도이다.
도 17은 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(게이트 폴리 실리콘 성막 공정)에서의 디바이스 단면도이다.
도 18은 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(게이트 폴리 실리콘 에치백(etch back) 공정)에서의 디바이스 단면도이다.
도 19는 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(게이트 산화막에치백 공정)에서의 디바이스 단면도이다.
도 20은 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(P형 보디 영역 및 N+형 이미터 영역 도입 공정)에서의 디바이스 단면도이다.
도 2l은 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(층간 절연막 성막 공정)에서의 디바이스 단면도이다.
도 22는 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(컨택트 홀(contact hole) 형성 공정)에서의 디바이스 단면도이다.
도 23은 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(기판 에칭(etching) 공정)에서의 디바이스 단면도이다.
도 24는 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(P+ 형 보디 컨택트(body contact) 영역 및 P+ 형 래치업(latch up) 방지 영역 도입 공정)에서의 디바이스 단면도이다.
도 25는 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(표면 메탈 성막＆ 최종 패시베이션(final passivation)막 형성 공정)에서의 디바이스 단면도이다.
도 26은 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(이면 연삭(硏削) 및 이면 불순물 도입 공정)에서의 디바이스 단면도이다.
도 27은 본 발명의 상기 일실시 형태에서의 IE형 트렌치 게이트 IGBT의 게이트 전극 접속 구조에 관한 변형 예를 설명하기 위한 도 5에 대응하는 도 4의 셀 영역 상단부 절단 영역 R4의 확대 평면도이다.
도 28은 도 27의 A-A' 단면에 대응하는 디바이스 단면도이다.
도 29는 도 27의 C-C' 단면에 대응하는 디바이스 단면도이다.
도 30은 본 발명의 상기 일실시 형태에서의 IE형 트렌치 게이트 IGBT의 셀 구조에 관한 변형 예를 설명하기 위한 도 4의 셀 영역 상단부 절단 영역 R4의 확대 평면도이다.
도 31은 도 30의 A-A' 단면에 대응하는 디바이스 단면도이다.
도 32는 도 30의 C-C' 단면에 대응하는 디바이스 단면도이다.
도 33은 본 발명의 상기 일실시 형태에서의 IE형 트렌치 게이트 IGBT의 홀 컬렉터 셀(hole collector cell) 폭에 관한 변형 예를 설명하기 위한 도 5의 부분 절단 영역 2(R3)의 확대 평면도이다.
도 34는 도 33의 A-A'단면에 대응하는 디바이스 단면도이다.
도 35는 도 33의 B-B'단면에 대응하는 디바이스 단면도이다.
도 36은 본 발명의 상기 각 실시 형태에서의 셀 주변 구조의 보완적 설명을 위한 도 5의 H-H'단면에 대응하는 디바이스 단면도이다.
도 37은 본 발명의 상기 각 실시 형태에서의 셀의 길이 방향의 변형 예를 설명하기 위한 도 5의 부분 절단 영역 1(R2)의 확대 평면도이다.
도 38은 IE형 트렌치 게이트 IGBT에서의 액티브 셀 솎음율(間引き率), 온 저항, 및 스위칭 손실의 관계를 나타낸 데이터구성도이다.
[실시 형태의 개요] 우선, 본 발명에서 개시되는 발명의 대표적인 실시 형태에 대한 개요를 설명한다.
1. 이하를 포함하는 IE형 트렌치 게이트 IGBT : (a) 제1 주면 및 제2 주면을 갖는 반도체 기판； (b) 상기 반도체 기판 내에 설치되고, 제1 도전형을 가지는 드리프트(drift) 영역； (c) 상기 제1 주면 상에 설치된 셀 형성영역; (d) 상기 셀 형성영역 내에 설치되고, 각각이 제1 선상 단위 셀 영역 및 제2 선상 단위 셀 영역을 가지는 다수의 선상 단위 셀 영역；(e) 상기 제1 주면 상에 설치된 메탈 게이트 전극； (f) 상기 제1 주면 상에 설치된 메탈 이미터(metal emitter) 전극, 여기서, 각 제1 선상 단위 셀 영역은, 이하를 갖는다: (x1) 상기 드리프트 영역의 상기 제1 주면 상으로부터 내부에 걸쳐 설치된 선상 액티브 셀 영역； (x2) 상기 메탈 게이트 전극에 전기적으로 접속되고, 상기 선상 액티브 셀 영역을 양측에서 끼우도록 상기 제1 주면의 표면의 제1 및 제2 트렌치 내에, 각각 설치된 제1 및 제2 선상 트렌치 게이트 전극；(x3) 상기 드리프트 영역의 상기 제1 주면측 표면 영역에 설치되고, 상기 제1 도전형과 반대 도전형의 제2 도전형을 가지는 보디 영역； (x4) 상기 제1 및 제2 선상 트렌치 게이트 전극을 경계로 하여, 상기 선상 액티브 셀 영역을 양측에서 끼우도록, 양측에 인접해서 설치된 선상 인액티브 셀 영역； (x5) 상기 선상 인액티브 셀 영역에서, 상기 제1 주면측 표면 영역의 거의 전면에 설치되고, 상기 보디 영역과 동일 도전형이며, 이것보다 깊은 플로팅 영역； (x6) 상기 보디 영역의 상기 제1 주면측 표면 영역에 설치된 상기 제1 도전형의 이미터 영역, 또한, 여기서, 각 제2 선상 단위 셀 영역은, 이하를 가진다 : (y1) 상기 드리프트 영역의 상기 제1 주면 상에서 내부에 걸쳐 설치된 선상 홀 컬렉터 셀 영역； (y2) 상기 메탈 이미터 전극에 전기적으로 접속되고, 상기 선상 홀 컬렉터 셀 영역을 양측에서 끼우도록 상기 제1 주면의 표면의 제3 및 제4 트렌치 내에, 각각 설치된 제3 및 제4 선상 트렌치 게이트 전극； (y3) 상기 드리프트 영역의 상기 제1 주면측 표면 영역에 설치된 상기 보디 영역； (y4) 상기 제3 및 제4 선상 트렌치 게이트 전극을 경계로 하여, 상기 선상 홀 컬렉터 셀 영역을 양측에서 끼우도록, 양측에 인접해서 설치된 상기 선상 인액티브 셀 영역； (y5) 상기 선상 인액티브 셀 영역에 있어서, 상기 제1 주면측 표면 영역의 거의 전면에 설치되고, 상기 보디 영역과 동일 도전형이며, 이것보다 깊은 상기 플로팅 영역.
2. 상기 1항의 반도체 장치의 제조 방법에 있어서, 상기 선상 액티브 셀 영역의 폭은, 상기 선상 인액티브 셀 영역의 폭보다 좁다.
3. 상기 1항 또는 2항의 반도체 장치의 제조 방법에 있어서, 상기 플로팅 영역의 깊이는, 상기 제1 및 제2 트렌치의 하단보다 깊다.
4. 상기 1항 내지 3항 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 선상 홀 컬렉터 셀 영역에는, 상기 이미터 영역은 설치되지 않았다.
5. 상기 1항 내지 4항 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 선상 액티브 셀 영역의 폭과 상기 선상 홀 컬렉터 셀 영역의 폭은, 거의 같다.
6. 상기 1항 내지 5항 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 선상 액티브 셀 영역은, 이하를 갖는다 : (x1a) 그 길이 방향으로 구분된 액티브 섹션(active section); (x1b) 그 길이 방향으로 구분된 상기 이미터 영역을 갖지 않는 인액티브 섹션(inactive section).
7. 상기 1항 내지 6항 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 제3 및 제4 선상 트렌치 게이트 전극의 이미터 접속부와, 이것에 컨택트하는 컨택트홈은, 거의 직교하고 있다.
8. 상기 1항 내지 6항 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 제3 및 제4 선상 트렌치 게이트 전극의 이미터 접속부에 컨택트하는 컨택트홈은, 평면적으로 상기 이미터 접속부에 내포되어 있다.
9. 상기 1항 내지 4항 및 6항 내지 8항 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 선상 액티브 셀 영역의 폭은, 상기 선상 홀 컬렉터 셀 영역의 폭보다 좁다.
10. 상기 1항 내지 9항 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 각 제1 선상 단위 셀 영역은, 이하를 더 갖는다: (x7) 상기 선상 액티브 셀 영역에 있어서, 상기 보디 영역의 하부의 상기 드리프트 영역에 설치되고, 불순물 농도가 상기 드리프트 영역보다 높으며, 상기 이미터 영역보다 낮은 상기 제1 도전형의 제1 홀 배리어 영역, 또한, 각 제2 선상 단위 셀 영역은, 이하를 더 가진다: (y6) 상기 선상 홀 컬렉터 셀 영역에 있어서, 상기 보디 영역의 하부의 상기 드리프트 영역에 설치되고, 불순물 농도가 상기 드리프트 영역보다 높으며, 상기 이미터 영역보다 낮은 상기 제1 도전형의 제2 홀 배리어 영역.
11. 이하를 포함한 IE형 트렌치 게이트 IGBT: (a) 제1 주면 및 제2 주면을 갖는 반도체기판; (b) 상기 반도체기판 내에 설치되고, 제1 도전형을 갖는 드리프트 영역; (c) 상기 제1 주면 상에 설치된 셀 형성영역; (d) 상기 셀 형성영역 내에 설치된 다수의 선상 단위 셀 영역; (e) 상기 제1 주면 상에 설치된 메탈 게이트 전극; (f) 상기 제1 주면 상에 설치된 메탈 이미터 전극, 여기서, 각 선상 단위 셀 영역은, 이하를 갖는다:(d1) 상기 드리프트 영역의 상기 제1 주면 상으로부터 내부에 걸쳐 설치된 선상 하이브리드 셀(hybrid cell) 영역；(d2) 상기 메탈 이미터 전극에 전기적으로 접속되고, 상기 선상 하이브리드 셀 영역을 양측에서 끼우도록 상기 제1 주면의 표면의 제1 및 제2 트렌치 내에, 각각 설치된 제1 및 제2 선상 트렌치 게이트 전극； (d3) 상기 드리프트 영역의 상기 제1 주면측 표면 영역에 설치되고, 상기 제1 도전형과 반대 도전형의 제2 도전형을 가지는 보디 영역； (d4) 상기 제1 및 제2 선상 트렌치 게이트 전극을 경계로 하여, 상기 선상 액티브 셀 영역을 양측에서 끼우도록, 양측에 인접해서 설치된 선상 인액티브 셀 영역； (d5) 상기 선상 인액티브 셀 영역에 있어서, 상기 제1 주면측 표면 영역의 거의 전면에 설치되고, 상기 보디 영역과 동일 도전형이며, 이것보다 깊은 플로팅 영역；(d6) 상기 선상 하이브리드 셀 영역 내에 설치되고, 서로 거의 대칭인 제1 및 제2 선상 하이브리드 서브 셀(hybrid sub-cell) 영역; (d7) 상기 메탈 게이트 전극에 전기적으로 접속되고, 상기 제1 및 제2 선상 하이브리드 서브 셀 영역의 경계를 이루는 제3 트렌치 내에 설치된 제3 선상 트렌치 게이트 전극； (d8) 상기 제1 및 제2 선상 하이브리드 서브 셀 영역의 각각에 있어서, 상기 제3 트렌치에 근접하도록, 상기 보디 영역의 상기 제1 주면측 표면 영역에 설치된 상기 제1 도전형의 이미터 영역.
12. 상기 11항의 반도체 장치의 제조 방법에 있어서, 상기 선상 인액티브 셀 영역의 폭은, 상기 제1 및 제2 선상 하이브리드 서브 셀 영역의 각각의 폭보다 넓다.
13. 상기 11항 또는 12항의 반도체 장치의 제조 방법에 있어서, 상기 플로팅 영역의 깊이는, 상기 제1 및 제2 트렌치의 하단보다 깊다.
14. 상기 11항 내지 13항 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 제1 및 제2 선상 하이브리드 서브 셀 영역에서, 각각 상기 제1 및 제2 트렌치에 근접하는 측에는, 상기 이미터 영역은 설치되지 않았다.
15. 상기 11항 내지 14항 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 제1 및 제2 선상 하이브리드 서브 셀 영역의 폭은, 서로 거의 같다.
16. 상기 11항 내지 15항 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 제1 및 제2 선상 하이브리드 서브 셀 영역은, 이하를 갖는다: (d1a) 그 길이 방향으로 구분된 액티브 섹션; (d1b) 그 길이 방향으로 구분된 상기 이미터 영역을 갖지 않는 인액티브 섹션.
17. 상기 11항 내지 16항 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 제1 및 제2 선상 트렌치 게이트 전극의 이미터 접속부에 컨택트하는 컨택트홈은, 평면적으로 상기 이미터 접속부에 내포되어 있다.
18. 상기 11항 내지 16항 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 제1 및 제2 선상 트렌치 게이트 전극은, 각각 이하를 갖는다: (d2a) 상기 보디 영역의 하부의 상기 드리프트 영역에 설치되고, 불순물 농도가 상기 드리프트 영역보다 높으며, 상기 이미터 영역보다 낮은 상기 제1 도전형의 홀 배리어 영역.
19. 이하를 포함한 IE형 트렌치 게이트 IGBT: (a) 제1 주면 및 제2 주면을 가지는 반도체 기판； (b) 상기 반도체 기판 내에 설치되고, 제1 도전형을 가지는 드리프트 영역； (C) 상기 제1 주면 상에 설치된 셀 형성영역；(d) 상기 셀 형성영역 내에 설치되고, 각각이 제1 선상 단위 셀 영역 및 제2 선상 단위 셀 영역을 갖는 다수의 선상 단위 셀 영역； (e) 상기 제1 주면 상에 설치된 메탈 게이트 전극； (f) 상기 제1 주면 상에 설치된 메탈 이미터 전극, 여기서, 각 제1 선상 단위 셀 영역은, 이하를 가진다: (x1) 상기 드리프트 영역의 상기 제1 주면 상으로부터 내부에 걸쳐 설치된 선상 액티브 셀 영역； (x2) 상기 메탈 게이트 전극에 전기적으로 접속되고, 상기 선상 액티브 셀 영역을 양측에서 끼우도록 상기 제1 주면의 표면의 제1 및 제2 트렌치 내에, 각각 설치된 제1 및 제2 선상 트렌치 게이트 전극； (x3) 상기 드리프트 영역의 상기 제1 주면측 표면 영역에 설치되고, 상기 제1 도전형과 반대 도전형의 제2 도전형을 가지는 보디 영역；(x4) 상기 제1 및 제2 선상 트렌치 게이트 전극을 경계로 하여, 상기 선상 액티브 셀 영역을 양측에서 끼우도록, 양측에 인접해서 설치된 선상 인액티브 셀 영역； (x5) 상기 선상 인액티브 셀 영역에 있어서, 상기 제1 주면측 표면 영역의 거의 전면에 설치되고, 상기 보디 영역과 동일 도전형이며, 이것보다 깊은 플로팅 영역； (x6) 상기 보디 영역의 상기 제1 주면측 표면영역에 설치된 상기 제1 도전형의 이미터 영역； (x7) 상기 선상 인액티브 셀 영역의 단부에 따라서, 상기 제1 주면의 표면설치된 단부 트렌치； (x8) 상기 단부 트렌치에 따라서, 상기 셀 형성영역의 주변 외부에 설치된 게이트 배선； (x9) 상기 게이트 배선 하부의 상기 제1 주면측 표면 영역으로부터 상기 단부 트렌치의 근방까지 연장하고, 상기 보디 영역보다 깊고, 상기 메탈 이미터 전극에 전기적으로 접속된 제2 도전형 영역.
20. 상기 19항의 반도체 장치의 제조 방법에 있어서, 상기 제2 도전형 영역은, 상기 플로팅 영역과 거의 동시에 형성된다.
21. 상기 19항 또는 20항의 반도체 장치의 제조 방법에 있어서, 상기 제2 도전형 영역은, 상기 단부 트렌치보다 깊다.
[본 발명에서의 기재형식, 기본적 용어, 용법의 설명]
1. 본 발명에 있어서, 실시 형태의 기재는, 필요에 따라서, 편의상 복수의 섹션으로 나누어 기재하는 경우도 있지만, 특별히 그렇지 않다고 가리켜 명시한 경우를 제외하고, 이들은 서로 독립 별개의 것은 아니며, 단일 예의 각 부분, 한쪽이 다른 쪽의 일부 상세 또는 일부 또는 전부의 변형 예 등이다. 또한, 원칙으로서, 동일한 부분은 반복을 생략한다. 또한 실시 형태에서의 각 구성요소는, 특별히 그렇지 않다고 가리켜 명시한 경우, 이론적으로 그 수로 한정되는 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, 필수적인 것은 아니다.
또한, 본 발명에 있어서, 「반도체 장치」라 할때는, 주로, 각종 트랜지스터(능동소자)단체, 또는 그것들 중심으로, 저항, 콘덴서 등을 반도체 칩 등(예로서, 단결정 실리콘 기판) 상에 집적한 것을 말한다. 여기서, 각종 트랜지스터의 대표적인 것으로서는, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)로 대표되는 MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 예시할 수 있다. 이 때, 각종 단체 트랜지스터의 대표적인 것으로서는, 파워 MOSFET 나 IGBT(Insulated Gate Bipolar Transistor)를 예시할 수 있다. 이들은, 일체로 파워계 반도체 디바이스로 분류되고, 그 중에는, 파워 MOSFET, IGBT 외에, 바이폴라 파워 트랜지스터(Bipolar Power Transistor), 사이리스터(Thyristor), 파워 다이오드(Power Diode) 등을 포함한다.
파워 MOSFET의 대표적인 형태는, 표면에 소스 전극이 있고, 이면에 드레인 전극이 있는 2중 확산형 종형 파워 MOSFET(Double Duffused Vertical Power MOSFET)이지만, 이 2중 확산형 종형 파워 MOSFET로는, 주로 2 종류로 분류할 수 있고, 제1은 실시 형태에서 주로 설명하는 플레이너 게이트(Planar Gate)형이며, 제2는 U-MOSFET 등의 트렌치 게이트(Trench Gate)형 이다.
파워 MOSFET로는, 그 외에, LD-MOSFET(Latera1-Diffused MOSFET)가 있다.
2. 마찬가지로, 실시 형태 등의 기재에 있어서, 재료, 조성 등에 대해, 「A로 이루어진 X」등이라고 해도, 특히 그렇지 않다고 가리켜 명시했을 경우 및 문맥으로부터 분명하게, 그렇지 않은 경우를 제외하고, A 이외의 요소를 주요한 구성요소의 하나로 하는 것을 배제하는 것은 아니다. 예를 들어, 성분에 대해 말하면, 「A를 주요한 성분으로서 포함한 X」등의 의미이다. 예를 들어, 「실리콘 부재」등이라고 해도, 순수한 실리콘으로 한정되는 것은 아니고, SiGe 합금이나 그 외 실리콘을 주요한 성분으로 하는 다원 합금, 그 외의 첨가물 등을 포함한 부재도 포함하는 것임은 말할 필요도 없다. 마찬가지로, 「산화실리콘막」, 「산화실리콘계 절연막」등이라고 말해도, 비교적 순수한 비(非)도프 산화 실리콘(Undoped Silicon Dioxide)뿐만이 아니라, FSG(Fluorosilicate Glass), TEOS 베이스 산화 실리콘(TEOS-based silicon oxide), SiOC(Silicon Oxicarbide) 또는 카본 도프 산화 실리콘(Carbon-doped Silicon oxide) 또는 OSG(Organosilicate glass), PSG(Phosphorus Silicate Glass), BPSG(Borophosphosilicate Glass) 등의 열산화막, CVD 산화막, SOG(Spin ON Glass), 나노 클러스터링 실리카(Nano-Clustering Silica: NCS) 등의 도포계 산화 실리콘, 이것들과 같은 부재로 공공(空孔)을 도입한 실리카계 Low-k 절연막(포러스(porous)계 절연막), 및 이것들을 주요한 구성요소로 하는 다른 실리콘계 절연막과의 복합막(複合膜) 등을 포함하는 것은 말할 것도 없다.
또한, 산화 실리콘계 절연막과 함께, 반도체 분야에서 상용되고 있는 실리콘계 절연막으로서는, 질화 실리콘계 절연막이 있다. 이 계통에 속하는 재료로서는, SiN, SiCN, SiNH, SiCNH 등이 있다. 여기서, 「질화 실리콘」이라 할 때는, 특히 그렇지 않다고 가리켜 명시했을 때를 제외하고, SiN 및 SiNH의 양쪽 모두를 포함한다. 마찬가지로, 「SiCN」이라 할 때는, 특히 그렇지 않다고 가리켜 명시했을 때를 제외하고, SiCN 및 SiCNH의 양쪽 모두를 포함한다.
3. 마찬가지로, 도형, 위치, 속성 등에 관해서, 적합한 예시를 하지만, 특히 그렇지 않다고 가리켜 명시한 경우 및 문맥으로부터 분명하게 그렇지 않은 경우를 제외하고, 엄밀히 그것에 한정되는 것이 아닌 것은 말할 것도 없다.
4. 또한, 특정 수치, 수량을 언급했을 때도, 특히 그렇지 않다고 가리켜 명시했을 경우, 이론적으로 그 수로 한정되는 경우 및 문맥으로부터 분명하게 그렇지 않은 경우를 제외하고, 그 특정 수치를 초과하는 수치여도 좋고, 그 특정 수치 미만의 수치여도 좋다.
5. 「웨이퍼(wafer)」라고 했을 때는, 통상은 반도체 장치(반도체 집적회로 장치, 전자장치도 동일)를 그 위에 형성하는 단결정 실리콘 웨이퍼(Silicon wafer)를 가리키지만, 에피텍셜 웨이퍼(epitaxial wafer), SOI 기판, LCD 유리 기판 등의 절연 기판과 반도체층 등의 복합 웨이퍼 등도 포함하는 것은 말할 필요도 없다.
6. 먼저, 파워 MOSFET에 대해 설명한 것과 같이, IGBT는, 일반적으로 플레이너 게이트(Planar Gate)형과 트렌치 게이트(Trench Gate)형으로 대별(大別)된다. 이 트렌치 게이트형 IGBT는, 비교적 온 저항이 낮지만, 전도도 변조를 더욱 촉진하여 온 저항을 더욱 낮게 하기 때문에, IE(Injection Enhancement)효과를 이용한 「IE형 트렌치 게이트 IGBT」(또는, 「액티브 셀 솎음형 트렌치 게이트 IGBT」)가 개발되고 있다. IE형 트렌치 게이트 IGBT는, 셀 영역에 있어서, 실제로 이미터 전극에 접속된 액티브 셀(Active Cell)과, 플로팅 P 보디 영역을 가지는 인액티브 셀(Inactive Cell)을 교대로, 또는, 빗살 모양으로 배치하는 것에 의해, 반도체 기판의 디바이스 주면측(이미터측)에 홀(정공)이 축적하기 쉬운 구조로 한 것이다.
또한, 본 발명에 있어서는, 액티브 셀이 복수 종류 존재한다. 제1은, 실제로 N+ 이미터 영역을 갖고 트렌치 게이트 전극이 메탈 게이트 전극에 전기적으로 접속된 진성 액티브 셀(구체적으로는, 선상(線狀) 액티브 셀 영역)이다. 제2는, N+ 이미터 영역을 가지지 않고 트렌치 게이트 전극이 메탈 이미터 전극에 전기적으로 접속된 의사적(擬似的) 액티브 셀(구체적으로는, 선상 홀 컬렉터 셀 영역)이다. 제3은, 진성(眞性) 액티브 셀과 의사적 액티브 셀을 조합한 하이브리드 셀(hybrid cell)(구체적으로는, 선상 하이브리드 셀 영역)이다.
7. 본 발명에 있어서는, IE형 트렌치 게이트 IGBT 중, 주요한 액티브 셀의 폭이, 주요한 인액티브 셀의 폭보다 좁은 것을 「협 액티브 셀 IE형 트렌치 게이트 IGBT」라고 부른다.
또한, 트렌치 게이트를 가로 자르는(橫切) 방향을 「셀의 폭방향」이라고 하고, 이것과 직교하는 트렌치 게이트(리니어 게이트(linear gate) 부분)의 연장 방향(긴 방향)을 「셀의 길이 방향」이라 한다.
본 발명에 있어서는, 주로 「선상 단위 셀 영역」(예를 들어 선상 액티브 셀 영역과 선상 인액티브 셀 영역으로 구성된다)을 주로 취급하지만, 이 선상 단위 셀 영역이 주기적으로 반복하여, 반도체 칩의 내부 영역에 배열되고, 「셀 형성영역」을 구성하고 있다.
이 셀 영역의 주위에는, 통상, 셀 주변 접합 영역이 설치되어 있고, 또한 그 주위에는, 플로팅 필드 링(Floating Field Ring) 또는 필드 리미팅 링(Field Limiting Ring) 등이 설치되어, 종단 구조를 구성하고 있다. 여기서, 플로팅 필드 링 또는 필드 리미팅 링이란, 드리프트 영역의 표면(디바이스면)에 P형 보디 영역(P형 웰 영역)과는 분리해서 설치되고, 그것과 동일 도전형을 갖는 것과 함께 유사한 농도(주접합에 역방향 전압이 인가되었을 때에 완전 공핍화(空乏化)하지 않을 정도의 농도이다)를 갖고, 링 모양으로 셀 영역을 1중 또는 다중으로 둘러싸는 불순물 영역 또는 불순물 영역군을 말한다.
또한, 이러한 플로팅 필드 링에는, 필드 플레이트(Field Plate)가 설치되는 일이 있다. 이 필드 플레이트란, 플로팅 필드 링에 접속된 도전체막 패턴이며, 절연막을 통해 드리프트 영역의 표면(디바이스면)의 상방으로 연장하고, 링(Ring) 모양으로 셀 영역을 둘러싸는 부분을 말한다.
셀 영역을 구성하는 주기(周期) 요소로서의 선상 단위 셀 영역은, 예를 들면 도 5의 예 등에서는, 선상 액티브 셀 영역을 중심으로 양측에 반폭의 선상 인액티브 셀 영역을 배치한 것을 세트(set)로서 취급하는 것이 합리적이지만, 구체적으로 개별적으로 선상 인액티브 셀 영역을 설명하는 경우에는, 양측으로 분리하고 있기 때문에 불편하므로, 그 경우에는, 구체적인 일체의 부분을 선상 인액티브 셀 영역이라고 한다.
[실시 형태의 상세]
실시 형태에 대해 보다 상술한다. 각 도 중에 있어서, 동일 또는 같은 부분은 동일 또는 유사한 기호 또는 참조 번호로 나타내고, 설명은 원칙으로서 반복하지 않는다.
또한, 첨부 도면에 있어서는, 반대로, 번잡하게 되는 경우 또는 공극(空隙)과의 구별이 명확한 경우에는, 단면이어도 해칭 등을 생략하는 경우가 있다. 이것에 관련하여, 설명 등으로부터 분명한 경우 등에는, 평면적으로 닫힌 구멍(孔)이어도, 배경의 윤곽선을 생략하는 경우가 있다. 또한, 단면이 아니어도, 공극이 아닌 것을 명시하기 위해서, 해칭을 부여하는 일이 있다.
또한, IE형 트렌치 게이트 IGBT에 대해 개시한 선행 특허 출원으로서는, 예를 들면, 일본 특허 출원 제2011-109341호(일본 출원일 2011년 5월 16일)가 있다.
1. 본 발명의 주요한 실시 형태의 아우트라인의 설명(주로 도 1 내지 도 3)
이 섹션에서는, 구체적인 예를 나타내어, 앞의 정의 등을 보완하는 것과 함께, 본 발명의 대표적 구체 예에 관해서, 그 개요를 설명하는 것과 동시에, 전체의 예비적인 설명을 행한다.
또한, 여기에서는, 비대칭형 디바이스(Asymmetric device)를 예로 들어 구체적으로 설명하지만, 대칭형 디바이스(Symmetric device)에도, 거의 그대로 적용할 수 있는 것은 말할 필요도 없다.
도 1은 본 발명의 일실시 형태의 아우트라인을 설명하기 위한 IE형 트렌치 게이트 IGBT 디바이스 칩의 셀 영역 및 그 주변의 상면 모식 배치도이다. 도 2는 도 1의 셀 영역 단부 절단 영역 R1의 X-X' 단면에 대응하는 디바이스 모식 단면도이다. 도 3은 본 발명의 상기 일실시 형태에 관한 도 1의 선상 단위 셀 영역 및 그 주변 R5의 확대 상면도이다. 이것들에 기초하여, 본 발명의 주요한 실시 형태의 아우트라인을 설명한다.
(1) 셀 영역 및 그 주변의 평면 구조 설명(주로 도 1): 우선, 본 발명의 주된 대상인 IE형 트렌치 게이트 IGBT의 디바이스 칩(2)의 내부 영역(종단 구조의 최외부(最外部)인 가이드 링 등의 내측 부분, 즉, 칩(2)의 주요부)의 상면도를 도 1에 나타낸다. 도 1에 나타내는 바와 같이, 칩(2)(반도체 기판)의 내부 영역의 주요부는, 셀 형성영역(10)에 의해서 점유되고 있다. 셀 형성영역(10)의 외주부(外周部)에는, 이것을 둘러싸도록, 환상(環狀)을 나타내고, P형의 셀 주변 접합 영역(35)이 설치되어 있다. 이 셀 주변 접합 영역(35)의 외측에는, 간격을 두고, 단수 또는 복수의 환상을 나타내며, P형의 플로팅 필드 링(floating field ring; 36)(즉, 필드 리미팅 링; field limmiting ring)이 설치되어 있고, 셀 주변 접합 영역(35), 필드 플레이트(Field Plate)(4)(도 4 참조), 가드 링(guard ring)(3)(도 4 참조) 등과 함께, 셀 형성영역(10)에 대한 종단(終端) 구조를 구성하고 있다.
셀 형성영역(10)에는, 이 예에서는, 다수의 선상 단위 셀 영역(40)이 전면에 깔려 있고, 이러한 단부 영역에는, 한 쌍 또는 그 이상(한쪽에 대해 말하면, 1열 또는 수열(數列) 정도)의 더미 셀 영역(34)(선상 더미 셀(dummy cell) 영역)이 배치되어 있다.
(2) 협 액티브 셀형 단위 셀 및 교호(交互) 배열 방식의 설명(주로 도 2): 다음으로, 도 1의 셀 영역 단부 절단 영역 R1의 X-X' 단면을 도 2에 나타낸다. 도 2에 나타내는 바와 같이, 칩(2)의 이면(1b)(반도체 기판의 뒷면측 주면 또는 제2 주면)의 반도체 영역(이 예에서는, 실리콘 단결정 영역)에는, P+형 컬렉터 영역(18)이 설치되어 있고, 그 표면에는 메탈 컬렉터 전극(17)이 설치되어 있다. 반도체 기판(2)의 주요부를 구성하는 N-형 드리프트 영역(20)(제1 도전형의 드리프트 영역)과 P+형 컬렉터 영역(18)의 사이에는, N형 필드 스톱 영역(19)이 설치되어 있다.
한편, N-형 드리프트 영역(20)의 표면측(1a)(반도체 기판의 표면측 주면 또는 제1 주면)의 반도체 영역에는, 다수의 트렌치(21)가 설치되어 있고, 그 중에는, 게이트 절연막(22)을 통하여, 트렌치 게이트 전극(14)이 매립되어 있다. 이러한 트렌치 게이트 전극(14)은, 그 기능에 따라서, 메탈 게이트 전극(5)(구체적으로는, 메탈 게이트 배선(7)) 또는 이미터 전극(8)에 접속되어 있다.
또한, 이러한 트렌치(21)는, 각 영역을 구획하는 기능을 하고 있고, 예를 들면, 더미 셀 영역(34)은, 한 쌍의 트렌치(21)에 의해 양측으로부터 구획되어 있고, 그 안의 하나의 트렌치(21)에 의해, 셀 형성영역(10)과 셀 주변 접합 영역(35)이 구획되어 있다. 이 셀 주변 접합 영역(35)은, P+형 보디 컨택트 영역(25p)을 통하여, 메탈 이미터 전극(8)과 접속되어 있다. 또한, 본 발명에 있어서는, 특별히 언급하지 않는 이상, 트렌치의 어느 부분의 게이트 절연막(22)의 두께도 거의 같게 하고 있다(그러나, 필요에 따라, 어느 부분의 두께를 다른 부분과 비교하여, 다르게 하는 것을 배제하는 것은 아니다). 이와 같이, 셀 주변 접합 영역(35) 및 더미 셀 영역(34)에 있어서, 이미터 컨택트를 취하는 것에 의해서, 더미 셀 영역(34) 등의 폭이 프로세스적으로 변화했을 경우에 있어서도, 내압의 저하를 방지할 수 있다.
셀 주변 접합 영역(35)의 외측의 N-형 드리프트 영역(20)의 표면측(1a)의 반도체 영역에는, P형의 플로팅 필드 링(36)이 설치되어 있고, 이 표면(1a)상에는, 필드 플레이트(4)가 설치되며, P+형 보디 컨택트 영역(25r)을 통하여, 플로팅 필드 링(36)에 접속되어 있다.
다음으로, 셀 형성영역(10)을 더 설명한다. 더미 셀 영역(34)은, N+형 이미터 영역(12)을 갖지 않는 것 이외에, 구조 및 사이즈도, 기본적으로 선상 액티브 셀 영역(40a)과 같고, P형 보디 영역(15)의 표면에 설치된 P+형 보디 컨택트 영역(25d)은, 메탈 이미터 전극(8)과 접속되어 있다.
셀 형성영역(10)의 내부 영역의 대부분은, 기본적으로, 선상 단위 셀 영역(40)을 단위 격자(單位格子)로 하는 병진(竝進)대상의 반복 구조(또한, 엄밀한 의미에서 대상성(對象性)을 요구하는 것은 아니다. 이하 동일)를 하고 있다. 단위 격자로서의 선상 단위 셀 영역(40)은, 선상 인액티브 셀 영역(40i), 그 일 방향 측의 선상 액티브 셀 영역(40a), 그와 다른 방향 측의 선상 홀 컬렉터 셀 영역(40c), 및, 이러한 양측의 반폭의 선상 인액티브 셀 영역(40i)으로 구성되어 있다. 그러나, 구체적으로는, 전체 폭의 선상 인액티브 셀 영역(40i)의 사이에, 교대로, 선상 액티브 셀 영역(40a) 및 선상 홀 컬렉터 셀 영역(40c)이 배치되어 있다고 볼 수 있다(도 6 참조). 또한, 제1 선상 단위 셀 영역(40f)과 제2 선상 단위 셀 영역(40s)이 교대로 배열되어 있다고 볼 수도 있다.
선상 액티브 셀 영역(40a)의 반도체 기판의 표면측 주면(1a)(제1 주면)측 반도체 표면 영역에는, P형 보디 영역(15)(제2 도전형의 보디 영역)이 설치되어 있고, 그 표면에는, N+형 이미터 영역(12)(제1 도전형의 이미터 영역) 및 P+형 보디 컨택트 영역(25)이 설치되어 있다. 이 P+형 보디 컨택트 영역(25)은, 메탈 이미터 전극(8)과 접속되어 있다. 선상 액티브 셀 영역(40a)에 대해서는, 이 P형 보디 영역(15)의 하부의 N-형 드리프트 영역(20)에, N형 홀 배리어 영역(24)이 설치되어 있다. 또한 선상 액티브 셀 영역(40a)의 양측의 트렌치 게이트 전극(14)은, 메탈 게이트 전극(5)에 전기적으로 접속되어 있다.
이것에 대해서, 선상 홀 컬렉터 셀 영역(40c)의 구조는, 이 예에서는, N+형 이미터 영역(12)이 없는 점과, 양측의 트렌치 게이트 전극(14)이 이미터 전극(8)에 접속되어 있는 점이 다를 뿐이며, 그 외의 것은, 치수 등을 포함하여, 선상 액티브 셀 영역(40a)과 같다.
한편, 선상 인액티브 셀 영역(40i)의 반도체 기판의 표면측 주면(1a)(제1 주면)측 반도체 표면 영역에는, 마찬가지로, P형 보디 영역(15)이 설치되어 있고, 그 하부의 N-형 드리프트 영역(20)에는, 양측의 트렌치(21)의 하단부를 커버하고, 그것보다 깊은 P형 플로팅 영역(16)(제2 도전형의 플로팅 영역)이 설치되어 있다. 이러한 P형 플로팅 영역(16)을 설치하는 것에 의해서, 내압의 급격한 저하를 초래하는 일 없이, 선상 인액티브 셀 영역의 폭(Wi)을 넓게 할 수 있다. 이것에 의해서, 홀 축적 효과를 유효하게 증강하는 것이 가능해진다. 또한, IE형 트렌치 게이트 IGBT에 대해서는, 이미터 전극(8)으로부터 P형 플로팅 영역(16)으로의 컨택트는 형성되지 않고, P형 플로팅 영역(16)으로부터 이미터 전극(8)으로의 직접적인 홀 배출 경로를 차단하는 것에 의해서, 선상 액티브 셀 영역(40a)의 하부의 N-형 드리프트 영역(20)(N베이스 영역)의 홀 농도를 증가시키고, 그 결과, IGBT 내의 MOSFET으로부터 N 베이스 영역에 주입되는 전자 농도를 향상시키는 것에 의해서, 온 저항을 낮추려고 하는 것이다.
이 예에서는, 선상 액티브 셀 영역(40a)의 폭(Wa) 및 선상 홀 컬렉터 셀 영역(40c)의 폭(Wc)은, 선상 인액티브 셀 영역(40i)의 폭(Wi)보다 좁게 되어 있고, 본 발명에서는, 이것을 「협 액티브 셀형 단위 셀」이라고 부른다. 이하에서는, 주로, 이 협 액티브 셀형 단위 셀을 가지는 디바이스에 대해서, 구체적으로 설명하지만, 본원 발명은, 그것에 한정되는 것이 아니고, 「비협 액티브 셀형 단위 셀」을 가지는 디바이스에도 적용할 수 있는 것은 말할 필요도 없다.
도 2의 예에서는, 선상 액티브 셀 영역(40a)(또는 선상 홀 컬렉터 셀 영역(40c))과 선상 인액티브 셀 영역(40i)을 교대로 배열하고, 선상 단위 셀 영역(40)을 구성하고 있지만, 이 구성을, 본 발명에 대해서는, 「교호 배열 방식」이라고 부른다. 이하에서는, 특별히 언급하지 않는 한, 교호 배열 방식을 전제로 설명하지만, 「비교호 배열 방식」이라도 좋은 것은 말할 필요도 없다.
도 2에서는, 본 발명의 도 6등의 실시 형태의 아우트라인(주요부 및 주변부)을 설명했지만, 이하의 설명에서는, 이것들을 셀부(단면, 평면 구조), 셀 주변부 등의 구성요소로 나누어 설명하지만, 이것들은, 각종의 변형예에 대해서도, 그 아우트라인을 주는 것은 말할 필요도 없다.
(3) 액티브 셀 2 차원 솎음 구조의 설명(주로 도 3): 도 1의 선상 단위 셀 영역 주요부 및 그 주변 절단 영역 R5의 상세 평면 구조의 일례를 도 5에 나타낸다. 도 3에 나타내는 바와 같이, 선상 액티브 셀 영역(40a)의 길이 방향으로, 예를 들어, 일정 간격으로 일정한 길이의 액티브 섹션(40aa)이 설치되어 있고, 그 사이가, N+형 이미터 영역(12)이 설치되지 않은 인액티브 섹션(40ai)으로 되어 있다. 즉, 선상 액티브 셀 영역(40a)의 길이 방향의 일부분이 국소 분산적으로 액티브 섹션(40aa)으로 되어 있다. 또한, 여기서, 일정 간격으로 일정한 길이로 분포하고 있는 것은, 주기적인 것을 의미하지만, 실질적으로 주기적인 것은, 국소 분산적 분포에 대응하지만, 국소 분산적인 것은, 그것보다 넓고, 반드시 주기적 또는 준(準)주기적인 것을 의미하지는 않는다.
이와 같이, 셀의 길이 방향에서, 실제로 FET 동작하는 부분을 제한하는 것은, 포화 특성을 제어하는데 있어서 유효하다. 그러나, 이것은, 섹션 8에서 설명하는 바와 같이, 필수는 아니다.
2. 본 발명의 일실시 형태에 있어서의 IE형 트렌치 게이트 IGBT의 디바이스 구조의 설명(주로 도 4 내지 도 8)
이 섹션에서는, 섹션 1의 설명을 근거로 하고, 상기 일실시 형태에 관한 구체적 칩 상면 레이아웃 및 단위 셀 구조(홀 컬렉터 셀을 가지는 액티브 셀 2 차원 솎음 구조)의 일례(섹션 1의 도 1, 도 2 및 도 3에 대응)를 설명한다. 이 섹션에서 설명하는 셀 구조는, 교호 배열 방식의 협 액티브 셀형 단위 셀이다.
또한, 통상, 내압 600볼트의 IGBT 소자(2)를 예로 들면, 칩 사이즈는, 3에서 6 밀리미터 각(角)이 평균적이다. 여기에서는, 설명의 형편상, 세로 4 밀리미터, 가로 5.2 밀리미터의 칩을 예로 들어 설명한다. 여기에서는, 디바이스의 내압을 예로써, 600볼트 정도로 하여 설명한다.
도 4는 본 발명의 상기 일실시 형태의 IE형 트렌치 게이트 IGBT 디바이스 칩의 전체 상면도(도 1에 거의 대응하지만, 보다 구체적인 형상에 가깝다)이다. 도 5는 도 4의 셀 영역 상단부 절단 영역 R4의 확대 평면도이다. 도 6은 도 5의 A-A' 단면에 대응하는 디바이스 단면도이다. 도 7은 도 5의 B-B' 단면에 대응하는 디바이스 단면도이다. 도 8은 도 5의 C-C' 단면에 대응하는 디바이스 단면도이다. 이것들에 기초하여, 본 발명의 일실시 형태에 있어서의 IE형 트렌치 게이트 IGBT의 디바이스 구조를 설명한다.
도 4에 나타내는 바와 같이, IGBT 디바이스 칩(2)의 상면(1a)의 외주부(外周部)에는, 예를 들어, 알루미늄(aluminium)계 배선층 등으로 구성된 환상(環狀)의 가드 링(guard ring; 3)이 설치되어 있고, 그 내측에는, 환상의 플로팅 필드 링 등과 접속된 몇 개(단수 또는 복수)의 환상의 필드 플레이트(4)(예를 들어, 앞과 같은 알루미늄계 배선층 등으로 구성되어 있다)가 설치되어 있다. 필드 플레이트(4)(플로팅 필드 링(36))의 내측이며, 칩(2)의 상면(1a)의 내부 영역의 주요부에는, 셀 형성영역(10)이 설치되어 있고, 셀 형성영역(10) 상은, 그 외부 근방까지, 예를 들어, 앞과 같은 알루미늄계 배선층 등으로 구성된 메탈 이미터 전극(8)으로 덮여 있다. 메탈 이미터 전극(8)의 중앙부는, 본딩 와이어(bonding wire) 등을 접속하기 위한 메탈 이미터 패드(9)로 되어 있고, 메탈 이미터 전극(8)과 필드 플레이트(4)의 사이에는, 예를 들어, 앞과 같은 알루미늄계 배선층 등으로 구성된 메탈 게이트 배선(7)이 배치되어 있다. 이 메탈 게이트 배선(7)은, 예를 들어, 앞과 같은 알루미늄계 배선층 등으로 구성된 메탈 게이트 전극(5)에 접속되어 있고, 메탈 게이트 전극(5)의 중심부는, 본딩 와이어 등을 접속하기 위한 게이트 패드(gate pad)(6)로 되어 있다.
다음으로, 도 4의 셀 영역 상단부 절단 영역 R4의 확대 평면도를 도 5에 나타낸다. 도 5에 나타내는 바와 같이, 셀 형성영역(10)에는, 횡방향으로 선상 단위 셀 영역(40)이 주기적으로 배열되어 있고, 각 선상 단위 셀 영역(40)은, 제1 선상 단위 셀 영역(40f)과 제2 선상 단위 셀 영역(40s)으로 구성되어 있으며, 이 예에서는, 제1 선상 단위 셀 영역(40f)의 폭(Wf)과 제2 선상 단위 셀 영역(40s)의 폭(Ws)은, 거의 같다.
각 제1 선상 단위 셀 영역(40f)은, 중앙의 선상 액티브 셀 영역(40a)과 이것을 둘러싸는 한 쌍의 반폭의 선상 인액티브 셀 영역(40i)으로 구성되어 있다. 선상 액티브 셀 영역(40a)과 선상 인액티브 셀 영역(40i)의 사이에는, 게이트 전극에 전기적으로 접속된 제1 선상 트렌치 게이트 전극(14q(14)) 및 제2 선상 트렌치 게이트 전극(14r(14))이 있다.
한편, 각 제2 선상 단위 셀 영역(40s)은, 중앙의 선상 홀 컬렉터 셀 영역(40c)과 이것을 둘러싸는 한 쌍의 반폭의 선상 인액티브 셀 영역(40i)으로 구성되어 있다. 선상 홀 컬렉터 셀 영역(40c)과 선상 인액티브 셀 영역(40i)의 사이에는, 이미터 전극에 전기적으로 접속된 제3 선상 트렌치 게이트 전극(14s(14)) 및 제4 선상 트렌치 게이트 전극(14t(14))이 있다.
선상 액티브 셀 영역(40a) 및 선상 홀 컬렉터 셀 영역(40c)에는, 각각, 그 길이 방향에 따라, 그 중앙부에 컨택트홈(11)이 설치되어 있고, 그 하부의 반도체 기판 표면 영역에는, P+형 보디 컨택트 영역(25)이 설치되어 있다.
선상 액티브 셀 영역(40a)에 있어서는, 그 길이 방향에 주기적으로, N+형 이미터 영역(12)가 형성된 영역, 즉, 액티브 섹션(40aa)과, N+형 불순물이 도입되어 있지 않은 영역(12i)(N+형 이미터 영역(12)이 형성되어 있지 않은 영역, 즉 P형 보디 영역(15)) 즉, 인액티브 섹션(40ai)이, 교대로 설치되어 있다.
선상 홀 컬렉터 셀 영역(40c)에 있어서는, 그 길이 방향에 주기적으로, 제3 선상 트렌치 게이트 전극(14s(14)) 및 제4 선상 트렌치 게이트 전극(14t(14))을 서로 접속하는 연결 트렌치 게이트 전극(이미터 접속부)(14c)이 설치되어 있고, 컨택트홈(11)(P+형 보디 컨택트 영역(25))과의 교차부에 의해, 서로 접속되어 있다. 즉, 이미터 접속부(14c)와 컨택트홈(11)은, 평면적으로 거의 직교하고 있다. 이 연결 트렌치 게이트 전극(이미터 접속부)(14c)와 P+형 보디 컨택트 영역(25)(또는 메탈 이미터 전극(8))과의 상호 접속에 의해, 제3 선상 트렌치 게이트 전극(14s(14)) 및 제4 선상 트렌치 게이트 전극(14t(14))이, 메탈 이미터 전극(8)에, 전기적으로 접속되어 있다. 또한 이 예에서는, 선상 홀 컬렉터 셀 영역(40c)의 폭과 선상 액티브 셀 영역(40a)의 폭은, 거의 같지만, 이것은, 후에 예시하는 바와 같이, 필수는 아니다. 그러나, 거의 같게 하는 것에 의해서, 홀 분포가 균일하게 되는 메리트가 있다.
선상 인액티브 셀 영역(40i)에 있어서의 반도체 기판의 표면 영역에는, P형 플로팅 영역(16)이 설치되어 있다. 이 예에서는, P형 플로팅 영역(16)의 깊이는, 양단의 트렌치의 하단보다 깊고, 같은 하단부를 커버하는 구조로 되어 있다. 이러한 구조는 필수는 아니지만, 이와 같이 하는 것에 의해서, 선상 인액티브 셀 영역(40i)의 폭을 선상 액티브 셀 영역(40a)의 폭보다 크게 해도 내압을 유지하는 것이 용이하게 되는 메리트가 있다. 또한 이 예에서는, 선상 액티브 셀 영역(40a)의 폭을 선상 인액티브 셀 영역(40i)의 폭보다 좁게 하고 있지만, 이것은 필수는 아니지만, 그와 같이 하는 것에 의해서, IE 효과를 높일 수 있다.
셀 형성영역(10)의 주변 외부에는, 예를 들어, 이것을 둘러싸도록, P형 플로팅 영역(16)이 설치되어 있는 부분(예로써 셀 주변 접합 영역(35))이 있고, 이 P형 플로팅 영역(16)은, P+형 보디 컨택트 영역(25p)(컨택트홈(11))에 의해서, 메탈 이미터 전극(8)에 전기적으로 접속되어 있다.
이 셀 주변 접합 영역(35)에는, 예를 들어, 메탈 게이트 배선(7)이 배치되어 있고, 이 메탈 게이트 배선(7)을 향해서는, 셀 형성영역(10) 내로부터, 제1 선상 트렌치 게이트 전극(14q(14)) 및 제2 선상 트렌치 게이트 전극(14r(14))이 연장하고 있으며(즉, 게이트 인출부(14w)), 단부 연결 트렌치 게이트 전극(14z)의 부분에 있어서, 메탈 게이트 배선-트렌치 게이트 전극 접속부(13)을 통하여, 메탈 게이트 배선(7)과 접속되어 있다. 또한, 선상 인액티브 셀 영역(40i)과 셀 형성영역(10)의 주변 외부의 사이는, 단부 트렌치 게이트 전극(14p)에 의해서 구획되어 있다.
다음으로, 도 5의 A-A' 단면을 도 6에 나타낸다. 도 6에 나타내는 바와 같이, 반도체 기판(1s)의 주요부는, N-형 드리프트 영역(20)이 차지하고 있고, 반도체 칩(2)에 있어서의 반도체 기판(1s)의 이면(1b)측에는, N-형 드리프트 영역(20)에 가까운 쪽으로부터, N형 필드 스톱(field stop) 영역(19), P+형 컬렉터 영역(18) 및 메탈 컬렉터 전극(17)이 설치되어 있다.
한편, 반도체 기판(1s)의 표면(1a)측의 반도체 표면 영역에는, 그 거의 전면(셀 형성영역(10)의 거의 전면)에, P형 보디 영역(15)(제2 도전형의 보디 영역)이 설치되어 있다.
선상 액티브 셀 영역(40a)과 선상 인액티브 셀 영역(40i)의 경계부에서의 반도체 기판(1s)의 표면(1a)측의 반도체 표면 영역에는, 제1 트렌치(21q(21)) 및 제2 트렌치(21r(21))가 설치되어 있고, 각각의 내부에는, 게이트 절연막(22)을 통하여, 제1 선상 트렌치 게이트 전극(14q) 및 제2 선상 트렌치 게이트 전극(14r)이 설치되어 있다.
한편, 선상 홀 컬렉터 셀 영역(40c)과 선상 인액티브 셀 영역(40i)의 경계부에 있어서의 반도체 기판(1s)의 표면(1a)측의 반도체 표면 영역에는, 제3 트렌치(21s) 및 제4 트렌치(21t)가 설치되어 있고, 각각의 내부에는, 게이트 절연막(22)을 통하여, 제3 선상 트렌치 게이트 전극(14s) 및 제4 선상 트렌치 게이트 전극(14t)이 설치되어 있다.
선상 액티브 셀 영역(40a)에 있어서, 반도체 기판(1s)의 표면(1a)측의 반도체 표면 영역에는, N+형 이미터 영역(12)이 설치되어 있고, 컨택트홈(11)의 하단에는, P+형 보디 컨택트 영역(25)이 설치되어 있다. 이 P+형 보디 컨택트 영역(25)의 하부에는, P+형 래치업 방지 영역(23)이 설치되어 있고, P형 보디 영역(15)(제2 도전형의 보디 영역) 및 P+형 래치업 방지 영역(23)의 하부에는, N형 홀 배리어 영역(24)이 설치되어 있다. 또한, 선상 홀 컬렉터 셀 영역(40c)에 있어서의 불순물 도프 구조는, 이 예에서는, N+형 이미터 영역(12)이 설치되어 있지 않은 것 이외에, 선상 액티브 셀 영역(40a)과 같다.
선상 인액티브 셀 영역(40i)에 있어서, 반도체 기판(1s)의 표면(1a)측의 반도체 표면 영역에는, P형 보디 영역(15)의 하부에, 예를 들어, 트렌치(21(21q, 21r, 21s, 21t))보다 깊은 P형 플로팅 영역(16)이 설치되어 있다.
여기에 나타낸 것처럼, 이 예에서는, 선상 홀 컬렉터 셀 영역(40c)에도, 선상 액티브 셀 영역(40a)과 같이, N형 홀 배리어 영역(24), P+형 래치업 방지 영역(23) 등을 마련하고 있지만, 이것들은 필수는 아니다. 그러나, 이것들을 마련하는 것에 의해서, 전체적으로 홀의 흐름의 밸런스를 유지할 수 있다.
반도체 기판(1s)의 표면(1a)상의 거의 전면에는, 예를 들어, 산화 실리콘계 절연막 등의 층간 절연막(26)이 형성되어 있고, 이 층간 절연막(26)에는, 예를 들어 알루미늄계 메탈막을 주요한 구성요소로 하는 메탈 이미터 전극(8)이 설치되어 있으며, 컨택트홈(11)(또는 컨택트홀)을 통하여, N+형 이미터 영역(12) 및 P+형 보디 컨택트 영역(25)과 접속되어 있다.
메탈 이미터 전극(8) 상에는, 또한, 예를 들어, 폴리이미드계 유기 절연막 등의 최종 패시베이션막(39)이 형성되어 있다.
다음으로, 도 5의 B-B'단면을 도 7에 나타낸다. 도 7에 나타내는 바와 같이, 이 단면에 있어서는, 선상 액티브 셀 영역(40a)에 대해서도, N+형 이미터 영역(12)이 설치되어 있지 않기 때문에, 도면 상, 선상 액티브 셀 영역(40a)과 선상 홀 컬렉터 셀 영역(40c)은, 동일하게 된다. 그 외의 부분의 구조는, 도 6에서 설명한 바와 같다. 물론, 도 6과 같이, 제1 선상 트렌치 게이트 전극(14q) 및 제2 선상 트렌치 게이트 전극(14r)은, 메탈 게이트 전극(5)에 전기적으로 접속되어 있고, 제3 선상 트렌치 게이트 전극(14s) 및 제4 선상 트렌치 게이트 전극(14t)은, 메탈 이미터 전극(8)에 전기적으로 접속되고 있다고 하는 점은 상위(相違)하다.
다음으로, 도 5의 C-C' 단면을 도 8에 나타낸다. 도 8에 나타내는 바와 같이, 선상 홀 컬렉터 셀 영역(40c) 이외의 구조는, 도 7에 대해 설명한 바와 같지만, 선상 홀 컬렉터 셀 영역(40c)의 부분에 대해서는, 거의 연결 트렌치 게이트 전극(14c)(이미터 접속부)만이 점유하는 구조로 되어 있다.
여기서, 디바이스 구조를 보다 구체적으로 예시하기 위해서, 디바이스 각 부(도 4 내지 도 8 참조)의 주요 치수의 일례를 나타낸다. 즉, 선상 액티브 셀 영역의 폭(Wa)은, 1.3 마이크로 미터 정도, 선상 인액티브 셀 영역의 폭(Wi)은, 3.3 마이크로 미터 정도(선상 액티브 셀 영역의 폭(Wa)은, 선상 인액티브 셀 영역의 폭(Wi)보다 좁은 것이 바람직하고, Wi/Wa의 값은, 예로써 2 내지 3의 범위가 특히 적합하다), 컨택트 폭은, 0.3 마이크로 미터 정도, 트렌치폭은, 0.7 마이크로 미터 정도(0.8 마이크로 미터 이하가 특히 적합하다), 트렌치 깊이는, 3 마이크로 미터 정도, N+형 이미터 영역(12)의 깊이는, 250 nm정도, P형 보디 영역(15)(채널 영역)의 깊이는, 0.8 마이크로 미터 정도, P+형 래치업 방지 영역(23)의 깊이는, 1.4 마이크로 미터 정도, P형 플로팅 영역(16)의 깊이는, 4.5 마이크로 미터 정도, N형 필드 스톱 영역(19)의 두께는, 1.5 마이크로 미터 정도, P+형 컬렉터 영역의 두께는, 0.5 마이크로 미터 정도, 반도체 기판(2)의 두께는, 70 마이크로 미터 정도(여기에서는, 내압 600볼트 정도의 예를 나타낸다)이다. 또한 반도체 기판(2)의 두께는 구해지는 내압에 강하게 의존한다. 따라서, 내압 1200볼트에서는, 예를 들어 120 마이크로 미터 정도이며, 내압 400볼트에서는, 예를 들어 40 마이크로 미터 정도이다.
또한 이하의 예, 및, 섹션 1의 예에 있어서도, 대응하는 부분의 치수는, 여기에 나타낸 것과 거의 같은 것으로, 설명은 반복하지 않는다.
3. 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법의 설명(주로 도 9 내지 도 26)
이 섹션에서는, 섹션 2에서 설명한 디바이스 구조에 대한 제조 방법의 일례를 나타낸다. 이하에서는, 셀 형성영역(10)을 중심으로 설명하지만, 주변부 등에 대해서는, 필요에 따라서 도 1, 도 2, 도 4 등을 참조한다.
또한, 이하에서는, 선상 액티브 셀 영역(40a)과 그 주변의 선상 인액티브 셀 영역(40i)에 대해 구체적으로 설명하지만, 선상 홀 컬렉터 셀 영역(40c) 그 외(변형예를 포함한다)에 대해서는 N+형 이미터 영역(12)을 형성하지 않는 점을 제외하고, 특별히 바뀌는 것이 없기 때문에, 개개에 관한 설명을 생략한다.
도 9는 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(홀 배리어 영역 도입 공정)에서의 디바이스 단면도이다. 도 10은 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(P형 플로팅 영역 도입 공정)에서의 디바이스 단면도이다. 도 11은 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(트렌치 가공용 하드 마스크 성막 공정)에서의 디바이스 단면도이다. 도 12는 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(트렌치 하드 마스크 가공 공정)에서의 디바이스 단면도이다. 도 13은 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(트렌치 하드 마스크 가공용 레지스트 제거 공정)에서의 디바이스 단면도이다. 도 14는 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(트렌치 가공 공정)에서의 디바이스 단면도이다. 도 15는 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(트렌치 가공용 하드 마스크 제거 공정)에서의 디바이스 단면도이다. 도 16은 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(연신 확산 및 게이트 산화 공정)에서의 디바이스 단면도이다. 도 17은 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(게이트 폴리 실리콘 성막 공정)에서의 디바이스 단면도이다. 도 18은 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(게이트 폴리 실리콘 에치백 공정)에서의 디바이스 단면도이다. 도 19는 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(게이트 산화막 에치백 공정)에서의 디바이스 단면도이다. 도 20은 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(P형 보디 영역 및 N+형 이미터 영역 도입 공정)에서의 디바이스 단면도이다. 도 21은 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(층간 절연막 성막 공정)에서의 디바이스 단면도이다. 도 22는 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(컨택트홀 형성 공정)에서의 디바이스 단면도이다. 도 23은 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(기판 에칭 공정)에서의 디바이스 단면도이다. 도 24는 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(P+형 보디 컨택트 영역 및 P+형 래치업 방지 영역 도입 공정)에서의 디바이스 단면도이다. 도 25는 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(표면 메탈 성막 & 최종 패시베이션막 형성 공정)에서의 디바이스 단면도이다. 도 26은 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명하기 위한 도 6의 제1 선상 단위 셀 영역에 대응하는 제조 공정 중(이면연삭 및 이면 불순물 도입 공정)에서의 디바이스 단면도이다. 이것들에 기초하여, 본 발명의 실시 형태 1의 디바이스 구조에 대응하는 제조 방법을 설명한다.
우선, N-형 실리콘 단결정(예를 들어 인 농도 2×1014/cm3 정도)의 200ø 웨이퍼(150ø, 100ø, 300ø, 450ø 등의 각종 지름의 웨이퍼라도 좋다)를 준비한다. 여기에서는, 예를 들어, FZ(Floating　Zone) 법에 의한 웨이퍼가 가장 적합하지만, CZ(Czochralski) 법에 의한 웨이퍼라도 좋다.
다음으로, 도 9에 나타내는 바와 같이, 반도체 웨이퍼(1)의 표면(1a)(제1 주면) 상의 거의 전면에, N형 홀 배리어 영역 도입용 레지스트막(31)을 도포 등에 의해 형성하고, 통상의 리소그래피에 의해, 패터닝한다. 패터닝된 N형 홀 배리어 영역 도입용 레지스트막(31)을 마스크로 하여, 예를 들어, 이온 주입에 의해, 반도체 웨이퍼(1)의 표면(1a)(제1 주면) 측의 반도체 기판(1s)(N-형 단결정 실리콘 기판) 내에, N형 불순물을 도입하는 것에 의해, N형 홀 배리어 영역(24)을 형성한다. 이 때의 이온 주입 조건으로서는, 예로써, 이온(ion) 종류:인, 도스(dose)량:6×1012/cm2 정도, 주입 에너지:80 KeV 정도를 적합한 것으로 하여 예시할 수 있다. 그 후, 에싱(ashing) 등에 의해, 불필요하게 된 레지스트막(31)을 제거한다.
다음으로, 도 10에 나타내는 바와 같이, 반도체 웨이퍼(1)의 표면(1a)상의 거의 전면에, P형 플로팅 영역 도입용 레지스트막(37)을 도포 등에 의해 형성하고, 통상의 리소그래피에 의해, 패터닝한다. 패터닝된 P형 플로팅 영역 도입용 레지스트막(37)을 마스크로 하여, 예를 들어, 이온 주입에 의해, 반도체 웨이퍼(1)의 표면(1a)(제1 주면) 측의 반도체 기판(1s) 내에, P형 불순물을 도입하는 것에 의해, P형 플로팅 영역(16)을 형성한다. 이 때의 이온 주입 조건으로서는, 예를 들어, 이온 종류:붕소(boron), 도스량:3.5×1013/cm2 정도, 주입 에너지:75 KeV 정도를 적합한 것으로 하여 예시할 수 있다. 그 후, 에싱 등에 의해, 불필요하게 된 레지스트막(37)을 제거한다. 또한, P형 플로팅 영역(16)의 도입 시에, 도 2의 셀 주변 접합 영역(35), 플로팅 필드 링(36)도 동시에 도입한다.
다음으로, 도 11에 나타내는 바와 같이, 반도체 웨이퍼(1)의 표면(1a) 상의 거의 전면에, 예를 들어, CVD(Chemical　Vapor　Deposition) 등에 의해, 산화 실리콘계 절연막 등의 트렌치 형성용 하드 마스크막(32)(예를 들면, 두께 450nm 정도)를 성막한다.
다음으로, 도 12에 나타내는 바와 같이, 반도체 웨이퍼(1)의 표면(1a)상의 거의 전면에, 트렌치 하드 마스크막 가공용 레지스트막(33)을 도포 등에 의해 형성하고, 통상의 리소그래피에 의해, 패터닝한다. 패터닝된 트렌치 하드 마스크막 가공용 레지스트막(33)을 마스크로 하여, 예를 들어, 드라이 에칭에 의해, 트렌치 형성용 하드 마스크막(32)을 패터닝한다.
그 후, 도 13에 나타내는 바와 같이, 에싱 등에 의해, 불필요하게 된 레지스트막(33)을 제거한다.
다음으로, 도 14에 나타내는 바와 같이, 패터닝된 트렌치 형성용 하드 마스크막(32)을 이용하여, 예를 들면, 이방성 드라이 에칭에 의해, 트렌치(21)를 형성한다. 이 이방성 드라이 에칭(dry etching)의 가스(gas)계로서는, 예를 들어, Cl2/O2계 가스를 적합한 것으로 하여 예시할 수 있다.
그 후, 도 15에 나타내는 바와 같이, 예를 들어, 불산(弗酸)계 산화 실리콘막 에칭액 등을 이용한 웨트 에칭(wet etching)에 의해, 불필요하게 된 트렌치 형성용 하드 마스크막(32)을 제거한다.
다음으로, 도 16에 나타내는 바와 같이, P형 플로팅 영역(16) 및 N형 홀 배리어 영역(24)에 대한 연신(延伸) 확산(예를 들어, 섭씨 1200도, 30분 정도)을 실행한다. 이어서, 예를 들면, 열산화 등에 의해, 반도체 웨이퍼(1)의 표면(1a)상 및 트렌치(21)의 내면의 거의 전면에, 게이트 절연막(22)(예를 들면, 두께 120 nm정도)을 형성한다.
다음으로, 도 17에 나타내는 바와 같이, 트렌치(21)를 매립하도록, 게이트 절연막(22) 상의 반도체 웨이퍼(1)의 표면(1a)상 및 트렌치(21)의 내면의 거의 전면에, 예를 들어 CVD 등에 의해, 인(燐)이 도프된 도프트 폴리 실리콘(Doped　Poly-Silicon)막(27)을 성막한다(예를 들면, 두께 600 nm정도).
다음으로, 도 18에 나타내는 바와 같이, 예를 들어, 드라이 에칭 등(예를 들어, 가스계는 SF6 등)에 의해, 폴리 실리콘막(27)을 에치백하는 것에 의해, 트렌치(21) 내에 트렌치 게이트 전극(14)을 형성한다.
다음으로, 도 19에 나타내는 바와 같이, 예를 들어, 불산계 산화 실리콘막 에칭액 등을 이용한 웨트 에칭에 의해, 트렌치(21) 외의 게이트 절연막(22)을 제거한다.
다음으로, 도 20에 나타내는 바와 같이, 예를 들어, 열산화 또는 CVD에 의해, 반도체 웨이퍼(1)의 표면(1a) 상의 거의 전면에, 후속의 이온 주입용의 비교적 얇은 산화 실리콘막(예를 들어, 게이트 절연막과 같은 정도)을 형성한다. 이어서, 반도체 웨이퍼(1)의 표면(1a) 상에 통상의 리소그래피에 의해, P형 보디 영역 도입용 레지스트막을 형성한다. 이 P형 보디 영역 도입용 레지스트막을 마스크로 하여, 예를 들면, 이온 주입에 의해, 셀 형성영역(10)의 거의 전면 및 그 외 필요한 부분에, P형 불순물을 도입하는 것에 의해, P형 보디 영역(15)을 형성한다. 이 때의 이온 주입 조건으로서는, 예를 들어, 이온 종류: 붕소, 도스량:3×1013/cm2 정도, 주입 에너지:75 KeV 정도를 적합한 것으로 하여 예시할 수 있다. 그 후, 에싱 등에 의해, 불필요하게 된 P형 보디 영역 도입용 레지스트막을 제거한다.
또한, 반도체 웨이퍼(1)의 표면(1a) 상에 통상의 리소그래피에 의해, N+형 이미터 영역 도입용 레지스트막을 형성한다. 이 N+형 이미터 영역 도입용 레지스트막을 마스크로 하여, 예를 들면, 이온 주입에 의해, 선상 액티브 셀 영역(40a)의 P형 보디 영역(15)의 상부 표면의 거의 전면에, N형 불순물을 도입하는 것에 의해, N+형 이미터 영역(12)을 형성한다. 이 때의 이온 주입 조건으로서는, 예를 들어, 이온 종류:비소, 도스량:5×1015/cm2 정도, 주입 에너지:80 KeV 정도를 적합한 것으로 하여 예시할 수 있다. 그 후, 에싱 등에 의해, 불필요하게 된 N+형 이미터 영역 도입용 레지스트막을 제거한다.
다음으로, 도 21에 나타내는 바와 같이, 반도체 웨이퍼(1)의 표면(1a) 상의 거의 전면에, 예를 들면, CVD 등에 의해, 층간 절연막(26)으로서 예로써, PSG(Phosphsilicate　Glass)막을 성막한다(두께는, 예를 들어, 600nm정도). 이 층간 절연막(26)의 재료로서는, PSG막 외, BPSG(Borophosphsilicate　Glass)막, NSG(NoN-doped　Silicate　Glass)막, SOG(SpiN-ON-Glass)막 또는, 이들의 복합막 등을 적합한 것으로 하여 예시할 수 있다.
다음으로, 도 22에 나타내는 바와 같이, 층간 절연막(26) 상의 반도체 웨이퍼(1)의 표면(1a)상에, 통상의 리소그래피에 의해, 컨택트홈 형성용 레지스트막(28)을 형성한다. 이어서, 예를 들어, 이방성 드라이 에칭 등 (가스계는, 예로써, Ar/CHF3/CF4 등)에 의해, 컨택트홈(11)(또는 컨택트홀)을 형성한다.
그 후, 도 23에 나타내는 바와 같이, 에싱 등에 의해, 불필요하게 된 레지스트막(28)을 제거한다. 이어서, 예를 들어, 이방성 드라이 에칭에 의해, 컨택트홈(11)(또는 컨택트홀)을 반도체 기판 내로 연장한다. 이 때의 가스계로서는, 예로써, Cl2/O2계 가스를 적합한 것으로 하여 예시할 수 있다.
다음으로, 도 24에 나타내는 바와 같이, 예를 들어, 컨택트홈(11)을 통하여, P형 불순물을 이온 주입하는 것에 의해, P+형 보디 컨택트 영역(25)을 형성한다. 여기서, 이온 주입 조건으로서는, 예로써, 이온 종류:BF2, 도스량:5×1015/cm2 정도, 주입 에너지:80 KeV 정도를 적합한 것으로 하여 예시할 수 있다.
마찬가지로, 예를 들어, 컨택트홈(11)을 통하여, P형 불순물을 이온 주입하는 것에 의해, P+형 래치업 방지 영역(23)을 형성한다. 여기서, 이온 주입 조건으로서는, 예로써, 이온 종류: 붕소, 도스량: 5×1015/cm2 정도, 주입 에너지: 80 KeV 정도를 적합한 것으로 하여 예시할 수 있다.
다음으로, 도 25에 나타내는 바와 같이, 스퍼터링(Sputtering) 등에 의해, 예를 들면, 알루미늄계 전극막(8)(메탈 이미터 전극(8)이 된다)을 형성한다. 구체적으로는, 예로써, 이하와 같은 순서로 실행한다. 우선, 예로써 스퍼터링 성막보다, 반도체 웨이퍼(1)의 표면(1a) 상의 거의 전면에 배리어 메탈막으로서, TiW막(예를 들어, 두께 200nm정도)을 형성한다(TiW막 중의 티탄(titanium)이 많은 부분은, 후의 열처리에 의해, 실리콘 계면으로 이동하여 실리사이드를 형성하여, 컨택트 특성의 개선에 기여하지만, 이러한 과정은 번잡하므로 도면에는 표시하지 않는다).
이어서, 예를 들면, 질소 분위기, 섭씨 600도 정도로, 10분 정도의 실리사이드 어닐(silicide anneal)을 실행한다. 이어서, 배리어 메탈막 상의 거의 전면에, 컨택트홈(11)을 매립하도록, 예를 들어 스퍼터링 성막보다, 알루미늄을 주요한 성분으로 하는(예를 들어, 수% 실리콘 첨가, 나머지는 알루미늄) 알루미늄계 메탈막(예를 들어, 두께 5 마이크로 미터 정도)을 형성한다. 이어서, 통상의 리소그래피에 의해서, 알루미늄계 메탈막 및 배리어 메탈막으로 이루어진 메탈 이미터 전극(8)을 패터닝 한다(드라이 에칭의 가스계로서는, 예를 들어, Cl2/BCl3 등). 또한, 최종 패시베이션막으로서, 예를 들면, 폴리이미드(polyimide)를 주요한 성분으로 하는 유기막(예를 들어, 두께 2.5 마이크로 미터 정도) 등을 최종 패시베이션막(39)으로 하여, 웨이퍼(1)의 디바이스면(1a)의 거의 전면에 도포하고, 통상의 리소그래피에 의해서, 도 6의 이미터 패드(9), 게이트 패드(6) 등을 개구(開口)한다.
다음으로, 웨이퍼(1)의 이면(1b)에 대해서, 백 그라인딩(back grinding) 처리(필요에 따라, 이면의 데미지(damage) 제거를 위한 케미컬 에칭 등도 실시)를 실시하는 것에 의해, 예를 들어, 원래의 800 마이크로 미터 정도(적합한 범위로서는, 1000 내지 450 마이크로 미터 정도)의 웨이퍼 두께를 필요에 따라서, 예를 들면 200 내지 30 마이크로 미터 정도로 박막화한다. 예로써, 내압이 600볼트 정도로 하면, 최종 두께는, 70 마이크로 미터 정도이다.
다음으로, 도 26에 나타내는 바와 같이, 반도체 웨이퍼(1)의 이면(1b)의 거의 전면에, 예로써, 이온 주입에 의해, N형 불순물을 도입하는 것에 의해서, N형 필드 스톱 영역(19)을 형성한다. 여기서, 이온 주입 조건으로서는, 예를 들어, 이온 종류: 인, 도스량: 7×1012/cm2 정도, 주입 에너지: 350 KeV 정도를 적합한 것으로 하여 예시할 수 있다. 그 후, 필요에 따라서, 불순물 활성화를 위해, 웨이퍼(1)의 이면(1b)에 대해, 레이저 어닐 등을 실시한다. 다음으로, 반도체 웨이퍼(1)의 이면(1b)의 거의 전면에, 예를 들면, 이온 주입에 의해, N형 불순물을 도입하는 것에 의해서, P+형 컬렉터 영역(18)을 형성한다. 여기서, 이온 주입 조건으로서는, 예를 들어, 이온 종류: 붕소, 도스량:1×1013/cm2 정도, 주입 에너지: 40 KeV 정도를 적합한 것으로 하여 예시할 수 있다. 그 후, 필요에 따라서, 불순물 활성화를 위해, 웨이퍼(1)의 이면(1b)에 대해, 레이저 어닐 등을 실시한다.
다음으로, 예를 들면, 스퍼터링 성막에 의해, 반도체 웨이퍼(1)의 이면(1b)의 거의 전면에, 메탈 컬렉터 전극(17)을 형성한다(구체적으로 상세한 것에 대하여는, 도 49 및 그 설명을 참조). 그 후, 다이싱 등에 의해, 반도체 웨이퍼(1)의 칩 영역으로 분할하고, 필요에 따라서, 패키지로 밀봉하면, 디바이스가 완성된다.
4. 본 발명의 상기 일실시 형태에 있어서의 IE형 트렌치 게이트 IGBT의 게이트 전극 접속 구조에 관한 변형 예의 설명(주로 도 27 내지 도 29)
이 섹션에서는, 섹션 2에서 설명한 디바이스 구조 가운데, 선상 홀 컬렉터 셀 영역(40c)(예로써 도 5)의 양측의 트렌치 게이트 전극(14(14s, 14t))을 메탈 이미터 전극(8)에 접속하는 연결 트렌치 게이트 전극(14c)(이미터 접속부)에 관한 변형 예를 설명한다. 따라서, 섹션 1 내지 3에서 설명한 부분은, 기본적으로 동일한 것으로, 이하에서는 원칙으로서 다른 부분만을 설명한다.
도 27은 본 발명의 상기 일실시 형태에 있어서의 IE형 트렌치 게이트 IGBT의 게이트 전극 접속 구조에 관한 변형 예를 설명하기 위한 도 5에 대응하는 도 4의 셀 영역 상단부 절단 영역 R4의 확대 평면도이다. 도 28은 도 27의 A-A' 단면에 대응하는 디바이스 단면도이다. 도 29는 도 27의 C-C' 단면에 대응하는 디바이스 단면도이다. 이것들에 기초하여, 본 발명의 상기 일실시 형태에 있어서의 IE형 트렌치 게이트 IGBT의 게이트 전극 접속 구조에 관한 변형 예를 설명한다.
도 27에 나타내는 바와 같이, 이 예에서는, 도 5와 달리, 연결 트렌치 게이트 전극(14c)의 부분에서, 메탈 이미터 전극(8)과 접속하는 것은 아니다. 즉, 제3 선상 트렌치 게이트 전극(14s) 및 제4 선상 트렌치 게이트 전극(14t)과 동층의 폴리 실리콘막을 반도체 기판(1s)의 표면(1a)측의 반도체 표면상으로 연장하고, 게이트 산화막(22) 등을 통하여 접속용 게이트 인출 패드(14x)(이미터 접속부)를 설치하고, 이 접속용 게이트 인출 패드(14x)와 메탈 이미터 전극(8)을 접속하고 있다. 이 결과, 상호 접속 부분의 컨택트홈(11)은, 평면적으로 이미터 접속부(14x)에 내포되게 된다. 이러한 구조로 하는 것에 의해서, 접속 신뢰성을 더욱 향상시킬 수 있다.
또한, 접속용 게이트 인출 패드(14x)는, 선상 홀 컬렉터 셀 영역(40c)의 길이 방향에, 일정한 간격을 두고 주기적으로 설치되어 있다.
따라서, 도 27의 A-A' 단면은, 도 28에 나타나 있고, 도 6과 모두 같게 된다. 한편, 도 27의 C-C' 단면은, 도 29에 나타내는 바와 같이, 도 8과 약간 다른 것이 된다. 즉, 도 29에 나타내는 바와 같이, 선상 홀 컬렉터 셀 영역(40c)에 대응하는 부분 이외는, 도 6과 거의 동일하지만, 선상 홀 컬렉터 셀 영역(40c)에 대응하는 부분은, 꽤 다른 것으로 되어 있다. 즉, P+형 보디 컨택트 영역(25) 및 P+형 래치업 방지 영역(23)이 없고, 컨택트홈(11)은 있고, 접속용 게이트 인출 패드(14x)(이미터 접속부)에는 접속하고 있지만, 이 부분에서 반도체 기판부에는, 접속되어 있지 않다. 물론 도 6과 같이, N+형 이미터 영역(12)도 없다.
5. 본 발명의 상기 일실시 형태에 있어서의 IE형 트렌치 게이트 IGBT의 셀 구조에 관한 변형 예의 설명(주로 도 30 내지 도 32)
이 섹션에서 설명하는 예는, 섹션 1, 2 및 4에 있어서의 선상 액티브 셀 영역(40a) 및 선상 홀 컬렉터 셀 영역(40c)의 구조의 변형 예이다. 따라서, 제법(製法)도 포함하여, 여기까지 설명한 바와 기본적으로 다른 것이 없기 때문에, 이하에서는 원칙으로서 다른 부분만을 설명한다.
도 30은 본 발명의 상기 일실시 형태에 있어서의 IE형 트렌치 게이트 IGBT의 셀 구조에 관한 변형 예를 설명하기 위한 도 4의 셀 영역 상단부 절단 영역 R4의 확대 평면도이다. 도 31은 도 30의 A-A' 단면에 대응하는 디바이스 단면도이다. 도 32는 도 30의 C-C' 단면에 대응하는 디바이스 단면도이다. 이것들에 기초하여, 본 발명의 상기 일실시 형태에 있어서의 IE형 트렌치 게이트 IGBT의 셀 구조에 관한 변형예를 설명한다.
도 30에 나타내는 바와 같이, 이 예에 있어서의 선상 단위 셀 영역(40)은, 선상 하이브리드 셀 영역(40h)과, 그 양측의 반폭(半幅)의 선상 인액티브 셀 영역(40i)으로 구성되어 있고, 이 예에서는, 선상 하이브리드 셀 영역(40h)의 폭(Wh)은, 선상 인액티브 셀 영역(40i)의 폭(Wi)(전체 폭)보다 좁다.
선상 하이브리드 셀 영역(40h)은, 서로 면대상(面對象)인 제1 선상 하이브리드 서브 셀 영역(40hf)과 제2 선상 하이브리드 서브 셀 영역(40hs)으로 구성되어 있다. 제1 선상 하이브리드 서브 셀 영역(40hf)은, 도 27(또는 도 5)의 선상 액티브 셀 영역(40a)의 오른쪽 하프 셀(half cell)과 선상 홀 컬렉터 셀 영역(40c)의 왼쪽 하프 셀을 일체화한 하이브리드 셀이다. 한편, 제2 선상 하이브리드 서브 셀 영역(40hs)은, 도 27(또는 도 5)의 선상 액티브 셀 영역(40a)의 왼쪽 하프 셀과 선상 홀 컬렉터 셀 영역(40c)의 오른쪽 하프 셀을 일체화한 하이브리드 셀이다. 즉, 선상 하이브리드 셀 영역(40h)은, 중앙에 메탈 게이트 전극(5)에 전기적으로 접속된 제3 선상 트렌치 게이트 전극(14s)이 오도록, 제1 선상 하이브리드 서브 셀 영역(40hf)과 제2 선상 하이브리드 서브 셀 영역(40hs)을 조합한 것이라고 할 수 있다. 따라서, 이 예에서는, 제1 선상 하이브리드 서브 셀 영역(40hf)의 폭(Whf)과 제2 선상 하이브리드 서브 셀 영역(40hs)의 폭(Whs)은, 거의 동일하다.
또한, 도 27과 달리, 메탈 이미터 전극(8)과 전기적으로 접속되어야 할 트렌치 게이트 전극(14), 즉 제1 선상 트렌치 게이트 전극(14q) 및 제2 선상 트렌치 게이트 전극(14r)이, 선상 인액티브 셀 영역(40i)을 끼워서 그 양측으로 나누어져 있다. 따라서, 상호 접속은, 단부 트렌치 게이트 전극(14p) 외, 제1 선상 트렌치 게이트 전극(14q) 및 제2 선상 트렌치 게이트 전극(14r)과 동층의 폴리 실리콘막을 도 27과 같이, 반도체 기판의 표면(1a) 상에 게이트 절연막(22) 등을 통하여 연장한 접속용 게이트 인출 패드(14x)(이미터 접속부)를 설치하는 것에 의해 실현되고 있다. 이것에 의해서, 제1 선상 트렌치 게이트 전극(14q) 및 제2 선상 트렌치 게이트 전극(14r)을 메탈 이미터 전극(8)과 전기적으로 접속하는 컨택트홈(11)(이 경우는 복수)은, 도 27과 같이, 이미터 접속부(14x)에 평면적으로 내포되어 있다.
다음으로, 도 30의 A-A' 단면을 도 31에 나타낸다. 도 31에 나타내는 바와 같이, 반도체 기판(1s)의 주요부는, N-형 드리프트 영역(20)이 차지하고 있고, 반도체 칩(2)에 있어서의 반도체 기판(1s)의 이면(1b)측에는, N-형 드리프트 영역(20)에 가까운 쪽으로부터, N형 필드 스톱 영역(19), P+형 컬렉터 영역(18) 및 메탈 컬렉터 전극(17)이 설치되어 있다.
한편, 반도체 기판(1s)의 표면(1a)측의 반도체 표면 영역에는, 그 거의 전면(셀 형성영역(10)의 거의 전면)에, P형 보디 영역(15)(제2 도전형의 보디 영역)이 설치되어 있다.
선상 하이브리드 셀 영역(40h)과 선상 인액티브 셀 영역(40i)의 경계부에 있어서의 반도체 기판(1s)의 표면(1a)측의 반도체 표면 영역에는, 제1 트렌치(21q(21)) 및 제2 트렌치(21r(21))가 설치되어 있고, 각각의 내부에는, 게이트 절연막(22)을 통하여, 제1 선상 트렌치 게이트 전극(14q) 및 제2 선상 트렌치 게이트 전극(14r)이 설치되어 있다.
한편, 제1 선상 하이브리드 서브 셀 영역(40hf)과 제2 선상 하이브리드 서브 셀 영역(40hs)의 경계부에 있어서의 반도체 기판(1s)의 표면(1a) 측의 반도체 표면 영역에는, 제3 트렌치(21s)가 설치되어 있고, 그 내부에는, 게이트 절연막(22)을 통하여, 제3 선상 트렌치 게이트 전극(14s)이 설치되어 있다.
제1 선상 하이브리드 서브 셀 영역(40hf) 및 제2 선상 하이브리드 서브 셀 영역(40hs)에 있어서, 반도체 기판(1s)의 표면(1a)측의 반도체 표면 영역에는, 제3 선상 트렌치 게이트 전극(14s)측에만 N+형 이미터 영역(12)이 설치되어 있고, 컨택트홈(11)의 하단에는, P+형 보디 컨택트 영역(25)이 설치되어 있다. 이 P+형 보디 컨택트 영역(25)의 하부에는, P+형 래치업 방지 영역(23)이 설치되어 있고, P형 보디 영역(15)(제2 도전형의 보디 영역) 및 P+형 래치업 방지 영역(23)의 하부에는, N형 홀 배리어 영역(24)이 설치되어 있다.
선상 인액티브 셀 영역(40i)에 있어서, 반도체 기판(1s)의 표면(1a)측의 반도체 표면 영역에는, P형 보디 영역(15)의 하부에, 예를 들어, 트렌치(21(21q, 21r, 21s, 21t))보다 깊은 P형 플로팅 영역(16)이 설치되어 있다.
반도체 기판(1s)의 표면(1a)상의 거의 전면에는, 예를 들어, 산화 실리콘계 절연막 등의 층간 절연막(26)이 형성되어 있고, 이 층간 절연막(26)에는, 예로써 알루미늄계 메탈막을 주요한 구성요소로 하는 메탈 이미터 전극(8)이 설치되어 있으며, 컨택트홈(11)(또는 컨택트홀)을 통하여, N+형 이미터 영역(12) 및 P+형 보디 컨택트 영역(25)과 접속되어 있다.
메탈 이미터 전극(8)상에는, 또한, 예로써, 폴리이미드계 유기 절연막 등의 최종 패시베이션막(39)이 형성되어 있다.
다음으로, 도 30의 C-C' 단면을 도 32에 나타낸다. 도 32에 나타내는 바와 같이, 기본적으로 도 31의 선상 인액티브 셀 영역(40i)에 대응하는 부분과 같지만, 반도체 기판(1s)의 표면(1a)상에, 게이트 절연막(22) 등을 통하여, 제1 선상 트렌치 게이트 전극(14q) 및 제2 선상 트렌치 게이트 전극(14r)과 연결한 접속용 게이트 인출 패드(14x)(이미터 접속부)가 설치되어 있는 점이 다르다. 그리고, 접속용 게이트 인출 패드(14x)(이미터 접속부)는, 도 29와 같이, 컨택트홈(11)(또는 컨택트홀)을 통하여, 메탈 이미터 전극(8)과 접속되어 있다. 또한, 도 29의 선상 홀 컬렉터 셀 영역(40c)과 같은 이유에 의해, P형 플로팅 영역(16)의 상부에는, P형 보디 영역(15)이 설치되지 않았다.
6. 본 발명의 상기 일실시 형태에 있어서의 IE형 트렌치 게이트 IGBT의 홀 컬렉터 셀폭에 관한 변형 예의 설명(주로 도 33 내지 도 35)
이 섹션에서 설명하는 예는, 섹션 2에서 설명한 예의 선상 액티브 셀 영역(40a)의 폭(Wa)과 선상 홀 컬렉터 셀 영역(40c)의 폭(Wc)에 관한 변형 예이다. 따라서, 그 외의 부분은, 섹션 1 내지 4에 설명한 것과 다른 것이 없기 때문에, 이하에서는, 원칙으로서 다른 부분만을 설명한다.
도 33은 본 발명의 상기 일실시 형태에 있어서의 IE형 트렌치 게이트 IGBT의 홀 컬렉터 셀폭에 관한 변형 예를 설명하기 위한 도 5의 부분 절단 영역 2(R3)의 확대 평면도이다. 도 34는 도 33의 A-A' 단면에 대응하는 디바이스 단면도이다. 도 35는 도 33의 B-B' 단면에 대응하는 디바이스 단면도이다. 이것들에 기초하여, 본 발명의 상기 일실시 형태에 있어서의 IE형 트렌치 게이트 IGBT의 홀 컬렉터 셀폭에 관한 변형 예를 설명한다.
도 5의 부분 절단 영역 2(R3)에 대응하는 이 변형 예의 부분을 도 33에 나타낸다. 도 33에 나타내는 바와 같이, 도 5와 달리, 선상 액티브 셀 영역(40a)의 폭(Wa)보다, 선상 홀 컬렉터 셀 영역(40c)의 폭(Wc)이 넓게 되어 있다. 바꾸어 말하면, 선상 액티브 셀 영역(40a)의 폭(Wa)은, 선상 홀 컬렉터 셀 영역(40c)의 폭(Wc)보다 좁다. 이것에 의해서, 홀의 배출이 부드럽게(smooth)하게 되어, 스위칭 특성이 향상한다.
다음으로, 도 33의 A-A' 단면을 도 34에 나타낸다. 도 34에 나타내는 바와 같이, 선상 홀 컬렉터 셀 영역(40c)의 폭(Wc)(이것에 관련하여 선상 인액티브 셀 영역(40i)의 폭(Wi)) 이외는, 도 6과 모두 같다.
다음으로, 도 33의 B-B' 단면을 도 35에 나타낸다. 도 35에 나타내는 바와 같이, 선상 홀 컬렉터 셀 영역(40c)의 폭(Wc)(이것에 관련하여 선상 인액티브 셀 영역(40i)의 폭(Wi)) 이외는, 도 7과 모두 같다.
7. 본 발명의 상기 각 실시 형태에 있어서의 셀 주변 구조의 보완적 설명(주로 도 36)
이 섹션에서는, 도 5의 셀 형성영역(10)의 주변 영역의 단면 구조를 개설(槪說)한다.
도 36은 본 발명의 상기 각 실시 형태에 있어서의 셀 주변 구조의 보완적 설명을 위한 도 5의 H-H' 단면에 대응하는 디바이스 단면도이다. 이것에 기초하여, 본 발명의 상기 각 실시 형태에 있어서의 셀 주변 구조의 보완적 설명을 행한다.
다음으로, 도 5의 H-H' 단면을 도 36에 나타낸다(도 27 및 도 33에 대해서도 같다). 도 36에 나타내는 바와 같이, 선상 인액티브 셀 영역(40i) 및 P형 셀 주변 접합 영역(35) 등에 있어서의 반도체 기판(2)의 표면(1a)에는, P형 보디 영역(15)이 설치되어 있다. 선상 인액티브 셀 영역(40i)의 P형 셀 주변 접합 영역(35)과의 경계 근방의 단부 트렌치(21e) 내에는, 게이트 전위에 접속된 단부 트렌치 게이트 전극(14p)이 설치되어 있고, 단부 완충 영역의 일부로 되어 있다. 또한, 선상 인액티브 셀 영역(40i) 하의 P형 보디 영역(15)의 하측에는, P형 플로팅 영역(16)이 설치되어 있고, 그 깊이는 다른 부분과 같이, 트렌치(21)보다 깊고, 단부 트렌치 게이트 전극(14p)이 수납된 트렌치(21)의 하단부를 커버하고 있다.
또한, P형 셀 주변 접합 영역(35)의 부분에도, 컨택트홈(11)(또는 컨택트홀) 등이 설치되고, 주변 이미터 컨택트부도 설치되어 있다. 이 주변 이미터 컨택트부 아래의 반도체 기판(2)의 표면 영역에는, P+형 보디 컨택트 영역(25p) 및 P+형 래치업 방지 영역(23p)이 설치되어 있고, 그 하부에는, 다른 부분과 같이, P형 영역(16p)이 설치되어 있다. 이 P형 영역(16p)은, 예를 들어 P형 플로팅 영역(16)과 동시에 만들어져 있지만, P형 플로팅 영역(16)과 달리, 이미터 전위에 전기적으로 접속되어 있다. 즉, P형 영역(16p)은, 단부 트렌치(21e) 등에 의해서 레이아웃(layout)적으로 P형 플로팅 영역(16)으로부터 분리되어 있다. 한편, P형 영역(16p)은, P형 플로팅 영역(16)과 같이, 그 깊이는, 트렌치(21)(단부 트렌치(21e)를 포함한다)의 하단보다 깊다. 또한, P형 영역(16p)은, P형 플로팅 영역(16)과 같이, P형 보디 영역(15)보다 깊다.
게이트 배선(7)의 하부의 P형 영역(P형 영역(16p) 또는 P형 보디 영역(15))에는, 홀이 모이기 쉽기 때문에, 게이트 배선(7)과 셀 형성영역(10)(구체적으로는, 선상 인액티브 셀 영역(40i))의 사이에 메탈 이미터 전극(8)과 P형 영역(16p)등(구체적으로는, P+형 보디 컨택트 영역(25p)을 통하여 접속)과의 컨택트부, 즉, 주변 컨택트부(41)가 설치되어 있다. 이것에 의해서, 홀이 배출 경로를 구하여 셀 형성영역(10)으로 이동하는 것에 의한 래치업 내성의 열화가 방지된다. 이 경우, 게이트 배선(7)과 상기 주변 컨택트부(41) 사이에는, 단부 트렌치(21e)와 동등하거나 또는 이것보다 깊고, 상기 게이트 배선(7) 아래와 상기 주변 컨택트부(41) 아래, 및 그 사이의 영역을 평면적으로 게이트 배선(7)에 가까운 영역과 단부 트렌치(21e)에 가까운 영역으로 분리하는 그 이외의 트렌치를 배치하지 않는 것이 바람직하다. 이것은, 그런 이외의 트렌치는, 홀의 유로(流路)인 P형 영역(16p)의 두께를 제한하고, 래치업 내성의 열화로 연결되기 때문이다. 구체적으로는, 도 36(도 27 및 도 33에 대해서도 같다)에 나타내는 바와 같이, 단부 트렌치(21e)와 마주 대하는 부분에서, 단부 연결 트렌치 게이트 전극(14z)을 제거하고 있다. 즉, 이것을 수용하는 트렌치를 설치하지 않았다.
또한, 단부 트렌치(21e) 자체는, 홀의 셀 형성영역에의 주요한 유로(流路)인 P형 영역을 분단(分斷) 또는 협애화(狹隘化)하므로, 래치업 내성의 확보에 유효하다.
8. 본 발명의 상기 각 실시 형태에 있어서의 셀의 길이 방향의 변형 예의 설명(주로 도 37)
이 섹션에서 설명하는 액티브 셀의 레이아웃은, 도 3, 도 5, 도 27, 도 30, 및 도 33의 액티브 셀 또는 그것에 대응하는 부분에 대한 변형 예이다.
도 37은 본 발명의 상기 각 실시 형태에 있어서의 셀의 길이 방향의 변형 예를 설명하기 위한 도 5의 부분 절단 영역 1(R2)의 확대 평면도이다. 이것에 기초하여, 본 발명의 상기 각 실시 형태에 있어서의 셀의 길이 방향의 변형 예를 설명한다.
다음으로, 도 5의 셀 영역 내부 절단 영역 1(R2)의 확대 표면도를 도 37에 나타낸다. 도 37에 나타내는 바와 같이, 셀 형성영역(10)은, 횡방향으로 교대로 배치된 선상 액티브 셀 영역(40a) 및 선상 인액티브 셀 영역(40i)으로 구성되어 있다. 선상 액티브 셀 영역(40a) 및 선상 인액티브 셀 영역(40i)의 사이에는, 트렌치 게이트 전극(14)이 배치되어 있고, 선상 액티브 셀 영역(40a)의 중앙부에는, 선상의 컨택트홈(11)(또는 컨택트홀)이 배치되어 있다. 이 컨택트홈(11)의 양측의 선상 액티브 셀 영역(40a)에는, 선상의 N+형 이미터 영역(12)이 설치되어 있다. 한편, 선상 인액티브 셀 영역(40i)에는, 거의 그 전면에 P형 보디 영역(15) 및 P형 플로팅 영역(16)이 상하에 설치되어 있다.
9. 본 발명의 전반에 관한 고찰 및 각 실시 형태에 관한 보완적 설명(주로 도 38)
도 38은 IE형 트렌치 게이트 IGBT에 있어서의 액티브 셀 솎음율(각 플롯(plot)의 근처에 표시한 수치), 온 저항, 및 스위칭 손실의 관계를 나타낸 데이터 플롯도이다. 이것에 기초하여, 본 발명의 전반에 관한 고찰 및 각 실시 형태에 관한 보완적 설명을 행한다.
(1) 섹션 2 및 4의 예에서의 액티브 셀 솎음율 등에 관한 보완적 설명(도 5등을 참조):　본 발명에 있어서, 액티브 셀 솎음율은, 셀 형성영역(10)의 주요부에 있어서의 홀 유출 경로를 구성하는 각종 셀 영역(홀 유출 셀부)의 폭과, 홀 유출 경로를 구성하지 않는 각종 셀 영역(홀 비유출 셀부)의 폭을 나눈 것으로 정의하고 있다. 따라서, 예를 들어, 도 5의 예에서는, 홀 유출 셀부는, 선상 액티브 셀 영역(40a)과 선상 홀 컬렉터 셀 영역(40c)이며, 홀 비유출 셀부는, 선상 인액티브 셀 영역(40i)이다. 여기서, 선상 액티브 셀 영역(40a)의 폭(Wa)과 선상 홀 컬렉터 셀 영역(40c)의 폭(Wc)은, 동일하기 때문에, 액티브 셀 솎음율 = Wi/Wa로 주어진다.
도 38은, 섹션 2의 예의 선상 홀 컬렉터 셀 영역(40c)을 모두 선상 액티브 셀 영역(40a)으로 한 디바이스 구조(비교예)에 있어서, 액티브 셀 솎음율을 0 내지 5의 사이에서 변화시켰을 때의 온 저항과 스위칭 손실(스위칭 특성)의 변화를 나타낸다. 또한 비교 예에 있어서는, 상기 각 실시 형태(각 변형 예를 포함한다)와 상위하고, 모든 트렌치 게이트 전극은, 메탈 게이트 전극에 전기적으로 접속되어 있다. 도 38로부터 알 수 있는 바와 같이, 액티브 셀 솎음율이 1.5 내지 4(더 바람직하게는, 2 내지 3)의 범위에서 양호한 특성을 얻을 수 있다. 즉, 액티브 셀 솎음율이 1 주변으로부터 낮은 영역에서는, IE 효과가 약하기 때문에, 온 저항이 높아지고 있다. 한편, 액티브 셀 솎음율이 5 주변으로부터 높은 영역에서는, IE 효과가 너무 강해서, 온 저항이 별로 변하지 않음에도 불구하고, 스위칭 손실이 급속히 증가하고 있다.
따라서, 액티브 셀 솎음율로서는, 1.5 내지 4(더 바람직하게는, 2 내지 3)의 범위가 적합한 범위라고 생각할 수 있다. 이하, 이것을 「표준 적합 범위(표준 최적합 범위)」라고 한다. 그러나, 이 디바이스 구조에서, 또한 슈링크(shrink)를 속행하면, 게이트 용량의 급격한 증가를 초래하여, 스위칭 특성이 열화하게 된다.
여기서, 섹션 2의 예(섹션 4의 예도 같다)에서는, 제1로, 비교 예에 있어서의 선상 액티브 셀 영역(40a)을 예를 들면, 한 개 걸러, 선상 홀 컬렉터 셀 영역(40c), 즉, FET 부분이 FET로서 동작하지 않게, N+형 이미터 영역(12)(FET의 소스)을 제거한 의사적인 선상 액티브 셀 영역으로 치환한 구조로 했다. 또한, 섹션 2의 예(섹션 4의 예도 같다)에서는, 제2로, 선상 홀 컬렉터 셀 영역(40c)의 양측의 트렌치 게이트 전극을 메탈 이미터 전극에 전기적으로 접속하고 있다. 이것에 의해서, 게이트 용량의 증가를 회피하면서, IE 효과를 충분히 발휘할 수 있도록 액티브 셀 솎음율을 적합한 범위로 유지하고, 디바이스를 축소하는 것이 가능해진다. 이것은, 선상 홀 컬렉터 셀 영역(40c)은, IGBT가 오프 했을 때의 홀 유출 통로로서 작용하지만, 게이트 용량의 증가에는 기여하지 않기 때문이다.
도 5의 예로, 구체적인 셀 주요 치수를 예시하면 이하와 같다. 즉, 트렌치폭: 예로써 0.7 마이크로 미터 정도, 선상 액티브 셀 영역의 폭(Wa)(선상 홀 컬렉터 셀 영역의 폭(Wc)): 예로써 1.3 마이크로 미터 정도, 선상 인액티브 셀 영역의 폭(Wi): 예로써 3.3 마이크로 미터 정도 등이다.
(2) 섹션 5의 예에 있어서의 액티브 셀 솎음율 등에 관한 보완적 설명(도 30등을 참조):　마찬가지로, 도 30의 예에서는, 홀 유출 셀부는, 선상 하이브리드 셀 영역(40h)이며, 홀 비유출 셀부는, 선상 인액티브 셀 영역(40i)이다. 따라서, 액티브 셀 솎음율 = Wi/Wh로 주어진다.
이 예(도 30 등)에서는, 액티브 셀 솎음율을 표준 적합 범위(표준 최적합 범위)로 유지하면서, 메탈 게이트 전극에 전기적으로 접속되는 트렌치 게이트 전극을 더욱 감소시키고, 스위칭 특성의 향상을 도모하기 위해서, 도 5의 선상 액티브 셀 영역(40a)과 선상 홀 컬렉터 셀 영역(40c)을 조합하여, 선상 하이브리드 셀 영역(40h)을 구성하고 있다. 이 선상 하이브리드 셀 영역(40h)에 대해서는, 3개의 트렌치 게이트 전극 가운데, 중앙의 1개 만이 게이트 접속이 되고 있기 때문에, 도 5의 예보다, 더욱 게이트 용량이 작게 되고 있다. 또한 다른 양단의 2개는, 이미터 접속이다.
도 30의 예에서, 구체적인 셀 주요 치수를 예시하면 이하와 같다. 즉, 트렌치폭: 예로써 0.7 마이크로 미터 정도, 선상 하이브리드 셀 영역의 폭Wh: 예로써 2.6 마이크로 미터 정도, 선상 인액티브 셀 영역의 폭(Wi): 예로써 6.5 마이크로 미터 정도 등이다.
(3) 섹션 6의 예에 있어서 액티브 셀 솎음율 등에 관한 보완적 설명(도 33 등을 참조):　도 33의 예에서는, 홀 유출 셀부는, 선상 액티브 셀 영역(40a)과 선상 홀 컬렉터 셀 영역(40c)이며, 홀 비유출 셀부는, 선상 인액티브 셀 영역(40i)이다. 여기서, 선상 액티브 셀 영역(40a)의 폭(Wa)과 선상 홀 컬렉터 셀 영역(40c)의 폭(Wc)은, 다르므로, 액티브 셀 솎음율 = 2 Wi/(Wa＋Wc)로 주어진다.
도 5의 구조에서, 또한 게이트 용량을 감소시키려고 하고, 단순하게 액티브 셀 솎음율을 표준 적합 범위(표준 최적합 범위), 예를 들어, 5로 하면, 도 38로부터 스위칭 손실의 급속한 열화가 예상된다.
도 33 등의 예에서는, 선상 홀 컬렉터 셀 영역(40c)의 폭(Wc)을 선상 액티브 셀 영역(40a)의 폭(Wa)보다 넓게 한다는 것(여기에서는, 예로써, 1.5배에서 2배 정도)에 의해, 과잉인 IE 효과를 억제하는 것이다.
도 33의 예에서, 구체적인 셀 주요 치수를 예시하면 이하와 같다. 즉, 트렌치폭: 예로써 0.7 마이크로 미터 정도, 선상 액티브 셀 영역의 폭(Wa): 예로써 1.3 마이크로 미터 정도, 선상 홀 컬렉터 셀 영역의 폭(Wc): 예로써 2.2 마이크로 미터 정도, 선상 인액티브 셀 영역의 폭(Wi): 예로써 8.8 마이크로 미터 정도 등이다.
10. 요약
이상 본 발명자에 의해서 이루어진 발명을 실시 형태에 근거하여 구체적으로 설명했지만, 본 발명은 이것에 한정되는 것이 아니고, 그 요지를 벗어나지 않는 범위에서 다양한 변경이 가능하다는 것은 말할 필요도 없다.
예를 들면, 상기 각 실시 형태에서는, 게이트 폴리 실리콘 부재로서, 도프트 폴리 실리콘(Doped　Poly-silicon) 등을 이용한 예를 구체적으로 설명했지만, 본원 발명은 그것에 한정되는 것이 아니고, 논 도프 폴리 실리콘(Nondoped　Poly-silicon)막을 적용하여, 성막 후에 이온 주입 등에 의해, 필요한 불순물을 첨가하도록 해도 좋다.
또한, 상기 실시 형태에서는, 비(非) 에피텍셜 웨이퍼를 사용하여, 백 그라인딩 후에, 이면(裏面)으로부터 고농도 불순물층을 형성하는 예를 설명했지만, 본원 발명은 그것에 한정되는 것이 아니고, 에피텍셜 웨이퍼를 사용하여 제조하는 것에도 적용 가능한 것은 말할 필요도 없다.
1　반도체 웨이퍼
1a　웨이퍼 또는 칩의 표면(제1 주면)
1b　웨이퍼 또는 칩의 이면(제2 주면)
1s　N-형 단결정 실리콘 기판(반도체 기판)
2　반도체 칩(반도체 기판)
3　가드 링
4　필드 플레이트
5　메탈 게이트 전극
6　게이트 패드
7　메탈 게이트 배선
8　메탈 이미터 전극
9　메탈 이미터 패드
10　셀 형성영역
11　컨택트홈(또는 컨택트홀)
12　N+형 이미터 영역(제1 도전형의 이미터 영역)
12i　N+형 불순물이 도입되어 있지 않은 영역
13　메탈 게이트 배선-트렌치 게이트 전극 접속부
14　트렌치 게이트 전극
14c　연결 트렌치 게이트 전극(이미터 접속부)
14p　단부 트렌치 게이트 전극
14q　제1 선상 트렌치 게이트 전극
14r　제2 선상 트렌치 게이트 전극
14s　제3 선상 트렌치 게이트 전극
14t　제4 선상 트렌치 게이트 전극
14w　게이트 인출부
14x　접속용 게이트 인출 패드(이미터 접속부)
14z　단부 연결 트렌치 게이트 전극
15　P형 보디 영역(제2 도전형의 보디 영역)
16　P형 플로팅 영역(제2 도전형의 플로팅 영역)
16p　셀 주변 접합 영역의 P형 영역
17　메탈 컬렉터 전극
18　P+형 컬렉터 영역
19　N형 필드 스톱 영역
20　N-형 드리프트 영역(제1 도전형의 드리프트 영역)
21　트렌치
21q　제1 트렌치
21r　제2 트렌치
21s　제3 트렌치
21t　제4 트렌치
22　게이트 절연막
23　P+형 래치업 방지 영역
23p　셀 주변 접합 영역의 P+형 래치업 방지 영역
24　N형 홀 배리어 영역
25　P+형 보디 컨택트 영역
25d　더미 셀의 P+형 보디 컨택트 영역
25p　셀 주변 접합 영역의 P+형 보디 컨택트 영역
25r　플로팅 필드 링의 P+형 보디 컨택트 영역
26　층간 절연막
27　폴리 실리콘막
28　컨택트홈 형성용 레지스트막
31　N형 홀 배리어 영역 도입용 레지스트막
32　트렌치 형성용 하드 마스크막
33　트렌치 하드 마스크막 가공용 레지스트막
34　더미 셀 영역(선상 더미 셀 영역)
35　셀 주변 접합 영역
36　플로팅 필드 링(필드 리미팅 링)
37　P형 플로팅 영역 도입용 레지스트막
38　이온 주입용 얇은 산화 실리콘막
39　최종 패시베이션막
40　선상 단위 셀 영역
40a　선상 액티브 셀 영역
40aa　액티브 섹션
40ai　인액티브 섹션
40c　선상 홀 컬렉터 셀 영역
40f　제1 선상 단위 셀 영역
40h　선상 하이브리드 셀 영역
40hf　제1 선상 하이브리드 서브 셀 영역
40hs　제2 선상 하이브리드 서브 셀 영역
40i　선상 인액티브 셀 영역
40s　제2 선상 단위 셀 영역
R1　셀 영역측 단부 절단 영역
R2　도 5의 부분 절단 영역 1
R3　도 5의 부분 절단 영역 2
R4　셀 영역 상단부 절단 영역
R5　선상 단위 셀 영역 주요부 및 그 주변 절단 영역
W　선상 단위 셀 영역의 폭
Wa　선상 액티브 셀 영역의 폭
Wc　선상 홀 컬렉터 셀 영역의 폭
Wf　제1 선상 단위 셀 영역의 폭
Wh　선상 하이브리드 셀 영역의 폭
Whf　제1 선상 하이브리드 서브 셀 영역의 폭
Whs　제2 선상 하이브리드 서브 셀 영역의 폭
Wi　선상 인액티브 셀 영역의 폭
Ws　제2 선상 단위 셀 영역의 폭

Claims (20)

  1. IE(injection enhancement)형 트렌치 IGBT(insulated gate bipolar transistor)로서,
    (a) 제1 주면 및 제2 주면을 가지는 반도체 기판；
    (b) 상기 반도체 기판 내에 설치되고, 제1 도전형을 가지는 드리프트(drift) 영역；
    (c) 상기 제1 주면 상에 설치된 셀 형성영역；
    (d) 상기 셀 형성영역 내에 설치되고, 각각이 제1 선상 단위 셀 영역 및 제2 선상 단위 셀 영역을 가지는 복수의 선상(線狀) 단위 셀 영역；
    (e) 상기 제1 주면 상에 설치된 메탈 게이트 전극； 및
    (f) 상기 제1 주면 상에 설치된 메탈 이미터 전극을 포함하며,
    상기 제1 선상 단위 셀 영역은 각각,
    (x1) 상기 드리프트 영역의 상기 제1 주면으로부터 내부에 걸쳐 설치된 선상 액티브 셀(active cell) 영역；
    (x2) 상기 메탈 게이트 전극에 전기적으로 접속되고, 상기 선상 액티브 셀 영역을 양측에서 끼우도록 상기 제1 주면의 제1 및 제2 트렌치 내에, 각각 설치된 제1 및 제2 선상 트렌치 게이트 전극；
    (x3) 상기 드리프트 영역의 상기 제1 주면측 표면 영역에 설치되고, 상기 제1 도전형과 반대 도전형의 제2 도전형을 가지는 보디 영역；
    (x4) 상기 제1 및 제2 선상 트렌치 게이트 전극을 경계로 하여, 상기 선상 액티브 셀 영역을 양측에서 끼우도록, 상기 선상 액티브 셀 영역의 양측에 인접해서 설치된 선상 인액티브 셀(inactive cell) 영역；
    (x5) 상기 선상 인액티브 셀 영역에 있어서, 상기 제1 주면측 표면 영역의 전면에 설치되고, 상기 보디 영역과 동일 도전형이며, 상기 보디 영역보다 깊은 플로팅(floating) 영역；
    (x6) 상기 보디 영역의 상기 제1 주면측 표면 영역에 설치된 제1 도전형의 이미터 영역을 포함하며,
    상기 제2 선상 단위 셀 영역은 각각,
    (y1) 상기 드리프트 영역의 상기 제1 주면으로부터 내부에 걸쳐 설치된 선상 홀 컬렉터 셀(hole collector cell) 영역；
    (y2) 상기 메탈 이미터 전극에 전기적으로 접속되고, 상기 선상 홀 컬렉터 셀 영역을 양측에서 끼우도록 상기 제1 주면의 제3 및 제4 트렌치 내에, 각각 설치된 제3 및 제4 선상 트렌치 게이트 전극；
    (y3) 상기 드리프트 영역의 상기 제1 주면측 표면 영역에 설치된 상기 보디 영역；
    (y4) 상기 제3 및 제4 선상 트렌치 게이트 전극을 경계로 하여, 상기 선상 홀 컬렉터 셀 영역을 상기 제3 및 제4 선상 트렌치 게이트 전극 사이에 양측에서 끼우도록, 상기 선상 홀 컬렉터 셀 영역의 양측에 인접해서 설치된 상기 선상 인액티브 셀 영역； 및
    (y5) 상기 선상 인액티브 셀 영역에 있어서, 상기 제1 주면측 표면 영역의 전면에 설치되고, 상기 보디 영역과 동일 도전형이며, 상기 보디 영역보다 깊은 상기 플로팅 영역을 포함하며,
    상기 플로팅 영역의 깊이는, 상기 제1 및 제2 트렌치의 하단보다 깊은 IE형 트렌치 IGBT.
  2. 제 1 항에 있어서,
    상기 선상 액티브 셀 영역의 폭은, 상기 선상 인액티브 셀 영역의 폭보다 좁은 IE형 트렌치 IGBT.
  3. 제 2 항에 있어서,
    상기 선상 홀 컬렉터 셀 영역에는, 상기 이미터 영역은 설치되지 않은 IE형 트렌치 IGBT.
  4. 제 3 항에 있어서,
    상기 선상 액티브 셀 영역의 폭은 상기 선상 홀 컬렉터 셀 영역의 폭과 같은 IE형 트렌치 IGBT.
  5. 제 4 항에 있어서,
    상기 선상 액티브 셀 영역은,
    (x1a) 그 길이 방향으로 구분된 액티브 섹션(active section)； 및
    (x1b) 그 길이 방향으로 구분된 이미터 영역을 갖지 않는 인액티브 섹션(inactive section)을 포함하는 IE형 트렌치 IGBT.
  6. 제 5 항에 있어서,
    상기 제3 및 제4 선상 트렌치 게이트 전극의 이미터 접속부는, 상기 이미터 접속부와 컨택트(contact)하는 컨택트홈과 직교하고 있는 IE형 트렌치 IGBT.
  7. 제 6 항에 있어서,
    상기 제3 및 제4 선상 트렌치 게이트 전극의 이미터 접속부에 컨택트하는 컨택트홈은, 평면적으로 상기 이미터 접속부에 내포되어 있는 IE형 트렌치 IGBT.
  8. 제 5 항에 있어서,
    상기 선상 액티브 셀 영역의 폭은, 상기 선상 홀 컬렉터 셀 영역의 폭보다 좁은 IE형 트렌치 IGBT.
  9. 제 8 항에 있어서,
    제1 선상 단위 셀 영역은 각각,
    (x7) 상기 선상 액티브 셀 영역에 있어서, 상기 보디 영역의 하부의 상기 드리프트 영역에 설치되고, 불순물 농도가 상기 드리프트 영역보다 높고, 상기 이미터 영역보다 낮은 제1 도전형의 제1 홀 배리어 영역을 더 포함하며,
    또한, 제2 선상 단위 셀 영역은 각각,
    (y6) 상기 선상 홀 컬렉터 셀 영역에 있어서, 상기 보디 영역의 하부의 상기 드리프트 영역에 설치되고, 불순물 농도가 상기 드리프트 영역보다 높고, 상기 이미터 영역보다 낮은 제1 도전형의 제2 홀 배리어 영역을 더 포함하는 IE형 트렌치 IGBT.
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  17. IE(injection enhancement)형 트렌치 IGBT(insulated gate bipolar transistor)로서,
    (a) 제1 주면 및 제2 주면을 가지는 반도체 기판；
    (b) 상기 반도체 기판 내에 설치되고, 제1 도전형을 가지는 드리프트 영역；
    (c) 상기 제1 주면 상에 설치된 셀 형성영역；
    (d) 상기 셀 형성영역 내에 설치되고, 각각이 제1 선상 단위 셀 영역 및 제2 선상 단위 셀 영역을 가지는 복수의 선상 단위 셀 영역；
    (e) 상기 제1 주면 상에 설치된 메탈 게이트 전극；
    (f) 상기 제1 주면 상에 설치된 메탈 이미터 전극； 및
    (g) 상기 셀 형성영역의 제1 변을 따라서, 상기 셀 형성영역의 주변 외부에 설치된 게이트 배선을 포함하며,
    상기 제1 선상 단위 셀 영역은 각각,
    (x1) 상기 드리프트 영역의 상기 제1 주면으로부터 내부에 걸쳐, 평면적으로 볼 때 그 한쪽의 단부가 상기 셀 형성영역의 상기 제1 변 측에 오도록 설치된 선상 액티브 셀 영역；
    (x2) 상기 메탈 게이트 전극에 전기적으로 접속되고, 상기 선상 액티브 셀 영역을 양측에서 끼우도록 상기 제1 주면의 제1 및 제2 트렌치 내에, 각각 설치된 제1 및 제2 선상 트렌치 게이트 전극；
    (x3) 상기 드리프트 영역의 상기 제1 주면측 표면 영역에 설치되고, 상기 제1 도전형과 반대 도전형의 제2 도전형을 가지는 보디 영역；
    (x4) 상기 제1 및 제2 선상 트렌치 게이트 전극을 경계로 하여, 상기 선상 액티브 셀 영역을 양측에서 끼우도록, 상기 선상 액티브 셀 영역의 양측에 인접해서 설치된 선상 인액티브 셀 영역；
    (x5) 상기 선상 인액티브 셀 영역에 있어서, 상기 제1 주면측 표면 영역의 전면에 설치되고, 상기 보디 영역과 동일 도전형이며, 상기 보디 영역보다 깊은 플로팅 영역；
    (x6) 상기 보디 영역의 상기 제1 주면측 표면 영역에 설치된 상기 제1 도전형의 이미터 영역；
    (x7) 상기 선상 인액티브 셀 영역의 단부를 따라서 상기 제1 주면측 표면 영역에 설치된 단부 트렌치；
    (x8) 상기 게이트 배선 아래쪽의 상기 제1 주면측 표면 영역으로부터 상기 단부 트렌치의 근방까지 연장하며, 상기 보디 영역보다 깊고, 상기 메탈 이미터 전극에 전기적으로 접속된 제2 도전형 영역;
    (x9) 상기 게이트 배선과 상기 단부 트렌치 사이에 설치되고, 상기 메탈 이미터 전극과 컨택트하는 주변 컨택트부;를 포함하며,
    또한, 상기 게이트 배선과 상기 주변 컨택트부 사이에는, 상기 단부 트렌치와 동등하거나 또는 그보다 깊은 깊이로, 상기 게이트 배선 아래와 상기 주변 컨택트부 아래 및 그 사이의 영역을 평면적으로 상기 게이트 배선에 가까운 영역과 상기 단부 트렌치에 가까운 영역으로 분리하는 그 이외의 트렌치를 가지지 않는 IE형 트렌치 IGBT.
  18. 제 17 항에 있어서,
    상기 제2 도전형 영역은, 상기 플로팅 영역과 동시에 형성되는 IE형 트렌치 IGBT.
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