CN107731896A - Ie型沟槽栅极igbt - Google Patents

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Abstract

本发明涉及一种IE型沟槽栅极IGBT。一种用于进一步增强具有有源晶元的宽度比无源晶元更窄的窄有源晶元IE型沟槽栅极IGBT的性能的方法，有效的是缩减晶元从而增强IE效应。然而，当简单地缩减晶元时，由于增加的栅极电容而降低了切换速度。IE型沟槽栅极IGBT晶元形成区域基本上包括具有线性有源晶元区域(40a)的第一线性单元晶元区域(40f)、具有线性孔集电极区域(40c)的第二线性单元晶元区域(40s)以及布置在它们之间的线性无源晶元区域(40i)。

Description

IE型沟槽栅极IGBT
本申请为申请日为2013年1月4日、申请号为201310008688.3、题为“IE型沟槽栅极IGBT”的中国发明专利申请的分案申请。
背景技术
本发明涉及诸如在与沟槽栅极垂直的方向中具有有源晶元和无源晶元共存的IE(增注)型沟槽栅极IGBT(绝缘栅极双极型晶体管)之类的功率半导体器件(或半导体集成电路器件)中的器件结构技术。
JP-A-11-345969公开了在IE型沟槽栅极IGBT中的沟槽栅极的方向中交替地均匀排放有源晶元区域和空晶元区域的技术。
JP-A-10-326897或与之对应的第6180966号美国专利公开了在沟槽栅极IGBT中使得主晶元的沟槽侧壁与当前检测晶元的表面方向相同以由此使得两个晶元的特性相同的技术。
JP-A-2007-194660公开了在IE型沟槽栅极IGBT中调整主区域与当前检测区域中的有源晶元和浮动晶元的宽度的比率以由此使得两个区域中的饱和电流特性相同的技术。
发明内容
作为用于进一步增强具有有源晶元的宽度比无源晶元的宽度更窄的窄有源晶元IE型沟槽栅极IGBT的性能的方法，有效的是缩减(shrink)晶元从而增强IE效应。但是当简单地缩减晶元时，由于增加的栅极电容而降低了切换速度。
为了解决以上问题而做出本发明。
本发明的一个目的在于提供一种功率半导体器件。
本发明的以上以及其他目的和新颖特征将根据结合附图所做出的本说明书的以下描述变得明显。
下文简要地描述说明书中公开的本发明的代表性方面的概述。
也就是说，根据本发明的一个方面，IE型沟槽栅极IGBT晶元形成区域基本上包括具有线性有源晶元区域的第一线性单元晶元区域、具有线性孔集电极区域的第二线性单元晶元区域以及布置在该第一线性单元晶元区域和该第二线性单元晶元区域的线性无源晶元区域。
如下简要地描述在说明书中公开的本发明的代表性的方面所获得的效果。
也就是说，由于IE型沟槽栅极IGBT晶元形成区域基本上包括具有线性有源晶元区域的第一线性单元晶元区域、具有线性孔集电极区域的线性无源晶元区域的第二线性单元晶元区域以及布置在该第一线性单元晶元区域和该第二线性单元晶元区域，所以可以防止由IE效果导致的切换速度的降低。
本发明的以上以及其他目的和新颖特征将根据结合附图所做出的实施方式的以下描述变得明显。
附图说明
图1为了描述根据本发明的一个实施方式的概述，示意性图示了IE型沟槽栅极IGBT器件芯片的晶元区域的布局及其周界的顶视图；
图2是沿图1的晶元区域末端切割区域R1的线X-X’取得的器件的横截面图；
图3是图示了根据本发明的实施方式的图1中示出的线性单元晶元区域和它的周界R5的放大顶视图；
图4是图示了根据本发明的实施方式的IE型沟槽栅极IGBT器件芯片的整体的顶视图(实质上对应于图1但是更接近于更加具体的形状)；
图5是图示了图4中所示的晶元区域自顶向下切割区域R4的放大平面图；
图6是沿图5中的线A-A’取得的器件的横截面图；
图7是沿图5中的线B-B’取得的器件的横截面图；
图8是沿图5中的线C-C’取得的器件的横截面图；
图9是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(孔障碍区域引入工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；
图10是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(P型浮动区域引入工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；
图11是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(沟槽加工硬掩模层形成工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；
图12是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(沟槽硬掩模加工工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；
图13是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(沟槽硬掩模加工抗蚀涂层去除工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；
图14是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(沟槽加工工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；
图15是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(沟槽加工硬掩膜去除工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；
图16是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(延伸扩散和栅极氧化工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；
图17是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(栅极多晶硅形成工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；
图18是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(栅极多晶硅凹蚀工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；
图19是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(栅极氧化层凹蚀工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；
图20是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(P型本体区域和N+型发射极区域引入工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；
图21是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(层间绝缘层形成工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；
图22是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(接触孔形成工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；
图23是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(衬底蚀刻工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；
图24是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(P+型本体接触区域和P+型闩锁防止区域引入工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；
图25是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(表面金属层形成和最终钝化层形成工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；
图26是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(背表面研磨和背表面杂质引入工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图；
图27是与为了描述关于根据本发明的实施方式的IE型沟槽栅极IGBT的栅极电极连接结构的改进示例，图示了图4中的晶元区域自顶向下切割区域R4的图5相对应的放大平面图；
图28是沿图27中的线A-A’取得的器件的横截面图；
图29是沿图27中的线C-C’取得的器件的横截面图；
图30是为了描述关于根据本发明的实施方式的IE型沟槽栅极IGBT的晶元结构的改进示例，图示了图4中的晶元区域自顶向下切割区域R4的放大平面图；
图31是沿图30中的线A-A’取得的器件的横截面图；
图32是沿图30中的线C-C’取得的器件的横截面图；
图33是为了描述关于根据本发明的实施方式的IE型沟槽栅极IGBT的孔集电极晶元的宽度改进示例，图示了图5中的部分切割区域2(R3)的放大平面图；
图34是沿图33中的线A-A’取得的器件的横截面图；
图35是沿图33中的线B-B’取得的器件的横截面图；
图36是为了补充描述根据本发明的实施方式的晶元周界结构，沿图5的线H-H’确定的器件的横截面图；
图37是为了描述关于根据本发明的实施方式的纵向方向中的晶元的改进示例，图示了图5中的部分切割区域1(R2)的放大平面图；以及
图38是示出了IE型沟槽栅极IGBT中的有源疏剪比率、导通电阻(on-resistance)和切换损耗的关系的数据绘制图。
具体实施方式
[实施方式概述]
首先，描述说明书中公开的本发明的代表性实施方式的概要。
1.一种IE型沟槽栅极IGBT，包括：
(a)具有第一主表面和第二主表面的半导体衬底；
(b)布置在该半导体衬底中并且具有第一导电类型的漂移区域；
(c)布置在该第一主表面上的晶元形成区域；
(d)布置在该晶元形成区域上的大量线性单元晶元区域，并且每个线性单元晶元区域具有第一线性单元晶元区域和第二线性单元晶元区域；
(e)布置在该第一主表面上的金属栅极电极；以及
(f)布置在该第一主表面上的金属发射极电极；
每个第一线性单元晶元区域包括：
(x1)从该第一主表面在漂移区域的内部上布置的线性有源晶元区域；
(x2)电连接到金属栅极电极并且分别被布置在第一主表面中的第一沟槽和第二沟槽中的第一线性沟槽栅极电极和第二线性沟槽栅极电极，从而从两个侧面保持该第一线性沟槽栅极和电极第二线性沟槽栅极电极之间的该线性有源晶元区域；
(x3)布置在该漂移区域的该第一主表面的侧面上的表面区域中并且具有与该第一导电类型相反的第二导电类型的本体区域；
(x4)与该线性有源晶元区域的两个侧面相邻布置的线性无源晶元区域，从而从两个侧面保持该线性无源晶元区域之间的该线性有源晶元区域，而同时将该第一线性沟槽栅极电极和第二线性沟槽栅极电极定义为边界；
(x5)布置在该线性无源晶元区域中的该第一主表面的侧面上的基本上全部表面区域中的比该本体区域更深的并且具有与该本体区域的导电类型相同的导电类型的浮动区域；以及
(x6)布置在该本体区域的该第一主表面的侧面上的该表面区域中的第一导电类型的发射极区域；每个该第二线性单元晶元区域包括：
(y1)从该第一主表面遍布该漂移区域的该内部布置的线性孔集电极晶元区域；
(y2)电连接到该金属发射极电极并且分别被布置在第一主表面中的第三沟槽和第四沟槽中的第三线性沟槽栅极电极和第四线性沟槽栅极电极，从而从两个侧面保持该第三线性沟槽栅极电极和第四线性沟槽栅极电极之间的该线性孔集电极晶元区域；
(y3)布置在该漂移区域的该第一主表面的该侧面上的该表面区域中的本体区域；
(y4)与该线性孔集电极晶元区域的两个侧面相邻布置的线性无源晶元区域，从而从两个侧面保持该线第三线性沟槽栅极电极和第四线性沟槽栅极电极之间的该线性孔集电极电极晶元区域，同时将该第三线性沟槽栅极电极和第四线性沟槽栅极电极定义为边界；以及
(y5)布置在该线性无源晶元区域中的该第一主表面的侧面上的基本上全部表面区域中的比该本体区域更深的并且具有与该本体区域的导电类型相同的导电类型的浮动区域。
2.在项1中描述的半导体器件的制造方法中，该线性有源晶元区域的宽度比该线性无源晶元区域的宽度更窄。
3.在项1或2中描述的半导体器件的制造方法中，该浮动区域的深度比该第一沟槽和第二沟槽的下端更深。
4.在项1到3中的任意一个中描述的半导体器件的制造方法中，该发射极区域未被布置在该线性孔集电极晶元区域中。
5.在项1到4中的任意一个中描述的半导体器件的制造方法中，该线性有源晶元区域的宽度基本上等于该线性孔集电极晶元区域的宽度。
6.在项1到5中的任意一个中描述的半导体器件的制造方法中，该线性有源晶元区域包括：(x1a)在其纵向方向中划分的有源部分；以及(x1b)没有在其纵向方向中划分的发射极区域的无源部分。
7.在项1到6中的任意一个中描述的半导体器件的制造方法中，该第三线性沟槽栅极电极和第四线性沟槽栅极电极的发射极电极连接部分基本上与接触槽相交，其中接触槽与发射极连接部分成直角接触。
8.在项1到6中的任意一个中描述的半导体器件的制造方法中，与该第三线性沟槽栅极电极和第四线性沟槽栅极电极的该发射极连接部分接触的该接触槽在平面中被包括的该发射极连接部分中。
9.在项1到4和6到8中的任意一个中描述的半导体器件的制造方法中，该线性有源晶元区域的宽度比该线性孔集电极晶元区域的宽度更窄。
10.在项1到9中的任意一个中描述的半导体器件的制造方法中，每个第一线性单元晶元区域还包括：(x7)布置在该线性有源晶元区域中的本体区域之下的漂移区域中并且具有高于该漂移区域的杂质浓度且低于该发射极区域的杂质浓度的杂质浓度的该第一导电类型的第一孔障碍区域；并且每个该第二线性单元晶元区域还包括：(y6)布置在该线性孔集电极晶元区域中的本体区域之下的漂移区域中并且具有高于该漂移区域的杂质浓度且低于该发射极区域的杂质浓度的杂质浓度的该第一导电类型的第二孔障碍区域。
11.一种IE型沟槽栅极IGBT，包括：
(a)具有第一主表面和第二主表面的半导体衬底；
(b)布置在该半导体衬底中并且具有第一导电类型的漂移区域；
(c)布置在该第一主表面上的晶元形成区域；
(d)布置在该晶元形成区域上的大量线性单元晶元区域；
(e)布置在该第一主表面上的金属栅极电极；以及
(f)布置在该第一主表面上的金属发射极电极；并且
每个该线性单元晶元区域包括：
(d1)从该第一主表面遍布漂移区域的内部布置的线性混合晶元区域；
(d2)电连接到金属发射极电极并且分别被布置在第一主表面中的第一沟槽和第二沟槽中的第一线性沟槽栅极电极和第二线性沟槽栅极电极，从而从两个侧面保持该第一线性沟槽栅极电极和第二线性沟槽栅极电极之间的该线性混合晶元区域；
(d3)布置在该漂移区域的该第一主表面的侧面上的表面区域中并且具有与该第一导电类型相反的第二导电类型的本体区域；
(d4)与该线性有源晶元区域的两个侧面相邻布置的线性无源晶元区域，从而从两个侧面保持该线性沟槽栅极电极(14q)与该第二线性沟槽栅极电极(14r)之间的该线性有源晶元区域，而同时将该第一线性沟槽栅极电极和第二线性沟槽栅极电极定义为边界；
(d5)布置在该线性无源晶元区域中的该第一主表面的侧面上的基本上全部表面区域中的比该本体区域更深的并且具有与该本体区域的导电类型相同的导电类型的浮动区域；
(d6)布置在该线性混合晶元区域中并且大体上彼此对称的第一线性混合子晶元区域和第二线性混合子晶元区域；
(d7)电连接到金属栅极并且分别被布置在用于形成该第一线性混合子晶元区域和第二线性混合子晶元区域之间的边界的第三沟槽中的第三线性沟槽栅极电极，以及
(d8)布置在该本体区域的该第一主表面的侧面上的该表面区域中的第一导电类型的发射极区域，从而靠近在该第一线性混合子晶元区域和第二线性混合子晶元区域二者中的该第三沟槽。
12.在项11中描述的半导体器件的制造方法中，该线性无源晶元区域的宽度比该第一线性混合子晶元区域和第二线性混合子晶元区域的宽度更宽。
13.在项11或12中描述的半导体器件的制造方法中，该浮动区域的深度比该第一沟槽和第二沟槽的下端更深。
14.在项11到13中的任意一个中描述的半导体器件的制造方法中，该发射器区域并非布置在该第一线性混合子晶元区域和第二线性混合子晶元区域中靠近该第一沟槽和第二沟槽的侧面上。
15.在项11到14中的任意一个中描述的半导体器件的制造方法中，该第一线性混合子晶元区域的宽度和第二线性混合子晶元区域的宽度大体上彼此相等。
16.在项11到15中的任意一个中描述的半导体器件的制造方法中，该第一线性混合子晶元区域和第二线性混合子晶元区域包括：在其纵向方向中划分的有源部分；以及没有在其纵向方向中划分的发射极区域的无源部分。
17.在项11到16中的任意一个中描述的半导体器件的制造方法中，与该第一线性沟槽栅极电极和第二线性沟槽栅极电极的该发射极连接部分接触的该接触槽在平面中被包括在该发射极连接部分中。
18.在项11到16中的任意一个中描述的半导体器件的制造方法中，该第一线性沟槽栅极电极和第二线性沟槽栅极电极中的每一个包括：布置在该本体区域之下的漂移区域中并且具有高于该漂移区域的杂质浓度且低于该发射极区域的杂质浓度的杂质浓度的该第一导电类型的该孔障碍区域。
19.一种IE型沟槽栅极IGBT，包括：
(a)具有第一主表面和第二主表面的半导体衬底；
(b)布置在该半导体衬底中并且具有第一导电类型的漂移区域；
(c)布置在该第一主表面上的晶元形成区域；
(d)布置在该晶元形成区域上的大量线性单元晶元区域，并且每个线性单元晶元区域具有第一线性单元晶元区域和第二线性单元晶元区域；
(e)布置在该第一主表面上的金属栅极电极；以及
(f)布置在该第一主表面上的金属发射极电极；以及
每个该第一线性单元晶元区域包括：
(x1)从该第一主表面遍布漂移区域的内部布置的线性有源晶元区域；
(x2)电连接到金属栅极电极并且分别被布置在第一主表面中的第一沟槽和第二沟槽中的第一线性沟槽栅极电极和第二线性沟槽栅极电极，从而从两个侧面保持该第一线性沟槽栅极电极和第二线性沟槽栅极电极之间的该线性有源晶元区域；
(x3)布置在该漂移区域的该第一主表面的侧面上的表面区域中并且具有与该第一导电类型相反的第二导电类型的本体区域；
(x4)与该线性有源晶元区域的两个侧面相邻布置的线性无源晶元区域，从而从两个侧面保持该线性无源晶元区域之间的该线性有源晶元区域，而同时将该第一线性沟槽栅极电极和第二线性沟槽栅极电极定义为边界；
(x5)布置在该线性无源晶元区域中的该第一主表面的侧面上的基本上全部表面区域中的比该本体区域更深的并且具有与该本体区域的导电类型相同的导电类型的浮动区域；
(x6)布置在该本体区域的该第一主表面的侧面上的该表面区域中的第一导电类型的发射极区域；
(x7)沿该线性无源晶元区域的末端布置在该第一主表面的该侧面上的该表面区域中的末端沟槽；
(x8)沿该末端沟槽布置在该晶元形成区域的外部周界部分中的栅极布线；以及
(x9)从该栅极布线下的该第一主表面的该侧面上的该表面区域一直延伸到该末端沟槽附近并且被布置得比该本体区域更深的第二导电类型区域，该第二导电类型被电连接到该金属发射极电极。
20.在项19中描述的半导体器件的制造方法中，实质上与该浮动区域同时形成该第二导电类型区域。
21.在项19或20中描述的半导体器件的制造方法中，该第二导电类型区域被布置得比该末端沟槽更深。
[说明书中的描述格式、基本术语和用途的解释]
1.在说明书中，必要时为了方便有时候在描述实施方式的同时将其分割成多个章节，但是除非另外特别指明，否则这些章节不是相互独立的和孤立的，并且它们是单个示例的部分，从而一个章节是部分或整体的另一章节或该章节的改进的详细描述。此外，原则上，省略了对相同部分的重复描述。实施方式中的构成元素除非另外特别指明不是这样，否则并非是必不可少的，元素的数量在理论上是有限的并且根据上下文这明显不对。
此外，在说明书中，术语“半导体器件”意味着每种类型的晶体管本身(有源元件)或半导体芯片等等(例如单晶硅衬底)，在该半导体器件上电阻器、电容器等等集成在晶体管周围。作为每种类型的晶体管的代表，可以例示由MOSFET(金属氧化物半导体场效应晶体管)表示的MISFET(金属绝缘体半导体场效应晶体管)。此时，作为每种类型的晶体管的代表，可以例示功率MOSFET和IGBT(绝缘栅双极型晶体管)。这些总体被分类为功率半导体器件并且该器件除了功率MOSFET和IGBT之外还包括双极型功率晶体管、半导体闸流管和功率二极管。
作为功率MOSFET的代表方面，存在具有布置在表面上的源级和布置在背面的漏极的双垂直扩散功率MOSFET，但是双垂直扩散功率MOSFET可以主要被分类为两种类型，并且第一类是主要在实施方式中描述的平面栅极型，而第二类是诸如U-MOSFET之类的沟槽栅极型。
另外，功率MOSFET还包括LD-MOSFET(横向扩散MOSFET)。
2.类似地，在实施方式的描述中，即使对于材料、合成物等等描述了“由A制造X”，也不排除除了A之外的元素是其中一个主要构成元素，除非另外特别指示不是这样并且根据上下文这明显不对。例如其意味着“X包括A作为主要成分”。即使例如描述了“硅材料”等等，也无需说明其不限于纯硅并且其包括SiGe合金、包括另一个硅作为主要成分的多合金以及包括其他添加剂等等的材料。类似地，即使描述了“二氧化硅层”、“二氧化硅绝缘层”等等，也无需说明其不仅包括相对纯净的无掺杂的二氧化硅，而且还包括FSG(氟硅酸盐玻璃)、基于TEOS的二氧化硅、SiOC(硅氧化物)或碳掺杂硅氧化物或OSG(有机硅玻璃)、PSG(磷硅酸盐玻璃)、诸如BPSG(硼磷矽酸盐玻璃)之类的热氧化层、CVD氧化层、SOG(布玻璃)、诸如纳米簇硅(NCS)之类的涂层二氧化硅、由与上述材料类似的材料制造的、引入了孔的硅系统低k绝缘层(多孔系统绝缘层)，具有以以上材料作为主要构成元素的另一个硅绝缘层的复合层。
此外，作为在半导体领域中常用的与二氧化硅绝缘层相似的硅绝缘层，存在氮化硅绝缘层。作为属于该系统的材料，存在SiN、SiCN、SiNH、SiCNH等等。在这里，术语“氮化硅”包括SiN和SiNH，除非另外特别指明不是这样。类似地，术语“SiCN”包括SiCN和SiCNH，除非另外具体特别不是这样。
3.类似地，还适当地例示附图、位置、属性等等，但除非另外特别指示不是这样或者根据上下文这明显不对，否则无需说明本发明不严格限于此。
4.此外，除非另外特别指明不是这样，否则即使在描述具体数值和数量时，也可以使用比该具体数值或数量更大或更小的数值或数量，该数值和数量在理论上限于该具体数值和数量并且根据上下文这明显不对。
5.术语“晶片”通常意味着单晶硅晶片，其中在该晶片上形成半导体器件(半导体集成电路器件和电子器件也类似)，但是无需说明其包括取向附生的晶片、绝缘衬底(如具有半导体层等等的SOI衬底和LCD玻璃衬底)的复合晶片。
6.与上文关于功率MOSFET的描述类似地，IGBT被总体广义地分割成平面栅极型和沟槽栅极型。沟槽栅极型IGBT具有相对低的导通电阻，但是为了进一步提升导通性调制以降低导通电阻，已经开发了利用IE(增注)的“IE型沟槽栅极IGBT”(或“有源晶元疏剪型沟槽栅极IGBT”)效应。构造IE型沟槽栅极IGBT从而通过交替地或者按照梳子型布置实际上被连接到发射极电极的有源晶元以及具有浮动P本体区域的无源晶元，在半导体衬底的器件的主表面侧面(发射极侧面)中适当地存储孔。
在说明书中，存在多种类型的有源晶元。第一种是实际上具有N+发射极区域和被电连接到金属栅极电极的沟槽栅极电极的固有有源晶元(具体的线性有源晶元区域)。第二种是不具有N+发射极区域和被电连接到金属栅极电极的沟槽栅极的伪有源晶元(具体的线性孔集电极晶元区域)。第三种是具有固有有源晶元和伪有源晶元相互组合的混合晶元(具体的线性混合晶元区域)。
7.在说明书中，主有源晶元的宽度比主无源晶元的宽度更窄的IE型沟槽栅极IGBT被称为“窄有源晶元IE型沟槽栅极IGBT”。
此外，穿过沟槽栅极的方向被定义为“晶元的宽度方向”，并且垂直于晶元的宽度方向延伸沟槽栅极(线性栅极部分)的方向(纵向方向)被称为“晶元的纵向方向”。
在说明书中，可以主要处理“线性单元晶元区域”(例如由线性有源晶元区域和线性无源晶元区域组成)，但是线性单元晶元区域被周期性地重复排列在半导体芯片的内部区域中以构成“晶元形成区域”。
晶元周界结区域通常被布置在晶元区域周围，并且此外，浮动场环或场限制环被布置在晶元周界结区域周围以便由此形成末端结构(end structure)。浮动场环或场限制环意味着布置在与P型本体区域(P型良好区域)分隔并且具有与漂移区域相同的导电类型和类似的浓度(该浓度的程度使得当向主结应用反向电压时不会发生完全耗尽)的漂移区域的表面(器件的表面)上的杂质区域或者杂质区域组群，杂质区域或者杂质区域组群以单或多个环形的方式围绕晶元区域。
此外，场板有时候被布置在浮动场环中。场板是被连接到浮动场环的导体层模式并且意味着经过绝缘层延伸到漂移区域的表面(器件的表面)之上并且以环形围绕晶元区域的部分。
关于作为用于形成晶元区域的周界要素的线性单元晶元区域，将在中心提供的线性有源晶元区域的两个侧面上排列的半个宽度的线性无源晶元区域作为图5的示例中的集合等来处理是合理的，但是，当单独地具体描述线性无源晶元区域时，这病不方便，因为线性无源晶元区域在两个侧面上是独立的，并且因此在该情况中将具体的集成部分描述为线性无源晶元区域。
[具体实施方式]
更详细地描述实施方式。在附图中，由相同的或相似的附图标记指示相同或相似的部分并且原则上不重复它们的描述。
此外，在附图中，当相反地难以画阴影时或者当空间的差异清晰时，即使画阴影的部分是截面，有时候也省略阴影。与此相结合，当从描述中明显看出时，即使要画轮廓的部分是平面中闭合的孔时有时候也省略背景的轮廓。此外，即使当部分不是截面时，有时候也将该部分画阴影，以便清楚地表达给部分不是空间。
作为公开IE型沟槽栅极IGBT的现有技术的专利申请，存在例如(2011年5月16日在日本递交的)JP-A-2001-109341。
1.对本发明主要实施方式的概要的描述(主要为图1至图3)：
在本章节中，描述具体的示例以补充以上定义等，并且描述了概述本发明的代表性具体示例的概述，并且做出完整的初步的描述。
在实施方式中，通过示例的方式具体描述非对称器件，但是无需说明该描述甚至基本上可以应用于对称器件。
图1是为了描述根据本发明的一个实施方式的概述，示意性地图示了IE型沟槽栅极IGBT器件芯片的晶元区域的布局及其周界的顶视图。图2是沿图1的晶元区域末端切割区域RI的线X-X’取得的器件部分的横截面图。图3是图示了根据本发明的实施方式的在图1中示出的线性单元晶元区域和它的周界R5的放大顶视图。参考这些附图来描述本发明的主要实施方式的概述。
(1)晶元区域和它的周界的平面结构的描述(主要涉及图1)：
首先，在图1中示出了作为本发明的主要目的的IE型沟槽栅极IGBT的器件芯片2的内部区域(作为最终结构的最外面的部分的诸如保护环等等之类的内部部分，也就是说芯片2的主要部分)的顶视图。如图1中所示，芯片2的内部区域的主要部分(半导体衬底)被晶元形成区域10占据。环形的P型晶元周界结区域35被布置在晶元形成区域10的外部周界部分处，以便围绕晶元形成区域10。单个或多个环形P型浮动场环36(即场限制环)被布置在晶元周界结区域35的外部(其中在它们之间存在空间)并且形成到晶元形成区域10与晶元周界结区域35、场板4(参考图4)、保护环3(参考图4)等等的末端结构。
在该示例中将大量线性单元晶元区域40布置在晶元形成区域10中，并且将一对或多对(一个侧面一个或多个线)空晶元区域34(线性空晶元区域)布局在这些末端区域中(end area)。
(2)窄有源晶元类型单元晶元和交替排列方法的描述(主要涉及图2)
接下来，在图2中示出了沿图1的晶元区域末端切割区域R1的线X-X’取得的截面。如图2中所示，P+型集电极区域18被布置在芯片2的背表面1b(半导体衬底的主背表面和第二主表面)上的半导体区域(在该示例中单晶硅区域)中，并且金属集电极17被布置在它的表面上。N型场停止区域19被布置在用于形成半导体衬底2的主要部分的N-型漂移区域20(第一导体类型的漂移区域)与P+型集电极区域18之间。
另一方面，大量沟槽21被布置在N-型漂移区域20的表面侧面1a(观察侧面上的主表面或者半导体衬底的第一主表面)上的半导体区域中，并且通过栅极绝缘层22将沟槽栅极电极14嵌入到沟槽21中。根据沟槽栅极电极14的功能将其连接到金属栅极电极5(具体的金属栅极电线7)或发射极电极8。
此外，沟槽21具有分隔区域的功能，从而例如由沟槽21的配对从两个侧面切割(section)空晶元区域34，并且由沟槽21中的一个切割晶元形成区域10和晶元周界结区域35。经过P+型本体接触区域25p将晶元周界结区域35连接到金属发射极电极8。此外，在实施方式中，除非另外特别指明，否则假设栅极绝缘层22的厚度在沟槽的任意地方都大体上相等(但是，必要时不排除它的特定部分的厚度与其他部分不同的情况)。这样，在晶元周界结区域35和空晶元区域34中制造发射极触头(contact)，从而，即使在处理中空晶元区域34等等的宽度改变，也可以防止阻抗电压或可允许的最大电压降低。
P型浮动场环36被布置在晶元周界结区域35的外侧面上的N-型漂移区域20的表面1a的侧面上的半导体区域中，并且场板4被布置在表面1a上并且经过P+型本体接触区域25r连接到浮动场环36。
接下来，进一步描述晶元形成区域10。除了不提供N+型发射极区域12并且被布置在P型本体区域15的表面中的P+型本体接触区域25d被连接到金属发射极电极8之外，空晶元区域34基本上与线性有源晶元区域40a具有相同的结构和尺度。
晶元形成区域10的大部分内部区域具有重复结构，该重复结构具有线性单元晶元区域40被以平移对称地布置成为单元格或单元晶元(在不需要在词语的严格意义上的对称。下文应用相同的描述)。作为单元晶元的线性单元晶元区域40中的每个包括线性无源晶元区域40i、布置在一个侧面上的线性有源晶元区域40、布置在另一个侧面上的线性孔集电极晶元区域40c以及被布置两个侧面上的半宽度的线性无源晶元区域40i。但是，具体地可以看出线性有源晶元区域40a和线性孔集电极晶元区域40c被以完全宽度交替地布置在线性无源晶元区域40i之间(参考图6)。此外还可以看出第一线性单元晶元区域40f和第二线性单元晶元区域40s被交替地排列。
P型本体区域15(第二导电类型的本体区域)被布置在线性有源晶元区域40a的半导体衬底的主表面1a(第一主表面)的侧面上的半导体的表面区域中，并且N+型发射极区域12(第一导电类型的发射极区域)和P+型本体接触区域25被布置在其表面中。将P+型本体接触区域25连接到金属发射极电极8。在线性有源晶元区域40a中，N型孔障碍区域24被布置在P型本体区域15下面的N-型漂移区域20中。将线性有源晶元区域40a的两个侧面上的沟槽栅极电极14电连接到金属栅极电极5。
与之相比，除了不提供N+型发射极区域12并且被布置在两个侧面上的沟槽栅极电极14被连接到发射极电极8之外，线性孔集电极晶元区域40c的结构包括尺度等等与线性有源晶元区域40a的相同。
另一方面，P型本体区域15类似地被布置在线性无源晶元区域40i的半导体衬底的主表面1a(第一主表面)的侧面上的半导体的表面区域中，并且将P型浮动区域16(第二导电类型的浮动区域)布置在P型本体区域15下面的N-型漂移区域20中，以便通过布置比沟槽21的下端更深的P型浮动区域16来覆盖布置在两个侧面上的沟槽21的下端。提供这种P型浮动区域16可以延伸线性无源晶元区域的宽度Wi，而无需突然降低阻抗电压和可允许的最大电压。因此，可以有效地增强孔存储效应。在IE型沟槽栅极IGBT中，不形成从发射极电极8到P型浮动区域16的任何触头，并且从P型浮动区域16到发射极电极8的直接无孔路线被切断，以由此增加线性有源晶元区域40a下面的N-型漂移区域20(N型基极区域)中的孔浓度，从而提高从IGBT中的MOSFET注入到N型基极区域的电子的浓度以降低导通电阻。
在该示例中，线性有源晶元区域40a的宽度Wa和线性孔集电极晶元区域40c的宽度Wc比线性无源晶元区域40i的宽度更窄，并且在说明书中被称为“窄有源晶元类型单元晶元”。具体地，主要对具有窄有源晶元类型单元晶元的器件做出下文的描述，但是本发明不限于此并且无需说明本发明甚至可以应用于具有“非窄有源晶元类型单元晶元”的器件。
在图2的示例中，交替地排列线性有源晶元区域40a(或线性孔集电极晶元区域40c)和线性无源晶元区域40i，以形成线性单元晶元区域40，并且在说明书中该结构被称为“交替排列方法”。在下文的描述中，除非另外特别指明不是这样，否则在假设交替排列方法作为前提时描述本发明，但是无需说明可以使用“非交替排列方法”。
在图2中，已经描述了本发明的图6中的实施方式的概述等(主要部分和周界部分)，但是在下文的描述中将它们分割成诸如晶元部分(截面和平面结构)之类的构成元素和晶元周界部分。但是，无需说明下文的描述甚至概述了各种改进示例。
(3)有源晶元二维疏剪结构的描述(主要涉及图3)：
图5图示了图1的线性有源晶元区域和它的周界疏剪区域R5的主要部分的详细平面结构的示例。如图5中所示，例如具有固定长度的有源部分(section)40aa被以规律的间隔布置在线性有源晶元区域40a的纵向方向中，并且在有源部分40aa之间形成不提供N+型发射极区域12的无源片段40ai。也就是说，线性有源晶元区域40a在其的纵向方向中的部分局部地并且分散地形成有源部分40aa。具有固定长度的规律间隔上做出的分布意味着周期性的分布，虽然实质上周期性分布对应于局部分散的分布，但是局部分散的分布意味着比其更宽的分布并且无需意味着周期性的或类周期性的分布。
如上所述，有效的是当控制饱和特征时，限制实际上在晶元的纵向方向中作为FET来操作的部分。但是，如章节8中所述，这不是必要的。
2.本发明的实施方式中的IE型沟槽栅极IGBT的器件结构的描述(主要涉及图4到8)：
在该章节中，考虑章节1的描述来描述根据实施方式的芯片的顶表面的具体布局和单元晶元结构(具有孔集电极晶元的有源晶元二维疏剪结构)的示例(对应于章节1的图1到3)。在本章节中描述的晶元结构是交替排列方法的窄有源晶元类型单元晶元。
通常，当采用具有600伏特的阻抗电压或可允许的最大电压的IGBT器件2作为示例时，平均芯片尺寸是3到6平方毫米。在这里，为了描述方便起见，采用4毫米长并且5.2毫米宽的芯片作为示例进行描述。在该示例中，将该器件的阻抗电压或可允许的最大电压描述为例如大约600伏特。
图4是图示了根据本发明的实施方式的IE型沟槽栅极IGBT器件芯片的整体的顶视图(实质上对应于图1但是更接近于更具体的形状)。图5是图示了图4中的晶元区域自顶向下切割区域R4的放大平面图。图6是沿图5中的线A-A’取得的器件的横截面图。图7是沿图5中的线B-B’取得的器件的横截面图。图8是沿图5中的线C-C’取得的器件的横截面图。参考这些附图来描述根据本发明的实施方式的IE型沟槽栅极IGBT的器件结构。
如图4中所示，由例如铝制布线(wiring)层制造的环形保护环3被布置在IGBT器件芯片2的顶表面1a的外部周界部分处，并且连接到圆形浮动场环的若干个(单个或多个)(由例如与以上相同的铝制布线层制造的)环形场板4被布置在保护环3内部。晶元形成区域10被布置在用于构成芯片2的顶表面1a的内部区域的主要部分的场板4(浮动场环36)的内部中，并且利用由例如以上相同的铝制布线层形成的金属发射极电极8覆盖晶元形成区域10，直到它的外部附近为止。在金属发射极电极8的中心形成用于连接焊接导线的金属发射极衬垫9，并且由例如与以上相同的铝制布线层制造的金属栅极布线7被布置在金属发射极电极8与场板4之间。将金属栅极布线7连接到由例如与以上相同的铝制布线层制造的金属栅极电极5，并且金属栅极电极5的中心部分形成用于连接焊接导线的栅极衬垫6。
接下来，图5是图4的晶元区域自顶向下切割区域R4的放大平面图。如图5中所示，线性单元晶元区域40在水平方向中被周期性地排列在晶元形成区域10中，并且每个线性单元晶元区域40包括第一线性单元晶元区域40f和第二线性单元晶元区域40s。在该示例中，第一线性单元晶元区域40f的宽度Wf与第二线性单元晶元区域40s的宽度Ws大体上相等。
每个第一线性单元晶元区域40f包括布置在它的中心的线性有源晶元区域40a以及围绕线性有源晶元区域40a的一对半宽度的线性无源晶元区域40i。电连接到栅极电极的第一线性沟槽栅极电极14q(14)和第二线性沟槽栅极电极14r(14)被布置在线性有源晶元区域40a与线性无源晶元区域40i之间。
另一方面，每个第二线性单元晶元区域40s包括布置在它的中心的线性孔集电极晶元区域40c和围绕孔集电极线性有源晶元区域40a的一对半宽度的线性无源晶元区域40i。电连接到发射极电极的第三线性沟槽栅极电极14s(14)和第四线性沟槽栅极电极14t(14)被布置在线性孔集电极晶元区域40c与线性无源晶元区域40i之间。
将接触槽11沿线性有源晶元区域40a和线性孔集电极晶元区域40c的纵向方向布置在它们中，并且将P+型本体接触区域25布置在布置于其下面的半导体衬底的表面区域中。
不引入在其中形成N+型发射极区域12的区域(也就是说，有源部分40aa)和在其中不引入N+型杂质的区域12i(在该区域中不形成N+型发射极区域，也就是说，P型本体区域15)，也就是说，在线性有源晶元区域40a中在其的纵向方向中将无源部分40ai周期性交替地布置在线性有源晶元区域40a中。
用于连接第三线性沟槽栅极电极14s(14)和第四线性沟槽栅极14t电极(14)的连接沟槽栅极电极(发射极连接部分)14c的纵向方向中周期性地被布置在线性孔集电极晶元区域40c中，并且被穿过接触槽11的部分(P+型本体接触区域25)相互连接。也就是说，发射极连接部分14c和接触槽11大体上在表面中以直角彼此相交。通过连接沟槽栅极电极(发射极连接部分)14c和P+型本体接触区域25(或金属发射极电极8)的相互连接，将第三线性沟槽栅极区域14s(14)和第四线性沟槽栅极电极14t(14)电连接到金属发射极电极8。在该示例中，线性孔集电极晶元区域40c的宽度大体上等于线性有源晶元区域40a的宽度，但是如下文所例示的，这不是必须的。然而，通过两个宽度彼此相等存在的益处是孔分布是均匀的。
P型浮动区域16被布置在线性无源晶元区域40i中的半导体衬底的表面区域中。在该示例中，P型浮动区域16的深度比布置在它的两个侧面的沟槽的下端更深，从而由P型浮动区域16覆盖该下端。该结构不是必须的，但是通过这么做，存在的益处是即使线性无源晶元区域40i的宽度被做得比线性有源晶元区域40a的宽度更大，也易于维持阻抗电压或可允许的最大电压。在该示例中，线性有源晶元区域40a的宽度被做得比线性无源晶元区域40i的宽度更窄，但是这不是必须的，并且通过这么做可以增强IE效应。
将在其中布置了P型浮动区域16的部分(例如晶元周界结区域35)布置在晶元形成区域10的外部周界部分中，从而该部分例如围绕晶元形成区域10，并且将P型浮动区域16经过P+型本体接触区域25p(接触槽11)电连接到金属发射极电极8。
金属栅极布线7例如被布置在晶元周界结区域35中，并且第一线性沟槽栅极电极14q(14)和第二线性沟槽栅极电极14r(14)从晶元形成区域10延伸到金属栅极布线7(也就是说，栅极下拉部分14w)并且经过沟槽栅极电极连接部分13被连接到末端连接沟槽栅极电极14z的部分中的金属栅极布线7。此外，线性无源晶元区域40i与晶元形成区域10的外部周界部分之间的中间部分被末端沟槽栅极电极14p分段。
接下来图6示出了沿图5中的线A-A’取得的截面。如图6中所示，由N-型漂移区域20占据半导体衬底的主要部分，并且N型场停止区域19、P+型集电极区域18和金属集电极电极17按照从离N-型漂移区域20较近侧面的描述顺序被布置在半导体芯片2的半导体衬底1s的背表面1b上。
另一方面，P型本体区域15(第二导电类型的本体区域)大体上被布置在半导体衬底1s的主表面1a的侧面上的半导体的全部表面区域(大体上晶元形成区域10的全部表面区域)中。
第一沟槽21q(21)和第二沟槽21r(21)被布置在线性有源晶元区域40a与线性无源晶元区域40i之间的边界部分中的半导体衬底1s的主表面1a的侧面上的半导体的表面区域中，并且经过栅极绝缘层22将第一线性沟槽栅极电极14q和第二线性沟槽栅极电极14r分别布置在第一沟槽21q和第二沟槽21r中。
另一方面，第三沟槽21s和第四沟槽21t被布置在线性孔集电极晶元区域40c与线性无源晶元区域40i之间的边界部分中的半导体衬底1s的主表面1a的侧面上的半导体的表面区域中，并且经过栅极绝缘层22将第三线性沟槽栅极电极14s和第四线性沟槽栅极电极14t分别布置在第三沟槽21s和第四沟槽21t中。
N+型发射极区域12被布置在线性有源晶元区域40a中的半导体衬底1s的主表面1a的侧面上的半导体的表面区域中，并且P+型本体接触区域25被布置在接触槽11的下端中。P+型闩锁防止区域23布置在P+型本体接触区域25下面，并且N型孔障碍区域24被布置在P型本体区域15(第二导电类型的本体区域)和P+型闩锁防止区域23下面。除了在该示例中未提供N+型发射极区域12之外，线性孔集电极晶元区域40c中的杂质掺杂结构与线性有源晶元区域40a中的相同。
被布置得比沟槽21(21q、21r、21s和21t)更深的P型浮动区域16布置在线性无源晶元区域40i中的半导体衬底1s的主表面1a的侧面上的半导体的表面区域中的P型本体区域15下面。
如上所述，在该示例中，与线性有源晶元区域40a类似地，在线性孔集电极晶元区域40c中均匀地布置N型孔障碍区域24、P+型闩锁防止区域23等等，但是这不是必须的。然而，通过提供这些，可以作为整体维持孔流的平衡。
在例如半导体衬底1s的主表面1a的侧面上的基本上全部表面区域中以及例如由铝系统制成的金属发射极电极8中形成二氧化硅绝缘层等等的层间绝缘层26，因为它的主要构成要素被布置在层间绝缘层26中。将金属发射极电极8经过接触槽11(或接触孔)连接到N+型发射极区域12和P+型本体接触区域25。
在金属发射极电极8上进一步形成例如聚酰亚胺系统有机绝缘层的最终钝化层39。
接下来图7图示了沿图5的B-B’取得的截面。如图7中所示，即使在该截面中的线性有源晶元区域40a中也不提供N+型发射极区域12，并且因此线性有源晶元区域40a和线性孔集电极晶元区域40c在图中是相同的。其他部分的结构与图6中所述的部分相同。很明显，与图6类似地第一线性沟槽栅极电极14q和第二线性沟槽栅极电极14r被电连接到金属栅极电极5并且第三线性沟槽栅极电极14s和第四线性沟槽栅极电极14t被电连接到金属发射极电极8这一事实有所不同。
接下来，图8图示了沿图5的C-C’取得的截面。如图8中所示，除了线性孔集电极晶元区域40c之外的结构与图7中所述的相同，但是线性孔集电极晶元区域40c的部分基本上仅被连接沟槽栅极电极14c(发射极连接部分)占据。
在这里，为了更具体地图示器件结构，示出了器件的各个部分的主要尺度的示例(参考图4到8)。也就是说，线性有源晶元区域的宽度Wa大约是1.3微米，线性无源晶元区域的宽度Wi大约是3.3微米(期望线性有源晶元区域的宽度Wa比线性无源晶元区域的宽度Wi更窄，并且期望Wi/Wa的值落在例如2到3的范围之间)，触头的宽度大约是0.3微米，沟槽的宽度大约是0.7微米(特别希望其等于或小于0.8微米)，沟槽的深度大约是3微米，N+型发射极区域12的深度大约是250纳米，P型本体区域15的深度(沟道区域)大约是0,8微米，P+型闩锁防止区域23的深度大约是1.4微米、P型浮动区域16的深度大约是4.5微米，N型场停止区域19的厚度大约是1.5微米，P+型集电极区域的厚度大约是0.5微米并且半导体衬底2的厚度大约是70微米(在这里，阻抗电压或可允许的最大电压例如大约是600伏特)。此外，半导体衬底2的厚度极大地取决于阻抗电压或可允许的最大电压。因此，例如半导体衬底2的厚度对于1200伏特的阻抗电压大约是120微米并且对于400伏特的阻抗电压大约是40微米。
即使在下文的示例和章节1的示例中，对应的部分的尺度也基本上与以上示出的尺度相同，并且因此不重复对它们的描述。
3.对与本发明的实施方式1的器件结构相对应的制造方法的描述(主要涉及图9到图26)。
在该章节中，描述了章节2中所述的器件结构的制造方法的示例。关于晶元形成区域10做出下文的描述，但是必要时参考图1、2、4等等来描述周界部分等等。
此外，对线性有源晶元区域40a和在它的周界部分处的线性无源晶元区域40i具体做出下文的描述，但是除了不形成N+型发射极区域12之外，线性孔集电极晶元区域40c以及其他(包括改进示例)没有特别不同，因此省略单独的描述。
图9是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(孔障碍区域引入工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图。图10是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(P型浮动区域引入工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图。图11是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(沟槽加工硬掩模层形成工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图。图12是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(沟槽硬掩模加工工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图。图13是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(沟槽硬掩模加工抗蚀涂层去除工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图。图14是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(沟槽加工工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图。图15是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(沟槽加工硬掩膜去除工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图。图16是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(延伸扩散和栅极氧化工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图。图17是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(栅极多晶硅形成工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图。图18是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(栅极多晶硅凹蚀工艺)与图6的第一线性单元晶元区域相对应的器件的横截面图。图19是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(栅极氧化层凹蚀工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图。图20是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(P型本体区域和N+型发射极区域引入工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图。图21是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(层间绝缘层形成工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图。图22是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(接触孔形成工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图。图23是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(衬底蚀刻工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图。图24是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(P+型本体接触区域和P+型闩锁防止区域引入工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图。图25是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(表面金属层形成和最终钝化层形成工艺)中与图6的第一线性单元晶元区域相对应的器件的横截面图。图26是为了描述根据本发明的实施方式1的器件结构的制造方法，在制造工艺(背表面研磨和背表面杂质引入工艺)与图6的第一线性单元晶元区域相对应的器件的横截面图。参照以上附图描述根据本发明的实施方式1的器件结构的制造方法。
首先，制备具有200φ(尺度可以是150φ、100φ、300φ、450φ等等)的N-型单晶硅的晶片(例如磷的浓度大约是2X1014/cm3)。在这里，最优选的是例如使用FZ(浮动区域)方法的晶片，但是使用CZ(Czochralski)方法的晶片也可以被使用。
接下来，如图9中所示，通过应用等等在半导体晶片1的表面1a(第一主表面)的侧面上的基本上全部表面区域上形成N型孔障碍区域引入阻挡层31，并且其经受使用普通平板印刷的图案化。例如通过离子注入，将N型杂质引入或注入半导体晶片1的表面1a(第一主表面)的侧面上的半导体衬底1s(N-型单晶硅衬底)中，同时经受图案化的N型孔障碍区域引入阻挡层31被用作掩模，以由此形成N型孔障碍区域24。作为此时的优选离子注入条件，可以例如例示磷用于该类型的离子，大约6X1012/cm2的剂量以及80KeV的注入能量。此后，通过灰化等等去除不必要的阻挡层31。
接下来，如图10中所示出的那样，通过应用等等在半导体晶片1的表面1a的侧面上的基本上全部表面区域上形成P型浮动区域引入阻挡层37，并且其经受使用普通平板印刷的图案化。通过离子注入，将P型杂质引入到半导体晶片1的表面1a(第一主表面)的侧面上的半导体衬底1s中，同时经受图案化的P型浮动区域引入阻挡层37被用作掩模以由此形成P型浮动区域16。作为此时的优选的离子注入条件，可以例如例示硼用于该类型的离子，大约3.5X1013/cm2的剂量以及75KeV的注入能量。此后，通过灰化等等去除不必要的阻挡层37。此外，在引入P型浮动区域16的同时还引入图2的晶元周界结区域35和浮动场环36。
接下来，如图11中所示，通过例如CVD(化学气相沉积)在半导体晶片1的表面1a的侧面上的基本上全部表面区域上形成例如二氧化硅绝缘层的沟槽形成硬掩模层32(厚度大约是例如450nm)。
接下来，如图12中所示，通过应用在半导体晶片1的表面1a的侧面上的基本上全部表面上形成沟槽硬掩模层加工阻挡层33，并且其经受使用普通平板印刷的图案化。使用经受图案化的沟槽硬掩模层加工阻挡层33作为掩模以借助例如干蚀刻使沟槽形成硬掩模层32经受图案化。
此后，如图13中所示，通过灰化等等去除不必要的阻挡层33。
接下来，如图14中所示，例如通过各向异性干蚀刻，使用经受图案化的沟槽形成硬掩模层32形成沟槽21。作为各向异性干蚀刻的优选气体，可以例如例示Cl2/O2气体。
此后，如图15中所示，通过使用例如氢氟酸二氧化硅层蚀刻液体的湿蚀刻，去除不必要的沟槽形成硬掩模层32。
接下来，如图16中所示，P型浮动区域16和N型孔障碍区域24经受延伸扩散(例如1200℃大约30分钟)。然后，通过加热氧化，在半导体晶片1的表面1a的侧面上的基本上全部表面上形成栅极绝缘层22(例如大于120nm的厚度)。
接下来，如图17中所示，通过(例如大约600nm的厚度)CVD在半导体晶片1的表面1a的侧面上的栅极绝缘层22的基本上全部表面上并且在沟槽21的内表面中形成在其中掺杂有磷的掺杂多晶硅层27，以便例如用多晶硅层27填充沟槽21。
接下来，如图18中所示，例如通过干蚀刻(例如使用SF6作为气体)来蚀刻回多晶硅层27，以便例如形成沟槽21中的沟槽栅极电极14。
接下来，如图19中所示，通过使用例如氢氟酸二氧化硅层蚀刻液体的湿蚀刻，去除除了沟槽21内部之外在P型浮动区域16上形成的栅极绝缘层22。
接下来，如图20中所示，通过例如热氧化或CVD在半导体晶片1的表面1a的侧面上的基本上全部表面上形成用于后续执行的离子注入的相对薄的二氧化硅层38(例如与栅极绝缘层的程度相同)。然后通过普通平板印刷在半导体晶片1的表面1a上形成P型本体区域引入阻挡层。使用P型本体区域引入阻挡层作为掩模，以通过例如离子注入将P型杂质引入晶元形成区域10的基本上全部表面区域和其他必要部分中，从而形成P型本体区域15。作为此时的优选离子注入条件，可以例如例示硼用于该类型的离子，大约3X1013/cm2的剂量以及大约75KeV的注入能量。此后，通过灰化等等去除不必要的P-型本体区域引入阻挡层。
此外，通过普通平板印刷在半导体晶片1的表面1a上形成N+型发射极区域引入阻挡层。使用N+型发射极区域引入阻挡层作为掩模，以通过例如离子注入将N型杂质引入线性有源晶元区域40a的P型本体区域15的上表面的侧面上的基本上全部表面区域中，从而形成N+型发射极区域12。作为此时的优选离子注入条件，可以例如例示砷用于该类型的离子，大约5X1015/cm2的剂量以及大约80KeV的注入能量。此后，通过灰化等等去除不必要的N+型发射极区域引入阻挡层。
接下来，如图21中所示，例如通过CVD(例如厚度是大约600nm)，在半导体晶片1的表面1a的侧面上的基本上全部表面上形成FSG(氟硅酸盐玻璃)层作为层间绝缘层26。作为层间绝缘层26的优选材料，可以例示BPSG(硼磷矽酸盐玻璃)层、NSG(无掺杂硅酸盐玻璃)层、SOG(布玻璃)层、或以上材料的组合层。
接下来，如图22中所示，通过普通平板印刷，在层间绝缘层26的半导体晶片1的表面1a上形成接触槽形成阻挡层28。然后，通过例如各向异性干蚀刻(气体是例如Ar/CHF3/CF4)形成接触槽11(或接触孔)。
此后，如图23中所示，通过灰化等等去除不必要的阻挡层28。然后通过例如各向异性干蚀刻将接触槽11(或接触孔)延伸到半导体衬底中。作为此时的优选气体，例如可以例示Cl2/O2气体。
接下来，如图24中所示，通过例如接触槽11离子注入P型杂质，以形成P+型本体接触区域25。作为此时的优选离子注入条件，可以例如例示BF2用于该类型的离子，大约5X1015/cm2的剂量以及大约80KeV的注入能量。
类似地，通过例如接触槽11离子注入P型杂质，以形成P+型闩锁防止区域23。作为此时的优选离子注入条件，可以例如例示硼用于该类型的离子，大约5X1015/cm2的剂量以及大约80KeV的注入能量。
接下来，如图25中所示，例如通过喷溅形成(形成金属发射极8的)铝电极层。具体地，执行例如以下步骤。首先，通过喷溅，在半导体晶片1的表面1a的侧面上的基本上全部表面上形成TiW层(例如厚度大约200nm)作为障碍金属层(通过稍后执行的热加工将TiW层中的大部分钽移动到硅接口以形成硅酸盐，从而助于接触特性的改进，但是这些工艺是复杂的并且因此在图中未示出)。
接下来，在大于600℃的氮气中执行硅酸盐退火例如10分钟。然后，通过例如喷溅在障碍金属层的基本上全部表面区域上形成具有铝作为其主要成分(例如加入若干百分比的硅并且余量是铝)的铝金属层(例如大约5微米厚)，从而埋上接触槽11。接下来，通过普通平板印刷(例如使用Cl2/BCl3作为用于干蚀刻的气体)使由铝金属层和障碍金属层构成的金属发射极电极8经受图案化。此外，在晶片1的器件表面1a的侧面上的基本上全部表面上应用具有聚酰亚胺作为主要成分的有机层(例如厚度大约2.5微米)作为最终钝化层39，并且通过普通平板印刷开启图6的发射极衬垫9和栅极衬垫6。
接下来，晶片1的背表面1b经受背面研磨加工(如果有必要，则还执行化学蚀刻以便去除背表面上的破损)，从而如果有必要，厚度等于例如最初的大约800微米(优选范围是大约1000到450微米)的晶片被削薄到例如大约200到300微米。当阻抗电压或可允许的最大电压为例如大约600伏特时，最终厚度是大约70微米。
接下来，如图26中所示，通过例如离子注入在半导体晶片1的背表面1b的侧面上的基本上全部表面中引入P型杂质，以形成N型场停止区域19。作为此时的优选离子注入条件，可以例如例示磷用于该类型的离子，大约7X1012/cm2的剂量以及350KeV的注入能量。此后，如果有必要则晶片1的背表面1b经受镭射退火以便杂质的激活。接下来通过例如离子注入在半导体晶片1的背表面1b的侧面上的基本上全部表面中引入N型杂质，以形成P+型集电极区域18。作为此时的优选离子注入条件，可以例如例示硼用于该类型的离子，大约1X1013/cm2的剂量以及40KeV的注入能量。此后，如果有必要则晶片1的背表面1b经受镭射退火以便杂质的激活。
接下来，通过例如喷溅在半导体晶片1的背表面1b的侧面上的基本上全部表面上形成金属集电极电极17(具体的细节参考图2和它的描述)。此后，通过切割(dice)将半导体晶片1划分成芯片，并且如果有必要则将芯片包装以完工为器件。
4.关于本发明的实施方式中的IE型沟槽栅极IGBT的栅极电极连接结构的改进示例的描述(主要涉及图27到29)。
在本章节中，描述了关于在章节2中所述的器件结构中的用于将线性孔集电极晶元区域40c(例如图5)的两个侧面上的沟槽栅极电极14(14s和14t)连接到金属发射极电极8的连接沟槽栅极电极14c(发射极电极部分)的改进的示例。因此，在章节1到3中所述的部分基本上相同并且因此下文仅仅原则上描述不同的部分。
图27是与为了描述关于根据本发明的实施方式的IE型沟槽栅极IGBT的栅极电极连接结构的改进示例，图示了图4中的晶元区域自顶向下切割区域R4的图5相对应的放大平面图。图28是沿图27中的线A-A’取得的器件的横截面图。图29是沿图27中的线C-C’取得的器件的横截面图。
如图27中所示，该示例与图5不同，并且在连接孔栅极电极14c中未连接金属发射极8。换句话说，与第三线性沟槽栅极电极14s和第四线性沟槽栅极电极14t相同的层的多晶硅层在半导体衬底1s的表面1a的侧面上的半导体表面区域上延伸，以通过栅极氧化物22提供连接栅极下拉衬垫14x(发射极连接部分)，从而，连接栅极下拉衬垫14x被连接到金属发射极电极8。因此，将相互连接部分的接触槽11包含到平面中的发射极连接部分14x。该结构可以进一步改进连接的可靠性。
此外，在线性孔集电极晶元区域40c的纵向方向中以规律的间隔周期性地布置连接栅极下拉衬垫14x。
因此，沿图27的线A-A’取得的截面与图28中所示的图6的截面完全相同。另一方面，沿图27的线C-C’取得的截面与图29中所示的图8的截面略有不同。也就是说，如图29中所示，除了与线性孔集电极晶元区域40c相对应的部分之外，图29的截面基本上与图6的截面相同，但是与线性孔集电极晶元区域40c相对应的部分相当不同。换句话说，不提供P+型本体接触区域25和P+型闩锁防止区域23，并且接触槽11被提供并且被连接到连接栅极下拉衬垫14(发射极连接部分)，但是接触槽11未被连接到该部分中的半导体衬底。很明显，不存在与图6类似的N+型发射极区域12。
5.关于本发明的实施方式中的IE型沟槽栅极IGBT的晶元结构的改进示例的描述(主要涉及图30到32)。
在本章节中描述的示例是章节1、2和4中线性有源晶元区域40a和线性孔集电极晶元区域40c的结构的改进示例。因此，该改进实施方式与目前为止所述的内容基本上没有不同，包括该制造方法，并且因此下文仅原则上描述不同部分。
图30是为了描述关于根据本发明的实施方式的IE型沟槽栅极IGBT的晶元结构的改进示例，图示了图4中的晶元区域自顶向下切割区域R4的放大平面图。图31是沿图30中的线A-A’取得的器件的横截面图。图32是沿图30中的线C-C’取得的器件的横截面图。参考这些附图来描述关于本发明的实施方式中的IE型沟槽栅极IGBT的晶元结构的改进示例。
如图30中所示，在该示例中的线性单元晶元区域40包括布置在它的两个侧面上的线性混合晶元区域40h和半宽度的线性无源晶元区域40i。在该示例中，线性混合晶元区域40h的宽度Wh比线性无源晶元区域40i的宽度Wi(全宽度)更窄。
线性混合晶元区域40h包括关于平面彼此对称的第一线性混合子晶元区域40hf和第二线性混合子晶元区域40hs。第一线性混合子晶元区域40hf是图27(或图5)的线性有源晶元区域40a的右半晶元与线性孔集电极晶元区域40c的左半晶元的集成混合晶元。另一方面，第二线性混合子晶元区域40hs是图27(或图5)的线性有源晶元区域40a的左半晶元与线性孔集电极晶元区域40c的右半晶元的集成混合晶元。也就是说，可以通过组合第一线性混合子晶元区域40hf和第二线性混合子晶元区域40hs，形成线性混合晶元区域40h，从而将被电连接到金属栅极电极5的第三线性沟槽栅极电极14s布置在中心。因此，在该示例中，第一线性混合子晶元区域40hf的宽度Whf与第二线性混合子晶元区域40hs的宽度Whs基本上相同。
此外与图27不同的是，将要被电连接到金属发射极电极8的沟槽栅极电极14(也就是说，第一线性沟槽栅极电极14q和第二线性沟槽栅极电极14r)被分割到两个侧面上以在它们之间布置线性无源晶元区域40i。因此，通过提供连接栅极下拉衬垫14x(发射极连接部分)来实现相互连接，其中通过除了末端沟槽栅极电极14p之外经过与图27类似的栅极绝缘层22，在半导体衬底的表面1a上延伸与第一线性沟槽栅极电极14q和第二线性沟槽栅极电极14r相同的层的单晶硅层来获得连接栅极下拉衬垫14x。因此，与图27类似地，将用于将金属发射极电极8电连接到第一线性沟槽栅极电极14q和第二线性沟槽栅极电极14r的接触槽11在平面中包括在发射极连接部分14x中。
接下来图31图示了沿图30的线A-A’取得的截面。如图31中所示，由N-型漂移区域20占据半导体衬底1s的主要部分，并且N型场停止区域19、P+型集电极区域18和金属集电极电极17按照从离N-型漂移区域20更近的侧面的描述顺序被布置在半导体芯片2的半导体衬底1s的背表面1b上。
另一方面，P型本体区域15(第二导电类型的本体区域)被布置在半导体衬底1s的主表面1a的侧面上的半导体的基本上全部表面区域(晶元形成区域10的基本上全部表面区域)中。
第一沟槽21q(21)和第二沟槽21r(21)被布置在线性混合晶元区域40h与线性无源晶元区域40i之间的边界部分中的半导体衬底1s的主表面1a的侧面上的半导体的表面区域中，并且经过栅极绝缘层22将第一线性沟槽栅极电极14q和第二线性沟槽栅极电极14r分别布置在第一沟槽21q和第二沟槽21r中。
另一方面，第三沟槽21s被布置在第一线性混合子晶元区域40hf和第二线性混合子晶元区域40hs之间的边界部分中的半导体衬底1s的主表面1a的侧面上的半导体的表面区域中，并且经过栅极绝缘层22将第三线性沟槽栅极14s布置在第三沟槽21s中。
N+型发射极区域12仅被布置在第一线性混合子晶元区域40hf和第二线性混合子晶元区域40hs中的半导体衬底1s的主表面1a的侧面上的半导体的表面区域中的第三线性沟槽栅极电极14s的侧面上，并且P+型本体接触区域25被布置在接触槽11的下端中。P+型闩锁防止区域23布置在P+型本体接触区域25下面，并且N型孔障碍区域24被布置在P型本体区域15(第二导电类型的本体区域)和P+型闩锁防止区域23下面。
P型浮动区域16被布置得比沟槽21(21q、21r、21s和21t)更深，例如被布置在线性无源晶元区域40i中的半导体衬底1s的主表面1a的侧面上的半导体的表面区域中的P型本体区域15下面。
在半导体衬底1s的主表面1a的侧面上的基本上全部区域上形成例如二氧化硅绝缘层的层间绝缘层26。将具有例如铝金属层作为主要构成元素的金属发射极电极8布置在层间绝缘层26上，并且经过接触槽11(或接触孔)连接到N+型发射极区域12和P+型本体接触区域25。
在金属发射极电极8上进一步形成例如聚酰亚胺有机绝缘层的最终钝化层39。
接下来图32图示了沿图30的线C-C’取得的截面。如图32中所示，该截面与对应于图31的线性无源晶元区域40i的部分基本上相同，但是不同之处在于经过栅极绝缘层22与第一线性沟槽栅极电极14q和第二线性沟槽栅极电极14r耦合的连接栅极下拉衬垫14x(发射极连接部分)被布置在半导体衬底1s的主表面1a上。与图29类似地，将连接栅极下拉衬垫14x(发射极连接部分)经过接触槽11(或接触孔)连接到金属发射极电极8)。此外，由于与图29的线性孔集电极晶元区域40c相同的原因，在P型浮动区域16上不布置P型本体区域15。
6.关于本发明的实施方式中的IE型沟槽栅极IGBT的孔集电极晶元的宽度的改进示例的描述(主要涉及图33到35)。
该章节中所述的示例是关于章节2中所述的示例的线性有源晶元区域40a的宽度Wa和线性孔集电极晶元区域40c的宽度Wc的改进示例。因此，由于其他部分与章节1到4中所述的部分相同，所以下文仅原则上描述不同的部分。
图33是为了描述关于根据本发明的实施方式的IE型沟槽栅极IGBT的孔集电极晶元的宽度改进示例的图5中的部分切割区域2(R3)的放大平面图。图34是沿图33中的线A-A’取得的器件的横截面图。图35是沿图33中的线B-B’取得的器件的横截面图。参考以上附图来描述关于根据本发明的实施方式的IE型沟槽栅极IGBT的孔集电极晶元的改进示例。
在图33中示出了与图5的部分切割区域2(R3)相对应的改进示例的部分。如图33中所示，与图5不同，线性孔集电极晶元区域40c的宽度Wc比线性有源晶元区域40a的宽度Wa更宽。换句话说，线性有源晶元区域40a的宽度Wa比线性孔集电极晶元区域40c的宽度Wc更窄。通过这么做，孔平滑地放电以改进切换特性。
接下来图34图示了沿图33的线A-A’取得的截面。如图34中所示，除了线性孔集电极晶元区域40c的宽度Wc(与之有关的线性无源晶元区域40i的宽度Wi)之外，该截面与图6完全相同。
接下来图35图示了沿图33的线B-B’取得的截面。如图35中所示，除了线性孔集电极晶元区域40c的宽度Wc(与之有关的线性无源晶元区域40i的宽度Wi)之外，该片段与图7完全相同。
7.本发明的实施方式中的晶元周界结构的补充描述(主要涉及图36)：
在该章节中，概述图5的晶元形成区域10的周界区域的截面结构。
图36是为了补充描述根据本发明的实施方式的晶元周界结构，沿图5的线H-H’取得的器件的横截面图。参考图36来描述根据本发明的实施方式的晶元周界结构的补充描述。
接下来在图36中图示了沿图5的线H-H’取得的截面(还与针对图27和33的相同)。如图36中所示，P型本体区域15被布置在线性无源晶元区域40i和P型晶元周界结区域35中的半导体衬底2的主表面1a中。将被连接到栅极电势的末端沟槽栅极14p布置在靠近线性无源晶元区域40i与P型晶元周界结区域35之间的边界的末端沟槽21e中，以形成末端吸震区域的部分。此外，与其他部分类似地，将P型浮动区域16布置在被布置在线性无源晶元区域40i的下部中的P型本体区域15下面并且被布置得被沟槽21更深，从而覆盖沟槽21的下端部分，其中末端沟槽栅极14p被布置在该下端部分中。
此外，甚至将接触槽11(或接触孔)等等布置在P型晶元周界结区域35的部分中，并且周界发射极接触部分也被布置在其中。将P+型本体接触区域25p和P+型闩锁防止区域23p布置在周界发射极接触部分的下侧面上的半导体衬底2的表面区域中，并且与其他部分类似地，将P型区域16p布置在P+型本体接触区域25p和P+型闩锁防止区域23p下面。与例如P型浮动区域16同时地制造P型区域16p，但是与P型浮动区域16不同的是将P型区域16p电连接到发射极电势。也就是说，由布局中的末端沟槽21e等等将P型区域16p与P型浮动区域16分隔。另一方面与P型浮动区域16类似地，P型区域16p被布置得比沟槽21(包括末端沟槽21e)的下端更深。此外，与P型浮动区域16类似地，P型区域16p比P型本体区域15更深。
由于在栅极布线7下面的P型区域(P型区域16p或P型本体区域15)中易于聚集孔，所以将接触部分(也就是说(具体地经过P+型本体接触区域25p连接的)金属发射极电极8与P型区域16p之间的周界接触部分41)布置在栅极布线7与晶元形成区域10(具体地是线性无源晶元区域40i)之间。这防止了由于孔被移动到晶元形成区域10以搜索排出路线的事实而导致的闩锁电阻的恶化。在该情况中，希望不将另一个沟槽以与末端沟槽21e相等或者更深的深度布置在栅极布线7与周界接触部分41之间，以将布置在栅极布线7与周界接触部分41之下的、以及布置在栅极布线7与周界接触部分41之间的区域分割成在平面中靠近栅极布线7的区域和靠近末端沟槽21e的区域。这是因为该另一个沟槽限制了作为孔的流动路径的P型区域16p的厚度，并且恶化了闩锁电阻。具体地，如图36(类似于图27和33)中所示，在面对末端沟槽21e的部分处去除末端连接沟槽栅极电极14z。也就是说，不提供这样一种沟槽，其中在该沟槽中布置末端连接沟槽栅极电极14z。
此外，末端沟槽21e自身分隔并且缩窄作为到晶元形成区域的孔的主要流动路径的P型区域，并且因此其有效地确保了闩锁电阻。8.本发明的实施方式中的纵向方向中晶元的改进示例的描述(主要涉及图37)。
在该章节中描述的有源晶元的布局是对图3、图5、图27、图30和图33的有源晶元或与它们对应的部分的改进示例。
图37是为了描述根据本发明的实施方式的纵向方向中的晶元的改进示例的图5中的部分切割区域1(R2)的放大平面图。参考图37描述本发明的实施方式中的纵向方向中晶元的改进示例。
接下来，图37中示出了图5的晶元区域内部切割区域1(R2)的放大顶视图。如图37中所示，晶元形成区域10包括在水平方向中交替地排列的线性有源晶元区域40a和线性无源晶元区域40i。沟槽栅极14电极被布置在线性有源晶元区域40a与线性无源晶元区域40i之间，并且线性接触槽11(或接触孔)被布置在线性有源晶元区域40a的中心。线性N+型发射极区域12被布置在在接触槽11的两个侧面上的线性有源晶元区域40a中。另一方面，P型本体区域15和P型浮动区域16被垂直地布置在线性无源晶元区域40i的基本上全部表面区域中。
9.关于本发明的整体的考虑以及关于实施方式的补充描述(主要涉及图38)
图38是示出了IE型沟槽栅极IGBT中的有源疏剪比率(在每个绘图附近显示的数值)、导通电阻和切换损耗的关系的数据绘制图。参考图38描述关于本发明的整体的考虑以及关于实施方式的补充描述。(1)关于章节2和4(涉及图5等等)的示例的有源晶元疏剪比率的补充描述：
在本发明中，将有源晶元疏剪比率定义为在晶元形成区域10的主要部分中，不形成孔流出路线的各种晶元区域(孔不流出晶元部分)的宽度除以孔流出路线的各种晶元区域(孔流出晶元部分)的宽度。因此，在图5的示例中，孔流出晶元部分是线性有源晶元区域40a和线性孔集电极晶元区域40c，而孔不流出晶元部分是线性无源晶元区域40i。线性有源晶元区域40a的宽度Wa等于线性孔集电极晶元区域40c的宽度Wc，并且因此，由Wi/Wa给出有源晶元疏剪比率(有源晶元疏剪比率＝Wi/Wa)。
图38示出了在章节2中的示例中的线性孔集电极晶元区域40c全部被设置为线性有源晶元区域40a的器件结构(比较示例)中，在有源晶元疏剪比率从0改变到5时，导通电阻和切换损耗(切换特性)的改变。在比较示例中，与(包括各种改进示例的)实施方式不同，将全部沟槽栅极电极电连接到金属栅极电极。如根据图38所理解的那样，在有源晶元疏剪比率的范围是1.5到4(更优选地是2到3)时可以获得满意的特性。也就是说，在有源晶元疏剪比率低于大约1的范围中，IE效应很弱并且因此导通电阻增加。另一方面在有源晶元疏剪比率高于大约5的范围中，IE效应太强并且切换损耗迅速增加，但是导通电阻没有改变多少。
因此，认为有源晶元疏剪比率的优选范围是从1.5到4(更优选地是2到3)。在下文中，该范围被称为“标准优选范围(标准最优选范围)”。然而在该器件结构中，当收缩进一步继续时，栅极电容突然增加以恶化切换特性。
因此，在章节2的示例(章节4的示例也一样)中，首先，例如备选地由线性孔集电极晶元区域40c，也就是说被去除了N+型发射极区域12(FET的源级)的伪线性有源晶元区域来替换比较示例中的线性有源晶元区域40a，从而FET部分不重复作为FET。此外，在章节2的示例(章节4的示例也一样)中，其次，将线性孔集电极晶元区域40c的两个侧面上的沟槽栅极电极电连接到金属发射极电极，从而避免栅极电容增加，并且维持有源晶元疏剪比率处于优选范围中，从而可以充分地展现IE效应，并且可以将器件制造得很小。原因是当IGBT被关闭但是不助于增加栅极电容时，线性孔集电极晶元区域40c作为孔流出路径来操作。
在图5的示例中，如下例示具体晶元的主要尺度。也就是说，例如沟槽的宽度是大约0.7微米，线性有源晶元区域(线性孔集电极晶元区域的宽度Wc)的宽度Wa大约1.3微米，线性无源晶元区域的宽度Wi大约3.3微米。
(2)关于章节5中的示例中的有源晶元疏剪比率的补充描述(参考图30等等)。
类似地，在图30的示例中，孔流出晶元部分是线性混合晶元区域40h，并且孔不流出晶元部分是线性无源晶元区域40i。。因此，由Wi/Wh给出有源晶元疏剪比率(有源晶元疏剪比率＝Wi/Wh)。
在该示例中(图30等等)，为了进一步降低被电连接到金属栅极电极的沟槽栅极电极并且在改善切换特性的同时维持有源晶元疏剪比率处于标准优选范围(标准最优选范围)内，将图5的线性有源晶元区域40a与线性孔集电极晶元区域40c组合以形成线性混合晶元区域40h。在线性混合晶元区域40h中，将3个被布置在中心中的沟槽栅极电极中一个沟槽栅极电极连接到栅极，并且因此使得栅极电容小于图5的示例中所示的电容。此外，将被布置在两个侧面上的两个其他电极连接到发射极。
在图30的示例中，如下例示具体元件的主要尺度。也就是说，例如沟槽的宽度是大约0.7微米、线性混合晶元区域的宽度Wh大约2.6微米并且线性无源晶元区域的宽度Wi大约6.5微米。
(3)关于章节6中的示例的有源晶元疏剪比率的补充描述(参考图33等等)。
在图33的示例中，孔流出晶元部分是线性有源晶元区域40a和线性控集电极晶元区域40c，并且孔不流出晶元部分是线性无源晶元区域40i。线性有源晶元区域40a的宽度Wa与线性孔集电极晶元区域40c的宽度Wc不同，并且因此，由2Wi/(Wa+Wc)给出有源晶元疏剪比率(有源晶元疏剪比率＝2Wi/(Wa+Wc))。
在图5的结构中，当将有源晶元疏剪比率设置为标准优选范围(标准最优选范围)中的例如5以进一步降低栅极电容时，从图38预计切换损耗特性迅速恶化。
在图33等等的示例中，使得线性孔集电极晶元区域40c的宽度Wc比线性有源晶元区域40a的宽度Wa更宽(在这里大约是例如1.5至2倍)以由此抑制过度的IE效应。
在图33的示例中，如下例示具体晶元元件的主要尺度。也就是说，例如沟槽的宽度是大约0.7微米、线性有源晶元区域的宽度Wa是大约1.3微米，线性无源晶元区域的宽度Wc是大约2.2微米，并且线性无源晶元区域的宽度Wi是大约8.8微米。
10.摘要
如上已经具体描述了发明人所作出的本发明，但是本发明不限于此并且无需说明在不脱离本发明的权利要求的精神和范围的前提下可以做出各种改进和修改。
例如在实施方式中，已经具体描述了其中掺杂多晶硅等等被用作栅极多晶硅材料的示例，但是本发明不限于此，并且通过层形成之后的离子注入，可以将无掺杂多晶硅层用于掺杂必要的杂质。
此外，在实施方式中，已经描述了在其中背面研磨之后从背面使用非取向附生的晶片来形成高浓度杂质层的示例，但是无需说明本发明不限于此并且甚至可以应用于使用取向附生的晶片来制造的器件。
本领域的熟练技术人员还应该注意到虽然已经关于本发明的实施方式做出了前文的描述，但是本发明不限于此，并且在不脱离所附权利要求的精神和范围的前提下可以做出各种改进和修改。

Claims (6)

1.一种半导体器件，包括：
(a)半导体衬底(2)，具有第一主表面(1a)和第二主表面(1b)；
(b)漂移区域(20)，布置在所述半导体衬底(2)中并且具有第一导电类型(N-)；
(c)晶元形成区域(10)，布置在所述第一主表面(1a)上并且具有并行布置的多个沟槽(21)；
(d)金属栅极电极(5)，布置在所述第一主表面(1a)上；
(e)金属栅极布线(7)，围绕所述晶元形成区域(10)并且连接至所述金属栅极电极(5)；
(f)金属发射极电极(8)，布置在所述第一主表面(1a)上；
(g)金属集电极电极(17)，布置在所述第二主表面(1b)上；
(h)集电极区域(18)，布置在所述金属集电极电极(17)与所述漂移区域(20)之间，并且具有第二导电类型(P+)；
(i)线性有源晶元区域(40a)和线性孔集电极晶元区域(40c)，交替地布置在所述第一主表面上，所述线性有源晶元区域(40a)具有成对的第一线性沟槽栅极电极(14q)和第二线性沟槽栅极电极(14r)，所述线性孔集电极晶元区域(40c)具有成对的第三线性沟槽栅极电极(14s)和第四线性沟槽栅极电极(14t)；
(j)本体区域(15)，布置在所述漂移区域(20)的所述第一主表面(1a)侧上的表面区域中并且具有所述第二导电类型(P)；
(k)浮动区域(16)，布置在线性有源晶元区域(40a)与线性孔集电极晶元区域(40c)之间的所述第一主表面(1a)侧上的所述表面区域中，并且具有与所述本体区域(15)的导电类型相同的导电类型；以及
其中所述第一导电类型(N)的发射极区域(12)布置在第一线性沟槽栅极电极(14q)和第二线性沟槽栅极电极(14r)之间的所述本体区域(15)的所述第一主表面(1a)侧上的所述表面区域中；
其中所述第一线性沟槽栅极电极(14q)和所述第二线性沟槽栅极电极(14r)连接至所述金属栅极电极(5)并且布置在所述第一主表面(1a)中的第一沟槽(21q)和第二沟槽(21r)中；
其中所述第三线性沟槽栅极电极(14s)和所述第四线性沟槽栅极电极(14t)连接至所述金属发射极电极(8)并且布置在所述第一主表面(1a)中的第三沟槽(21s)和第四沟槽(21t)中；以及
其中在平面图中，布置在所述线性有源晶元区域(40a)中的纵向方向的外侧上的所述发射极区域(12)到所述单元形成区域(10)的边缘的距离长于从所述纵向方向上的所述线性孔集电极晶元区域(40c)的边缘到所述单元形成区域(10)的所述边缘的距离。
2.根据权利要求1所述的半导体器件，
其中所述第一线性沟槽栅极电极(14q)和所述第二线性沟槽栅极电极(14r)的宽度比所述有源晶元区域(40a)和所述线性孔集电极晶元区域(40c)的宽度窄。
3.根据权利要求2所述的半导体器件，
其中所述发射极区域(12)不布置在所述线性孔集电极晶元区域(40c)中。
4.根据权利要求3所述的半导体器件，
其中所述线性有源晶元区域(40a)的宽度基本上等于所述线性孔集电极晶元区域(40c)的宽度。
5.根据权利要求4所述的半导体器件，
其中所述第三线性沟槽栅极电极(14s)和所述第四线性沟槽栅极电极(14t)的发射极连接部分(14c)与和所述发射极连接部分(14c)相接触的接触沟槽(11)基本上相交成直角。
6.根据权利要求5所述的半导体器件，
其中和所述发射极连接部分(14c)相接触的所述接触沟槽(11)与所述发射极连接部分(14c)被包含在一个平面中。
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Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5973730B2 (ja) * 2012-01-05 2016-08-23 ルネサスエレクトロニクス株式会社 Ｉｅ型トレンチゲートｉｇｂｔ
JP5979993B2 (ja) 2012-06-11 2016-08-31 ルネサスエレクトロニクス株式会社 狭アクティブセルｉｅ型トレンチゲートｉｇｂｔの製造方法
JP5932623B2 (ja) * 2012-12-05 2016-06-08 株式会社 日立パワーデバイス 半導体装置およびそれを用いた電力変換装置
EP2985790B1 (en) * 2013-04-11 2021-06-09 Fuji Electric Co., Ltd. Semiconductor device and semiconductor device manufacturing method
EP2942816B1 (en) * 2013-08-15 2020-10-28 Fuji Electric Co., Ltd. Semiconductor device
WO2015029175A1 (ja) * 2013-08-29 2015-03-05 株式会社日立製作所 半導体装置およびその製造方法
KR102004768B1 (ko) * 2013-08-30 2019-07-29 삼성전기주식회사 전력 반도체 소자
KR20160098385A (ko) * 2014-01-14 2016-08-18 미쓰비시덴키 가부시키가이샤 전력용 반도체 장치
KR102114501B1 (ko) * 2014-03-11 2020-05-25 매그나칩 반도체 유한회사 반도체 소자
JP6420175B2 (ja) * 2014-05-22 2018-11-07 ルネサスエレクトロニクス株式会社 半導体装置
JP6261494B2 (ja) * 2014-12-03 2018-01-17 三菱電機株式会社 電力用半導体装置
JP6350679B2 (ja) * 2015-01-13 2018-07-04 富士電機株式会社 半導体装置及びその製造方法
JP6448434B2 (ja) 2015-03-25 2019-01-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR101745776B1 (ko) 2015-05-12 2017-06-28 매그나칩 반도체 유한회사 전력용 반도체 소자
JP6472714B2 (ja) 2015-06-03 2019-02-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6495751B2 (ja) * 2015-06-10 2019-04-03 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6606364B2 (ja) 2015-07-02 2019-11-13 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017022798A (ja) 2015-07-07 2017-01-26 ルネサスエレクトロニクス株式会社 電力変換装置および駆動装置
JP2017022311A (ja) 2015-07-14 2017-01-26 ルネサスエレクトロニクス株式会社 半導体装置
JP6605870B2 (ja) 2015-07-30 2019-11-13 ルネサスエレクトロニクス株式会社 半導体装置
JP6560059B2 (ja) 2015-08-20 2019-08-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6633867B2 (ja) * 2015-08-21 2020-01-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6584893B2 (ja) 2015-09-25 2019-10-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6566835B2 (ja) 2015-10-22 2019-08-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN105226090B (zh) * 2015-11-10 2018-07-13 株洲中车时代电气股份有限公司 一种绝缘栅双极晶体管及其制作方法
JP6624973B2 (ja) 2016-03-03 2019-12-25 ルネサスエレクトロニクス株式会社 半導体装置
CN107452787B (zh) * 2016-05-31 2020-05-12 无锡华润上华科技有限公司 沟槽栅极引出结构及其制造方法
KR101870808B1 (ko) * 2016-06-03 2018-06-27 현대오트론 주식회사 전력 반도체 소자 및 그 제조방법
KR101870807B1 (ko) * 2016-06-21 2018-06-27 현대오트론 주식회사 전력 반도체 소자 및 그 제조방법
JP2018022776A (ja) 2016-08-03 2018-02-08 ルネサスエレクトロニクス株式会社 半導体装置
JP2018041789A (ja) 2016-09-06 2018-03-15 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6786316B2 (ja) 2016-09-12 2020-11-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE102016117511B4 (de) 2016-09-16 2021-02-11 Infineon Technologies Austria Ag Halbleiterbauteil und Herstellungsverfahren dafür
JP6797005B2 (ja) * 2016-11-24 2020-12-09 ルネサスエレクトロニクス株式会社 半導体装置
JP2018092968A (ja) 2016-11-30 2018-06-14 ルネサスエレクトロニクス株式会社 半導体装置、ｒｃ−ｉｇｂｔ及び半導体装置の製造方法
KR101907460B1 (ko) * 2016-12-12 2018-10-12 현대오트론 주식회사 전력 반도체 소자 및 그 제조방법
JP6835568B2 (ja) 2016-12-22 2021-02-24 ルネサスエレクトロニクス株式会社 トレンチゲートｉｇｂｔ
JP6770443B2 (ja) 2017-01-10 2020-10-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体ウェハ
JP6854654B2 (ja) * 2017-01-26 2021-04-07 ローム株式会社 半導体装置
JP6830390B2 (ja) * 2017-03-28 2021-02-17 エイブリック株式会社 半導体装置
JP2018207057A (ja) * 2017-06-09 2018-12-27 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
WO2018237199A1 (en) 2017-06-22 2018-12-27 Renesas Electronics America Inc. SOLID TOP TERMINAL FOR DISCRETE FEED DEVICES
JP6909666B2 (ja) 2017-07-27 2021-07-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2019097836A1 (ja) 2017-11-16 2019-05-23 富士電機株式会社 半導体装置
JP6925250B2 (ja) 2017-12-08 2021-08-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN113906572A (zh) 2019-06-04 2022-01-07 罗姆股份有限公司 半导体装置
CN113054009B (zh) * 2019-12-27 2024-02-23 株洲中车时代半导体有限公司 一种沟槽igbt芯片
CN113809145B (zh) * 2020-06-16 2024-03-29 芯恩（青岛）集成电路有限公司 窄台面绝缘栅双极型晶体管器件及形成方法
JP7459703B2 (ja) * 2020-07-15 2024-04-02 富士電機株式会社 半導体装置
WO2022034828A1 (ja) * 2020-08-11 2022-02-17 ローム株式会社 半導体装置
KR20220083386A (ko) * 2020-12-11 2022-06-20 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
EP4016638A1 (en) * 2020-12-21 2022-06-22 Hitachi Energy Switzerland AG Power semiconductor device with an insulated trench gate electrode
TWI782390B (zh) * 2021-01-08 2022-11-01 力晶積成電子製造股份有限公司 半導體結構
CN113764511B (zh) * 2021-07-30 2023-10-27 广州华浦电子科技有限公司 具有动态载流子通道的低损耗超结igbt器件及其制造方法
JP2023083120A (ja) 2021-12-03 2023-06-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2023157671A (ja) 2022-04-15 2023-10-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005032941A (ja) * 2003-07-11 2005-02-03 Fuji Electric Device Technology Co Ltd 絶縁ゲート型半導体装置
EP1608024A2 (en) * 2004-06-18 2005-12-21 Kabushiki Kaisha Toshiba Insulated gate semiconductor device
US20080217649A1 (en) * 2007-03-09 2008-09-11 Taiga Arai Power semiconductor device and power conversion device using the same
CN101308871A (zh) * 2007-05-17 2008-11-19 富士电机电子技术株式会社 绝缘栅半导体器件及其制造方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3914328B2 (ja) 1997-03-25 2007-05-16 株式会社ルネサステクノロジ 電流検出セル付トレンチゲート半導体装置および電力変換装置
US6180966B1 (en) 1997-03-25 2001-01-30 Hitachi, Ltd. Trench gate type semiconductor device with current sensing cell
JPH11345969A (ja) * 1998-06-01 1999-12-14 Toshiba Corp 電力用半導体装置
KR100745557B1 (ko) 1999-02-17 2007-08-02 가부시키가이샤 히타치세이사쿠쇼 Ｉｇｂｔ 및 전력변환 장치
JP2002016252A (ja) 2000-06-27 2002-01-18 Toshiba Corp 絶縁ゲート型半導体素子
US6399998B1 (en) * 2000-09-29 2002-06-04 Rockwell Technologies, Llc High voltage insulated-gate bipolar switch
CN1268003C (zh) 2001-02-01 2006-08-02 三菱电机株式会社 半导体器件及其制造方法
JP3927111B2 (ja) 2002-10-31 2007-06-06 株式会社東芝 電力用半導体装置
JP2005294649A (ja) * 2004-04-01 2005-10-20 Toshiba Corp 半導体装置
JP5017850B2 (ja) * 2005-11-30 2012-09-05 株式会社日立製作所 電力用半導体装置およびそれを用いた電力変換装置
JP4778467B2 (ja) 2007-04-02 2011-09-21 ルネサスエレクトロニクス株式会社 トレンチゲート型半導体装置
JP2008288386A (ja) 2007-05-17 2008-11-27 Hitachi Ltd 半導体装置
JP5596278B2 (ja) * 2007-07-10 2014-09-24 富士電機株式会社 トレンチ型絶縁ゲートｍｏｓ半導体装置
DE102009005914B4 (de) * 2008-01-28 2014-02-13 Denso Corporation Halbleitervorrichtung mit Halbleiterelement mit isoliertem Gate und bipolarer Transistor mit isoliertem Gate
JP4688901B2 (ja) * 2008-05-13 2011-05-25 三菱電機株式会社 半導体装置
JP5682097B2 (ja) * 2008-05-15 2015-03-11 富士電機株式会社 半導体装置
JP5045733B2 (ja) 2008-12-24 2012-10-10 株式会社デンソー 半導体装置
JP2010232335A (ja) * 2009-03-26 2010-10-14 Sanyo Electric Co Ltd 絶縁ゲートバイポーラトランジスタ
US8264033B2 (en) 2009-07-21 2012-09-11 Infineon Technologies Austria Ag Semiconductor device having a floating semiconductor zone
JP2011109341A (ja) 2009-11-16 2011-06-02 Sony Corp 情報処理装置、通信チャネル決定方法、および情報処理システム
JP4957840B2 (ja) * 2010-02-05 2012-06-20 株式会社デンソー 絶縁ゲート型半導体装置
JP5488691B2 (ja) * 2010-03-09 2014-05-14 富士電機株式会社 半導体装置
JP5216801B2 (ja) * 2010-03-24 2013-06-19 株式会社東芝 半導体装置
DE112011100533T5 (de) * 2010-11-30 2012-12-20 Fuji Electric Co., Ltd. Halbleitervorrichtung
JP2011082585A (ja) * 2011-01-25 2011-04-21 Toshiba Corp 絶縁ゲート型半導体装置
US20130317158A1 (en) * 2011-02-24 2013-11-28 Rhodia (China)Co., Ltd. Use of calcium hypophosphite as a filler to increase mechanical properties of a polyamide composition
JP5969771B2 (ja) * 2011-05-16 2016-08-17 ルネサスエレクトロニクス株式会社 Ｉｅ型トレンチゲートｉｇｂｔ
JP2012256628A (ja) * 2011-06-07 2012-12-27 Renesas Electronics Corp Ｉｇｂｔおよびダイオード
JP6037499B2 (ja) * 2011-06-08 2016-12-07 ローム株式会社 半導体装置およびその製造方法
CN103733344B (zh) * 2011-09-08 2018-05-18 富士电机株式会社 半导体装置
JP5973730B2 (ja) * 2012-01-05 2016-08-23 ルネサスエレクトロニクス株式会社 Ｉｅ型トレンチゲートｉｇｂｔ
US9245985B2 (en) * 2012-03-28 2016-01-26 Infineon Technologies Americas Corp. IGBT with buried emitter electrode

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005032941A (ja) * 2003-07-11 2005-02-03 Fuji Electric Device Technology Co Ltd 絶縁ゲート型半導体装置
EP1608024A2 (en) * 2004-06-18 2005-12-21 Kabushiki Kaisha Toshiba Insulated gate semiconductor device
US20080217649A1 (en) * 2007-03-09 2008-09-11 Taiga Arai Power semiconductor device and power conversion device using the same
CN101308871A (zh) * 2007-05-17 2008-11-19 富士电机电子技术株式会社 绝缘栅半导体器件及其制造方法

Also Published As

Publication number Publication date
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TWI622172B (zh) 2018-04-21
US10304951B2 (en) 2019-05-28
JP2013140885A (ja) 2013-07-18
US20130175574A1 (en) 2013-07-11
KR102024939B1 (ko) 2019-09-24
US20170154985A1 (en) 2017-06-01
JP5973730B2 (ja) 2016-08-23
TWI646688B (zh) 2019-01-01
US9041050B2 (en) 2015-05-26
TWI587509B (zh) 2017-06-11

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