JP6605870B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、例えば、トレンチゲートに直交する方向に於いてアクティブセルとインアクティブセルとを混在させたＩＥ（Injection Enhancement）型トレンチゲート（Trench Gate）ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のパワー系半導体装置に好適に利用できるものである。
例えば特開２０１３−１４０８８５号公報（特許文献１）には、セル形成領域が、線状アクティブセル領域を有する第１線状単位セル領域、線状ホールコレクタセル領域を有する第２線状単位セル領域、およびこれらの間の線状インアクティブセル領域から基本的に構成されたＩＥ型トレンチゲートＩＧＢＴが開示されている。
特開２０１３−１４０８８５号公報
例えば前記特許文献１に記載されているＩＥ型トレンチゲートＩＧＢＴでは、線状ホールコレクタセル領域の両側のトレンチゲート電極をエミッタ電極に接続することにより、ゲート容量の増加を回避しつつ、ＩＥ効果が十分に発揮できるようにアクティブセル間引き率を好適な範囲に維持して、セルシュリンクを可能としている。
しかしながら、線状ホールコレクタセル領域を設けず線状アクティブセル領域を敷き詰めたＩＥ型トレンチゲートＩＧＢＴに比べ、線状ホールコレクタセル領域を設けた分だけ蓄積キャリア濃度が下がるため、オン電圧が高くなり、性能が低下するという問題が有ることが判明した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、エミッタ電極を、層間絶縁膜に形成された第１コンタクト溝を介して、線状アクティブセル領域のＰ型ボディ領域およびＮ＋型エミッタ領域に接続し、第２コンタクト溝を介して、線状ホールコレクタセル領域のＰ型ボディ領域に接続する。そして、線状ホールコレクタセル領域には、複数の第２コンタクト溝が配置され、平面視にて、第２コンタクト溝の長さを、第１コンタクト溝の長さよりも短くする。
一実施の形態によれば、半導体装置の性能を向上させることができる。
一実施の形態である半導体装置の半導体チップの要部平面図である。 一実施の形態である半導体装置の半導体チップの活性部の一部を拡大して示す要部平面図である。 図２に示すＡ−Ａ線に沿った要部断面図である。 図２に示すＢ−Ｂ線に沿った要部断面図である。 図２に示すＣ−Ｃ線に沿った要部断面図である。 図２に示すＤ−Ｄ線に沿った要部断面図である。 図２に示すＥ−Ｅ線に沿った要部断面図である。 一実施の形態の効果を説明する要部断面図である。 一実施の形態の半導体装置の一部分（線状アクティブセル領域）の等価回路図である。 図２に対する変形例を示す平面図である。 図１０のＣ´−Ｃ´線に沿った要部断面図である。 図３に対する変形例を示す要部断面図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
（実施の形態）
≪ＩＥ型トレンチゲートＩＧＢＴの構造≫
本実施の形態によるＩＥ型トレンチゲートＩＧＢＴを含む半導体装置について図１〜図７を用いて説明する。図１は、本実施の形態によるＩＥ型トレンチゲートＩＧＢＴを形成する半導体チップの要部平面図である。図２は、本実施の形態による半導体チップの活性部の一部を拡大して示す要部平面図である。図３〜図７は、本実施の形態によるＩＥ型トレンチゲートＩＧＢＴの要部断面図であり、図３は、図２に示すＡ−Ａ線に沿った要部断面図、図４は、図２に示すＢ−Ｂ線に沿った要部断面図、図５は、図２に示すＣ−Ｃ線に沿った要部断面図、図６は、図２に示すＤ−Ｄ線に沿った要部断面図、図７は、図２に示すＥ−Ｅ線に沿った要部断面図である。本実施の形態によるＩＥ型トレンチゲートＩＧＢＴは、例えば６００Ｖ程度の耐圧を有する。
図１に示すように、半導体チップＳＣの外周部の上面には、環状のガードリングＧＲが設けられており、その内側には、環状のフローティングフィールドリング等と接続された数本（単数または複数）の環状のフィールドプレートＦＰが設けられている。ガードリングＧＲおよびフィールドプレートＦＰは、例えばアルミニウムを主要な構成要素とする金属膜からなる。
環状のフィールドプレートＦＰの内側であって、半導体チップＳＣの活性部の主要部には、セル形成領域ＣＲが設けられており、半導体チップＳＣの活性部の上面には、半導体チップＳＣの外周部の近傍までエミッタ電極ＥＥが設けられている。エミッタ電極ＥＥは、例えばアルミニウムを主要な構成要素とする金属膜からなる。エミッタ電極ＥＥの中央部は、ボンディングワイヤ等を接続するためのエミッタパッドＥＰとなっている。
エミッタ電極ＥＥとフィールドプレートＦＰとの間には、ゲート配線ＧＬが配置されており、ゲート配線ＧＬは、ゲート電極ＧＥに接続されている。ゲート配線ＧＬは、エミッタ電極ＥＥの周囲を取り囲むように配置されている。ゲート配線ＧＬおよびゲート電極ＧＥは、例えばアルミニウムを主要な構成要素とする金属膜からなる。ゲート電極ＧＥの中央部は、ボンディングワイヤ等を接続するためのゲートパッドＧＰとなっている。
図２に示すように、セル形成領域ＣＲには、ｘ方向に線状単位セル領域ＬＣが周期的に配列されている。各線状単位セル領域ＬＣは、第１線状単位セル領域ＬＣ１と第２線状単位セル領域ＬＣ２とから構成されており、本実施の形態では、第１線状単位セル領域ＬＣ１の幅Ｗ１と第２線状単位セル領域ＬＣ２の幅Ｗ２とは、同一または実質的に同一である。第１線状単位セル領域ＬＣ１と第２線状単位セル領域ＬＣ２は、例えば、図１のｙ方向に沿って、セル形成領域ＣＲの上辺から下辺に至るまで連続的に延在している。なお、第１線状単位セル領域ＬＣ１と第２線状単位セル領域ＬＣ２は、図１のｘ方向に沿ってセル形成領域ＣＲの左辺から右辺に至るまで連続的に延在させても良い。
各第１線状単位セル領域ＬＣ１は、中央の線状アクティブセル領域ＬＣａとこれを囲む一対の半幅の線状インアクティブセル領域ＬＣｉとから構成されている。線状アクティブセル領域ＬＣａと線状インアクティブセル領域ＬＣｉとの間には、ゲート電極（前記図１に示すゲート電極ＧＥ）と電気的に接続された第１線状トレンチゲート電極（ゲート電極）ＴＧ１または第２線状トレンチゲート電極（ゲート電極）ＴＧ２がある。
一方、各第２線状単位セル領域ＬＣ２は、中央の線状ホールコレクタセル領域ＬＣｃとこれを囲む一対の半幅の線状インアクティブセル領域ＬＣｉとから構成されている。線状ホールコレクタセル領域ＬＣｃと線状インアクティブセル領域ＬＣｉとの間には、エミッタ電極ＥＥと電気的に接続された第３線状トレンチゲート電極（ゲート電極）ＴＧ３または第４線状トレンチゲート電極（ゲート電極）ＴＧ４がある。ｘ方向における、第１線状トレンチゲート電極（ゲート電極）ＴＧ１、第２線状トレンチゲート電極（ゲート電極）ＴＧ２、第３線状トレンチゲート電極（ゲート電極）ＴＧ３および第４線状トレンチゲート電極（ゲート電極）ＴＧ４の幅は、等しい。
線状アクティブセル領域ＬＣａの幅Ｗａおよび線状ホールコレクタセル領域ＬＣｃの幅Ｗｃは、線状インアクティブセル領域ＬＣｉの幅Ｗｉよりも狭く形成されており、本実施の形態によるＩＥ型トレンチゲートＩＧＢＴは、いわゆる「狭アクティブセル型単位セル」である。
また、線状アクティブセル領域ＬＣａまたは線状ホールコレクタセル領域ＬＣｃと、線状インアクティブセル領域ＬＣｉとを交互に配列して、線状単位セル領域ＬＣを構成しており、本実施の形態によるＩＥ型トレンチゲートＩＧＢＴは、いわゆる「交互配列方式」である。
なお、第１線状単位セル領域ＬＣ１と第２線状単位セル領域ＬＣ２との境界は、線状アクティブセル領域ＬＣａと線状ホールコレクタセル領域ＬＣｃとに挟まれた線状インアクティブセル領域ＬＣｉの中央である。また、線状アクティブセル領域ＬＣａの幅Ｗａは、ｘ方向における、第１線状トレンチゲート電極ＴＧ１の中央から、第２線状トレンチゲート電極ＴＧ２の中央まで、線状ホールコレクタセル領域ＬＣｃの幅Ｗｃは、第３線状トレンチゲート電極ＴＧ３の中央から第４線状トレンチゲート電極ＴＧ４の中央まで、線状インアクティブセル領域ＬＣｉの幅Ｗｉは、第２線状トレンチゲート電極ＴＧ２の中央から第３線状トレンチゲート電極ＴＧ３の中央までとしている。
線状アクティブセル領域ＬＣａには、それぞれｘ方向と直交するｙ方向（長手方向）に沿って、その中央部に層間絶縁膜ＩＬに形成されたコンタクト溝ＣＴが配置されており、エミッタ電極ＥＥが、Ｐ型ボディ領域ＰＢおよびＮ＋型エミッタ領域ＮＥに接続されている。
線状アクティブセル領域ＬＣａにおいては、ｙ方向（長手方向）に周期的に、Ｎ＋型エミッタ領域ＮＥが形成された領域、すなわち、アクティブセクションＬＣａａと、Ｎ＋型エミッタ領域ＮＥが形成されていない領域（Ｐ型ボディ領域ＰＢ）、すなわち、インアクティブセクションＬＣａｉとが交互に設けられている。
コンタクト溝ＣＴは、所望の幅を有する一つの線状のスリットからなり、ｙ方向において、線状アクティブセル領域ＬＣａの一端から他端に至るまで連続的に延在している。すなわち、コンタクト溝ＣＴは、複数のアクティブセクションＬＣａａおよび複数のインアクティブセクションＬＣａｉに連続的に形成されている。また、コンタクト溝ＣＴは、隣り合う２つのＮ＋型エミッタ領域ＮＥと、その間に位置するインアクティブセクションＬＣａｉに対して、連続的に延在している。
線状ホールコレクタセル領域ＬＣｃにおいては、ｙ方向（長手方向）に周期的に、第３線状トレンチゲート電極ＴＧ３と第４線状トレンチゲート電極ＴＧ４とを相互に接続する連結トレンチゲート電極ＴＧｃが設けられている。連結トレンチゲート電極ＴＧｃは、ｘ方向に延在している。ｙ方向において、連結トレンチゲート電極ＴＧｃは、線状ホールコレクタセル領域ＬＣｃの両端部にも設けられている。連結トレンチゲート電極ＴＧｃの配置領域を、連結セクション（連結部）ＬＣｃ２と呼ぶ。また、隣り合う連結トレンチゲート電極ＴＧｃ間の領域を給電セクション（給電部）ＬＣｃ１と呼ぶ。
線状ホールコレクタセル領域ＬＣｃにおいては、ｙ方向（長手方向）に周期的に、複数のコンタクト溝（コンタクト開口）ＣＴｃが形成されている。各コンタクト溝ＣＴｃは、矩形または円形を有する。
線状ホールコレクタセル領域ＬＣｃの両端を除く、連結トレンチゲート電極ＴＧｃの各々と交差してコンタクト溝ＣＴｃが配置されており、交差部において、連結トレンチゲート電極ＴＧｃの上部が露出している。つまり、連結トレンチゲート電極ＴＧｃを介して、第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４は、エミッタ電極ＥＥと電気的に接続されている。
また、各々の給電セクションＬＣｃ１には、ｙ方向（長手方向）に周期的に、複数のコンタクト溝ＣＴｃが配置されており、その下端部（底部）は、半導体基板に形成されたＰ＋型ボディコンタクト領域ＰＢＣに達している。そして、複数のコンタクト溝ＣＴｃ部で、Ｐ＋型ボディコンタクト領域ＰＢＣおよびＰ型ボディ領域ＰＢは、エミッタ電極ＥＥと電気的に接続されている。
なお、本実施の形態では、線状ホールコレクタセル領域ＬＣｃの幅Ｗｃと線状アクティブセル領域ＬＣａの幅Ｗａとは、同一または実質的に同一であるが、このことは必須ではない。しかし、同一または実質的に同一とすることによって、正孔分布が均一になる利点がある。
線状インアクティブセル領域ＬＣｉにはＰ型フローティング領域ＰＦが設けられている。本実施の形態では、Ｐ型フローティング領域ＰＦの深さは、第１、第２、第３および第４線状トレンチゲート電極ＴＧ１，ＴＧ２，ＴＧ３およびＴＧ４が形成されたトレンチの下端部よりも深く、その下端部をカバーする構造となっている。このような構造は必須ではないが、このようにすることによって、線状インアクティブセル領域ＬＣｉのｘ方向の幅Ｗｉを線状アクティブセル領域ＬＣａのｘ方向の幅Ｗａよりも大きくしても耐圧を維持することが容易になる利点がある。なお、本実施の形態では、線状アクティブセル領域ＬＣａのｘ方向の幅Ｗａを線状インアクティブセル領域ＬＣｉのｘ方向の幅Ｗｉよりも狭くしているが、このことは必須ではないが、そのようにすることによって、ＩＥ効果を高めることができる。
セル形成領域ＣＲの周辺外部には、これを取り巻くように、例えばＰ型ボディ領域ＰＢが設けられている部分があり、このＰ型ボディ領域ＰＢは、コンタクト溝ＣＴによって、エミッタ電極ＥＥと電気的に接続されている。前述の線状ホールコレクタセル領域ＬＣｃに形成されたコンタクト溝ＣＴｃのｙ方向における長さは、このＰ型ボディ領域ＰＢに形成されたコンタクト溝ＣＴのｙ方向における長さと等しいか、または、短い。
また、セル形成領域ＣＲの周辺外部には、例えばゲート配線ＧＬが配置されており、このゲート配線ＧＬに向けて、セル形成領域ＣＲ内から、第１線状トレンチゲート電極ＴＧ１および第２線状トレンチゲート電極ＴＧ２が延在している。そして、第１線状トレンチゲート電極ＴＧ１および第２線状トレンチゲート電極ＴＧ２が延在した部分（すなわち、ゲート引き出し部ＴＧｗ）の端部連結トレンチゲート電極ＴＧｚが、ゲート配線−トレンチゲート電極接続部ＧＴＧを介して、ゲート配線ＧＬと電気的に接続されている。なお、線状インアクティブセル領域ＬＣｉとセル形成領域ＣＲの周辺外部との間は、端部トレンチゲート電極ＴＧｐによって区画されている。
次に、図２のＡ−Ａ線に沿った断面構造について図３を用いて説明する。
図３に示すように、半導体基板ＳＳの主要部は、Ｎ−型ドリフト領域ＮＤが占めており、半導体基板ＳＳの裏面（第２主面、下面）Ｓｂ側には、Ｎ−型ドリフト領域ＮＤに近い側から、Ｎ型フィールドストップ領域ＮｓおよびＰ＋型コレクタ領域ＰＣが設けられている。さらに、半導体基板ＳＳの裏面Ｓｂには、Ｐ＋型コレクタ領域ＰＣと電気的に接続するコレクタ電極ＣＥが設けられている。なお、半導体基板ＳＳは、Ｎ−型シリコン単結晶からなる。
一方、半導体基板ＳＳの表面（第１主面、上面）Ｓａ側には、そのほぼ全面（セル形成領域ＣＲのほぼ全面）に、Ｐ型ボディ領域ＰＢが設けられている。
線状アクティブセル領域ＬＣａと線状インアクティブセル領域ＬＣｉとの境界部における半導体基板ＳＳの表面Ｓａ側には、第１トレンチＴ１および第２トレンチＴ２が設けられており、それぞれの内部には、ゲート絶縁膜ＧＩを介して、第１線状トレンチゲート電極ＴＧ１および第２線状トレンチゲート電極ＴＧ２が設けられている。
第１線状トレンチゲート電極ＴＧ１および第２線状トレンチゲート電極ＴＧ２は、ゲート電極（前記図１に示すゲート電極ＧＥ）と電気的に接続されている。また、第１線状トレンチゲート電極ＴＧ１は、半導体基板ＳＳに形成された第１トレンチＴ１の下端部から上部にわたり埋め込まれている。同様に、第２線状トレンチゲート電極ＴＧ２は、半導体基板ＳＳに形成された第２トレンチＴ２の下端部から上部にわたり埋め込まれている。
一方、線状ホールコレクタセル領域ＬＣｃと線状インアクティブセル領域ＬＣｉとの境界部における半導体基板ＳＳの表面Ｓａ側には、第３トレンチＴ３および第４トレンチＴ４が設けられており、それぞれの内部には、ゲート絶縁膜ＧＩを介して、第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４が設けられている。
第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４は、エミッタ電極ＥＥと電気的に接続されている。また、第３線状トレンチゲート電極ＴＧ３は、半導体基板ＳＳに形成された第３トレンチＴ３の下端部から上部にわたり埋め込まれている。同様に、第４線状トレンチゲート電極ＴＧ４は、半導体基板ＳＳに形成された第４トレンチＴ４の下端部から上部にわたり埋め込まれている。
線状アクティブセル領域ＬＣａにおいて、半導体基板ＳＳの表面Ｓａ側には、Ｎ＋型エミッタ領域ＮＥが設けられており、コンタクト溝ＣＴの下端部には、Ｐ＋型ボディコンタクト領域ＰＢＣが設けられている。このＰ＋型ボディコンタクト領域ＰＢＣの下には、Ｐ＋型ラッチアップ防止領域ＰＬＰが設けられており、Ｐ＋型ラッチアップ防止領域ＰＬＰの下には、Ｎ型ホールバリア領域ＮＨＢが設けられている。つまり、Ｎ＋型エミッタ領域ＮＥ、Ｐ＋型ボディコンタクト領域ＰＢＣ、Ｐ＋型ラッチアップ防止領域ＰＬＰ、および、Ｐ型ボディ領域ＰＢは、エミッタ電極ＥＥに接続されている。
なお、線状ホールコレクタセル領域ＬＣｃにおける不純物ドープ構造は、Ｎ＋型エミッタ領域ＮＥが設けられていない以外、線状アクティブセル領域ＬＣａと同じである。
線状インアクティブセル領域ＬＣｉにおいて、半導体基板ＳＳの表面Ｓａ側には、Ｐ型ボディ領域ＰＢの下に、例えば第１、第２、第３および第４トレンチＴ１，Ｔ２，Ｔ３およびＴ４よりも深いＰ型フローティング領域ＰＦが設けられている。
ここに示したように、本実施の形態では、線状ホールコレクタセル領域ＬＣｃにも、線状アクティブセル領域ＬＣａと同様に、Ｎ型ホールバリア領域ＮＨＢおよびＰ＋型ラッチアップ防止領域ＰＬＰ等を設けているが、これらは必須ではない。しかし、これらを設けることによって、全体としての正孔の流れのバランスを保つことができる。
半導体基板ＳＳの表面Ｓａ上のほぼ全面には、例えば酸化シリコン等からなる層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬ上には、例えばアルミニウムを主要な構成要素とする金属膜からなるエミッタ電極ＥＥが設けられている。線状アクティブセル領域ＬＣａにおいて、エミッタ電極ＥＥは、コンタクト溝ＣＴを介して、Ｎ＋型エミッタ領域ＮＥ、Ｐ型ボディ領域ＰＢ、Ｐ＋型ラッチアップ防止領域ＰＬＰ、および、Ｐ＋型ボディコンタクト領域ＰＢＣと接続されている。また、線状ホールコレクタセル領域ＬＣｃにおいて、エミッタ電極ＥＥは、コンタクト溝ＣＴｃを介して、Ｐ型ボディ領域ＰＢ、Ｐ＋型ラッチアップ防止領域ＰＬＰ、および、Ｐ＋型ボディコンタクト領域ＰＢＣと電気的に接続されている。
エミッタ電極ＥＥ上には、さらに、例えばポリイミド系の有機絶縁膜等からなるファイナルパッシベーション膜ＦＰＦが形成されている。
なお、第１線状トレンチゲート電極ＴＧ１、第２線状トレンチゲート電極ＴＧ２、第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４は、例えば、Ｎ型の不純物を含有する多結晶シリコン膜で形成されている。
また、層間絶縁膜ＩＬとして、例えばＰＳＧ（Phosphsilicate Glass）膜、ＢＰＳＧ（Borophosphsilicate Glass）膜、ＮＳＧ（Non-doped Silicate Glass）膜、ＳＯＧ（Spin-On-Glass）膜、またはこれらの複合膜等を用いても良い。
また、エミッタ電極ＥＥは、バリアメタル膜としてＴｉＷ膜と、バリアメタル膜上のアルミニウム系金属膜（例えば数％シリコン添加、残りはアルミニウム）の積層構造としても良い。
次に、図２のＢ−Ｂ線に沿った断面構造について図４を用いて説明する。
図４に示すように、この断面においては、線状アクティブセル領域ＬＣａにおいても、Ｎ＋型エミッタ領域ＮＥが設けられていないので、図面上、線状アクティブセル領域ＬＣａと線状ホールコレクタセル領域ＬＣｃとは、同一となる。その他の部分の構造は、前記図３で説明したところと同じである。もちろん、前記図３と同様に、第１線状トレンチゲート電極ＴＧ１および第２線状トレンチゲート電極ＴＧ２は、ゲート電極（前記図１に示すゲート電極ＧＥ）と電気的に接続されており、第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４は、エミッタ電極ＥＥと電気的に接続されている。
次に、図２のＣ−Ｃ線に沿った断面構造について図５を用いて説明する。
図５に示すように、線状ホールコレクタセル領域ＬＣｃ以外の構造は、前記図４について説明したところと同じである。線状ホールコレクタセル領域ＬＣｃの部分については、ほぼ連結トレンチゲート電極ＴＧｃのみが占有する構造となっている。つまり、層間絶縁膜ＩＬに形成されたコンタクト溝ＣＴｃが、連結トレンチゲート電極ＴＧｃの上面（表面）を露出しており、コンタクト溝ＣＴｃ内に形成されたエミッタ電極ＥＥが、連結トレンチゲート電極ＴＧｃに電気的に接続されている。
次に、図２のＤ−Ｄ線に沿った断面構造について図６を用いて説明する。図６は、線状ホールコレクタセル領域ＬＣｃの延在方向に沿う断面図である。
図６に示すように、ｙ方向において、隣り合う２つの連結トレンチゲート電極ＴＧｃの間には、半導体基板ＳＳの表面Ｓａ側から、Ｐ型ボディ領域ＰＢおよびＮ型ホールバリア領域ＮＨＢが順に形成されている。隣り合う２つの連結トレンチゲート電極ＴＧｃの間には、層間絶縁膜ＩＬに形成された複数のコンタクト溝ＣＴｃが形成されており、コンタクト溝ＣＴｃは、半導体基板ＳＳの表面Ｓａから内部にわたって形成されている。コンタクト溝ＣＴｃの底部において、半導体基板ＳＳ内に、Ｐ＋型ボディコンタクト領域ＰＢＣおよびＰ＋型ラッチアップ防止領域ＰＬＰが形成されている。そして、コンタクト溝ＣＴｃ内に形成されたエミッタ電極ＥＥは、Ｐ型ボディ領域ＰＢおよびＰ＋型ボディコンタクト領域ＰＢＣと接触している。つまり、図３でも説明した通り、エミッタ電極ＥＥは、コンタクト溝ＣＴｃを介して、Ｐ型ボディ領域ＰＢ、Ｐ＋型ラッチアップ防止領域ＰＬＰ、および、Ｐ＋型ボディコンタクト領域ＰＢＣと電気的に接続されている。
また、連結トレンチゲート電極ＴＧｃの上部を露出するように、層間絶縁膜ＩＬにコンタクト溝ＣＴｃが形成されており、コンタクト溝ＣＴｃ内に形成されたエミッタ電極ＥＥは、連結トレンチゲート電極ＴＧｃと接触している。つまり、エミッタ電極ＥＥは、コンタクト溝ＣＴｃを介して、連結トレンチゲート電極ＴＧｃに電気的に接続されている。
次に、図２のＥ−Ｅ線に沿った断面構造について図７を用いて説明する。図７は、線状アクティブセル領域ＬＣａの延在方向に沿う断面図である。
図７では、理解を容易にするために、半導体基板ＳＳの表面Ｓａ、Ｎ＋型エミッタ領域ＮＥ、および、層間絶縁膜ＩＬを破線で示している。エミッタ電極ＥＥは、層間絶縁膜ＩＬ上、および、層間絶縁膜ＩＬに形成されたスリット状のコンタクト溝ＣＴ内に形成され、Ｐ＋型ボディコンタクト領域ＰＢＣに接触している。スリット状のコンタクト溝ＣＴは、インアクティブセクションＬＣａｉと、その両端のアクティブセクションＬＣａａと、にわたって連続的に延在している。
なお、本実施の形態では、「狭アクティブセル型単位セル」を有するＩＥ型トレンチゲートＩＧＢＴについて具体的に説明したが、これに限定されるものではなく、「非狭アクティブセル型単位セル」を有するＩＥ型トレンチゲートＩＧＢＴにも適用できることは言うまでもない。
また、本実施の形態では、「交互配列方式」を有するＩＥ型トレンチゲートＩＧＢＴについて具体的に説明したが、これに限定されるものではなく、「非交互配列方式」を有するＩＥ型トレンチゲートＩＧＢＴにも適用できることは言うまでもない。
ここで、ＩＥ型トレンチゲートＩＧＢＴの構造をより具体的に例示するために、ＩＥ型トレンチゲートＩＧＢＴの各部（図１〜図７参照）の主要寸法の一例を示す。
線状アクティブセル領域ＬＣａの幅Ｗａは、１．３μｍ程度、線状インアクティブセル領域ＬＣｉの幅Ｗｉは、３．３μｍ程度である。ここで、線状アクティブセル領域ＬＣａの幅Ｗａは、線状インアクティブセル領域ＬＣｉの幅Ｗｉよりも狭いことが望ましく、Ｗｉ／Ｗａの値は、例えば２〜３の範囲が特に好適である。
また、コンタクト溝ＣＴおよびＣＴｃの幅は、０．３μｍ程度である。線状アクティブセル領域ＬＣａに形成されたコンタクト溝ＣＴの長さ（ｙ方向）は、１０μｍ以上であり、線状ホールコレクタセル領域ＬＣｃに形成されたコンタクト溝ＣＴｃの長さ（ｙ方向）は、０．３〜１μｍ程度である。第１、第２、第３および第４トレンチＴ１，Ｔ２，Ｔ３およびＴ４の幅は、０．７μｍ程度（０．８μｍ以下が特に好適である）、これらの深さは、３μｍ程度である。半導体基板ＳＳの表面ＳａからのＮ＋型エミッタ領域ＮＥの深さは、０．２５μｍ程度、Ｐ型ボディ領域ＰＢ（チャネル領域）の深さは、０．８μｍ程度、Ｐ＋型ラッチアップ防止領域ＰＬＰの深さは、１．４μｍ程度、Ｐ型フローティング領域ＰＦの深さは、４．５μｍ程度である。半導体基板ＳＳの裏面ＳｂからのＮ型フィールドストップ領域Ｎｓの深さは、２．０μｍ程度、Ｐ＋型コレクタ領域ＰＣの深さは、０．５μｍ程度である。
また、半導体基板ＳＳの厚さは、７０μｍ程度（ここでは、耐圧６００Ｖ程度の例を示す）である。なお、半導体基板ＳＳの厚さは求められる耐圧に強く依存する。従って、耐圧１,２００Ｖでは、例えば１２０μｍ程度であり、耐圧４００Ｖでは、例えば４０μｍ程度である。
なお、以下の例においても、対応する部分の寸法は、ここに示したものとほぼ同じであるので、説明は繰り返さない。
≪本実施の形態の半導体装置の特徴≫
エミッタ電極ＥＥを、複数のコンタクト溝ＣＴｃを介して線状ホールコレクタセル領域ＬＣｃに接続したことにより、半導体装置のオン電圧を低減するものである。Ｐ＋型コレクタ領域ＰＣからＮ−型ドリフト領域ＮＤに注入された正孔の一部は、線状ホールコレクタセル領域ＬＣｃからエミッタ電極ＥＥに排出される。コンタクト溝ＣＴｃを、長いスリット形状ではなく、所定の間隔に分散配置された複数の穴とすることで、正孔の排出経路にＰ型ボディ領域ＰＢの抵抗を付加し、正孔の排出抵抗を増加させている。このような構成とすることで、線状ホールコレクタセル領域ＬＣｃを介して正孔が排出されにくくなるため、正孔がＮ−型ドリフト領域ＮＤに蓄積しやすくなり、Ｎ−型ドリフト領域ＮＤの伝導度変調を促進し、オン電圧を低減することができる。つまり、ＩＥ型トレンチゲートＩＧＢＴの性能を向上させることができる。
この点について、図８を用いて説明する。図８は、実施の形態の効果を説明する要部断面図である。まず、図８の抵抗ｒｂｂがほぼ零である場合、つまり、コンタクト溝が、線状アクティブセル領域ＬＣａのコンタクト溝ＣＴと同様に、連続する長いスリット状の形状である場合について説明する。図８に示すように、ＩＥ型トレンチゲートＩＧＢＴでは、寄生ＰＭＯＳトランジスタが形成される。すなわち、Ｐ型フローティング領域ＰＦをソース「Ｓ」、Ｎ−型ドリフト領域ＮＤおよびＮ型ホールバリア領域ＮＨＢをチャネル「ＣＨ」、Ｐ＋型ラッチアップ防止領域ＰＬＰ、Ｐ＋型ボディコンタクト領域ＰＢＣ、および、Ｐ型ボディ領域ＰＢをドレイン「Ｄ」、線状ホールコレクタセル領域ＬＣｃの両側に形成されたトレンチゲート電極ＴＧ３およびＴＧ４をゲート「Ｅ」とする寄生ＰＭＯＳトランジスタが形成されている。なお、線状ホールコレクタセル領域ＬＣｃの両側に形成されたトレンチゲート電極ＴＧ３およびＴＧ４はゲート「Ｅ」と記載し、線状アクティブセル領域ＬＣａの両側に形成されたトレンチゲート電極ＴＧ１およびＴＧ２はゲート「Ｇ」と記載して、両者を区別する。
このＩＥ型トレンチゲートＩＧＢＴでは、Ｐ型フローティング領域ＰＦへ正孔が注入されると、寄生ＰＭＯＳトランジスタのソース「Ｓ」の電位が高まり、寄生ＰＭＯＳトランジスタのゲート「Ｅ」とソース「Ｓ」との間に、マイナスの電位差が発生する。その結果、寄生ＰＭＯＳトランジスタはターンオンして、Ｐ型フローティング領域ＰＦに注入された正孔は、寄生ＭＯＳＦＥＴのドレイン「Ｄ」へ排出される。
このように、Ｐ型フローティング領域ＰＦへ注入された正孔がＰ型フローティング領域ＰＦから排出されることにより、スイッチング動作時の過渡状態において、Ｐ型フローティング領域ＰＦ内に過剰な正孔が残留しないという特徴がある。これにより、過渡状態におけるＰ型フローティング領域ＰＦの制御不可能な電位変動を抑制することができるので、低ノイズ性能に優れる。しかしながら、正孔が排出されやすいということは、ＩＥ型トレンチゲートＩＧＢＴのオン電圧が高いことを意味している。
そこで、図２および図６に示すように、エミッタ電極ＥＥを接続するためのコンタクト溝ＣＴｃを、所定の間隔に分散配置された複数の穴とすることで、図８に示すように、正孔の排出経路にＰ型ボディ領域ＰＢの抵抗ｒｂｂを付加し、正孔の排出抵抗を増加させている。本実施の形態では、線状ホールコレクタセル領域ＬＣｃの正孔排出抵抗を増加させ、それによって、オン電圧を低下させることで、ＩＥ型トレンチゲートＩＧＢＴの性能向上を実現している。
ここで、複数のコンタクト溝ＣＴｃは、セル形成領域ＣＲに直線的に延在する１つの線状ホールコレクタセル領域ＬＣｃに対して形成されている。さらに、１つの線状ホールコレクタセル領域ＬＣｃ内において、隣り合う連結トレンチゲートＴＧｃ間に複数のコンタクト溝ＣＴｃが形成されている。隣り合う連結トレンチゲートＴＧｃ間の複数のコンタクト溝ＣＴｃは、互いに等しいサイズを有し、等しい間隔で配置されている。
次に、線状アクティブセル領域ＬＣａに形成されたコンタクト溝ＣＴは、線状アクティブセル領域ＬＣａのＰ型ボディ領域ＰＢをエミッタ電極ＥＥの電位に固定するために、前述のようにスリット状の長い形状とするのが好適である。
図９は、本実施の形態の半導体装置の一部分（線状アクティブセル領域ＬＣａ）の等価回路図である。線状アクティブセル領域ＬＣａのＮ＋型エミッタ領域ＮＥが形成された部分では、図９に示すように、Ｎ−型ドリフト領域ＮＤをコレクタ、Ｐ型ボディ領域ＰＢをベース、Ｎ＋型エミッタ領域ＮＥをエミッタとする寄生バイポーラトランジスタが形成されている。なお、図９において、ダイオードＤｉは、Ｐ＋型コレクタ領域ＰＣとＮ−型ドリフト領域ＮＤで構成され、キャパシタＣは、Ｐ型ボディ領域ＰＢとＮ型ホールバリア領域ＮＨＢ間のＰＮ接合の空乏層容量であり、ｒｂｂ´は、Ｐ型ボディ領域ＰＢの抵抗を表している。
例えば、エミッタ電極ＥＥを、Ｐ型ボディ領域ＰＢおよびＮ＋型エミッタ領域ＮＥに接続するためのコンタクト溝ＣＴを、長いスリット形状ではなく、短い円又は楕円形状とすると、Ｐ型ボディ領域ＰＢの抵抗ｒｂｂ´が増加するため、Ｐ＋型コレクタ領域ＰＣから正孔が注入された場合に、ＮＰＮ型の寄生バイポーラトランジスタがオンしてしまい、コレクタ電極ＣＥとエミッタ電極ＥＥ間に大電流が流れることにより、ＩＥ型トレンチゲートＩＧＢＴが熱破壊してしまう。
従って、線状アクティブセル領域ＬＣａに形成されたコンタクト溝ＣＴは、極力大面積とするのが好適であり、例えば、１つのコンタクト溝ＣＴを、複数のアクティブセクションＬＣａａおよび複数のインアクティブセクションＬＣａｉにわたって連続的に形成し、さらに、線状アクティブセル領域ＬＣａの一端から他端に至るまで連続的に延在させることが好適である。
つまり、ｙ方向において、線状アクティブセル領域ＬＣａに形成されたコンタクト溝ＣＴの長さは、線状ホールコレクタセル領域ＬＣｃに形成されたコンタクト溝ＣＴｃの長さよりも長いことが好ましい。
＜変形例１＞
図１０は、図２に対する変形例を示す平面図である。変形例１では、ｙ方向に延在する線状ホールコレクタセル領域ＬＣｃの端部において、エミッタ電極ＥＥをＰ型ボディ領域ＰＢに接触させるためのコンタクト溝ＣＴｃ´を、１つのコンタクト溝ＣＴｃ´で構成している。図１０には示していないが、ｙ方向に延在する線状ホールコレクタセル領域ＬＣｃの他の端部においても、エミッタ電極ＥＥをＰ型ボディ領域ＰＢに接触させるためのコンタクト溝を、１つのコンタクト溝で構成している。
図１０に示すように、ｙ方向において、線状ホールコレクタセル領域ＬＣｃの先端に位置する給電セクションＬＣｃ１´では、１つのコンタクト溝ＣＴｃ´を介して、エミッタ電極ＥＥがＰ型ボディ領域ＰＢに接触している。そして、先端の給電セクションＬＣｃ１´よりも内側に位置する給電セクションＬＣｃ１´では、複数のコンタクト溝ＣＴｃを介してエミッタ電極ＥＥが、Ｐ型ボディ領域ＰＢに接触している。
先端に位置する給電セクションＬＣｃ１´のコンタクト溝ＣＴｃ´の長さ（ｙ方向）は、先端の給電セクションＬＣｃ１´よりも内側に位置する給電セクションＬＣｃ１´に設けられたコンタクト溝ＣＴｃの長さ（ｙ方向）の総和よりも長い。もちろん、先端に位置する給電セクションＬＣｃ１´のコンタクト溝ＣＴｃ´の長さ（ｙ方向）は、先端の給電セクションＬＣｃ１´よりも内側に位置する給電セクションＬＣｃ１´に設けられたコンタクト溝ＣＴｃの長さ（ｙ方向）よりも長い。
線状ホールコレクタセル領域ＬＣｃの先端の給電セクションＬＣｃ１´は、半導体チップＳＣの周辺部（端部）に位置しており、先端の給電セクションＬＣｃ１´よりも内側の給電セクションＬＣｃ１´は、半導体チップＳＣの中央側に位置している。
つまり、半導体チップＳＣの周辺部に近い線状アクティブセル領域ＬＣａのオン電圧を高くし、半導体チップＳＣの中央部に近い線状アクティブセル領域ＬＣａのオン電圧を低くできるので、発熱による半導体チップＳＣの周辺部での破壊耐量を大きくすることができる。
なお、先端に位置する給電セクションＬＣｃ１´のコンタクト溝ＣＴｃ´の長さ（ｙ方向）は、線状アクティブセル領域ＬＣａに形成されたコンタクト溝ＣＴの長さよりも短いことは言うまでもない。
また、図１０では、ｙ方向における線状ホールコレクタセル領域ＬＣｃの両端の連結トレンチゲート電極ＴＧｃを除いて、連結セクションＬＣｃ２´における連結トレンチゲート電極ＴＧｃ´の構造が上記実施の形態とは異なっている。つまり、連結セクションＬＣｃ２´における連結トレンチゲート電極ＴＧｃ´では、第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４の間にはトレンチが形成されていない。
図１１は、図１０のＣ´−Ｃ´線に沿った要部断面図である。連結トレンチゲート電極ＴＧｃ´は、半導体基板ＳＳの表面Ｓａ上に形成され、第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４を連結している。つまり、第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４は、連結トレンチゲート電極ＴＧｃ´を介してエミッタ電極ＥＥに電気的に接続されている。
このような第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４を、連結トレンチゲート電極ＴＧｃ´で接続する構造は、前記の実施の形態にも適用できる。
＜変形例２＞
図１２は、図３に対する変形例を示す要部断面図である。変形例２では、線状ホールコレクタセル領域ＬＣｃが、線状アクティブセル領域ＬＣａよりも狭い点が、異なっている。
ここで説明するＩＥ型トレンチゲートＩＧＢＴは、前述の実施の形態によるＩＥ型トレンチゲートＩＧＢＴと比較すると、線状ホールコレクタセル領域ＬＣｃの構造が相違する。従って、以下の説明では原則として、前述の実施の形態によるＩＥ型トレンチゲートＩＧＢＴと異なる部分のみを説明する。
変形例２では、図１２に示すように、線状ホールコレクタセル領域ＬＣｃの第３トレンチＴ３と第４トレンチＴ４との間隔Ｗｈｅが、線状アクティブセル領域ＬＣａの第１トレンチＴ１と第２トレンチＴ２との間隔Ｗｅよりも小さい。
すなわち、線状ホールコレクタセル領域ＬＣｃでは、Ｐ型フローティング領域ＰＦへ注入された正孔を排出する機能を有していればよいので、線状ホールコレクタセル領域ＬＣｃの第３トレンチＴ３と第４トレンチＴ４との間隔Ｗｈｅを、線状アクティブセル領域ＬＣａの第１トレンチＴ１と第２トレンチＴ２との間隔Ｗｅよりも小さくすることができる（Ｗｈｅ＞Ｗｅ）。
このように、線状ホールコレクタセル領域ＬＣｃの第３トレンチＴ３と第４トレンチＴ４との間隔Ｗｈｅを狭くすることで、Ｐ型フローティング領域ＰＦへ注入された正孔が排出されにくくなる。したがって、Ｎ−型ドリフト領域ＮＤに正孔が蓄積されてキャリア濃度が高くなり、オン電圧が低くなるという利点がある。
また、この変形例２では、コンタクト溝ＣＴｃの形状、配置は、上記実施の形態と同様である。したがって、上記実施の形態に比べ、正孔の排出抵抗をより大きくできるため、オン電圧をさらに低減することができる。
変形例２は、上記変形例１と組み合わせることもできる。
また、図１２に示すように、線状ホールコレクタセル領域ＬＣｃのコンタクト溝ＣＴの幅Ｗｈｃが、線状アクティブセル領域ＬＣａのコンタクト溝ＣＴの幅Ｗｅｃよりも大きくなるように（Ｗｈｃ＞Ｗｅｃ）、線状ホールコレクタセル領域ＬＣｃのコンタクト溝ＣＴｃは形成される。さらに、線状ホールコレクタセル領域ＬＣｃのコンタクト溝ＣＴｃの幅Ｗｈｃを、第３トレンチＴ３と第４トレンチＴ４との間隔Ｗｈｅと第３トレンチＴ３の幅Ｗｔ３と第４トレンチＴ４の幅Ｗｔ４との合計幅Ｗｈｔよりは小さく、第３トレンチＴ３と第４トレンチＴ４との間隔Ｗｈｅよりも大きくしてもよい（（Ｗｈｅ＋Ｗｔ３＋Ｗｔ４）＞Ｗｈｃ＞Ｗｈｅ）。
すなわち、線状ホールコレクタセル領域ＬＣｃのコンタクト溝ＣＴｃは、第３トレンチＴ３上および第４トレンチＴ４上に形成してもよい。しかし、線状ホールコレクタセル領域ＬＣｃのコンタクト溝ＣＴｃは、第３トレンチＴ３および第４トレンチＴ４を越えて、Ｐ型フローティング領域ＰＦ（Ｐ型ボディ領域ＰＢ）上に形成されないようにする。これは、エミッタ電極ＥＥとＰ型フローティング領域ＰＦとが電気的に接続されて、Ｐ型フローティング領域ＰＦがエミッタ電位となるのを回避するためである。
線状アクティブセル領域ＬＣａの第１トレンチＴ１側および第２トレンチＴ２側は、縦方向にＦＥＴを形成する必要があるため、Ｐ型ボディ領域ＰＢの不純物濃度を安定的に精度よく作る必要がある。そのため、線状アクティブセル領域ＬＣａのコンタクト溝ＣＴを開口した後にイオン注入により形成されるＰ＋型ラッチアップ防止領域ＰＬＰと、第１トレンチＴ１および第２トレンチＴ２の側壁とは、ある程度の距離を確保しなければならない。なお、この具体的な余裕値は、製造プロセルの加工技術および工場管理能力に依存し、線状アクティブセル領域ＬＣａのコンタクト溝ＣＴの幅Ｗｅｃが大きくなりすぎたり、線状アクティブセル領域ＬＣａのコンタクト溝ＣＴと第１トレンチＴ１および第２トレンチＴ２とのリソグラフィ技術における合わせがずれたりすることを考慮する必要がある。
一方、線状ホールコレクタセル領域ＬＣｃの第３トレンチＴ３側および第４トレンチＴ４側は、縦方向にＦＥＴを形成しないため、Ｎ＋型エミッタ領域ＮＥがなく、Ｐ＋型ラッチアップ防止領域ＰＬＰと、第３トレンチＴ３および第４トレンチＴ４の側壁との余裕をとる必要がない。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＣＥ コレクタ電極
ＣＲ セル形成領域
ＣＴ,ＣＴｃ コンタクト溝
ＥＥ エミッタ電極
ＥＰ エミッタパッド
ＦＰ フィールドプレート
ＦＰＦ ファイナルパッシベーション膜
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＬ ゲート配線
ＧＰ ゲートパッド
ＧＲ ガードリング
ＩＬ 層間絶縁膜
ＬＣ 線状単位セル領域
ＬＣ１ 第１線状単位セル領域
ＬＣ２ 第２線状単位セル領域
ＬＣａ 線状アクティブセル領域
ＬＣａａ アクティブセクション
ＬＣａｉ インアクティブセクション
ＬＣｃ 線状ホールコレクタセル領域
ＬＣｃ１,ＬＣｃ１´ 給電セクション
ＬＣｃ２,ＬＣｃ２´ 連結セクション
ＬＣｉ 線状インアクティブセル領域
ＮＤ Ｎ−型ドリフト領域
ＮＥ Ｎ＋型エミッタ領域
ＮＨＢ Ｎ型ホールバリア領域
Ｎｓ Ｎ型フィールドストップ領域
ＰＢ Ｐ型ボディ領域
ＰＢＣ Ｐ＋型ボディコンタクト領域
ＰＣ Ｐ＋型コレクタ領域
ＰＦ Ｐ型フローティング領域
ＰＬＰ Ｐ＋型ラッチアップ防止領域
Ｓａ 表面
Ｓｂ 裏面
ＳＣ 半導体チップ
ＳＳ 半導体基板
Ｔ１ 第１トレンチ
Ｔ２ 第２トレンチ
Ｔ３ 第３トレンチ
Ｔ４ 第４トレンチ
ＴＧ１ 第１線状トレンチゲート電極
ＴＧ２ 第２線状トレンチゲート電極
ＴＧ３ 第３線状トレンチゲート電極
ＴＧ４ 第４線状トレンチゲート電極
ＴＧｃ，ＴＧｃ´ 連結トレンチゲート電極

Claims (13)

  1. 第１主面、および前記第１主面と反対側の第２主面を有する半導体基板と、
    前記第２主面上に形成された第１電極と、
    前記第１電極と接触し、前記半導体基板の前記第２主面側に形成された第１導電型を有する第１半導体領域と、
    前記第１半導体領域上に形成され、前記第１導電型と異なる第２導電型を有する第２半導体領域と、
    前記第１主面から前記第２主面に向かって形成され、平面視にて、前記第１主面の第１方向に沿って延在する第１ゲート電極および第２ゲート電極と、
    前記第１ゲート電極と前記第２ゲート電極との間に形成された前記第１導電型の第３半導体領域と、
    前記第３半導体領域上に形成された前記第２導電型の第４半導体領域と、
    前記第１主面から前記第２主面に向かって形成され、平面視にて、前記第１方向に沿って延在する第３ゲート電極および第４ゲート電極と、
    前記第３ゲート電極と前記第４ゲート電極との間に形成され、前記第１方向に延在する前記第１導電型の第５半導体領域と、
    前記第１主面を覆う層間絶縁膜と、
    前記層間絶縁膜上に形成され、前記層間絶縁膜に形成された第１コンタクト溝を介して前記第３半導体領域および前記第４半導体領域に接続され、前記層間絶縁膜に形成された複数の第２コンタクト溝を介して前記第５半導体領域に接続された第２電極と、
    前記第３ゲート電極と前記第４ゲート電極とを連結し、前記第１方向において、隣り合って配置された第１連結部および第２連結部と、
    を有し、
    前記第１連結部と前記第２連結部との間には、前記複数の第２コンタクト溝が配置されている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１方向において、前記複数の第２コンタクト溝の各々の長さは、前記第１コンタクト溝の長さよりも短い、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第３半導体領域は、前記第１方向に連続して延在しており、
    複数の前記第４半導体領域は、前記第１方向に、間隔をおいて配置されており、
    前記第１方向において、隣り合う前記第４半導体領域の間に位置する前記第３半導体領域は、１つの前記第１コンタクト溝を介して前記第２電極に接続されている、半導体装置。
  4. 請求項３記載の半導体装置において、
    前記第１コンタクト溝は、前記隣り合う前記第４半導体領域を超えて、前記第１方向に延在する、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第３ゲート電極は、前記第２ゲート電極と、隣り合って配置されており、
    前記第２ゲート電極と前記第３ゲート電極との間には、前記第２ゲート電極および前記第３ゲート電極よりも深い、前記第１導電型の第６半導体領域が配置されている、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記第３ゲート電極および前記第４ゲート電極は、前記第２電極に接続されている、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記第３ゲート電極と前記第４ゲート電極との間隔は、前記第１ゲート電極と前記第２ゲート電極との間隔よりも小さい、半導体装置。
  8. 第１主面、および前記第１主面と反対側の第２主面を有する半導体基板と、
    前記第２主面上に形成された第１電極と、
    前記第１電極と接触し、前記半導体基板の前記第２主面側に形成された第１導電型を有する第１半導体領域と、
    前記第１半導体領域上に形成され、前記第１導電型と異なる第２導電型を有する第２半導体領域と、
    前記第１主面から前記第２主面に向かって形成され、平面視にて、前記第１主面の第１方向に沿って延在する第１ゲート電極および第２ゲート電極と、
    前記第１ゲート電極と前記第２ゲート電極との間に形成された前記第１導電型の第３半導体領域と、
    前記第３半導体領域上に形成された前記第２導電型の第４半導体領域と、
    前記第１主面から前記第２主面に向かって形成され、平面視にて、前記第１主面の第１方向に沿って延在する第３ゲート電極および第４ゲート電極と、
    前記第１方向と交差する第２方向に延在し、前記第３ゲート電極と前記第４ゲート電極とを接続する第１連結部、第２連結部、および、第３連結部と、
    前記第３ゲート電極と前記第４ゲート電極との間において、前記第１連結部と前記第２連結部との間に形成された前記第１導電型の第５半導体領域と、前記第２連結部と前記第３連結部との間に形成された前記第１導電型の第６半導体領域と、
    前記第１主面を覆う層間絶縁膜と、
    前記層間絶縁膜上に形成され、前記層間絶縁膜に形成された第１コンタクト溝を介して前記第５半導体領域に接続され、前記層間絶縁膜に形成された第２コンタクト溝を介して前記第６半導体領域に接続された第２電極と、
    前記第１主面において、前記第２電極を囲むように配置された第３電極と、
    を有し、
    前記第１方向において、前記第１コンタクト溝の長さは、前記第２コンタクト溝の長さよりも長く、
    前記第１連結部は、前記第２連結部および前記第３連結部よりも、前記第３電極に近い、半導体装置。
  9. 請求項８記載の半導体装置において、
    前記第６半導体領域は、前記第２コンタクト溝と、更なる前記第２コンタクト溝と、を介して、前記第２電極に接続されている、半導体装置。
  10. 請求項８記載の半導体装置において、
    前記第２電極は、前記層間絶縁膜に形成された第３コンタクト溝を介して、前記第３半導体領域および前記第４半導体領域に接続されている、半導体装置。
  11. 請求項１０記載の半導体装置において、
    前記第１方向において、前記第３コンタクト溝の長さは、前記第１コンタクト溝の長さよりも長い、半導体装置。
  12. 請求項８記載の半導体装置において、
    前記第１ゲート電極および前記第２ゲート電極は、前記第３電極に接続されている、半導体装置。
  13. 請求項８記載の半導体装置において、
    前記第３ゲート電極および前記第４ゲート電極は、前記第２電極に接続されている、半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6605870B2 (ja) * 2015-07-30 2019-11-13 ルネサスエレクトロニクス株式会社 半導体装置
JP2018022776A (ja) * 2016-08-03 2018-02-08 ルネサスエレクトロニクス株式会社 半導体装置
JP6649216B2 (ja) 2016-09-16 2020-02-19 株式会社東芝 半導体装置およびその製造方法
US11532737B2 (en) * 2017-03-15 2022-12-20 Fuji Electric Co., Ltd. Semiconductor device
JP6909666B2 (ja) * 2017-07-27 2021-07-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6925250B2 (ja) 2017-12-08 2021-08-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7123613B2 (ja) * 2018-02-02 2022-08-23 株式会社東芝 半導体装置
JP7120916B2 (ja) * 2018-12-27 2022-08-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7541454B2 (ja) 2020-09-03 2024-08-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
EP4016638A1 (en) * 2020-12-21 2022-06-22 Hitachi Energy Switzerland AG Power semiconductor device with an insulated trench gate electrode
EP4203069B1 (en) 2021-12-21 2024-07-03 Hitachi Energy Ltd Power semiconductor device and manufacturiing method

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4090747B2 (ja) * 2002-01-31 2008-05-28 三菱電機株式会社 絶縁ゲート型半導体装置
JP5556799B2 (ja) * 2011-01-12 2014-07-23 株式会社デンソー 半導体装置
EP2732471B8 (en) * 2011-07-14 2019-10-09 ABB Schweiz AG Insulated gate bipolar transistor and method of production thereof
JP5973730B2 (ja) * 2012-01-05 2016-08-23 ルネサスエレクトロニクス株式会社 Ｉｅ型トレンチゲートｉｇｂｔ
EP2942816B1 (en) * 2013-08-15 2020-10-28 Fuji Electric Co., Ltd. Semiconductor device
JP6605870B2 (ja) * 2015-07-30 2019-11-13 ルネサスエレクトロニクス株式会社 半導体装置

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