JP6605870B2 - 半導体装置 - Google Patents
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Description
≪IE型トレンチゲートIGBTの構造≫
本実施の形態によるIE型トレンチゲートIGBTを含む半導体装置について図1〜図7を用いて説明する。図1は、本実施の形態によるIE型トレンチゲートIGBTを形成する半導体チップの要部平面図である。図2は、本実施の形態による半導体チップの活性部の一部を拡大して示す要部平面図である。図3〜図7は、本実施の形態によるIE型トレンチゲートIGBTの要部断面図であり、図3は、図2に示すA−A線に沿った要部断面図、図4は、図2に示すB−B線に沿った要部断面図、図5は、図2に示すC−C線に沿った要部断面図、図6は、図2に示すD−D線に沿った要部断面図、図7は、図2に示すE−E線に沿った要部断面図である。本実施の形態によるIE型トレンチゲートIGBTは、例えば600V程度の耐圧を有する。
エミッタ電極EEを、複数のコンタクト溝CTcを介して線状ホールコレクタセル領域LCcに接続したことにより、半導体装置のオン電圧を低減するものである。P+型コレクタ領域PCからN−型ドリフト領域NDに注入された正孔の一部は、線状ホールコレクタセル領域LCcからエミッタ電極EEに排出される。コンタクト溝CTcを、長いスリット形状ではなく、所定の間隔に分散配置された複数の穴とすることで、正孔の排出経路にP型ボディ領域PBの抵抗を付加し、正孔の排出抵抗を増加させている。このような構成とすることで、線状ホールコレクタセル領域LCcを介して正孔が排出されにくくなるため、正孔がN−型ドリフト領域NDに蓄積しやすくなり、N−型ドリフト領域NDの伝導度変調を促進し、オン電圧を低減することができる。つまり、IE型トレンチゲートIGBTの性能を向上させることができる。
図10は、図2に対する変形例を示す平面図である。変形例1では、y方向に延在する線状ホールコレクタセル領域LCcの端部において、エミッタ電極EEをP型ボディ領域PBに接触させるためのコンタクト溝CTc´を、1つのコンタクト溝CTc´で構成している。図10には示していないが、y方向に延在する線状ホールコレクタセル領域LCcの他の端部においても、エミッタ電極EEをP型ボディ領域PBに接触させるためのコンタクト溝を、1つのコンタクト溝で構成している。
図12は、図3に対する変形例を示す要部断面図である。変形例2では、線状ホールコレクタセル領域LCcが、線状アクティブセル領域LCaよりも狭い点が、異なっている。
CR セル形成領域
CT,CTc コンタクト溝
EE エミッタ電極
EP エミッタパッド
FP フィールドプレート
FPF ファイナルパッシベーション膜
GE ゲート電極
GI ゲート絶縁膜
GL ゲート配線
GP ゲートパッド
GR ガードリング
IL 層間絶縁膜
LC 線状単位セル領域
LC1 第1線状単位セル領域
LC2 第2線状単位セル領域
LCa 線状アクティブセル領域
LCaa アクティブセクション
LCai インアクティブセクション
LCc 線状ホールコレクタセル領域
LCc1,LCc1´ 給電セクション
LCc2,LCc2´ 連結セクション
LCi 線状インアクティブセル領域
ND N−型ドリフト領域
NE N+型エミッタ領域
NHB N型ホールバリア領域
Ns N型フィールドストップ領域
PB P型ボディ領域
PBC P+型ボディコンタクト領域
PC P+型コレクタ領域
PF P型フローティング領域
PLP P+型ラッチアップ防止領域
Sa 表面
Sb 裏面
SC 半導体チップ
SS 半導体基板
T1 第1トレンチ
T2 第2トレンチ
T3 第3トレンチ
T4 第4トレンチ
TG1 第1線状トレンチゲート電極
TG2 第2線状トレンチゲート電極
TG3 第3線状トレンチゲート電極
TG4 第4線状トレンチゲート電極
TGc,TGc´ 連結トレンチゲート電極
Claims (13)
- 第1主面、および前記第1主面と反対側の第2主面を有する半導体基板と、
前記第2主面上に形成された第1電極と、
前記第1電極と接触し、前記半導体基板の前記第2主面側に形成された第1導電型を有する第1半導体領域と、
前記第1半導体領域上に形成され、前記第1導電型と異なる第2導電型を有する第2半導体領域と、
前記第1主面から前記第2主面に向かって形成され、平面視にて、前記第1主面の第1方向に沿って延在する第1ゲート電極および第2ゲート電極と、
前記第1ゲート電極と前記第2ゲート電極との間に形成された前記第1導電型の第3半導体領域と、
前記第3半導体領域上に形成された前記第2導電型の第4半導体領域と、
前記第1主面から前記第2主面に向かって形成され、平面視にて、前記第1方向に沿って延在する第3ゲート電極および第4ゲート電極と、
前記第3ゲート電極と前記第4ゲート電極との間に形成され、前記第1方向に延在する前記第1導電型の第5半導体領域と、
前記第1主面を覆う層間絶縁膜と、
前記層間絶縁膜上に形成され、前記層間絶縁膜に形成された第1コンタクト溝を介して前記第3半導体領域および前記第4半導体領域に接続され、前記層間絶縁膜に形成された複数の第2コンタクト溝を介して前記第5半導体領域に接続された第2電極と、
前記第3ゲート電極と前記第4ゲート電極とを連結し、前記第1方向において、隣り合って配置された第1連結部および第2連結部と、
を有し、
前記第1連結部と前記第2連結部との間には、前記複数の第2コンタクト溝が配置されている、半導体装置。 - 請求項1記載の半導体装置において、
前記第1方向において、前記複数の第2コンタクト溝の各々の長さは、前記第1コンタクト溝の長さよりも短い、半導体装置。 - 請求項1記載の半導体装置において、
前記第3半導体領域は、前記第1方向に連続して延在しており、
複数の前記第4半導体領域は、前記第1方向に、間隔をおいて配置されており、
前記第1方向において、隣り合う前記第4半導体領域の間に位置する前記第3半導体領域は、1つの前記第1コンタクト溝を介して前記第2電極に接続されている、半導体装置。 - 請求項3記載の半導体装置において、
前記第1コンタクト溝は、前記隣り合う前記第4半導体領域を超えて、前記第1方向に延在する、半導体装置。 - 請求項1記載の半導体装置において、
前記第3ゲート電極は、前記第2ゲート電極と、隣り合って配置されており、
前記第2ゲート電極と前記第3ゲート電極との間には、前記第2ゲート電極および前記第3ゲート電極よりも深い、前記第1導電型の第6半導体領域が配置されている、半導体装置。 - 請求項1記載の半導体装置において、
前記第3ゲート電極および前記第4ゲート電極は、前記第2電極に接続されている、半導体装置。 - 請求項1記載の半導体装置において、
前記第3ゲート電極と前記第4ゲート電極との間隔は、前記第1ゲート電極と前記第2ゲート電極との間隔よりも小さい、半導体装置。 - 第1主面、および前記第1主面と反対側の第2主面を有する半導体基板と、
前記第2主面上に形成された第1電極と、
前記第1電極と接触し、前記半導体基板の前記第2主面側に形成された第1導電型を有する第1半導体領域と、
前記第1半導体領域上に形成され、前記第1導電型と異なる第2導電型を有する第2半導体領域と、
前記第1主面から前記第2主面に向かって形成され、平面視にて、前記第1主面の第1方向に沿って延在する第1ゲート電極および第2ゲート電極と、
前記第1ゲート電極と前記第2ゲート電極との間に形成された前記第1導電型の第3半導体領域と、
前記第3半導体領域上に形成された前記第2導電型の第4半導体領域と、
前記第1主面から前記第2主面に向かって形成され、平面視にて、前記第1主面の第1方向に沿って延在する第3ゲート電極および第4ゲート電極と、
前記第1方向と交差する第2方向に延在し、前記第3ゲート電極と前記第4ゲート電極とを接続する第1連結部、第2連結部、および、第3連結部と、
前記第3ゲート電極と前記第4ゲート電極との間において、前記第1連結部と前記第2連結部との間に形成された前記第1導電型の第5半導体領域と、前記第2連結部と前記第3連結部との間に形成された前記第1導電型の第6半導体領域と、
前記第1主面を覆う層間絶縁膜と、
前記層間絶縁膜上に形成され、前記層間絶縁膜に形成された第1コンタクト溝を介して前記第5半導体領域に接続され、前記層間絶縁膜に形成された第2コンタクト溝を介して前記第6半導体領域に接続された第2電極と、
前記第1主面において、前記第2電極を囲むように配置された第3電極と、
を有し、
前記第1方向において、前記第1コンタクト溝の長さは、前記第2コンタクト溝の長さよりも長く、
前記第1連結部は、前記第2連結部および前記第3連結部よりも、前記第3電極に近い、半導体装置。 - 請求項8記載の半導体装置において、
前記第6半導体領域は、前記第2コンタクト溝と、更なる前記第2コンタクト溝と、を介して、前記第2電極に接続されている、半導体装置。 - 請求項8記載の半導体装置において、
前記第2電極は、前記層間絶縁膜に形成された第3コンタクト溝を介して、前記第3半導体領域および前記第4半導体領域に接続されている、半導体装置。 - 請求項10記載の半導体装置において、
前記第1方向において、前記第3コンタクト溝の長さは、前記第1コンタクト溝の長さよりも長い、半導体装置。 - 請求項8記載の半導体装置において、
前記第1ゲート電極および前記第2ゲート電極は、前記第3電極に接続されている、半導体装置。 - 請求項8記載の半導体装置において、
前記第3ゲート電極および前記第4ゲート電極は、前記第2電極に接続されている、半導体装置。
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