JP2005294649A - 半導体装置 - Google Patents
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Abstract
【課題】IEGTのターンオンロスを低減化し、高耐圧化を図る。
【解決手段】n-層3と、n-層3の第1の主表面に垂直方向に形成するゲート電極8と、ゲート電極8間に配置されるpベース層5と、pベース層5内に配置されるnエミッタ領域6及びバックゲート領域7と、n-層3の第2の主表面に配置されるpコレクタ領域2と、ゲート電極8間のpベース層5を配置しないn-層3においてゲート電極8と同程度か若しくは深い深さまで形成されたp領域4と、p領域4内において第1の主表面に対して垂直方向に配置され,ダミートレンチ内埋め込み材11と絶縁膜12とからなるダミートレンチゲートと、ゲート電極8とエミッタ領域6,ベース層5,n-層3との界面に形成されたゲート絶縁膜9と、エミッタ領域6及びバックゲート領域7と電気的に接触するエミッタ電極10と、コレクタ領域2と電気的に接触するコレクタ電極1とを備える半導体装置。
【選択図】図1
【解決手段】n-層3と、n-層3の第1の主表面に垂直方向に形成するゲート電極8と、ゲート電極8間に配置されるpベース層5と、pベース層5内に配置されるnエミッタ領域6及びバックゲート領域7と、n-層3の第2の主表面に配置されるpコレクタ領域2と、ゲート電極8間のpベース層5を配置しないn-層3においてゲート電極8と同程度か若しくは深い深さまで形成されたp領域4と、p領域4内において第1の主表面に対して垂直方向に配置され,ダミートレンチ内埋め込み材11と絶縁膜12とからなるダミートレンチゲートと、ゲート電極8とエミッタ領域6,ベース層5,n-層3との界面に形成されたゲート絶縁膜9と、エミッタ領域6及びバックゲート領域7と電気的に接触するエミッタ電極10と、コレクタ領域2と電気的に接触するコレクタ電極1とを備える半導体装置。
【選択図】図1
Description
本発明は、半導体装置に関し、特に、注入促進型絶縁ゲートトランジスタ(IEGT)の損失低減化と耐圧向上に寄与する。
大容量のパワーエレクトロニクス装置では、従来のサイリスタ、ゲート・ターン・オフ・サイリスタ(GTO)のような大容量パワーデバイスに替わり、IGBTの応用が進んでおり、より高耐圧のIGBTが求められている。IGBTを高耐圧化する場合には、オン電圧の増大をいかに克服するかが問題となっている。
オン電圧の増大を低減できる電子注入促進(IE)効果を備え、GTO並みの低オン電圧特性を有し、IGBT同様に駆動が容易で、かつ高い遮断能力を備えたIEGTも提案され、大容量化が進められている(例えば、非特許文献1及び特許文献1参照)。
特許第2950688号公報
家坂 進他著「パワーエレクトロニクス用大容量IEGT」 東芝レビューVol.55,No.7,2000年7月,p.7−14
従来のIEGTは、例えば、図35に示すように、高抵抗半導体層からなるn-層3の第1の主表面に配置されるベース層5と、ベース層5内に配置されるエミッタ領域6及びバックゲート領域7と、n-層3の第2の主表面に配置されるコレクタ領域2と、第1の主表面に対して垂直方向にベース層5よりも十分に深い深さに至るまで高抵抗半導体層からなるn-層3中に形成されたゲート電極8と、第1の主表面に対して垂直方向にゲート電極8と同程度か若しくは深い深さまで高抵抗半導体層からなるn-層3中に形成されたp領域4と、ゲート電極8とベース層5との界面に形成されたゲート絶縁膜9と、n-層3の第1の主表面においてエミッタ領域6及びバックゲート領域7と電気的に接触するエミッタ電極10と、コレクタ領域2と電気的に接触するコレクタ電極1とを備える。
従来構造のIEGTでは、図35に示すように、ベース層5を形成しないn-層3の部分に、深い拡散層からなるp領域4を形成する。p領域4に正孔が蓄積されることで、ゲートターンオン動作時のミラー期間に発生するオン損失の低減化を実現している。
p領域4の不純物密度は高い方が望ましい。しかしながら、n-層3の表面から深い拡散層としてp領域4を形成する必要があるため、p領域4の不純物密度はあまり高く設定できない。例えば、ゲート電極8の底部と同程度の深さにおけるp領域4とn-層3間のpn接合近傍において、p領域4の不純物密度は1×1015cm-3以上に設定することは難しい。
更に又、p領域4の形成時において、横方向拡散によって、ゲート電極8を追い越す程度まで深くp領域4を形成した場合には、p領域4がベース層5と接触し、ベース層5の電位が不安定になると共に、実質的にベース層5と同電位の領域の面積が増大して、動作速度が遅くなるという問題点がある。
更に又、p領域4の形成時において、横方向拡散によって、ゲート電極8を追い越す程度まで深くp領域4を形成した場合には、p領域4がベース層5と接触し、ベース層5の電位が不安定になると共に、実質的にベース層5と同電位の領域の面積が増大して、動作速度が遅くなるという問題点がある。
一方、ゲート電極8の底部と同程度の深さにおけるp領域4とn-層3間のpn接合近傍において、p領域4の不純物密度を1×1017cm-3以上にすると、損失緩和効果が大きく得られることがシミュレーションから判明し、構造上如何に実現するかが課題となっている。
本発明の目的は、ターンオンロスを低減化すると共に高耐圧化を実現する半導体装置を提供することにある。
上記目的を達成するために、本発明の特徴は、(イ)半導体層と、(ロ)半導体層の第1の主表面に対して垂直方向に半導体層の内部に形成された一対のゲート電極と、(ハ)ゲート電極間に配置されるベース層と、(ニ)ベース層内に配置されるエミッタ領域と、(ホ)半導体層の第1の主表面に対向する第2の主表面に配置され,ベース層と同一導電型のコレクタ領域と、(へ)ベース層を配置しない半導体層に配置され、ベース層と同一導電型のダミー領域と、(ト)ダミー領域内に第1の主表面に対して垂直方向に形成されたダミートレンチと、(チ)ゲート電極とベース層との界面に形成されたゲート絶縁膜とを備える半導体装置であることを要旨とする。
本発明の半導体装置によれば、IEGTのターンオンロスを低減することができる。
次に、図面を参照して、本発明の第1乃至第3の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
また、以下に示す第1乃至第4の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
(第1の実施の形態)
本発明の第1の実施の形態に係る半導体装置としてのIEGTの構造は、例えば、図1(a)及び(b)に示すように、高抵抗半導体層からなるn-層3と、高抵抗半導体層からなるn-層3の第1の主表面に対して垂直方向に高抵抗半導体層からなるn-層3の内部に形成された一対のゲート電極8と、ゲート電極8間に配置されるベース層5と、ベース層5内に配置されるエミッタ領域6及びバックゲート領域7と、高抵抗半導体層からなるn-層3の第1の主表面に対向する第2の主表面に配置され,ベース層5と同一導電型のコレクタ領域2と、ベース層5を配置しない高抵抗半導体層からなるn-層3に配置され、ベース層5と同一導電型のダミー領域となるp領域4と、ダミー領域となるp領域4内において第1の主表面に対して垂直方向にダミー領域となるp領域4の内部に配置され,ダミートレンチ内埋め込み材11と,ダミートレンチ内埋め込み材11の底部と側壁部を被覆する絶縁膜12とからなるダミートレンチゲートと、ゲート電極8とベース層5との界面に形成されたゲート絶縁膜9と、n-層3の第1の主表面においてエミッタ領域6及びバックゲート領域7と電気的に接触するエミッタ電極10と、n-層3の第2の主表面においてコレクタ領域2と電気的に接触するコレクタ電極1とを備える。
本発明の第1の実施の形態に係る半導体装置としてのIEGTの構造は、例えば、図1(a)及び(b)に示すように、高抵抗半導体層からなるn-層3と、高抵抗半導体層からなるn-層3の第1の主表面に対して垂直方向に高抵抗半導体層からなるn-層3の内部に形成された一対のゲート電極8と、ゲート電極8間に配置されるベース層5と、ベース層5内に配置されるエミッタ領域6及びバックゲート領域7と、高抵抗半導体層からなるn-層3の第1の主表面に対向する第2の主表面に配置され,ベース層5と同一導電型のコレクタ領域2と、ベース層5を配置しない高抵抗半導体層からなるn-層3に配置され、ベース層5と同一導電型のダミー領域となるp領域4と、ダミー領域となるp領域4内において第1の主表面に対して垂直方向にダミー領域となるp領域4の内部に配置され,ダミートレンチ内埋め込み材11と,ダミートレンチ内埋め込み材11の底部と側壁部を被覆する絶縁膜12とからなるダミートレンチゲートと、ゲート電極8とベース層5との界面に形成されたゲート絶縁膜9と、n-層3の第1の主表面においてエミッタ領域6及びバックゲート領域7と電気的に接触するエミッタ電極10と、n-層3の第2の主表面においてコレクタ領域2と電気的に接触するコレクタ電極1とを備える。
ベース層5とコレクタ領域2はダミー領域としてのp領域4と同一導電型である。エミッタ領域6はベース層5と反対導電型である。
ここで、「ダミートレンチゲート」とは、p領域4内に複数本形成された浮遊状態のゲート電極構造であって、図1(a)及び(b)においてダミートレンチ内埋め込み材11と絶縁膜12からなる構造をいう。製造工程においてダミートレンチのエッチング溝を介してボロンのイオン注入を実施して、p領域4を深くかつ高不純物密度に形成する上で利用される構造である。p領域4がベース層5と接触しないようにするために、p領域4の横方向拡散を考慮して、「ダミートレンチゲート」の深さはゲート電極8と同程度か浅く形成することが望ましい。又、「ダミートレンチゲート」の位置をゲート電極8から離隔して配置しても良い。
本発明の第1の実施の形態に係る半導体装置におけるIEGTでは、図1に示すように、ゲート電極8間において、ベース層5を配置しないn-層3部分に、深い拡散層からなるp領域4を配置する。p領域4に正孔が蓄積されることで、ゲートターンオン動作時のミラー期間に発生するオン損失の低減化を実現している。p領域4の不純物密度は高い方が正孔を蓄積させる効果が高いため望ましい。又、コレクタ領域2との間の高耐圧化を実現するためにもp領域4の不純物密度は高い方が望ましい。
そのため、n-層3の表面から深い位置に拡散層としてp領域4を形成する必要があるため、ダミートレンチを利用して、p領域4の不純物密度を高く形成している。このように、ダミートレンチを利用して、ゲート電極8と同程度の深さにおけるpn接合近傍において、p領域4の不純物密度を1×1017cm-3以上にすることができる。
ダミートレンチゲートはp領域4内にフローティング状態になるように形成されており、しかも深い拡散層からなる接合面を均一に形成するために、複数本配置する。微細化が要求される場合には、単一本であっても良い。また、p領域4の電位はフローティングであってもよく、或いは又エミッタ領域6と短絡しても良い。更に、ダミートレンチを絶縁材などで埋め込んだダミートレンチゲート以外の構造であっても良い。
ダミートレンチの底部およびダミートレンチの側壁を通してボロンを拡散することで、高不純物密度のp領域4をゲート電極8間に拡散形成することが可能となる。この場合、高不純物密度のp領域4に沿って等電位面が滑らかに形成されるためホールが等電位面の隙間に溜まることがなく、ゲート電圧印加時のターンオン損失を抑制できる。
ダミートレンチを形成し、その底部および側壁からp領域4をイオン注入、拡散するため、1×1016cm-3以上の高濃度層がトレンチ深さで形成することができる。
p領域4内における不純物密度プロファイルのシミュレーション結果は、図2に示すように表される。ダミートレンチからの拡散プロファイルは、ゲート電極8用のトレンチ溝Gの近傍において、約4.55×1015cm-3程度の結果が得られている。又、p領域4内の不純物密度プロファイルは略均一化されており、このようなシミュレーション結果から、結果として等電位面が得られることが予想できる。図2において、D1,D2はダミートレンチゲートの形成予定領域のトレンチ溝を表し、Gがゲート電極8の形成予定領域のトレンチ溝を表している。又、図2に示す例ではゲート電極8用のトレンチ溝Gの方がダミートレンチ溝D1,D2のエッチング溝よりも深く形成されている例が示されている。
本発明の第1の実施の形態に係る半導体装置の製造方法は、p領域4を先に形成し、その後ベース層5を形成している。更にダミートレンチゲートを先に形成し、最後にゲート電極8を形成している。
(a)図3に示すように、高抵抗半導体層からなるn-層3の第2の主表面である裏面に対して、p型導電型のコレクタ領域2を形成後、第1の主表面上にトレンチマスク材13を堆積する。
(b)次に、図4に示すように、トレンチマスク材13をマスクとして、パターニング後、反応性イオンエッチング(RIE)工程を実施し、トレンチ形状のエッチング溝を形成する。
(c)次に、図5に示すように、バッファ酸化後、エッチング溝の側壁部に絶縁膜14を形成し、全面にボロンのイオン注入を実施して、活性化アニ−ル後、p領域4を形成する。イオン注入においては、斜めイオン注入を利用しても良い。
(d)次に、図6に示すように、トレンチマスク材13を除去後、絶縁膜14を剥離する。(e)次に、図7に示すように、バッファ酸化後、ベース層5を形成するためのボロンイオン注入工程を実施し、アニールによる拡散工程によって、ベース層5を形成する。
(f)次に、図8に示すように、ダミートレンチ埋め込み材11となるポリシリコンをCVD工程によって堆積する。
(g)次に、図9に示すように、化学的機械的研磨技術(CMP)等によって、ダミートレンチ埋め込み材11となるポリシリコンをエッチバックし、ダミートレンチ埋め込み材11を埋め込むと共に、n-層3表面を平坦化する。
(h)次に、図10に示すように、全面にトレンチマスク材15を堆積後、マスクパターニング処理によって、ゲート電極8の形成予定領域に対するRIEを実施し、トレンチ溝を形成する。
(i)次に、図11に示すように、ゲート電極8の形成予定領域のトレンチ溝内の内壁にゲート絶縁膜9を形成し、その後、全面にポリシリコンを堆積し、ゲート電極8を形成する。
(j)次に、図12に示すように、ゲート電極8となるポリシリコンをエッチバックし、ゲート電極8を形成する。この場合、CMPによるエッチバックと、RIEによる選択エッチングを組み合わせても良い。トレンチマスク材15とゲート電極8とのエッチング選択比の取れる条件でRIEを実行する。
(k)次に、CMPによって平坦化処理を実行した後、それぞれマスクパターニング処理によって、ベース層5内にエミッタ領域6及びバックゲート領域7を形成し、図1に示すようなIEGTの構造を実現する。
以上のように、本発明の第1の実施の形態に係る半導体記憶装置によれば、IEGTにおいて、ゲート電極8間のベース層5の存在しないn- 層3に対して形成されるp領域4内にゲート電極8として使用しないダミートレンチゲートを備え、このダミートレンチゲートをp領域4を深くかつ高不純物密度に形成する手段として用いることができる。
イオン注入技術によって、ダミートレンチゲートの底部および側壁からボロンを拡散することで、p領域4を深くかつ高不純物密度に形成することが可能となる。この場合のイオン注入技術としては、斜めイオン注入等の指向性を持たせたイオン注入技術を利用しても良い。この深くかつ高不純物密度に形成されたp領域4にコレクタ領域2から注入されたホール(正孔)が蓄積され、ベース層5を通して、正孔がエミッタ領域6側に抜けてしまうのを防ぐことができる。更に、p領域4は、ゲート電極8の深さと同程度の深さまで高不純物密度領域として形成されることから、正孔がこの隣接するゲート電極8間のp領域4に溜まり易い。このため、ターンオンロスの増大を抑制することができる。
p領域4は、電気的にフローティングにすることで正孔の突き抜け効果は低減できるが、エミッタ領域6と短絡したほうがp領域4に蓄積されるホールの導通パスを確保でき、又p領域4の電位を安定化することができることから、ターンオンロスは低減できる。このようなターンオンロスの低減効果は、p領域4の不純物密度が高い程効果が高い。
又、製造工程上、ダミートレンチゲートの形成後にゲート電極8を形成することで、ゲート電極8の形成後の熱工程を抑制できる。
(第2の実施の形態)
本発明の第2の実施の形態に係る半導体装置としてのIEGTの構造は、図1(a)及び(b)に示す本発明の第1の実施の形態に係る半導体装置の構造と実質的に同等である。製造方法のみ異なるため、製造方法を中心として説明する。
本発明の第2の実施の形態に係る半導体装置としてのIEGTの構造は、図1(a)及び(b)に示す本発明の第1の実施の形態に係る半導体装置の構造と実質的に同等である。製造方法のみ異なるため、製造方法を中心として説明する。
本発明の第2の実施の形態に係る半導体装置の製造方法は、p領域4を先に形成し、その後、ダミートレンチゲートを先に形成している。更に、その後ベース層5を形成し、最後にゲート電極8を形成している。ダミートレンチゲートをベース層5よりも先に形成する点で、第1の実施の形態に係る製造方法1と異なっている。
(a)図3に示すように、高抵抗半導体層からなるn-層3の第2の主表面である裏面に対して、p型導電型のコレクタ領域2を形成後、第1の主表面上にトレンチマスク材13を堆積する。
(b)次に、図4に示すように、トレンチマスク材13をマスクとして、パターニング後、反応性イオンエッチング(RIE)工程を実施し、トレンチ形状のエッチング溝を形成する。
(c)次に、図5に示すように、バッファ酸化後、エッチング溝の側壁部に絶縁膜14を形成し、全面にボロンのイオン注入を実施して、活性化アニ−ル後、p領域4を形成する。イオン注入においては、斜めイオン注入を利用しても良い。
(d)次に、図13に示すように、全面にダミートレンチ埋め込み材11となるポリシリコンをCVD工程によって堆積する。
(e)次に、図14に示すように、ダミートレンチ埋め込み材11をエッチバックし、埋め込む。
(f)次に、図15に示すように、トレンチマスク材13として使用した厚い絶縁膜を除去する。
(g)次に、図16に示すように、バッファ酸化膜16を形成した後、バッファ酸化膜16を通して全面にボロンのイオン注入を実施する。
(h)次に、図17に示すように、全面にトレンチマスク材15を堆積後、マスクパターニング工程によって、ゲート電極8の形成予定領域に対する窓開けを行い、その後RIEによって、トレンチ溝を形成する。
(i)次に、図18に示すように、トレンチ溝の側壁部分に対してゲート絶縁膜9を形成すると共に、熱処理による拡散工程に伴って、深い拡散層となるp領域4と、ベース層5を同時に形成する。尚、図18では、ゲート電極8を形成する予定のトレンチ溝の深さがダミートレンチゲートに比べ深く形成された構造例が示されている。
(j)次に、図19に示すように、ゲート電極8となるポリシリコンを全面に堆積する。尚、図19においては、ベース層5の幅が広く形成された構造例が示されている。図18の差はマスク寸法上に差だけであって、製造工程上は同等である。
(k)次に、図20に示すように、ポリシリコンをエッチバックして、ゲート電極8を形成する。
(l)次に、CMPによって平坦化処理を実行した後、それぞれマスクパターニング処理によって、ベース層5内にエミッタ領域6及びバックゲート領域7を形成し、図1に示すようなIEGTの構造を実現する。図18において説明したように、ゲート電極8の形成予定領域のトレンチ溝のエッチング深さを調整することによって、ダミートレンチゲートよりもゲート電極8を深く形成することもでき、また図20に示すように、略同等の高さに形成することもできる。
(第3の実施の形態)
本発明の第3の実施の形態に係る半導体装置としてのIEGTの構造は、図1(a)及び(b)に示す本発明の第1の実施の形態に係る半導体装置の構造と実質的に同等である。製造方法のみ異なるため、製造方法を中心として説明する。
本発明の第3の実施の形態に係る半導体装置としてのIEGTの構造は、図1(a)及び(b)に示す本発明の第1の実施の形態に係る半導体装置の構造と実質的に同等である。製造方法のみ異なるため、製造方法を中心として説明する。
本発明の第3の実施の形態に係る半導体装置の製造方法は、まず先に、p領域4とベース層5を同時に形成し、その後、ダミートレンチゲートを先に形成している。更に、最後にゲート電極8を形成している。
(a)図3に示すように、高抵抗半導体層からなるn-層3の第2の主表面である裏面に対して、p型導電型のコレクタ領域2を形成後、第1の主表面上にトレンチマスク材13を堆積する。
(b)次に、図4に示すように、トレンチマスク材13をマスクとして、パターニング後、反応性イオンエッチング(RIE)工程を実施し、トレンチ形状のエッチング溝を形成する。
(c)次に、図21に示すように、トレンチマスク材13を除去する。
(d)次に、図22に示すように、バッファ酸化後、エッチング溝の側壁部及び底部を含む全面に絶縁膜12を形成し、全面にボロンのイオン注入を実施して、活性化アニ−ル後、p領域4及びベース層5を形成する。イオン注入においては、斜めイオン注入を利用しても良い。
(e)次に、図23に示すように、ダミートレンチ内埋め込み材11となるポリシリコンを全面に堆積する。
(f)次に、図24に示すように、CMPによってポリシリコンをエッチバックし、平坦部の絶縁膜12も同時にエッチングして、平坦化を実現する。
(g)次に、図25に示すように、トレンチマスク材15を全面に堆積後、マスクパターニング工程を経て、トレンチ溝形成のための窓開け後、RIE工程によって、ゲート電極8の形成予定領域のためのトレンチ溝を形成する。
(h)次に、図26に示すように、トレンチ溝の側壁部分に対してゲート絶縁膜9を形成し、更に、ゲート電極8となるポリシリコンを全面に堆積する。
(i)次に、図27に示すように、ポリシリコンをエッチバックして、ゲート電極8を形成する。
(j)次に、CMPによって平坦化処理を実行した後、それぞれマスクパターニング処理によって、ベース層5内にエミッタ領域6及びバックゲート領域7を形成し、図1に示すようなIEGTの構造を実現する。
ベース層5と同時にp領域4を形成するために、ダミートレンチゲートをベース層5の拡散距離の2倍以内の間隔で形成しても良い。本製造方法3では追いこみ拡散をベース拡散と同時に行える上、ゲート電極8を大きな拡散の後に作るため、ゲート部のリークが起こりにくい。
ダミートレンチを形成し、その底部および側壁からp領域4をイオン注入、拡散するため、1×1016cm-3以上の高濃度層がトレンチ深さで形成することができる。
(第4の実施の形態)
本発明の第4の実施の形態に係る半導体装置としてのIEGTの構造は、図1(a)及び(b)に示す本発明の第1の実施の形態に係る半導体装置の構造と実質的に同等である。製造方法のみ異なるため、製造方法を中心として説明する。
本発明の第4の実施の形態に係る半導体装置としてのIEGTの構造は、図1(a)及び(b)に示す本発明の第1の実施の形態に係る半導体装置の構造と実質的に同等である。製造方法のみ異なるため、製造方法を中心として説明する。
本発明の第4の実施の形態に係る半導体装置の製造方法は、まず先に、ダミートレンチゲートを形成し、その後、p領域4とベース層5を同時に形成している。更に、最後にゲート電極8を形成している。
(a)図3に示すように、高抵抗半導体層からなるn-層3の第2の主表面である裏面に対して、p型導電型のコレクタ領域2を形成後、第1の主表面上にトレンチマスク材13を堆積する。
(b)次に、図4に示すように、トレンチマスク材13をマスクとして、パターニング後、反応性イオンエッチング(RIE)工程を実施し、トレンチ形状のエッチング溝を形成する。
(c)次に、図21に示すように、トレンチマスク材13を除去する。
(d)次に、図28に示すように、トレンチ溝の側壁部分及び底部を含む全面にバッファ酸化膜となる絶縁膜12を形成した後、絶縁膜12を通してボロンのイオン注入を実施し、アニール後、p領域4を形成する。この際のイオン注入工程においては、斜めイオン注入等を実施しても良い。
(e)次に、図29に示すように、全面にダミートレンチ内埋め込み材11となるポリシリコンを堆積する。
(f)次に、図30に示すように、ポリシリコンをエッチバックし、平坦化する。この際、CMPによって、ポリシリコンをエッチングすると共に、RIE及びウェットエッチングを併用しても良い。結果として、絶縁膜12を残した状態で平坦化を実現している。
(g)次に、図31に示すように、全面にトレンチマスク材15を堆積後、ゲート電極8の形成予定領域に対して、マスクパターニング工程によって窓開けし、トレンチ形状のエッチング溝を形成する。
(h)次に、図32に示すように、トレンチ形状のエッチング溝の底部及び側壁部にゲート絶縁膜9を形成すると共に、熱処理による拡散工程によってベース層5及びp領域4を形成する。
(i)次に、図33に示すように、ゲート電極8となるポリシリコンを全面に堆積する。
(j)次に、図34に示すように、ポリシリコンをエッチバックして、ゲート電極8を形成する。
(k)次に、CMPによって平坦化処理を実行した後、それぞれマスクパターニング処理によって、ベース層5内にエミッタ領域6及びバックゲート領域7を形成し、図1に示すようなIEGTの構造を実現する。
ベース層5と同時にp領域4を形成するために、ダミートレンチゲートをベース層5の拡散距離の2倍以内の間隔で形成しても良い。本製造方法4では追いこみ拡散をベース拡散と同時に行える上、ゲート電極8を大きな拡散の後に作るため、ゲート部のリークが起こりにくい。
(その他の実施の形態)
上記のように、本発明は第1乃至第4の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
上記のように、本発明は第1乃至第4の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
1…コレクタ電極
2…コレクタ領域
3…n-層
4…p領域
5…ベース層
6…エミッタ領域
7…バックゲート領域
8…ゲート電極
9…ゲート絶縁膜
10…エミッタ電極
11…ダミートレンチ内埋め込み材
12,14…絶縁膜
13,15…トレンチマスク材
16…バッファ酸化膜
2…コレクタ領域
3…n-層
4…p領域
5…ベース層
6…エミッタ領域
7…バックゲート領域
8…ゲート電極
9…ゲート絶縁膜
10…エミッタ電極
11…ダミートレンチ内埋め込み材
12,14…絶縁膜
13,15…トレンチマスク材
16…バッファ酸化膜
Claims (5)
- 半導体層と、
該半導体層の第1の主表面に対して垂直方向に前記半導体層の内部に形成された一対のゲート電極と、
前記ゲート電極間に配置されるベース層と、
該ベース層内に配置されるエミッタ領域と、
前記半導体層の前記第1の主表面に対向する第2の主表面に配置され,前記ベース層と同一導電型のコレクタ領域と、
前記ベース層を配置しない前記半導体層に配置され、前記ベース層と同一導電型のダミー領域と、
前記ダミー領域内に前記第1の主表面に対して垂直方向に形成されたダミートレンチと、
前記ゲート電極と前記ベース層との界面に形成されたゲート絶縁膜
とを備える半導体装置。 - 前記ダミートレンチは、ダミートレンチ内埋め込み材と該ダミートレンチ内埋め込み材の底部と側壁部を被覆する絶縁膜とからなるダミートレンチゲートを備えることを特徴とする請求項1記載の半導体装置。
- 前記ダミー領域はフローティング状態にされていることを特徴とする請求項1又は請求項2に記載の半導体装置。
- 前記ダミー領域は前記エミッタ領域と短絡されていることを特徴とする請求項1又は請求項2に記載の半導体装置。
- 前記ゲート電極は前記ダミートレンチゲートよりも深く形成されたことを特徴とする請求項2に記載の半導体装置。
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