WO2023166827A1 - 半導体装置および半導体モジュール - Google Patents

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WO2023166827A1
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武士 岡本
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ローム株式会社
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    • H01L29/868—PIN diodes

Definitions

  • the present disclosure relates to semiconductor devices and semiconductor modules.
  • the semiconductor device described in Patent Document 1 includes a semiconductor layer having a front surface, a back surface, and an end face extending in a direction intersecting the front surface, a p-type body region formed in the surface portion of the semiconductor layer, and a surface of the body region.
  • a p-type body region formed in the surface portion of the semiconductor layer, and a surface of the body region.
  • an n + -type source region formed in the rear surface of the semiconductor layer an n ⁇ -type drift region formed so as to be exposed on the back surface of the semiconductor layer and separated from the source region by a body region, and a body with a gate insulating film interposed therebetween.
  • a gate electrode facing the region a drain electrode having a Schottky junction with the drift region on the back surface and having a peripheral edge at a position spaced inward from the end surface of the semiconductor layer, and a drain electrode formed on the back surface side and overlapping the peripheral edge portion of the drain electrode.
  • a back termination structure arranged to:
  • An embodiment of the present disclosure provides a semiconductor device capable of suppressing a decrease in breakdown voltage due to exposure of an interlayer insulating layer to moisture.
  • a semiconductor device includes: a semiconductor chip having a first main surface in which an element formation region including an element structure is formed; A breakdown voltage holding structure formed in a peripheral region and holding a breakdown voltage of the element structure; an interlayer insulating layer formed on the first main surface of the semiconductor chip; a plurality of first conductive layers connected to the breakdown voltage holding structure through the interlayer insulating layer, and insulated from the semiconductor chip by the interlayer insulating layer; a second conductive layer overlapping spaces between the plurality of adjacent first conductive layers; and a protective layer formed on the interlayer insulating layer so as to cover the plurality of first conductive layers and the second conductive layer.
  • FIG. 1 is a schematic external view of a semiconductor device according to an embodiment of the present disclosure.
  • 2 is a schematic plan view of the element chip of FIG. 1.
  • FIG. 3 is a cross-sectional view taken along line III-III in FIG. 2.
  • FIG. 4A and 4B are schematic cross-sectional views of the outer area and the element formation area of the element chip, respectively.
  • FIG. 5 is a schematic cross-sectional view for explaining the structures of the emitter lead-out electrode layer and the gate lead-out electrode layer.
  • FIG. 6 is a diagram schematically showing a planar pattern of the sealing conductive layer.
  • FIG. 7 is a diagram schematically showing a planar pattern of the sealing conductive layer.
  • 8A and 8B are diagrams showing part of the manufacturing process of the semiconductor device.
  • Figures 9A and 9B are diagrams illustrating the steps following Figures 8A and 8B.
  • FIGS. 10A and 10B are diagrams showing the steps following FIGS. 9A and 9B.
  • FIGS. 11A and 11B are diagrams showing the next steps of FIGS. 10A and 10B.
  • Figures 12A and 12B are diagrams illustrating the next steps of Figures 11A and 11B.
  • Figures 13A and 13B are diagrams illustrating the steps following Figures 12A and 12B.
  • Figures 14A and 14B are diagrams illustrating the steps following Figures 13A and 13B.
  • Figures 15A and 15B are diagrams illustrating the steps following Figures 14A and 14B.
  • Figures 16A and 16B are diagrams illustrating the steps following Figures 15A and 15B.
  • Figures 17A and 17B are diagrams illustrating the steps following Figures 16A and 16B.
  • 18A and 18B are schematic cross-sectional views of the outer area and the element formation area of the element chip, respectively.
  • 19A and 19B are schematic cross-sectional views of the outer area and the element forming area of the element chip, respectively.
  • 20A and 20B are schematic cross-sectional views of the outer area and element formation area of the element chip, respectively.
  • FIG. 21 is a diagram schematically showing a planar pattern of a sealing conductive layer.
  • FIG. 22 is a diagram schematically showing a planar pattern of a sealing conductive layer.
  • 23A and 23B are schematic cross-sectional views of the outer area and the element formation area of the element chip, respectively.
  • FIG. 24A and 24B are schematic cross-sectional views of the outer area and the element formation area of the element chip, respectively.
  • FIG. 25 is a schematic cross-sectional view of the outer region of the element chip.
  • 26A and 26B are schematic cross-sectional views of the outer area and the element forming area of the element chip, respectively.
  • FIG. 27 is a schematic external view of a semiconductor module according to an embodiment of the present disclosure; 28 is a circuit diagram showing the electrical structure of the semiconductor module of FIG. 27.
  • FIG. 1 is a schematic external view of a semiconductor device 1 according to an embodiment of the present disclosure.
  • the internal structure of the package body 2 is seen through by showing the package body 2 with a dashed line.
  • the semiconductor device 1 is an IGBT discrete semiconductor including a rectangular parallelepiped package body 2 .
  • the package body 2 is made of mold resin.
  • the package body 2 may include a matrix resin (eg, epoxy resin), multiple fillers and multiple flexible particles (flexibilizers).
  • the package body 2 has a first surface 3 on one side, a second surface 4 on the other side, and first to fourth side walls 5A to 5D connecting the first surface 3 and the second surface 4. As shown in FIG.
  • the first surface 3 and the second surface 4 are formed in a quadrangular shape when viewed from the normal direction Z thereof.
  • the first side wall 5A and the second side wall 5B extend in the first direction X and face the second direction Y perpendicular to the first direction X.
  • the third side wall 5C and the fourth side wall 5D extend in the second direction Y and face the first direction X. As shown in FIG.
  • the semiconductor device 1 includes a metal plate 6 (conductor plate) arranged inside the package body 2 .
  • the metal plate 6 may be called a "die pad".
  • the metal plate 6 is formed in a square shape (specifically, a rectangular shape) in plan view.
  • the metal plate 6 includes a drawer plate portion 7 drawn out of the package body 2 from the first side wall 5A.
  • the drawer plate portion 7 has a circular through hole 8 .
  • the metal plate 6 may be exposed from the second surface 4 .
  • the semiconductor device 1 includes a plurality of (three in this embodiment) lead terminals 9 drawn out from the inside of the package body 2 to the outside.
  • a plurality of lead terminals 9 are arranged on the side of the second side wall 5B.
  • the plurality of lead terminals 9 are each formed in a strip shape extending in the direction perpendicular to the second side wall 5B (that is, the second direction Y).
  • the lead terminals 9 on both sides of the plurality of lead terminals 9 are spaced apart from the metal plate 6 , and the central lead terminal 9 is integrally formed with the metal plate 6 .
  • the arrangement of the lead terminals 9 connected to the metal plate 6 is arbitrary.
  • a semiconductor device 1 includes an element chip 10 arranged on a metal plate 6 within a package body 2 .
  • the element chip 10 has an emitter terminal electrode 11 and a gate terminal electrode 12 on the front side, and has a collector terminal electrode 13 on the back side.
  • the element chip 10 is placed on the metal plate 6 with the collector terminal electrode 13 facing the metal plate 6 and electrically connected to the metal plate 6 .
  • the semiconductor device 1 includes a conductive adhesive 14 interposed between the collector terminal electrode 13 and the metal plate 6 to bond the element chip 10 to the metal plate 6 .
  • Conductive adhesive 14 may include solder or metal paste.
  • the solder may be lead-free solder.
  • the metal paste may contain at least one of Au, Ag and Cu.
  • the Ag paste may consist of Ag sintered paste.
  • the Ag sintering paste consists of a paste in which nano-sized or micro-sized Ag particles are added to an organic solvent.
  • the semiconductor device 1 includes at least one (in this embodiment, a plurality) conducting wires 15 (conductive connection members) electrically connected to the lead terminals 9 and the element chips 10 within the package body 2 .
  • Conductor 15 consists of a metal wire (that is, a bonding wire) in this embodiment.
  • Conductors 15 may include at least one of gold wire, copper wire and aluminum wire.
  • the conducting wire 15 may be made of a metal plate such as a metal clip instead of the metal wire.
  • FIG. 2 is a schematic plan view of the element chip 10 of FIG. 1.
  • FIG. 2 is a schematic plan view of the element chip 10 of FIG. 1.
  • the element chip 10 includes a semiconductor chip 16 formed in a square chip shape when viewed from above.
  • the semiconductor chip 16 has a first main surface 17, a second main surface 18 opposite to the first main surface 17, first to fourth side surfaces 19A connecting the first main surface 17 and the second main surface 18, 19B, 19C, and 19D.
  • the first main surface 17 and the second main surface 18 are formed in a quadrangular shape when viewed from the normal direction Z thereof.
  • the first side surface 19A and the second side surface 19B extend in the first direction X and face the second direction Y orthogonal to the first direction X.
  • the third side surface 19C and the fourth side surface 19D extend in the second direction Y and face the first direction X. As shown in FIG.
  • an element forming area 20 and an outer area 21 and a scribe area 22, which are areas outside the element forming area 20, are set.
  • the element forming region 20 is set in the central region of the semiconductor chip 16 in plan view from the normal direction of the first main surface 17 of the semiconductor chip 16 .
  • the outer region 21 is set in a region outside the element formation region 20 .
  • the scribe area 22 is set in an area outside the outer area 21 .
  • the element formation region 20 is a region in which an IGBT (Insulated Gate Bipolar Transistor) is formed in this embodiment.
  • the element formation region 20 may be called an active region.
  • the element forming region 20 is set to have a square shape in plan view having four sides parallel to the first to fourth side surfaces 19A, 19B, 19C, and 19D of the semiconductor chip 16 in plan view.
  • the element forming region 20 is set inside the semiconductor chip 16 at intervals from the first to fourth side surfaces 19A, 19B, 19C, and 19D of the semiconductor chip 16 .
  • the outer region 21 is a region that defines the outer periphery of the element formation region 20 .
  • the outer region 21 is set in an endless shape (square annular shape in plan view) surrounding the element forming region 20 in the region between the first to fourth side surfaces 19A, 19B, 19C, 19D of the semiconductor chip 16 and the element forming region 20. It is The outer region 21 may be defined as the outer peripheral region of the semiconductor chip 16 from the viewpoint of forming the outer periphery of the element formation region 20 .
  • the scribe area 22 is an area through which a cutting member such as a dicing blade passes during manufacturing.
  • the scribe region 22 is set in an endless shape (quadrangular ring shape in a plan view) surrounding the outer region 21 in a region between the first to fourth side surfaces 19A, 19B, 19C, 19D of the semiconductor chip 16 and the outer region 21.
  • a surface electrode 23 is formed on the first main surface 17 of the semiconductor chip 16 .
  • Surface electrode 23 may include gate terminal electrode 12 , emitter terminal electrode 11 , field plate electrode 24 and equipotential potential electrode 25 .
  • the gate terminal electrode 12, the emitter terminal electrode 11, the field plate electrode 24, and the equipotential electrode 25 are electrically insulated by insulating regions 26 bordering them.
  • the gate terminal electrode 12 is mainly formed in the outer region 21.
  • Gate terminal electrode 12 includes gate pad 27 and gate fingers 28 .
  • the gate pad 27 is formed along the central region of the second side surface 19C in plan view.
  • the gate pad 27 is formed in a square shape in plan view in this embodiment.
  • the gate pad 27 is drawn out from the outer region 21 into the element forming region 20 and crosses the boundary between the element forming region 20 and the outer region 21 .
  • the gate fingers 28 are drawn out from the gate pad 27 in the outer region 21 and surround the element formation region 20 from three directions.
  • the gate finger 28 has a pair of open ends 29, 30 on the side of the fourth side surface 19D.
  • the gate finger 28 extends in a band shape between the pair of open ends 29 and 30 and the gate pad 27 .
  • Gate finger 28 more specifically includes first gate finger 31 and second gate finger 32 .
  • the first gate finger 31 is pulled out from the end of the gate pad 27 on the side of the first side surface 19A.
  • the first gate finger 31 has an open end 29 on the side of the fourth side surface 19D.
  • First gate finger 31 extends in a strip shape along third side surface 19C and first side surface 19A in a region between gate pad 27 and open end 29 .
  • the second gate finger 32 is pulled out from the end of the gate pad 27 on the second side surface 19B side.
  • the second gate finger 32 has an open end 30 on the side of the fourth side surface 19D.
  • the second gate finger 32 extends in a strip shape along the third side surface 19C and the second side surface 19B in the region between the gate pad 27 and the open end 30. As shown in FIG.
  • the emitter terminal electrode 11 includes an emitter pad 33 , an emitter lead-out portion 34 and an emitter connection portion 35 .
  • the emitter pad 33 is formed within a recessed area defined by the peripheral edge of the gate pad 27 and the peripheral edge of the gate finger 28 .
  • the emitter pad 33 is formed in a concave shape along the peripheral edge of the gate pad 27 and the peripheral edge of the gate finger 28 in plan view.
  • the emitter pad 33 covers almost the entire element formation region 20 outside the gate pad 27 .
  • a peripheral edge of the emitter pad 33 extends from the element forming region 20 into the outer region 21 and crosses the boundary between the element forming region 20 and the outer region 21 .
  • the emitter lead-out portion 34 is formed in the outer region 21 .
  • the emitter routing portion 34 is routed in a strip shape in the region outside the gate finger 28 .
  • the emitter lead-out portion 34 is formed in an endless shape (quadrangular annular shape in plan view) surrounding the gate finger 28 .
  • the emitter lead-out portion 34 may be formed in an end-like shape surrounding the gate finger 28 .
  • the emitter connecting portion 35 is drawn out from the emitter pad 33 .
  • An emitter connection portion 35 is connected to the emitter routing portion 34 across the region between the pair of open ends 29 and 30 of the gate finger 28 .
  • the emitter lead-out portion 34 is electrically connected to the emitter pad 33 via the emitter connection portion 35 .
  • the IGBT formed in the element formation region 20 includes an npn-type parasitic bipolar transistor due to its structure.
  • the parasitic bipolar transistor is turned on. In this case, the control of the IGBT becomes unstable due to, for example, latch-up.
  • the emitter terminal electrode 11 including the emitter pad 33, the emitter lead-out portion 34, and the emitter connection portion 35 forms the avalanche current recovery structure 36 for recovering the avalanche current generated in the region outside the element formation region 20. are doing. More specifically, an avalanche current generated in a region outside the element forming region 20 is recovered by the emitter lead-out portion 34 . The recovered avalanche current is extracted from emitter pad 33 via emitter connection 35 . As a result, it is possible to prevent the parasitic bipolar transistor from being turned on by an unwanted current generated in a region outside the element formation region 20 . Therefore, since latch-up can be suppressed, the stability of IGBT control can be enhanced.
  • a field plate electrode 24 is formed in the outer region 21 .
  • the field plate electrodes 24 are indicated by black lines.
  • a plurality of field plate electrodes 24 (four in this embodiment) are formed at intervals in the outer region 21 .
  • Each field plate electrode 24 is routed in a belt shape along the emitter route portion 34 .
  • Each field plate electrode 24 is formed in an endless shape (quadrangular annular shape in plan view) surrounding the emitter lead-out portion 34 in this embodiment. At least one field plate electrode 24 may be formed in an end-like shape.
  • the equipotential potential electrode 25 is formed in the scribe area 22 .
  • the equipotential potential electrode 25 is routed in a belt shape along the field plate electrode 24 .
  • the equipotential potential electrode 25 is formed in an endless shape (quadrangular ring in plan view) surrounding the field plate electrode 24 .
  • the equipotential potential electrode 25 is formed as a so-called EQR (EQui-potential Ring) electrode.
  • EQR EQui-potential Ring
  • FIG. 5 is a schematic cross-sectional view for explaining the structures of the emitter lead-out electrode layer 57 and the gate lead-out electrode layer 56.
  • FIG. 6 and 7 are diagrams schematically showing planar patterns of the sealing conductive layer 83.
  • FIG. 3 it should be noted that the relative proportions of the dimensions of each component (e.g., thickness, width, length, etc.) to each other are not consistent with the dimensional proportions explicitly shown in Figures 3-7. Make a note in advance. Also, FIG. 3 omits some of the components shown in FIGS. 4A and 4B for clarity.
  • semiconductor chip 16 has a single layer structure including n ⁇ -type semiconductor substrate 37 .
  • the semiconductor substrate 37 may be a silicon FZ substrate formed by the FZ (Floating Zone) method in this embodiment. Since the semiconductor chip 16 is formed in layers as a whole, it may be called a semiconductor layer.
  • Semiconductor chip 16 includes an n ⁇ -type drift region 38 .
  • the drift region 38 is formed all over the semiconductor chip 16 in the first direction X and the second direction Y.
  • drift region 38 is also formed in outer region 21 and scribe region 22 in addition to element formation region 20 .
  • the drift region 38 is formed in the surface layer portion of the first main surface 17 of the semiconductor chip 16 in the normal direction Z (thickness direction of the semiconductor chip 16).
  • the n-type impurity concentration of the drift region 38 may be 1.0 ⁇ 10 13 cm ⁇ 3 or more and 1.0 ⁇ 10 15 cm ⁇ 3 or less.
  • the semiconductor device 1 includes a collector terminal electrode 13 as an example of a back electrode formed on the second main surface 18 of the semiconductor chip 16 .
  • Collector terminal electrode 13 is electrically connected to second main surface 18 .
  • Collector terminal electrode 13 forms an ohmic contact with second main surface 18 .
  • Collector terminal electrode 13 may include at least one of a Ti layer, Ni layer, Au layer, Ag layer and Al layer.
  • Collector terminal electrode 13 may have a single layer structure including a Ti layer, Ni layer, Au layer, Ag layer, or Al layer.
  • Collector terminal electrode 13 may have a laminated structure in which at least two of a Ti layer, a Ni layer, an Au layer, an Ag layer and an Al layer are laminated in an arbitrary manner.
  • the semiconductor device 1 includes an n-type buffer layer 39 formed on the surface layer portion of the second main surface 18 of the semiconductor chip 16 .
  • the buffer layer 39 may be formed over the entire surface layer portion of the second main surface 18 .
  • the n-type impurity concentration of the buffer layer 39 is higher than the n-type impurity concentration of the drift region 38 .
  • the n-type impurity concentration of the buffer layer 39 may be 1.0 ⁇ 10 15 cm ⁇ 3 or more and 1.0 ⁇ 10 17 cm ⁇ 3 or less.
  • the thickness of the buffer layer 39 may be 0.5 ⁇ m or more and 30 ⁇ m or less.
  • the thickness of the buffer layer 39 may be 0.5 ⁇ m to 5 ⁇ m, 5 ⁇ m to 10 ⁇ m, 10 ⁇ m to 15 ⁇ m, 15 ⁇ m to 20 ⁇ m, 20 ⁇ m to 25 ⁇ m, or 25 ⁇ m to 30 ⁇ m.
  • the element formation region 20 includes a p-type collector region 40 formed in the surface layer portion of the second main surface 18 of the semiconductor chip 16 .
  • Collector region 40 is exposed from second main surface 18 .
  • the collector region 40 may be formed over the entire surface of the semiconductor chip 16 on the surface layer of the second main surface 18 .
  • collector region 40 is also formed in outer region 21 and scribe region 22 in addition to element formation region 20 .
  • the collector region 40 is also formed in a non-facing region that does not face the body region 46, in addition to the facing region that faces the body region 46, which will be described later.
  • the p-type impurity concentration of the collector region 40 may be 1.0 ⁇ 10 15 cm ⁇ 3 or more and 1.0 ⁇ 10 18 cm ⁇ 3 or less.
  • Collector region 40 forms an ohmic contact with collector terminal electrode 13 .
  • element formation region 20 includes FET structure 41 formed on first main surface 17 of semiconductor chip 16 .
  • the device formation region 20 includes a trench gate type FET structure 41 in this embodiment.
  • FET structure 41 specifically includes a trench gate structure 42 formed in first major surface 17 .
  • a plurality of trench gate structures 42 are formed at intervals along the first direction X in the element formation region 20 .
  • a distance between two trench gate structures 42 adjacent to each other in the first direction X may be 1 ⁇ m or more and 8 ⁇ m or less.
  • the distance between the two trench gate structures 42 is 1 ⁇ m to 2 ⁇ m, 2 ⁇ m to 3 ⁇ m, 3 ⁇ m to 4 ⁇ m, 4 ⁇ m to 5 ⁇ m, 5 ⁇ m to 6 ⁇ m, 6 ⁇ m to 7 ⁇ m, or 7 ⁇ m to 8 ⁇ m.
  • the plurality of trench gate structures 42 may be formed in a strip shape extending along the second direction Y in plan view.
  • the plurality of trench gate structures 42 may be formed in stripes as a whole.
  • the multiple trench gate structures 42 each have one end on one side in the second direction Y and the other end on the other side in the second direction Y. As shown in FIG.
  • the trench gate structure 42 may be formed in a grid pattern in plan view.
  • each trench gate structure 42 includes a gate trench 43, a gate insulating layer 44 and a gate electrode layer 45. As shown in FIG. Gate trench 43 is formed in first main surface 17 . Gate trench 43 includes sidewalls and a bottom wall. A sidewall of gate trench 43 may be formed perpendicular to first main surface 17 .
  • the side walls of the gate trench 43 may slope downward from the first main surface 17 toward the bottom wall.
  • Gate trench 43 may be formed in a tapered shape in which the opening area on the opening side is larger than the bottom area.
  • a bottom wall of gate trench 43 may be formed parallel to first main surface 17 .
  • the bottom wall of gate trench 43 may be curved toward second main surface 18 .
  • Gate trench 43 includes a bottom wall edge. The bottom wall edge portion connects the side wall and the bottom wall of gate trench 43 .
  • the bottom wall edge portion may be curved toward the second major surface 18 .
  • the depth of the gate trench 43 may be 2 ⁇ m or more and 10 ⁇ m or less.
  • the depth of the gate trench 43 may be 2 ⁇ m to 3 ⁇ m, 3 ⁇ m to 4 ⁇ m, 4 ⁇ m to 5 ⁇ m, 5 ⁇ m to 6 ⁇ m, 6 ⁇ m to 7 ⁇ m, 8 ⁇ m to 9 ⁇ m, or 9 ⁇ m to 10 ⁇ m.
  • the depth of gate trench 43 may be defined as the distance between the deepest position of the bottom wall of gate trench 43 and first main surface 17 .
  • the width of the gate trench 43 may be 0.5 ⁇ m or more and 3 ⁇ m or less.
  • the width of the gate trench 43 is the width in the first direction X of the gate trench 43 .
  • the width of the gate trench 43 may be 0.5 ⁇ m to 1 ⁇ m, 1 ⁇ m to 1.5 ⁇ m, 1.5 ⁇ m to 2 ⁇ m, 2 ⁇ m to 2.5 ⁇ m, or 2.5 ⁇ m to 3 ⁇ m.
  • the gate insulating layer 44 is formed like a film along the inner wall of the gate trench 43 .
  • the gate insulating layer 44 defines a recess space within the gate trench 43 .
  • Gate insulating layer 44 includes a silicon oxide film in this embodiment.
  • the gate insulating layer 44 may include a silicon nitride film instead of or in addition to the silicon oxide film.
  • the gate electrode layer 45 is embedded in the gate trench 43 with the gate insulating layer 44 interposed therebetween. Specifically, the gate electrode layer 45 is embedded in a recess space partitioned by the gate insulating layer 44 in the gate trench 43 .
  • the gate electrode layer 45 is controlled by a gate signal.
  • Gate electrode layer 45 may comprise conductive polysilicon.
  • the gate electrode layer 45 is formed in a wall shape extending along the normal direction Z when viewed in cross section. Gate electrode layer 45 has an upper end located on the opening side of gate trench 43 . The upper end of gate electrode layer 45 is located on the bottom wall side of gate trench 43 with respect to first main surface 17 .
  • FET structure 41 includes a p-type body region 46 formed in the surface layer of first main surface 17 of semiconductor chip 16 .
  • the body region 46 may have a p-type impurity concentration of 1.0 ⁇ 10 17 cm ⁇ 3 or more and 1.0 ⁇ 10 18 cm ⁇ 3 or less.
  • a body region 46 is formed on each side of the trench gate structure 42 .
  • Body region 46 is formed in a strip shape extending along trench gate structure 42 in plan view. Body region 46 is exposed from the sidewall of gate trench 43 .
  • the bottom of body region 46 is formed in a region between first main surface 17 and the bottom wall of gate trench 43 with respect to normal direction Z. As shown in FIG.
  • FET structure 41 includes an n + -type emitter region 47 formed in the surface layer of body region 46 .
  • the n-type impurity concentration of emitter region 47 is higher than the n-type impurity concentration of drift region 38 .
  • the n-type impurity concentration of the emitter region 47 may be 1.0 ⁇ 10 19 cm ⁇ 3 or more and 1.0 ⁇ 10 20 cm ⁇ 3 or less.
  • FET structure 41 includes a plurality of emitter regions 47 formed on opposite sides of trench gate structure 42 in this embodiment.
  • the emitter region 47 is formed in a strip shape extending along the trench gate structure 42 in plan view. Emitter region 47 is exposed from first main surface 17 and sidewalls of gate trench 43 .
  • the bottom of emitter region 47 is formed in a region between the top of gate electrode layer 45 and the bottom of body region 46 with respect to normal direction Z. As shown in FIG.
  • the FET structure 41 includes an n + -type carrier storage region 48 formed in a region on the second main surface 18 side with respect to the body region 46 in the semiconductor chip 16 in this embodiment.
  • the n-type impurity concentration of carrier storage region 48 is greater than the n-type impurity concentration of drift region 38 .
  • the n-type impurity concentration of the carrier storage region 48 may be 1.0 ⁇ 10 15 cm ⁇ 3 or more and 1.0 ⁇ 10 17 cm ⁇ 3 or less.
  • FET structure 41 includes a plurality of carrier storage regions 48 formed on either side of trench gate structure 42 in this embodiment.
  • the carrier storage region 48 is formed in a strip shape extending along the trench gate structure 42 in plan view. Carrier storage region 48 is exposed from the sidewalls of gate trench 43 .
  • the bottom of carrier storage region 48 is formed in the region between the bottom of body region 46 and the bottom wall of gate trench 43 with respect to normal direction Z.
  • the carrier storage region 48 prevents the carriers (holes) supplied to the semiconductor chip 16 from being pulled back (ejected) to the body region 46 . As a result, holes are accumulated in the region immediately below the FET structure 41 in the semiconductor chip 16 . As a result, it is possible to reduce the on-resistance and the on-voltage.
  • FET structure 41 includes contact trenches 49 formed in first major surface 17 of semiconductor chip 16 .
  • FET structure 41 includes a plurality of contact trenches 49 formed on opposite sides of trench gate structure 42 in this embodiment.
  • Contact trench 49 exposes emitter region 47 .
  • Contact trench 49 extends through emitter region 47 in this embodiment.
  • the contact trench 49 is spaced in the first direction X from the trench gate structure 42 .
  • the contact trench 49 extends in a strip shape along the trench gate structure 42 in plan view.
  • FET structure 41 includes p + -type contact region 50 formed in a region along the bottom wall of contact trench 49 in body region 46 .
  • the p-type impurity concentration of contact region 50 is higher than the p-type impurity concentration of body region 46 .
  • the p-type impurity concentration of the contact region 50 may be 1.0 ⁇ 10 19 cm ⁇ 3 or more and 1.0 ⁇ 10 20 cm ⁇ 3 or less.
  • Contact region 50 is exposed from the bottom wall of contact trench 49 .
  • the contact region 50 extends in a strip shape along the contact trench 49 in plan view.
  • the bottom of contact region 50 is formed in a region between the bottom wall of contact trench 49 and the bottom of body region 46 with respect to normal direction Z.
  • the gate electrode layer 45 faces the body region 46 and the emitter region 47 with the gate insulating layer 44 interposed therebetween.
  • the gate electrode layer 45 also faces the carrier storage region 48 with the gate insulating layer 44 interposed therebetween.
  • the channel of the IGBT is formed in the body region 46 in the region between the emitter region 47 and the drift region 38 (carrier storage region 48). Channel on/off is controlled by a gate signal.
  • element formation region 20 includes emitter trench structure 51 on first main surface 17 of semiconductor chip 16 .
  • Emitter trench structure 51 is formed in a region adjacent to trench gate structure 42 in the surface layer portion of first main surface 17 .
  • the emitter trench structure 51 is formed in a strip shape extending along the second direction Y in plan view.
  • the plurality of emitter trench structures 51 may be formed in stripes as a whole.
  • the emitter trench structure 51 may be strip-shaped parallel to the trench gate structure 42 .
  • the trench gate structures 42 and the emitter trench structures 51 are alternately arranged along the first direction X at intervals.
  • Trench gate structures 42 and emitter trench structures 51 may be equally spaced and alternating.
  • a distance (pitch) between two trench gate structures 42 and emitter trench structures 51 adjacent to each other in the first direction X may be, for example, 1.0 ⁇ m or more and 3.5 ⁇ m or less.
  • trench gate structure 42 extends longer than emitter trench structure 51 in second direction Y, and has a portion extending in first direction X in a region away from the end of emitter trench structure 51. Referring to FIG. You may have
  • the emitter trench structure 51 includes an emitter trench 52, an emitter insulating layer 53 and an emitter potential electrode layer .
  • Emitter trench 52 is formed in first main surface 17 of semiconductor chip 16 .
  • Emitter trench 52 includes sidewalls and a bottom wall. A sidewall of emitter trench 52 may be formed perpendicular to first main surface 17 .
  • the side walls of the emitter trench 52 may slope downward from the first main surface 17 toward the bottom wall.
  • the emitter trench 52 may be formed in a tapered shape in which the opening area on the opening side is larger than the bottom area.
  • Emitter region 47 , body region 46 and carrier storage region 48 are exposed from sidewalls (outer sidewalls) of emitter trench 52 facing trench gate structure 42 .
  • a bottom wall of emitter trench 52 may be formed parallel to first main surface 17 .
  • the bottom wall of emitter trench 52 may be curved toward second main surface 18 .
  • Emitter trench 52 includes bottom wall edges. The bottom wall edge connects the side and bottom walls of emitter trench 52 .
  • the bottom wall edge portion may be curved toward the second main surface 18 of the semiconductor chip 16 .
  • the depth of the emitter trench 52 may be 2 ⁇ m or more and 10 ⁇ m or less.
  • the depth of the emitter trench 52 may be 2 ⁇ m to 3 ⁇ m, 3 ⁇ m to 4 ⁇ m, 4 ⁇ m to 5 ⁇ m, 5 ⁇ m to 6 ⁇ m, 6 ⁇ m to 7 ⁇ m, 8 ⁇ m to 9 ⁇ m, or 9 ⁇ m to 10 ⁇ m.
  • the depth of emitter trench 52 may be equal to the depth of gate trench 43 .
  • the width of the emitter trench 52 may be 0.5 ⁇ m or more and 3 ⁇ m or less.
  • the width of the emitter trench 52 is the width in the first direction X of the emitter trench 52 .
  • the width of the emitter trench 52 may be 0.5 ⁇ m to 1 ⁇ m, 1 ⁇ m to 1.5 ⁇ m, 1.5 ⁇ m to 2 ⁇ m, 2 ⁇ m to 2.5 ⁇ m, or 2.5 ⁇ m to 3 ⁇ m.
  • the width of emitter trench 52 may be equal to the width of gate trench 43 .
  • the emitter insulating layer 53 is formed like a film along the inner wall of the emitter trench 52 .
  • the emitter insulating layer 53 defines a recess space within the emitter trench 52 .
  • Emitter insulating layer 53 includes a silicon oxide film in this embodiment.
  • Emitter insulating layer 53 may include a silicon nitride film instead of or in addition to the silicon oxide film.
  • the emitter potential electrode layer 54 is embedded in the emitter trench 52 with the emitter insulating layer 53 interposed therebetween. Specifically, the emitter potential electrode layer 54 is embedded in a recess space partitioned by the emitter insulating layer 53 in the emitter trench 52 . Emitter potential electrode layer 54 may include conductive polysilicon. Emitter potential electrode layer 54 is controlled by an emitter signal.
  • the emitter potential electrode layer 54 is formed like a wall extending along the normal direction Z when viewed in cross section. Emitter potential electrode layer 54 has an upper end positioned on the opening side of emitter trench 52 . The upper end of emitter potential electrode layer 54 is located on the bottom wall side of emitter trench 52 with respect to first main surface 17 .
  • a first surface insulating film 55 covering the first main surface 17 is formed.
  • the gate insulating layer 44 and the emitter insulating layer 53 continue to the first surface insulating film 55 outside the gate trench 43 and the emitter trench 52 .
  • the first surface insulating film 55 is formed integrally with the gate insulating layer 44 and the emitter insulating layer 53 from the same insulating material as the gate insulating layer 44 and the emitter insulating layer 53 .
  • a gate lead-out electrode layer 56 and an emitter lead-out electrode layer 57 are formed on the first surface insulating film 55 .
  • the gate lead-out electrode layer 56 is an electrode layer led out of the gate trench 43 from the upper end portion of the gate electrode layer 45 .
  • the gate extraction electrode layer 56 is formed integrally with the gate electrode layer 45 from the same conductive material as the gate electrode layer 45 .
  • the gate lead-out electrode layer 56 is in contact with the first main surface 17 in FIG. Referring to FIG. 3, the gate extraction electrode layer 56 is extracted to a region immediately below the gate finger 28 (gate terminal electrode 12).
  • Gate lead-out electrode layer 56 is electrically connected to gate finger 28 . This electrically connects the trench gate structure 42 to the gate terminal electrode 12 .
  • the emitter extraction electrode layer 57 is an electrode layer that is extracted from the upper end of the emitter potential electrode layer 54 to the outside of the emitter trench 52 .
  • the emitter extraction electrode layer 57 is formed integrally with the emitter potential electrode layer 54 from the same conductive material as the emitter potential electrode layer 54 . Referring to FIG. 5, emitter extraction electrode layer 57 is extracted to a region immediately below emitter terminal electrode 11 .
  • Emitter extraction electrode layer 57 is electrically connected to emitter terminal electrode 11 .
  • Emitter extraction electrode layer 57 and emitter terminal electrode 11 may be connected by a laminated structure of barrier layer 105 (eg, titanium-based metal) and contact plug 106 (eg, tungsten). Thereby, the emitter trench structure 51 is electrically connected to the emitter terminal electrode 11 .
  • a second surface insulating film 58 is formed on the first main surface 17 of the semiconductor chip 16. As shown in FIG. The second surface insulating film 58 is formed on the surfaces of the gate electrode layer 45, the gate lead-out electrode layer 56, the emitter potential electrode layer 54 and the emitter lead-out electrode layer 57, and the gate electrode layer 45, the gate lead-out electrode layer 56, the emitter It covers the potential electrode layer 54 and the emitter extraction electrode layer 57 . Second surface insulating film 58 may be an insulating film in contact with gate electrode layer 45 , gate lead-out electrode layer 56 , emitter potential electrode layer 54 and emitter lead-out electrode layer 57 .
  • the second surface insulating film 58 includes a silicon oxide film in this embodiment.
  • the second surface insulating film 58 may include a silicon nitride film instead of or in addition to the silicon oxide film.
  • termination region 59 as an example of a breakdown voltage holding structure is formed in the surface layer portion of first main surface 17 of semiconductor chip 16 .
  • the termination region 59 is a p-type impurity region formed by introducing a p-type impurity into the n ⁇ -type drift region 38 .
  • Termination region 59 is formed in an endless shape surrounding element formation region 20 .
  • the termination region 59 includes a resurf layer 60 and a field limit region 61.
  • the RESURF layer 60 relaxes the electric field in the outer region 21 .
  • the RESURF layer 60 may be a high-concentration, low-resistance region having a p-type impurity concentration higher than that of the body region 46 .
  • the RESURF layer 60 is formed in an endless shape (quadrangular annular shape in plan view) so as to surround the element formation region 20 .
  • the bottom of the resurf layer 60 is formed closer to the second main surface 18 of the semiconductor chip 16 than the bottom of the body region 46 in the thickness direction of the semiconductor chip 16 .
  • the bottom of the resurf layer 60 is formed closer to the second main surface 18 of the semiconductor chip 16 than the bottoms of the trench gate structure 42 and the emitter trench structure 51 in the thickness direction of the semiconductor chip 16 .
  • the RESURF layer 60 overlaps the bottoms of the trench gate structure 42 and the emitter trench structure 51 .
  • the end of the stripe of trench gate structure 42 and emitter trench structure 51 aligned in first direction X is emitter trench structure 51 , so resurf layer 60 covers the entire bottom of emitter trench structure 51 and trench gate structure 42 . It overlaps part of the bottom.
  • the RESURF layer 60 may overlap the entire bottom of the trench gate structure 42 and part of the bottom of the emitter trench structure 51. good.
  • the bottom of the RESURF layer 60 is formed with a gap from the collector region 40 to the first main surface 17 side of the semiconductor chip 16 .
  • the RESURF layer 60 faces the collector region 40 with a partial region of the drift region 38 interposed therebetween.
  • the RESURF layer 60 faces the emitter terminal electrode 11 and the gate terminal electrode 12 (gate fingers 28) with the first surface insulating film 55 (not shown in FIG. 3) interposed therebetween.
  • the RESURF layer 60 faces the gate extraction electrode layer 56 with the first surface insulating film 55 (not shown in FIG. 3) interposed therebetween.
  • the field limit region 61 relaxes the electric field in the outer region 21.
  • the field limit region 61 has substantially the same p-type impurity concentration as the resurf layer 60 .
  • the field limit region 61 may have approximately the same depth as the resurf layer 60 .
  • a field limit region 61 is formed along the resurf layer 60 in the outer region 21 .
  • the field limit region 61 is formed in an endless shape (quadrangular annular shape in plan view) so as to surround the resurf layer 60 .
  • the field limit area 61 is formed as an FLR (Field Limiting Ring) area.
  • the field limit regions 61 in this embodiment include a plurality of (four in this embodiment) field limit regions 61 formed at intervals from the element formation region 20 toward the scribe region 22 . At least one field limit region 61 may be formed. Therefore, four or more field limit regions 61 may be formed.
  • a field insulating layer 62 is formed on the first main surface 17 of the semiconductor chip 16 in the outer region 21. As shown in FIG. The field insulating layer 62 is selectively formed in a region where the termination region 59 is not formed on the first main surface 17 and the n-type impurity region (drift region 38 in this embodiment) is exposed. More specifically, it is formed to cover drift region 38 in a region between adjacent termination regions 59 .
  • FIG. 4A shows the field insulating layer 62 on the region sandwiched between the adjacent field limit regions 61, but the region between the field limit region 61 and the resurf layer 60, and the field limit region 61, which will be described later.
  • a field insulating layer 62 may also be formed in the region between it and the channel stop region 65 .
  • the field insulating layer 62 may have a plurality of openings 63 selectively exposing the first major surface 17 , and the termination regions 59 may be exposed from the openings 63 .
  • the field insulating layer 62 may be a LOCOS (Local oxidation of silicon) oxide film in this embodiment. Also, the thickness TF of the field insulating layer 62 may be, for example, 5000 ⁇ or more and 20000 ⁇ or less.
  • a third surface insulating film 64 is formed on the first main surface 17 exposed from the opening 63 of the field insulating layer 62 .
  • the third surface insulating film 64 includes a silicon oxide film in this embodiment.
  • the third surface insulating film 64 may include a silicon nitride film instead of or in addition to the silicon oxide film.
  • a third surface insulating film 64 is formed over the entire opening 63 to cover the surface of the termination region 59 .
  • n + -type channel stop regions 65 are formed in the surface layer portion of first main surface 17 of semiconductor chip 16 in scribe region 22 .
  • the channel stop region 65 is a high-concentration, low-resistance region having an n-type impurity concentration higher than that of the n ⁇ -type drift region 38 .
  • the channel stop region 65 suppresses expansion of the depletion layer from the pn junction formed in the inner region of the semiconductor chip 16 .
  • a channel stop region 65 is formed along the field limit region 61 .
  • the channel stop region 65 is formed in an endless shape (quadrangular annular shape in plan view) surrounding the field limit region 61 .
  • Channel stop region 65 may be formed across the boundary between outer region 21 and scribe region 22 .
  • an interlayer insulating layer 66 is formed on the first main surface 17 of the semiconductor chip 16 .
  • the interlayer insulating layer 66 covers the element formation region 20 , the outer region 21 and the scribe region 22 .
  • the interlayer insulating layer 66 has a different thickness for each region of the semiconductor chip 16 that is covered with the interlayer insulating layer 66, and there is a difference in thickness between a plurality of regions.
  • the thickness TA of the element covering portion 67 of the interlayer insulating layer 66 covering the element formation region 20 is thinner than the thickness TC of the outer covering portion 68 of the interlayer insulating layer 66 covering the outer region 21 . ing.
  • the thickness TA may be 3000 ⁇ or more and 20000 ⁇ or less, and the thickness TC may be 4000 ⁇ or more and 30000 ⁇ or less. Both the thickness TA and the thickness TC may be thicker than the thickness TF of the field insulating layer 62 (see FIG. 4A).
  • a step 70 is formed on the surface of the interlayer insulating layer 66 at the boundary 69 between the element forming region 20 and the outer region 21 due to the difference between the thickness TA and the thickness TC.
  • the field insulating layer 62 and the interlayer insulating layer 66 may be collectively referred to simply as an interlayer insulating layer.
  • the interlayer insulating layer 66 is formed with a first contact hole 71, a second contact hole 72 and a third contact hole 73 for the emitter terminal electrode 11. As shown in FIG.
  • the first contact hole 71 communicates with the contact trench 49 .
  • the first contact hole 71 may be called an emitter contact hole.
  • the second contact hole 72 penetrates the interlayer insulating layer 66 and is formed by digging a part of the first main surface 17 (resurf layer 60 ) of the semiconductor chip 16 .
  • the second contact hole 72 may be formed to extend along the stripes of the FET structure 41 .
  • a p + -type contact region 77 is formed at the bottom of the second contact hole 72 .
  • the contact region 77 may be a high-concentration region in which the p-type impurity concentration in the RESURF layer 60 is higher than that of other regions.
  • the second contact hole 72 may be referred to as a first outer emitter contact hole.
  • the third contact hole 73 penetrates the interlayer insulating layer 66 and is formed by digging a part of the first main surface 17 (resurf layer 60 ) of the semiconductor chip 16 .
  • Third contact hole 73 may be formed to extend along emitter routing portion 34 .
  • a p + -type contact region 78 is formed at the bottom of the third contact hole 73 .
  • the contact region 78 may be a high-concentration region in which the p-type impurity concentration in the RESURF layer 60 is higher than that of other regions (excluding the contact region 77).
  • Contact region 78 may have substantially the same impurity concentration as contact region 77 .
  • the third contact hole 73 may be referred to as a second outer emitter contact hole.
  • a fourth contact hole 74 for the gate terminal electrode 12 is formed in the interlayer insulating layer 66 .
  • the gate extraction electrode layer 56 is exposed through the fourth contact hole 74 .
  • the fourth contact hole 74 may be formed to extend along the gate finger 28 .
  • the fourth contact hole 74 may be called a gate contact hole.
  • a fifth contact hole 75 for the field plate electrode 24 is formed in the interlayer insulating layer 66 .
  • a plurality of fifth contact holes 75 are formed in a one-to-one correspondence with the plurality of field limit regions 61 .
  • Each fifth contact hole 75 penetrates the interlayer insulating layer 66 and is formed by digging a portion of the first main surface 17 (field limit region 61 ) of the semiconductor chip 16 .
  • Each fifth contact hole 75 is formed along the first to fourth side surfaces 19A to 19D of the semiconductor chip 16, and may be formed in an endless shape (quadrangular ring shape in a plan view) surrounding the element forming region 20.
  • a field limit region 61 is exposed from the bottom of each fifth contact hole 75 .
  • the fifth contact hole 75 may be called a field contact hole.
  • a sixth contact hole 76 for the equipotential electrode 25 is formed in the interlayer insulating layer 66 .
  • the sixth contact hole 76 penetrates the interlayer insulating layer 66 and is formed by digging a part of the first main surface 17 (channel stop region 65 ) of the semiconductor chip 16 .
  • the sixth contact hole 76 further extends to the first to fourth side surfaces 19A to 19D (fourth side surface 19D is shown in FIG. 3) of the semiconductor chip 16 and is open at the first to fourth side surfaces 19A to 19D.
  • the sixth contact hole 76 is formed along the first to fourth side surfaces 19A to 19D of the semiconductor chip 16, and is formed in an endless shape (quadrangular ring shape in a plan view) surrounding the outer region 21 and the element formation region 20.
  • the sixth contact hole 76 may be referred to as a peripheral stepped portion of the semiconductor chip 16 from the viewpoint of being a stepped portion formed in the peripheral portion of the semiconductor chip 16 .
  • a p + -type contact region 79 is formed in a region along the bottom of the sixth contact hole 76 in the semiconductor chip 16 .
  • Contact region 79 may have approximately the same impurity concentration as contact regions 77 and 78 .
  • the above-described surface electrode 23 is formed on the interlayer insulating layer 66 .
  • the surface electrode 23 is a conductive film formed on the outermost surface of the semiconductor chip 16, and may be called a surface electrode film or a surface conductive film.
  • surface electrodes 23 include emitter terminal electrode 11 , gate terminal electrode 12 , field plate electrode 24 and equipotential potential electrode 25 .
  • the emitter terminal electrode 11 is electrically connected to the FET structure 41 through the first contact hole 71 and electrically connected to the RESURF layer 60 through the second contact hole 72 and the third contact hole 73 .
  • the gate terminal electrode 12 is electrically connected to the gate extraction electrode layer 56 through the fourth contact hole 74 .
  • Field plate electrode 24 is electrically connected to field limit region 61 through fifth contact hole 75 .
  • the equipotential electrode 25 is electrically connected to the channel stop region 65 through the sixth contact hole 76 .
  • the semiconductor chip 16 is formed between the first electrode portion on the element forming region 20 and the second electrode portion on the outer region 21 and the scribe region 22 of the surface electrode 23 . are different in height from the first main surface 17 to the surface.
  • the surface height H2 of the second electrode portion is higher than the surface height H1 of the first electrode portion.
  • the second electrode portion conceptually includes, for example, the gate finger 28, the emitter lead-out portion 34, the field plate electrode 24, the equipotential electrode 25, and the like.
  • the first electrode part conceptually includes an emitter pad 33 .
  • the surface height H1 and the surface height H2 may be distances from the first main surface 17 of the semiconductor chip 16 to the surface of each portion of the surface electrode 23, as shown in FIG. 3, for example. Thereby, a height difference G is formed on the surface electrode 23 with the boundary portion 69 interposed therebetween.
  • the height difference G may be, for example, 3000 ⁇ or more and 20000 ⁇ or less.
  • a protective layer 80 is formed on the interlayer insulating layer 66 .
  • the protective layer 80 is an insulating layer covering the outermost surface of the semiconductor chip 16, and may be called a surface protective layer or an organic resin layer.
  • Protective layer 80 may be made of, for example, polyimide resin or PBO (Polybenzoxazole) resin.
  • the thickness of protective layer 80 may be, for example, 3 ⁇ m or more and 15 ⁇ m or less.
  • the protective layer 80 selectively covers the surface electrodes 23 . More specifically, the protective layer 80 has an opening 81 that exposes the emitter pad 33 in the element formation region 20 and covers the surface electrode 23 in the outer region 21 .
  • spaces 82 are provided between portions of the surface electrode 23 in the outer region 21 .
  • the spaces 82 are, for example, sequentially from right to left on the paper surface of FIG. a space 82 sandwiched between two adjacent field plate electrodes 24 (three in FIG. 3), and a space 82 sandwiched between the field plate electrode 24 and the equipotential potential electrode 25 adjacent thereto. and may include
  • the organic resin layer has sufficient resistance to mechanical stress such as scratches from the outside, but it is resistant to the intrusion of moisture (OH ⁇ , H + etc.) from the outside. Therefore, it cannot be said that it has sufficient resistance. Therefore, moisture passing through the protective layer 80 and the space 82 enters the interlayer insulating layer 66 and is polarized, which may disrupt the electric field balance of the breakdown voltage holding structure such as the termination region 59 and cause breakdown voltage fluctuations. Therefore, in this embodiment, as shown in FIGS. 4A, 6 and 7, a part of the interlayer insulation layer 66 is partially covered by providing the interlayer insulation layer 66 with a sealing conductive layer 83 insulated from the semiconductor chip 16. It is coated to prevent moisture (OH ⁇ , H + etc.) from entering from the outside.
  • the sealing conductive layer 83 may be called a covering conductive layer from the viewpoint of covering part of the interlayer insulating layer 66 .
  • FIG. 4A shows the sealing conductive layer 83 facing the space 82 sandwiched between the field plate electrodes 24 adjacent to each other, similar sealing conductive layers 83 may be arranged in other spaces 82 as well. can be done.
  • field plate electrode 24 includes contact portion 84 and surface layer portion 85 .
  • the contact portion 84 is embedded in the interlayer insulating layer 66 and connected to the field limit region 61 .
  • the interlayer insulating layer 66 has a laminated structure of a first layer 86 and a second layer 87 on the first layer 86 .
  • the contact portion 84 reaches the field limit region 61 through a fifth contact hole 75 that continuously penetrates the first layer 86 and the second layer 87 .
  • the first layer 86 and the second layer 87 of the interlayer insulating layer 66 clearly show the boundary 88 in FIG. 4A.
  • the boundary portion 88 may not be confirmed.
  • the portion corresponding to the first layer 86 may be referred to as the first portion
  • the portion corresponding to the second layer 87 may be referred to as the second portion based on the height from the first major surface 17 .
  • the first layer 86 and the second layer 87 have uniform first thickness T1 and second thickness T2 along the first major surface 17, respectively.
  • the first thickness T1 of the first layer 86 may be thicker than the second thickness T2 of the second layer 87 .
  • the first thickness T1 may be 3000 ⁇ or more and 20000 ⁇ or less
  • the second thickness T2 may be 1000 ⁇ or more and 10000 ⁇ or less.
  • the thickness TC of the outer covering portion 68 of the interlayer insulating layer 66 shown in FIG. 3 may be the total thickness of the first thickness T1 and the second thickness T2. Note that in FIG. 4A, the structure of the semiconductor chip 16 is deformed and a part of the second layer 87 is shown to be thick, so the apparent thickness TC is greater than the total thickness of the first thickness T1 and the second thickness T2. is also thicker.
  • the thickness TA of the element covering portion 67 of the interlayer insulating layer 66 is thinner than the thickness TC of the outer covering portion 68 of the interlayer insulating layer 66 covering the outer region 21 .
  • the thickness TA may be substantially the same as the first thickness T1. Therefore, the thickness TA may be, for example, 3000 ⁇ or more and 20000 ⁇ or less.
  • the difference between the thickness TA and the thickness TC forms the height difference G (see FIG. 3) on the surface electrode 23 .
  • the surface height H1 of the surface electrode 23 is 10000 ⁇ or more and 75000 ⁇ or less.
  • surface height H2 of surface electrode 23 on outer covering portion 68, which is relatively thicker than element covering portion 67, may be, for example, 15000 ⁇ or more and 95000 ⁇ or less.
  • a height difference G corresponding to, for example, the second thickness T2 of the second layer 87 may be formed between the surface height H1 and the surface height H2.
  • the fifth contact hole 75 may include a lower contact hole 89 and an upper contact hole 90 .
  • a lower contact hole 89 is formed in the first layer 86 and an upper contact hole 90 is formed in the second layer 87 .
  • the lower contact hole 89 may have a narrower width than the upper contact hole 90 .
  • the lower contact hole 89 penetrates the first layer 86 of the interlayer insulating layer 66 and is formed by digging a part of the first main surface 17 (field limit region 61 ) of the semiconductor chip 16 .
  • a p + -type contact region 91 is formed at the bottom of the lower contact hole 89 .
  • the contact region 91 may be a high-concentration region in which the p-type impurity concentration in the field limit region 61 is higher than that in other regions.
  • the contact portion 84 of the field plate electrode 24 may include a first embedded portion 92 embedded in the lower contact hole 89 and a second embedded portion 93 embedded in the upper contact hole 90 .
  • the first buried portion 92 has a laminated structure including a barrier layer 94 and contact plugs 95 in this embodiment.
  • the first buried portion 92 may be called a field plug electrode.
  • Barrier layer 94 is formed in a film shape along the inner wall of lower contact hole 89 so as to be in contact with interlayer insulating layer 66 .
  • the barrier layer 94 defines a recess space within the lower contact hole 89 .
  • the barrier layer 94 may have a single layer structure including a titanium-based metal, more specifically a titanium layer or a titanium nitride layer.
  • Barrier layer 94 may have a laminated structure including a titanium layer and a titanium nitride layer. In this case, the titanium nitride layer may be laminated on the titanium layer.
  • the barrier layer 94 is further drawn out from the lower contact hole 89 to the surface of the first layer 86 and selectively formed on the surface of the first layer 86 .
  • the contact plug 95 is embedded in the lower contact hole 89 with the barrier layer 94 interposed therebetween. Specifically, the contact plug 95 is embedded in a recess space defined by the barrier layer 94 in the lower contact hole 89 .
  • the contact plug 95 may contain tungsten.
  • the second embedded portion 93 is made of a conductive material different from that of the contact plug 95 .
  • the second embedded portion 93 is made of an aluminum-based metal. More specifically, the second embedded portion 93 may contain at least one of aluminum, copper, an aluminum-silicon-copper alloy, an aluminum-silicon alloy, and an aluminum-copper alloy.
  • an emitter plug electrode 96 is embedded in the first contact hole 71 .
  • the emitter plug electrode 96 has a laminated structure including a barrier layer 97 and a contact plug 98 in this embodiment.
  • the barrier layer 97 is formed in a film shape along the inner wall of the first contact hole 71 so as to be in contact with the interlayer insulating layer 66 .
  • the barrier layer 97 defines a recess space within the first contact hole 71 .
  • the barrier layer 97 may have a single layer structure including a titanium-based metal, more specifically a titanium layer or a titanium nitride layer.
  • Barrier layer 97 may have a laminated structure including a titanium layer and a titanium nitride layer.
  • the titanium nitride layer may be laminated on the titanium layer.
  • the barrier layer 97 is further extracted from the first contact hole 71 to the surface of the interlayer insulating layer 66 and selectively formed on the surface of the interlayer insulating layer 66 .
  • the contact plug 98 is embedded in the first contact hole 71 with the barrier layer 97 interposed therebetween. Specifically, the contact plug 98 is embedded in a recess space defined by the barrier layer 97 in the first contact hole 71 . Contact plug 98 may contain tungsten.
  • the emitter terminal electrode 11 is made of a conductive material different from that of the contact plug 98 .
  • the emitter terminal electrode 11 is made of an aluminum-based metal. More specifically, emitter terminal electrode 11 may contain at least one of aluminum, copper, aluminum-silicon-copper alloy, aluminum-silicon alloy, and aluminum-copper alloy.
  • the gate terminal electrode 12 and the equipotential potential electrode 25 which are other portions of the surface electrode 23 , may also be made of the same conductive material as the emitter terminal electrode 11 .
  • the surface electrode 23 is formed of a metal material in this way, the surface electrode 23 may be called a surface metal.
  • the surface layer portion 85 is formed as a lead portion led from the contact portion 84 to the surface of the interlayer insulating layer 66 (second layer 87).
  • the surface layer portion 85 is formed integrally with the second embedded portion 93 from the same material as the second embedded portion 93 . More specifically, the surface layer portion 85 extends laterally along the surface of the interlayer insulating layer 66 from the periphery of the fifth contact hole 75 (in this embodiment, the periphery of the upper contact hole 90).
  • the surface region of the interlayer insulating layer 66 having a constant width from the periphery of the hole 75 is contacted and covered.
  • a portion formed of the same material as the surface layer portion 85 (in this embodiment, the surface layer portion 85 and the second embedded portion 93) is called a main electrode layer, and is formed of a material different from that of the main electrode layer.
  • the portion formed and directly connected to the termination region 59 (in this embodiment, the first embedded portion 92) may be referred to as a contact electrode layer.
  • the sealing conductive layer 83 is formed as an embedded conductive layer embedded in the interlayer insulating layer 66 in this embodiment. More specifically, the sealing conductive layer 83 is formed on the first layer 86 of the interlayer insulating layer 66 in the thickness direction (longitudinal direction) of the interlayer insulating layer 66 and is covered with the second layer 87 . ing. In addition, the sealing conductive layer 83 is arranged directly above the field insulating layer 62 with respect to the thickness direction (longitudinal direction) of the interlayer insulating layer 66 , and the interlayer insulating layer 66 (first layer 86 ) and the field insulating layer 62 are separated from each other.
  • the sealing conductive layer 83 is arranged in a region between the field plate electrodes 24 adjacent to each other in the lateral direction along the surface of the interlayer insulating layer 66 .
  • a sealing conductive layer 83 is disposed on the surface region of the first layer 86 sandwiched between adjacent contact portions 84 .
  • the sealing conductive layer 83 is made of a conductive material supported by the barrier layer 94 on the first layer 86 .
  • This conductive material may be the same material as the contact portion 84 (in this embodiment, the second embedded portion 93). That is, the sealing conductive layer 83 is made of an aluminum-based metal. More specifically, encapsulation conductive layer 83 may include at least one of aluminum, copper, an aluminum-silicon-copper alloy, an aluminum-silicon alloy, and an aluminum-copper alloy. When the sealing conductive layer 83 is formed of a metal material in this way, the sealing conductive layer 83 may be called a sealing metal. Also, the sealing conductive layer 83 may be defined as having a laminated structure of the barrier layer 94 and a main conductive layer made of an aluminum-based metal.
  • the contact portion 84 of the field plate electrode 24 includes a protruding portion 100 that selectively protrudes into a region on the first layer 86 toward the sealing conductive layer 83 .
  • the projecting portion 100 and the surface layer portion 85 are pulled out vertically from the contact portion 84, so the projecting portion 100 is referred to as a first lead portion 101, and the surface layer portion 85 outside the fifth contact hole 75 is pulled out.
  • a portion may be referred to as a second drawer portion 102 .
  • a first lead portion 101 is embedded inside the interlayer insulating layer 66 , and a second lead portion 102 is formed on the surface of the interlayer insulating layer 66 .
  • the first lead-out portion 101 and the second lead-out portion 102 face each other vertically with a portion of the interlayer insulating layer 66 (the second layer 87 in this embodiment) interposed therebetween.
  • the distance D2 from the peripheral surface of the contact portion 84 to the lateral end of the second lead portion 102 is the distance from the peripheral surface of the contact portion 84 to the lateral end of the first lead portion 101 (protruding portion 100). Longer than D1.
  • the distance D1 may be 0 ⁇ m or more and 10 ⁇ m or less, and the distance D2 may be 5 ⁇ m or more and 15 ⁇ m or less.
  • First lead-out portion 101 (protruding portion 100 ) extends outside opening 63 of field insulating layer 62 in the direction along first main surface 17 .
  • the entire opening 63 is covered from above by the contact portion 84 and the first lead-out portion 101 (protruding portion 100 ), and the peripheral portion of the field insulating layer 62 near the opening 63 is covered by the first lead-out portion 101 . ing.
  • the second lead-out portion 102 of the surface layer portion 85 is formed as an overlapping portion that overlaps the sealing conductive layer 83 in the thickness direction of the interlayer insulating layer 66 .
  • the sealing conductive layer 83 faces part of the surface layer portion 85 in the thickness direction of the interlayer insulating layer 66 . Therefore, in FIG. 4A, the sealing conductive layer 83 faces the space 82 at its lateral central portion and faces the second lead portions 102 of the surface layer portion 85 at both lateral ends.
  • the first spacing W1 between the first lead-out portion 101 (protruding portion 100) and the sealing conductive layer 83 is equal to the second spacing between the ends 99 of the second lead-out portions 102 of the adjacent field plate electrodes 24. Narrower than W2 (the width of the space 82).
  • the first interval W1 may be 1 ⁇ m or more
  • the second interval W2 may be 10 ⁇ m or more
  • the first interval W1 may be 1 ⁇ m or more and 5 ⁇ m or less
  • the second interval W2 may be 10 ⁇ m or more and 15 ⁇ m or less. preferable.
  • FIGS. 6 and 7 the planar patterns of the field plate electrode 24 and the sealing conductive layer 83 will be described with reference to FIGS. 6 and 7.
  • FIG. 6 and 7 for clarity, only the constituent elements necessary for explaining the planar pattern of the sealing conductive layer 83 are shown, and some of the constituent elements shown in FIGS. 2 to 5 are other configurations. are omitted.
  • the field plate electrode 24 is shown hatched, and the sealing conductive layer 83 is shown with broken lines.
  • spaces 82 between the plurality of field plate electrodes 24 are formed in a line shape in plan view. More specifically, since each field plate electrode 24 is endless surrounding the element forming region 20 , the space 82 is also endless surrounding the element forming region 20 .
  • the sealing conductive layer 83 is formed in a line shape extending along the line-shaped space 82 in plan view.
  • the sealing conductive layer 83 may be formed in an endless shape in a plan view and may overlap the endless space 82 over the entire circumference.
  • a plurality of line-shaped (linear or curved) sealing conductive layers 83 may be arranged at intervals along the circumferential direction of the space 82 .
  • the sealing conductive layer 83 may include an inner peripheral edge portion 103 overlapping the circumferentially inner field plate electrode 24 and an outer peripheral edge portion 104 overlapping the circumferentially outer field plate electrode 24 in plan view. Inner perimeter 103 and outer perimeter 104 may each overlap field plate electrode 24 over the entire length of encapsulation conductive layer 83 .
  • the sealing conductive layer 83 is arranged so as to face the space 82 (so as to overlap in plan view). This can prevent moisture (OH ⁇ , H + , etc.) from entering the interlayer insulating layer 66 through the space 82 . As a result, it is possible to suppress variations in breakdown voltage due to polarization caused by moisture or the like, and to suppress a decrease in breakdown voltage in the vicinity of the field limit region 61 .
  • the second lead portion 102 of the field plate electrode 24 and the sealing conductive layer 83 overlap each other in the thickness direction of the interlayer insulating layer 66 .
  • the space 82 completely overlaps the sealing conductive layer 83 in the region where the sealing conductive layer 83 is arranged.
  • the effect of preventing moisture (OH ⁇ , H + , etc.) from entering the interlayer insulating layer 66 can be further enhanced.
  • the field plate electrode 24 has a protruding portion 100 (first lead portion 101 ) protruding toward the sealing conductive layer 83 .
  • the first gap W1 between the field plate electrode 24 (contact portion 84) and the sealing conductive layer 83 can be narrowed.
  • the entry path of moisture (OH ⁇ , H + , etc.) can be narrowed, so that the effect of preventing moisture (OH ⁇ , H + , etc.) from entering the interlayer insulating layer 66 can be further enhanced.
  • FIG. 8A and 8B to 17A and 17B are diagrams showing part of the manufacturing process of the semiconductor device 1 in order of process, mainly showing the manufacturing process of the element chip 10.
  • FIG. 8A and 8B to 17A and 17B, the drawings numbered with “A” show the cross section corresponding to FIG. 4A, and the drawings numbered with "B” correspond to FIG. 4B. It shows a cross section.
  • the element chip 10 may be prepared first.
  • a semiconductor substrate 37 in the form of a semiconductor wafer is prepared.
  • a plurality of device formation regions corresponding to the semiconductor devices 1 are set on the semiconductor substrate 37 .
  • Each device formation region includes an element formation region 20 , an outer region 21 and a scribe region 22 .
  • the same structure is simultaneously formed in the plurality of device formation regions.
  • the semiconductor substrate 37 is cut along the periphery of the scribe region 22 in each device formation region. The structure of one device formation region will be described below.
  • field insulating layer 62 is selectively formed on first main surface 17 of semiconductor substrate 37 .
  • field insulating layer 62 for example, the entire surface of first main surface 17 is thermally oxidized to form a thermal oxide film.
  • a nitride film having an opening exposing a region where field insulating layer 62 is to be formed in this thermal oxide film is selectively formed on the thermal oxide film.
  • a field insulating layer 62 is then formed by LOCOS oxidation of the thermal oxide film exposed from the opening of the nitride film. After forming the field insulating layer 62, the nitride layer is removed.
  • the next step is the step of forming the termination region 59 .
  • the entire surface of first main surface 17 is thermally oxidized to form thermal oxide film 109 .
  • an ion introduction mask (not shown) having a predetermined pattern is formed on the thermal oxide film 109 .
  • the iontophoresis mask has a plurality of openings exposing regions where a plurality of termination regions 59 are to be formed.
  • p-type impurities are introduced into semiconductor substrate 37 through an ion introduction mask.
  • a plurality of termination regions 59 field limit regions 61 in FIG. 9A
  • the ion introduction mask and thermal oxide film 109 are removed.
  • an FET structure 41 is formed in the element formation region 20.
  • a hard mask eg, a CVD oxide such as a deposited oxide
  • the hard mask has a plurality of openings that expose regions where gate trenches 43 and emitter trenches 52 are to be formed, respectively. Unnecessary portions of the semiconductor substrate 37 are then removed by etching through the hard mask. As a result, gate trenches 43 and emitter trenches 52 are formed in the element formation region 20 .
  • the hard mask is then removed.
  • a gate insulating layer 44, an emitter insulating layer 53 and a first surface insulating film 55 are formed.
  • the gate insulating layer 44, the emitter insulating layer 53 and the first surface insulating film 55 may be formed by CVD or thermal oxidation.
  • a gate electrode layer 45, an emitter potential electrode layer 54, a gate lead-out electrode layer 56 and an emitter lead-out electrode layer 57 are formed.
  • Gate electrode layer 45 and emitter potential electrode layer 54 include conductive polysilicon.
  • Gate electrode layer 45, emitter potential electrode layer 54, gate lead-out electrode layer 56 and emitter lead-out electrode layer 57 may be formed by the CVD method.
  • a second surface insulating film 58 is formed on the surfaces of the gate electrode layer 45 and the emitter potential electrode layer 54 by, for example, thermal oxidation treatment, and a third surface insulating film 64 is formed on the first main surface 17 of the semiconductor substrate 37 . It is formed.
  • a plurality of n + type carrier storage regions 48 are then formed.
  • an ion implantation mask (not shown) having a predetermined pattern is formed on the first major surface 17 .
  • the iontophoresis mask has a plurality of openings exposing respective regions where a plurality of carrier storage regions 48 are to be formed.
  • n-type impurities are introduced into semiconductor substrate 37 through an ion introduction mask.
  • a plurality of carrier storage regions 48 are then formed by thermal diffusion of n-type impurities. The iontophoresis mask is then removed.
  • a plurality of p-type body regions 46 are formed.
  • an ion implantation mask (not shown) having a predetermined pattern is formed on the first major surface 17 .
  • the iontophoresis mask has a plurality of openings exposing regions where a plurality of body regions 46 are to be formed.
  • p-type impurities are introduced into semiconductor substrate 37 through an ion introduction mask.
  • a plurality of body regions 46 are then formed by thermal diffusion of p-type impurities.
  • the iontophoresis mask is then removed.
  • a plurality of n + -type emitter regions 47 are formed.
  • an ion implantation mask (not shown) having a predetermined pattern is formed on the first major surface 17 .
  • the iontophoresis mask has a plurality of openings exposing regions where a plurality of emitter regions 47 are to be formed.
  • n-type impurities are introduced into semiconductor substrate 37 through an ion introduction mask.
  • a plurality of emitter regions 47 are formed by thermal diffusion of n-type impurities. The iontophoretic mask is then removed.
  • a first layer 86 of interlayer insulating layer 66 is formed to cover first main surface 17 .
  • the first layer 86 may be formed by a CVD method.
  • the first layer 86 may have a thickness of 3000 ⁇ or more and 20000 ⁇ or less, for example.
  • a plurality of contact trenches 49 and a plurality of lower contact holes 89 are formed in first layer 86.
  • a plurality of p + -type contact regions 50 and contact regions 91 are formed.
  • p-type impurities are introduced into semiconductor substrate 37 through contact trenches 49 and lower contact holes 89 through an ion introduction mask (not shown) having a predetermined pattern.
  • a barrier layer 94 and a barrier layer 97 are formed by sputtering, for example.
  • tungsten is deposited by, eg, CVD to form a plug base electrode layer (not shown) covering the entire first main surface 17 .
  • unnecessary portions of the plug base electrode layer are removed.
  • An unnecessary portion of the plug base electrode layer may be removed by an etching method (etchback). Unnecessary portions of the plug base electrode layer are removed until the first layer 86 is exposed. Thereby, contact plugs 95 and contact plugs 98 are formed.
  • the first electrode layer 107 is a conductive layer that serves as a base for the sealing conductive layer 83, the contact portion 84 (second embedded portion 93) of the field plate electrode 24, the emitter terminal electrode 11, and the like.
  • the sealing conductive layer 83 and the second embedded portion 93 are formed in the outer region 21 by forming and patterning the first electrode layer 107 .
  • the lower portion of emitter terminal electrode 11 is formed.
  • the first electrode layer 107 is made of an aluminum-based metal.
  • the first electrode layer 107 may contain at least one of aluminum, copper, an aluminum-silicon-copper alloy, an aluminum-silicon alloy, and an aluminum-copper alloy.
  • the first electrode layer 107 may be formed by a sputtering method.
  • first layer 86 is formed so that second layer 87 of interlayer insulating layer 66 covers sealing conductive layer 83, second embedded portion 93 and emitter terminal electrode 11.
  • the second layer 87 may be formed by CVD.
  • the second layer 87 may have a thickness of 1000 ⁇ or more and 10000 ⁇ or less, for example. At this point, both the element formation region 20 and the outer region 21 are covered with the second layer 87. As shown in FIG.
  • the second layer 87 is selectively removed by, for example, an etching method.
  • an upper contact hole 90 is formed and the emitter terminal electrode 11 is exposed in the element forming region 20.
  • the contact portion 84 has a projecting portion 100 and is formed wider than the design opening width of the upper contact hole 90 . Therefore, even if the opening position of the upper contact hole 90 is slightly shifted in the lateral direction, the contact portion 84 can be exposed.
  • the second electrode layer 108 is a conductive layer that serves as the base of the surface layer portion 85 of the field plate electrode 24, the emitter terminal electrode 11, and the like.
  • the surface layer portion 85 is formed in the outer region 21 by forming and patterning the second electrode layer 108 .
  • the upper portion of the emitter terminal electrode 11 is formed, so that the emitter terminal electrode 11 is thickened.
  • the second electrode layer 108 is made of an aluminum-based metal. More specifically, the second electrode layer 108 may contain at least one of aluminum, copper, aluminum-silicon-copper alloy, aluminum-silicon alloy, and aluminum-copper alloy. Alternatively, the second electrode layer 108 may be formed by a sputtering method. Thereby, the surface electrode 23 is formed.
  • a protective layer 80 is formed on the interlayer insulating layer 66 so as to cover the surface electrodes 23.
  • a material for the protective layer 80 for example, a photosensitive resin liquid made of polyimide
  • a photosensitive resin liquid made of polyimide is sprayed onto the semiconductor substrate 37 from above the interlayer insulating layer 66 to form the photosensitive resin protective layer 80. be done.
  • an opening 81 see FIG. 3 that exposes the emitter terminal electrode 11 is formed.
  • the thinning step includes thinning the semiconductor substrate 37 by a grinding method for the second main surface 18 .
  • the grinding method may be a CMP (Chemical Mechanical Polishing) method.
  • the thinning step may include a step of thinning the semiconductor substrate 37 by an etching method for the second main surface 18 instead of the grinding method.
  • the etching method may be a wet etching method.
  • an n-type buffer layer 39 is formed on the surface layer portion of the second main surface 18 .
  • n-type impurities are introduced into the entire second main surface 18 of the semiconductor substrate 37 .
  • an n-type buffer layer 39 is formed.
  • a p + -type collector region 40 is formed in the surface layer portion of the second main surface 18 .
  • p-type impurities are introduced into the entire second main surface 18 of the semiconductor substrate 37 .
  • a collector region 40 is formed.
  • a collector terminal electrode 13 is formed on the second main surface 18 .
  • the collector terminal electrode 13 may be formed by a sputtering method. After that, the semiconductor substrate 37 is cut along the scribe area 22 of each device formation area to cut out the element chips 10 (semiconductor chips 16).
  • each element chip 10 is joined to the metal plate 6 , and the lead terminal 9 is connected to the emitter terminal electrode 11 and the gate terminal electrode 12 by the conductor 15 . Then, by sealing the element chip 10 with the package body 2, the semiconductor device 1 shown in FIG. 1 is obtained.
  • 18A and 18B are schematic cross-sectional views of the outer region 21 and the device formation region 20 of the device chip 10, respectively.
  • 18A and 18B are diagrams corresponding to FIGS. 4A and 4B described above, respectively.
  • 18A and 18B show a second embodiment of the breakdown voltage drop prevention structure of the element chip 10.
  • FIG. 4A and 4B, and descriptions of components common to FIGS. 4A and 4B are made by using the same reference numerals in FIGS. 18A and 18B as in FIGS. omitted.
  • the contact portion 84 of the field plate electrode 24 is formed of a single conductive material integrally embedded in the first layer 86 and the second layer 87 of the interlayer insulating layer 66. It has an embedded portion 110 . Also, the emitter plug electrode 111 and the emitter terminal electrode 11 are formed integrally with a single conductive material. This point is different from the element chip 10 of FIGS. 4A and 4B having the contact portion 84 including the first embedded portion 92 and the second embedded portion 93 and the emitter plug electrode 96 including the contact plug 98 (tungsten plug). .
  • the embedded portion 110 and the emitter plug electrode 111 are made of an aluminum-based metal. More specifically, the embedded portion 110 and the emitter plug electrode 111 may contain at least one of aluminum, copper, aluminum-silicon-copper alloy, aluminum-silicon alloy, and aluminum-copper alloy.
  • Barrier layer 94 is interposed between embedded portion 110 and interlayer insulating layer 66 (first layer 86 in this embodiment) and first main surface 17 .
  • Buried portion 110 is connected to contact region 91 via barrier layer 94
  • barrier layer 97 is interposed between emitter plug electrode 111 and interlayer insulating layer 66 and first main surface 17 .
  • Emitter plug electrode 111 is connected to emitter region 47 and contact region 50 via barrier layer 97 .
  • [Breakdown prevention structure of element chip 10 (third embodiment)] 19A and 19B are schematic cross-sectional views of the outer region 21 and the device formation region 20 of the device chip 10, respectively.
  • 19A and 19B are diagrams corresponding to FIGS. 18A and 18B described above, respectively.
  • FIG. 18A and 18B show a third embodiment of the breakdown voltage drop prevention structure of the element chip 10.
  • FIG. 18A and 18B are described below, and descriptions of components common to FIGS. 18A and 18B are made by using the same reference numerals in FIGS. omitted.
  • the element chip 10 of FIGS. 19A and 19B differs from the element chip 10 of FIGS. 18A and 18B in that the barrier layer 94 is omitted. Thereby, the embedding portion 110 is directly connected to the field limit region 61 .
  • a diode structure 112 is formed instead of the FET structure 41 in the element formation region 20 .
  • the diode structure 112 includes a p-type anode region 113 formed on the surface layer of the first main surface 17 and an n-type cathode region 114 formed by part of the drift region 38 on the surface layer of the second main surface 18 . including.
  • the p-type impurity concentration of the anode region 113 may be 1.0 ⁇ 10 13 cm ⁇ 3 or more and 1.0 ⁇ 10 17 cm ⁇ 3 or less.
  • the n-type impurity concentration of cathode region 114 may be 1.0 ⁇ 10 13 cm ⁇ 3 or more and 1.0 ⁇ 10 15 cm ⁇ 3 or less.
  • Crystal defects 115 may be formed in the cathode region 114 by, for example, diffusion of heavy metals (eg, Au, Pt, etc.), electron beam irradiation, or the like.
  • the diode structure 112 may be configured as a fast recovery diode (fast diode) with a relatively small reverse recovery time (trr).
  • the surface electrode 23 may include the anode terminal electrode 116 in the element formation region 20 .
  • the anode terminal electrode 116 is made of an aluminum-based metal. More specifically, anode terminal electrode 116 may include at least one of aluminum, copper, an aluminum-silicon-copper alloy, an aluminum-silicon alloy, and an aluminum-copper alloy.
  • Anode terminal electrode 116 includes contact portion 117 embedded in first contact hole 71 , and is electrically connected to anode region 113 by direct contact of contact portion 117 with anode region 113 .
  • the element formation region 20 also includes an n + -type contact region 118 formed in the surface layer portion of the second main surface 18 of the semiconductor chip 16 .
  • Contact region 118 is exposed from second main surface 18 .
  • the contact region 118 may be formed over the entire surface of the semiconductor chip 16 on the surface layer of the second main surface 18 .
  • the n-type impurity concentration of the contact region 118 may be 1.0 ⁇ 10 19 cm ⁇ 3 or more and 1.0 ⁇ 10 20 cm ⁇ 3 or less.
  • the second main surface 18 of the semiconductor chip 16 includes a cathode terminal electrode 119 as an example of a back surface electrode.
  • Cathode terminal electrode 119 forms ohmic contact with second main surface 18 (contact region 118).
  • Cathode terminal electrode 119 may include at least one of a Ti layer, Ni layer, Au layer, Ag layer and Al layer.
  • Cathode terminal electrode 119 may have a single layer structure including a Ti layer, Ni layer, Au layer, Ag layer, or Al layer.
  • Cathode terminal electrode 119 may have a laminated structure in which at least two of a Ti layer, Ni layer, Au layer, Ag layer and Al layer are laminated in an arbitrary manner.
  • FIGS. 4A and 4B are schematic cross-sectional views of the outer region 21 and the device formation region 20 of the device chip 10, respectively.
  • 20A and 20B are diagrams corresponding to FIGS. 4A and 4B described above, respectively.
  • 20A and 20B show a fourth embodiment of the breakdown voltage drop prevention structure of the element chip 10.
  • FIG. 21 and 22 are diagrams schematically showing planar patterns of the sealing conductive layer 83.
  • FIG. 4A and 4B are described below, and descriptions of components common to FIGS. 4A and 4B are made by using the same reference numerals in FIGS. omitted.
  • the interlayer insulating layer 66 is formed not of a laminated structure of the first layer 86 and the second layer 87 but of a single layer structure.
  • a surface electrode 23 and a sealing conductive layer 83 are both formed on the surface of the interlayer insulating layer 66 .
  • a sealing conductive layer 83 is disposed in the space 82 between adjacent field plate electrodes 24 .
  • the sealing conductive layer 83 is arranged directly above the field insulating layer 62 with respect to the thickness direction (longitudinal direction) of the interlayer insulating layer 66, and the semiconductor chip 16 with the interlayer insulating layer 66 and the field insulating layer 62 interposed therebetween. (drift region 38 in this embodiment).
  • FIG. 21 and 22 show only the components necessary for explaining the planar pattern of the sealing conductive layer 83 for clarity. 21 and 22, the field plate electrode 24 is hatched.
  • spaces 82 between the plurality of field plate electrodes 24 are formed in a line shape in plan view. More specifically, since each field plate electrode 24 is endless surrounding the element forming region 20 , the space 82 is also endless surrounding the element forming region 20 .
  • the sealing conductive layer 83 is formed in a line shape extending along the line-shaped space 82 in plan view.
  • the sealing conductive layer 83 may be formed in an endless shape in plan view and may overlap the endless space 82 over the entire circumference.
  • a plurality of line-shaped (linear or curved) sealing conductive layers 83 may be arranged at intervals along the circumferential direction of the space 82 .
  • the sealing conductive layer 83 is arranged in a region sandwiched between the inner peripheral edge portion 120 and the outer peripheral edge portion 121 of the field plate electrode 24 in plan view. Sealing conductive layer 83 is spaced from both inner peripheral edge 120 and outer peripheral edge 121 . Thereby, the sealing conductive layer 83 has a width narrower than that of the space 82 .
  • a sealing conductive layer 83 is placed in the space 82 .
  • This can prevent moisture (OH ⁇ , H + , etc.) from entering the interlayer insulating layer 66 through the space 82 .
  • moisture OH ⁇ , H + , etc.
  • it is possible to suppress variations in breakdown voltage due to polarization caused by moisture or the like, and to suppress a decrease in breakdown voltage in the vicinity of the field limit region 61 .
  • 23A and 23B are schematic cross-sectional views of the outer region 21 and the device formation region 20 of the device chip 10, respectively.
  • 23A and 23B are diagrams corresponding to FIGS.
  • FIG. 20A and 20B show a fifth embodiment of the breakdown voltage drop prevention structure of the element chip 10.
  • FIG. 20A and 20B, and descriptions of components common to FIGS. 20A and 20B are made by using the same reference numerals in FIGS. omitted.
  • the contact portion 84 of the field plate electrode 24 has an embedded portion 122 integrally embedded in the interlayer insulating layer 66 and made of a single conductive material. Also, the emitter plug electrode 123 is integrally formed with the emitter terminal electrode 11 from a single conductive material. This point is different from the element chip 10 of FIGS. 20A and 20B having the contact portion 84 including the contact plug 95 (tungsten plug) and the emitter plug electrode 96 including the contact plug 98 (tungsten plug).
  • the embedded portion 122 and the emitter plug electrode 123 are made of an aluminum-based metal. More specifically, embedded portion 122 and emitter plug electrode 123 may contain at least one of aluminum, copper, aluminum-silicon-copper alloy, aluminum-silicon alloy, and aluminum-copper alloy.
  • Barrier layer 94 is interposed between embedded portion 122 and interlayer insulating layer 66 and first main surface 17 .
  • Buried portion 122 is connected to contact region 91 via barrier layer 94
  • barrier layer 97 is interposed between emitter plug electrode 123 and interlayer insulating layer 66 and first main surface 17 .
  • Emitter plug electrode 123 is connected to emitter region 47 and contact region 50 via barrier layer 97 .
  • 24A and 24B are schematic cross-sectional views of the outer region 21 and the device formation region 20 of the device chip 10, respectively.
  • 24A and 24B are diagrams corresponding to FIGS. 23A and 23B described above, respectively.
  • FIG. 24A and 24B show a sixth embodiment of the breakdown voltage drop preventing structure of the element chip 10.
  • FIG. 23A and 23B are described below, and descriptions of components common to FIGS. 23A and 23B are made by using the same reference numerals in FIGS. omitted.
  • the element chip 10 of FIGS. 24A and 24B differs from the element chip 10 of FIGS. 23A and 23B in that the barrier layer 94 is omitted. Thereby, the embedded portion 122 is directly connected to the field limit region 61 .
  • a diode structure 124 is formed instead of the FET structure 41 in the element forming region 20 .
  • the diode structure 124 includes a p-type anode region 125 formed on the surface layer of the first principal surface 17 and an n-type cathode region 126 formed by part of the drift region 38 on the surface layer of the second principal surface 18 . including.
  • the p-type impurity concentration of the anode region 125 may be 1.0 ⁇ 10 13 cm ⁇ 3 or more and 1.0 ⁇ 10 16 cm ⁇ 3 or less.
  • the n-type impurity concentration of the cathode region 126 may be 1.0 ⁇ 10 13 cm ⁇ 3 or more and 1.0 ⁇ 10 15 cm ⁇ 3 or less.
  • Crystal defects 127 may be formed in the cathode region 126 by, for example, diffusion of heavy metals (eg, Au, Pt, etc.), electron beam irradiation, or the like.
  • the diode structure 124 may be configured as a fast recovery diode (fast diode) with a relatively small reverse recovery time (trr).
  • the surface electrode 23 may include the anode terminal electrode 128 in the element formation region 20 .
  • the anode terminal electrode 128 is made of an aluminum-based metal. More specifically, anode terminal electrode 128 may include at least one of aluminum, copper, an aluminum-silicon-copper alloy, an aluminum-silicon alloy, and an aluminum-copper alloy.
  • Anode terminal electrode 128 includes contact portion 129 embedded in first contact hole 71 , and is electrically connected to anode region 125 by direct contact of contact portion 129 with anode region 125 .
  • the element formation region 20 also includes an n + -type contact region 130 formed in the surface layer portion of the second main surface 18 of the semiconductor chip 16 .
  • Contact region 130 is exposed from second main surface 18 .
  • the contact region 130 may be formed over the entire surface of the semiconductor chip 16 on the surface layer of the second main surface 18 .
  • the n-type impurity concentration of the contact region 130 may be 1.0 ⁇ 10 19 cm ⁇ 3 or more and 1.0 ⁇ 10 20 cm ⁇ 3 or less.
  • the second main surface 18 of the semiconductor chip 16 includes a cathode terminal electrode 131 as an example of a back surface electrode.
  • the cathode terminal electrode 131 forms an ohmic contact with the second main surface 18 (contact region 130).
  • Cathode terminal electrode 131 may include at least one of a Ti layer, Ni layer, Au layer, Ag layer and Al layer.
  • the cathode terminal electrode 131 may have a single layer structure including a Ti layer, Ni layer, Au layer, Ag layer, or Al layer.
  • Cathode terminal electrode 131 may have a laminated structure in which at least two of a Ti layer, a Ni layer, an Au layer, an Ag layer and an Al layer are laminated in an arbitrary manner.
  • FIG. 25 is a schematic cross-sectional view of the outer region 21 of the element chip 10.
  • FIG. FIG. 25 shows a seventh embodiment of the breakdown voltage drop prevention structure of the element chip 10. As shown in FIG. 4A and 4B will be described below, and the description of components common to FIGS. 4A and 4B will be omitted by using the same reference numerals as in FIGS. 4A and 4B in FIG.
  • the sealing conductive layer 133 is formed to face the space 134 between the emitter potential electrodes 132 .
  • Emitter potential electrode 132 is connected to RESURF layer 60 in termination region 59 . Therefore, the sealing conductive layer 133 can suppress a decrease in breakdown voltage in the vicinity of the RESURF layer 60 .
  • 26A and 26B are schematic cross-sectional views of the outer region 21 and the device formation region 20 of the device chip 10, respectively. 26A and 26B are diagrams corresponding to FIGS.
  • 26A and 26B show an eighth embodiment of the breakdown voltage drop prevention structure of the element chip 10.
  • FIG. 4A and 4B, and descriptions of components common to FIGS. 4A and 4B are made by using the same reference numerals in FIGS. 26A and 26B as in FIGS. omitted.
  • the FET structure 41 is configured as a MOSFET structure instead of an IGBT structure.
  • the emitter region 47 may be the n + -type source region 135 and the collector region 40 may be the n + -type drain region 136 .
  • the emitter terminal electrode 11 may be the source terminal electrode 137 and the collector terminal electrode 13 may be the drain terminal electrode 138 .
  • FIG. 27 is a schematic external view of a semiconductor module 200 according to an embodiment of the present disclosure.
  • a semiconductor module 201 incorporates one or more semiconductor chips 202 .
  • the semiconductor module 201 in this form has a structure in which two semiconductor chips 202 are incorporated.
  • the two semiconductor chips 202 are hereinafter referred to as a first semiconductor chip 202A and a second semiconductor chip 202B, respectively.
  • the element chip 10 described above may be applied to the first semiconductor chip 202A and the second semiconductor chip 202B.
  • semiconductor module 201 includes a housing 203 that accommodates first semiconductor chip 202A and second semiconductor chip 202B.
  • Housing 203 includes resin case 204 and support substrate 205 .
  • the support substrate 205 is a substrate that supports the first semiconductor chip 202A and the second semiconductor chip 202B.
  • the resin case 204 includes a bottom wall 206 and side walls 207A, 207B, 207C, 207D.
  • the bottom wall 206 is formed in a square shape (rectangular shape in this embodiment) in a plan view seen from the normal direction.
  • a through hole 208 is formed in the bottom wall 206 .
  • a through hole 208 is formed in the bottom wall 206 in a region spaced from the periphery to the inner region.
  • the through-hole 208 is formed in a square shape (rectangular shape in this embodiment) in plan view.
  • the side walls 207A to 207D are erected from the periphery of the bottom wall 206 toward the side opposite to the bottom wall 206. As shown in FIG. Sidewalls 207A-207D define an opening 209 on the side opposite bottom wall 206 .
  • Side walls 207A-207D define an interior space 210 with bottom wall 206. As shown in FIG.
  • the side walls 207A and 207C extend along the width direction of the bottom wall 206. Side wall 207A and side wall 207C face each other in the longitudinal direction of bottom wall 206 . Side wall 207B and side wall 207D extend along the longitudinal direction of bottom wall 206 . Side wall 207B and side wall 207D face each other in the lateral direction of bottom wall 206 .
  • the internal space 210 is closed by a lid member or sealing member (for example, sealing gel) (not shown).
  • the cover member is bolted to the bolt insertion holes 211, 212, 213, 214 with bolts.
  • the resin case 204 includes a plurality of terminal support portions 215, 216, 217, 218.
  • the plurality of terminal supports 215-218 includes a first terminal support 215, a second terminal support 216, a third terminal support 217 and a fourth terminal support 218 in this embodiment.
  • the first terminal support portion 215 and the second terminal support portion 216 are attached to the outer wall of the side wall 207A.
  • the first terminal support portion 215 and the second terminal support portion 216 are formed integrally with the outer wall of the side wall 207A in this embodiment.
  • the first terminal support portion 215 and the second terminal support portion 216 are formed with a space therebetween in the lateral direction.
  • the first terminal support portion 215 and the second terminal support portion 216 are each formed in a block shape.
  • the first terminal support portion 215 and the second terminal support portion 216 protrude longitudinally outward from the outer wall of the side wall 207A.
  • the third terminal support portion 217 and the fourth terminal support portion 218 are attached to the side wall 207C.
  • the third terminal support portion 217 and the fourth terminal support portion 218 are formed integrally with the outer wall of the side wall 207C in this embodiment.
  • the third terminal support portion 217 and the fourth terminal support portion 218 are formed with a space therebetween in the lateral direction.
  • the third terminal support portion 217 and the fourth terminal support portion 218 are each formed in a block shape.
  • the third terminal support portion 217 and the fourth terminal support portion 218 protrude longitudinally outward from the side wall 207C.
  • the first terminal support portion 215 , the second terminal support portion 216 , the third terminal support portion 217 and the fourth terminal support portion 218 each have a support wall 219 .
  • Each support wall 219 is located in a region closer to the opening 209 than the bottom wall 206 .
  • Each support wall 219 is formed in a square shape in plan view.
  • a first bolt insertion hole 221 is formed in a region between the first terminal support portion 215 and the second terminal support portion 216 .
  • a second bolt insertion hole 222 is formed in a region between the third terminal support portion 217 and the fourth terminal support portion 218 .
  • the support substrate 205 includes a heat sink 225 , an insulating material 226 and a circuit section 227 .
  • the support substrate 205 is attached to the outer surface of the resin case 204 so that the circuit portion 227 is exposed from the through hole 208 of the bottom wall 206 .
  • the support substrate 205 may be attached to the outer surface of the resin case 204 by bonding the heat sink 225 to the outer surface of the resin case 204 .
  • the radiator plate 225 may be a metal plate.
  • the radiator plate 225 may be an insulating plate covered with a metal film.
  • the heat sink 225 is formed in a quadrangular shape (rectangular shape in this embodiment) when viewed from the normal direction.
  • the insulating material 226 is formed on the radiator plate 225 .
  • Insulator 226 may be a mounting substrate that includes an insulating material.
  • the insulating material 226 may be an insulating film formed on the heat sink 225 in the form of a film.
  • the circuit section 227 is formed on the radiator plate 225 with an insulating material 226 interposed therebetween.
  • Circuit section 227 includes a plurality of wirings 231, 232, 233, first semiconductor chip 202A and second semiconductor chip 202B.
  • the wirings 231 to 233 include a first collector wiring 231, a second collector wiring 232 and an emitter wiring 233 in this form.
  • the first collector wiring 231 is formed in a plate shape or a film shape.
  • the first collector wiring 231 is formed in a square shape in plan view.
  • the first collector wiring 231 is arranged in a region on one side in the longitudinal direction (side wall 207A) and one side in the width direction (side wall 207D) of the radiator plate 225 .
  • the second collector wiring 232 is formed in a plate shape or a film shape.
  • the second collector wiring 232 is formed in a square shape in plan view.
  • the second collector wiring 232 is spaced apart from the first collector wiring 231 and arranged on the other longitudinal side (side wall 207C side) and one widthwise side (side wall 207D side) of the radiator plate 225 .
  • the emitter wiring 233 is formed in a plate shape or a film shape.
  • the emitter wiring 233 is formed in a square shape in plan view.
  • the emitter wiring 233 is formed in a rectangular shape extending along the longitudinal direction of the radiator plate 225 in this embodiment.
  • the emitter wiring 233 is spaced apart from the first collector wiring 231 and the second collector wiring 232 and arranged in a region of the radiator plate 225 on the other side in the short direction (side wall 207B side).
  • the first semiconductor chip 202A is arranged on the first collector wiring 231 with the collector terminal electrode 13 facing the heat sink.
  • the collector terminal electrode 13 of the first semiconductor chip 202A is joined to the first collector wiring 231 via a conductive joint material.
  • the collector terminal electrode 13 of the first semiconductor chip 202A is electrically connected to the first collector wiring 231.
  • the conductive bonding material may contain solder or conductive paste.
  • the second semiconductor chip 202B is arranged on the second collector wiring 232 with the collector terminal electrode 13 facing the heat sink.
  • the collector terminal electrode 13 of the second semiconductor chip 202B is bonded to the second collector wiring 232 via a conductive bonding material.
  • the collector terminal electrode 13 of the second semiconductor chip 202B is electrically connected to the second collector wiring 232.
  • the conductive bonding material may contain solder or conductive paste.
  • the semiconductor module 201 includes a plurality of terminals 234,235,236,237.
  • the plurality of terminals 234 - 237 includes a collector terminal 234 , a first emitter terminal 235 , a common terminal 236 and a second emitter terminal 237 .
  • the collector terminal 234 is arranged on the first terminal support portion 215 .
  • the collector terminal 234 is electrically connected to the first collector wiring 231 .
  • Collector terminal 234 includes first region 238 and second region 239 .
  • a first region 238 of the collector terminal 234 is located outside the interior space 210 .
  • a second region 239 of collector terminal 234 is located within interior space 210 .
  • a first region 238 of the collector terminal 234 is supported by the support wall 219 of the first terminal support portion 215 .
  • a second region 239 of the collector terminal 234 extends from the first region 238 through the side wall 207A into the internal space 210 .
  • a second region 239 of the collector terminal 234 is electrically connected to the first collector wiring 231 .
  • the first emitter terminal 235 is arranged on the second terminal support portion 216 .
  • the first emitter terminal 235 is electrically connected to the emitter wiring 233 .
  • First emitter terminal 235 includes first region 240 and second region 241 .
  • a first region 240 of the first emitter terminal 235 is located outside the interior space 210 .
  • a second region 241 of the first emitter terminal 235 is located within the interior space 210 .
  • a first region 240 of the first emitter terminal 235 is supported by the support wall 219 of the second terminal support portion 216 .
  • a second region 241 of the first emitter terminal 235 extends from the first region 240 through the side wall 207A into the internal space 210 .
  • a second region 241 of the first emitter terminal 235 is electrically connected to the emitter wiring 233 .
  • the common terminal 236 is arranged on the third terminal support portion 217 .
  • Common terminal 236 is electrically connected to second collector wiring 232 .
  • Common terminal 236 includes first region 242 and second region 243 .
  • a first region 242 of the common terminal 236 is located outside the interior space 210 .
  • a second region 243 of the common terminal 236 is located within the interior space 210 .
  • the first region 242 of the common terminal 236 is supported by the support wall 219 of the second terminal support portion 216.
  • a second region 243 of the common terminal 236 extends from the first region 240 through the side wall 207C into the internal space 210 .
  • a second region 243 of the common terminal 236 is electrically connected to the second collector wiring 232 .
  • the second emitter terminal 237 is arranged on the fourth terminal support portion 218 .
  • the second emitter terminal 237 is electrically connected to the emitter wiring 233 .
  • Second emitter terminal 237 includes first region 244 and second region 245 .
  • a first region 244 of the second emitter terminal 237 is located outside the interior space 210 .
  • a second region 245 of the second emitter terminal 237 is located within the interior space 210 .
  • the first region 244 of the second emitter terminal 237 is supported by the support wall 219 of the fourth terminal support portion 218.
  • a second region 245 of the second emitter terminal 237 extends from the first region 244 through the side wall 207C into the internal space 210 .
  • a second region 245 of the second emitter terminal 237 is electrically connected to the emitter wiring 233 .
  • the semiconductor module 201 includes a plurality (six in this embodiment) of sidewall terminals 246A to 246H.
  • a plurality of sidewall terminals 246A-246H are spaced apart along sidewall 207D in interior space 210. As shown in FIG.
  • the plurality of side wall terminals 246A-246H each include an internal connection portion 247 and an external connection portion 248.
  • An internal connection 247 is located on the bottom wall 206 .
  • the external connection portion 248 extends linearly from the internal connection portion 247 along the side wall 207 ⁇ /b>D and is drawn out of the internal space 210 .
  • the plurality of sidewall terminals 246A-246H includes three sidewall terminals 246A-246D for the first semiconductor chip 202A and three sidewall terminals 246E-246H for the second semiconductor chip 202B.
  • the side wall terminals 246A to 246D are opposed to the first collector wiring 231 along the lateral direction.
  • the sidewall terminal 246A is formed as a gate terminal connected to the gate terminal electrode 12 of the first semiconductor chip 202A.
  • the sidewall terminals 246B to 246D are respectively formed as terminals connected to, for example, current detection terminal electrodes (not shown) of the first semiconductor chip 202A. At least one of sidewall terminals 246B-246D may be an open terminal.
  • the side wall terminals 246E to 246H are opposed to the second collector wiring 232 along the lateral direction.
  • the sidewall terminal 246E is formed as a gate terminal connected to the gate terminal electrode 12 of the second semiconductor chip 202B.
  • the sidewall terminals 246F to 246H are formed as terminals to be connected to terminal electrodes (not shown) for current detection of the second semiconductor chip 202B. At least one of sidewall terminals 246F-246H may be an open terminal.
  • the semiconductor module 201 includes a plurality of conductors 249A-249J.
  • the plurality of conductors 249A-249J may each include at least one of gold, silver, copper and aluminum.
  • Conductors 249A-249J may each include a bonding wire.
  • Conductors 249A-249J may each include a conductive plate.
  • the plurality of conductors 249A to 249J includes a first conductor 249A, a second conductor 249B, a third conductor 249C, a fourth conductor 249D, a fifth conductor 249E, a sixth conductor 249F, a seventh conductor 249G, an eighth conductor 249H, and a ninth conductor 249H. It includes conductor 249I and tenth conductor 249J.
  • the first conductor 249A connects the collector terminal 234 and the first collector wiring 231 .
  • a second conductor 249B connects the first emitter terminal 235 and the emitter wiring 233 .
  • a third conductor 249C connects the common terminal 236 and the second collector wiring 232 .
  • a fourth conductor 249D connects the second emitter terminal 237 and the emitter wiring 233 .
  • the fifth conducting wire 249E connects the emitter terminal electrode 11 and the second collector wiring 232 of the first semiconductor chip 202A.
  • the sixth conducting wire 249F connects the emitter terminal electrode 11 and the emitter wiring 233 of the second semiconductor chip 202B.
  • the seventh conducting wire 249G connects the gate terminal electrode 12 and the side wall terminal 246A of the first semiconductor chip 202A.
  • the eighth conducting wire 249H connects the gate terminal electrode 12 and the side wall terminal 246E of the second semiconductor chip 202B.
  • the ninth conducting wire 249I connects a terminal electrode (not shown) for current detection of the first semiconductor chip 202A and the side wall terminals 246B to 246D.
  • the tenth conducting wire 249J connects a terminal electrode (not shown) for current detection of the second semiconductor chip 202B and the side wall terminals 246F to 246H.
  • FIG. 28 is a circuit diagram showing the electrical structure of the semiconductor module 201 of FIG.
  • semiconductor module 201 includes half bridge circuit 250 .
  • Half bridge circuit 250 includes first semiconductor chip 202A and second semiconductor chip 202B.
  • the first semiconductor chip 202A constitutes the high voltage side arm of the half bridge circuit 250.
  • the second semiconductor chip 202B constitutes the low voltage side arm of the half bridge circuit 250. As shown in FIG.
  • a gate terminal (side wall terminal 246A) is connected to the gate terminal electrode 12 of the first semiconductor chip 202A.
  • a collector terminal 234 is connected to the collector terminal electrode 13 of the first semiconductor chip 202A.
  • the collector terminal electrode 13 of the second semiconductor chip 202B is connected to the emitter terminal electrode 11 of the first semiconductor chip 202A.
  • a common terminal 236 is connected to the connecting portion of the emitter terminal electrode 11 of the first semiconductor chip 202A and the collector terminal electrode 13 of the second semiconductor chip 202B.
  • a gate terminal (side wall terminal 246D) is connected to the gate terminal electrode 12 of the second semiconductor chip 202B.
  • a first emitter terminal 235 (second emitter terminal 237) is connected to the emitter terminal electrode 11 of the second semiconductor chip 202B.
  • a gate driver IC or the like may be connected to the gate terminal electrode 12 of the first semiconductor chip 202A via a gate terminal (side wall terminal 246A).
  • a gate driver IC or the like may be connected to the gate terminal electrode 12 of the second semiconductor chip 202B through a gate terminal (side wall terminal 246D).
  • the semiconductor module 201 may be an inverter module that drives any one of the U, V and W phases in a three-phase motor having U, V and W phases.
  • An inverter device for driving a three-phase motor may be configured by three semiconductor modules 201 corresponding to the U-phase, V-phase and W-phase of the three-phase motor.
  • a DC power supply is connected to the collector terminal 234 and the first emitter terminal 235 (second emitter terminal 237) of each semiconductor module 201 . Also, one of the U-phase, V-phase and W-phase of the three-phase motor is connected as a load to the common terminal 236 of each semiconductor module 201 .
  • the first semiconductor chip 202A and the second semiconductor chip 202B are driven and controlled according to a predetermined switching pattern.
  • the DC voltage is converted into a three-phase AC voltage, and the three-phase motor is sinusoidally driven.
  • the p-type portion may be formed to be n-type
  • the n-type portion may be formed to be p-type
  • a p-type impurity region formed by introducing a p-type impurity into the semiconductor chip 16 is taken as an example.
  • a buried conductive layer (conductive polysilicon or the like) embedded in the trench via an insulating layer may be formed as the field limit region 61 .
  • a p-type impurity region may be formed along the inner surface of the trench.
  • the element chip 10 having the MOSFET structure as the FET structure may be applied as the first semiconductor chip 202A and the second semiconductor chip 202B mounted on the semiconductor module 201 of FIG.
  • a semiconductor device (1) comprising:
  • said second conductive layer (83, 133) comprises a buried conductive layer embedded within said interlayer insulating layer (66); Supplementary Note 1, wherein the embedded conductive layer faces the spaces (82, 134) between the plurality of first conductive layers (23, 24, 34, 132) in the thickness direction of the interlayer insulating layer (66).
  • the first conductive layers (23, 24, 34, 132) are provided in contact holes (75) formed in the interlayer insulating layer (66) and connected to the breakdown voltage holding structures (59, 60, 61).
  • a first lead-out portion (101) led out from an intermediate portion of the contact portion (84) toward the embedded conductive layer in the depth direction of the contact hole (75);
  • the distance (D2) from the peripheral surface of the contact portion (84) to the lateral end of the second lead portion (102) is equal to the distance from the peripheral surface of the contact portion (84) to the distance of the first lead portion (101).
  • One and the other of the adjacent first conductive layers (23, 24, 34, 132) respectively have the second lead portions (102), and the one and the other of the second lead portions (102) are the interlayer insulating layers. facing a second distance (W2) on the surface of the layer (66),
  • the first distance (W1) between the first lead portion (101) of the one first conductive layer (23, 24, 34, 132) and the buried conductive layer is equal to the one second lead portion (102).
  • the semiconductor device (1) according to appendix 1-2-1 or appendix 1-2-2, which is narrower than the second distance (W2) between the second lead-out portion (102) and the other second lead-out portion (102).
  • the interlayer insulating layer (66) is formed on a first portion (86) having a first thickness (T1) closer to the semiconductor chip (16) than the embedded conductive layer, and on the first portion (86). and a second portion (87) covering the embedded conductive layer and having a second thickness (T2) less than the first thickness (T1). (1).
  • the first conductive layer (23, 24, 34, 132) comprises a surface layer portion (85) formed on the interlayer insulating layer (66) and the interlayer insulating layer (66) from the surface layer portion (85). a contact portion (84) connected to the breakdown voltage holding structure (59, 60, 61) through the Supplementary Note 1, wherein the embedded conductive layer faces a part of the surface layer portion (85) of the first conductive layer (23, 24, 34, 132) in the thickness direction of the interlayer insulating layer (66). -2, the semiconductor device (1).
  • the first conductive layers (23, 24, 34, 132) are provided in contact holes (75) formed in the interlayer insulating layer (66) and connected to the breakdown voltage holding structures (59, 60, 61). and an overlap portion (102) drawn out from the contact portion (84) onto the surface of the interlayer insulating layer (66) and overlapping the embedded conductive layer in plan view. -2, the semiconductor device (1).
  • the interlayer insulating layer (66) is formed on a first portion (86) closer to the semiconductor chip (16) than the embedded conductive layer and on the first portion (86) to cover the embedded conductive layer. a second portion (87);
  • the contact portion (84) of the first conductive layer (23, 24, 34, 132) has a protruding portion (100) selectively protruding into a region on the first portion (86) toward the buried conductive layer. ), the semiconductor device according to appendix 1-3 or appendix 1-4 (1).
  • the interlayer insulating layer (66) is formed on a first portion (86) closer to the semiconductor chip (16) than the embedded conductive layer and on the first portion (86) to cover the embedded conductive layer. a second portion (87);
  • the contact portion (84) is formed by a barrier layer (94) and a contact plug (95) embedded in the first portion (86) of the interlayer insulating layer (66) via the barrier layer (94). and a second buried portion (93) buried in the second portion (87) of the interlayer insulating layer (66) and formed of a conductive material different from that of the contact plug (95). ), the semiconductor device (1) according to any one of appendices 1-2 to 1-4.
  • the contact plug (95) comprises a tungsten plug;
  • the interlayer insulating layer (66) is formed on a first portion (86) closer to the semiconductor chip (16) than the embedded conductive layer and on the first portion (86) to cover the embedded conductive layer. a second portion (87);
  • the contact portion (84) is an embedded portion ( 110, 122) and a barrier layer (94) formed between said first portion (86) and said buried portion (110, 122). 5.
  • the semiconductor device (1) according to any one of 4.
  • the barrier layer (94) comprises a titanium-based metal
  • the interlayer insulating layer (66) is formed on a first portion (86) closer to the semiconductor chip (16) than the embedded conductive layer and on the first portion (86) to cover the embedded conductive layer. a second portion (87);
  • the contact portion (84) is formed of a single conductive material integrally embedded in the first portion (86) and the second portion (87) of the interlayer insulating layer (66),
  • a semiconductor device (1) according to any one of clauses 1-2 to 1-4, comprising buried contacts (110, 122) directly connected to structures (59, 60, 61).
  • Appendix 1-8-1 The semiconductor device (1) according to Appendix 1-8, wherein the device structure (42, 112, 124) comprises a diode structure (112, 124).
  • Appendix 1-8-2 The semiconductor device (1) according to Appendix 1-8-1, wherein the diode structure (112, 124) includes a fast recovery diode.
  • the active thickness (TA) of the interlayer insulating layer (66) in the device formation region (20) is thinner than the peripheral thickness (TC) of the interlayer insulating layer (66) in the peripheral region (21).
  • the semiconductor device (1) according to any one of 1-1 to 1-8.
  • Appendices 1-1 to 1-1 wherein a step (70) is formed on the surface of the interlayer insulating layer (66) at a boundary portion (69) between the element forming region (20) and the peripheral region (21).
  • a semiconductor device (1) according to any one of 1-9.
  • Appendix 1-11 including first output electrodes (11, 116, 128, 137) exposed from the protective layer (80) in the device formation region (20) and connected to the device structures (42, 112, 124);
  • the height from the first main surface (17) of the semiconductor chip (16) to the surface (H2) of the first conductive layers (23, 24, 34, 132) is The semiconductor according to any one of Appendixes 1-1 to 1-11, which is higher than the height (H1) from one main surface (17) to the first output electrodes (11, 116, 128, 137).
  • Device (1)
  • Spaces (82, 134) between the plurality of first conductive layers (23, 24, 34, 132) are formed in a line shape in plan view, According to any one of Appendixes 1-1 to 1-13, the second conductive layer (83, 133) is formed in a line shape extending along the line-shaped space (82, 134) in plan view. 1.
  • Spaces (82, 134) between the plurality of first conductive layers (23, 24, 34, 132) are formed in an endless ring shape surrounding the element formation region (20) in plan view,
  • the peripheral region (21) surrounds the element forming region (20) and includes an outer region (21) formed at the peripheral edge of the semiconductor chip (16).
  • a semiconductor device (1) according to any one of the preceding claims.
  • the semiconductor chip (16) includes a first conductivity type first impurity region (38) formed on the first main surface (17) side,
  • the breakdown voltage holding structure (59, 60, 61) includes a second impurity region formed by introducing a second conductivity type impurity into the first impurity region (38).
  • the semiconductor device (1) according to any one of 15.
  • the breakdown voltage holding structure (59, 60, 61) includes at least one of an FLR (Field Limiting Ring) structure (61) surrounding the element formation region (20) and a RESURF (Reduced Surface Field) layer (60). , the semiconductor device (1) according to appendix 1-16.
  • FLR Field Limiting Ring
  • RESURF Reduced Surface Field
  • the element structure (42, 112, 124) includes at least one of an IGBT (Insulated Gate Bipolar Transistor) structure, a diode structure and a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) structure, Appendix 1-1 to Appendix 1-17
  • IGBT Insulated Gate Bipolar Transistor
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • Appendix 1-20 The semiconductor device (1) according to any one of Appendixes 1-1 to 1-19, which is a discrete semiconductor including a sealing resin (2) for sealing the semiconductor chip (16).
  • Appendix 1-21 a resin housing (203); and a plurality of semiconductor devices (1) installed in the housing (203) and including at least one semiconductor device (1) according to any one of Appendices 1-1 to 1-19. (201).
  • Appendix 1-22 including a plurality of the breakdown voltage holding structures (59, 60, 61) spaced apart from each other;
  • the second conductive layers (83, 133) are arranged so that the portion of the interlayer insulating layer (66) straddling between the adjacent breakdown voltage holding structures (59, 60, 61) is formed on the opposite side of the semiconductor layer (16).
  • the semiconductor device (1) of Appendix 1-1 comprising an encapsulation conductive layer (83) encapsulating from.
  • a first conductivity type semiconductor layer (16) having a first main surface (17) formed with an element formation region (20) including element structures (42, 112, 124); including impurity regions of the second conductivity type formed in an outer region (21) around the element formation region (20) in the first main surface (17) of the semiconductor layer (16) and spaced apart from each other a plurality of breakdown voltage holding structures (59, 60, 61) formed; interlayer insulating layers (62, 66) formed on the first main surface (17) of the semiconductor chip (16); A surface metal (23) formed on the surfaces of the interlayer insulating layers (62, 66), passing through the interlayer insulating layers (62, 66) to the plurality of breakdown voltage holding structures (59, 60, 61).
  • the peripheral electrode metals (23, 24, 34, 132) are provided in contact holes (75) formed in the interlayer insulating layers (62, 66) and connected to the breakdown voltage holding structures (59, 60, 61). and an overlap portion (84) drawn out from the contact portion (84) onto the surface of the interlayer insulating layers (62, 66) and overlapping the sealing metal (83, 133) in plan view. 102), and the semiconductor device according to Appendix 2-1 (1).
  • a portion of the interlayer insulating layer (66) straddling between the plurality of adjacent breakdown voltage holding structures (59, 60, 61) is a thermal oxide film (62) partially buried in the first main surface (17). ) and a deposited oxide (66) on said thermal oxide,
  • the semiconductor device (1) according to any one of Appendices 2-1 to 2-3, wherein the sealing metal (83, 133) is provided on the surface of the deposited oxide film (66).

Abstract

半導体装置は、第１主面を有する半導体チップと、前記半導体チップの前記第１主面において前記素子形成領域の周囲の周囲領域に形成され、前記素子構造の耐圧を保持する耐圧保持構造と、前記半導体チップの前記第１主面に形成された層間絶縁層と、前記第１主面上において互いに間隔を空けて形成された複数の第１導電層であって、前記層間絶縁層を通って前記耐圧保持構造に接続された複数の第１導電層と、前記層間絶縁層によって前記半導体チップから絶縁され、平面視において隣り合う前記複数の第１導電層間のスペースに重なる第２導電層と、前記複数の第１導電層および前記第２導電層を覆うように前記層間絶縁層上に形成された保護層とを含む。

Description

半導体装置および半導体モジュール
　本開示は、半導体装置および半導体モジュールに関する。
　たとえば、特許文献１に記載の半導体装置は、表面、裏面および表面に交差する方向に延びる端面を有する半導体層と、半導体層の表面部に形成されたｐ型のボディ領域と、ボディ領域の表面部に形成されたｎ＋型のソース領域と、半導体層の裏面に露出するように形成され、ボディ領域によってソース領域から分離されているｎ－型のドリフト領域と、ゲート絶縁膜を挟んでボディ領域に対向するゲート電極と、裏面においてドリフト領域にショットキー接合され、半導体層の端面よりも内側に離れた位置に周縁を有するドレイン電極と、裏面側に形成され、ドレイン電極の周縁部に重なるように配置されている裏面終端構造とを備えている。
特開２０２１－１５８３８８号公報
　本開示の一実施形態は、層間絶縁層が水分に晒されることによる耐圧の低下を抑制することができる半導体装置を提供する。
　本開示の一実施形態に係る半導体装置は、素子構造を含む素子形成領域が形成された第１主面を有する半導体チップと、前記半導体チップの前記第１主面において前記素子形成領域の周囲の周囲領域に形成され、前記素子構造の耐圧を保持する耐圧保持構造と、前記半導体チップの前記第１主面に形成された層間絶縁層と、前記第１主面上において互いに間隔を空けて形成された複数の第１導電層であって、前記層間絶縁層を通って前記耐圧保持構造に接続された複数の第１導電層と、前記層間絶縁層によって前記半導体チップから絶縁され、平面視において隣り合う前記複数の第１導電層間のスペースに重なる第２導電層と、前記複数の第１導電層および前記第２導電層を覆うように前記層間絶縁層上に形成された保護層とを含む。
図１は、本開示の一実施形態に係る半導体装置の模式的な外観図である。 図２は、図１の素子チップの模式的な平面図である。 図３は、図２のＩＩＩ－ＩＩＩ線に沿う断面図である。 図４Ａおよび図４Ｂは、それぞれ、前記素子チップの外側領域および素子形成領域における模式的な断面図である。 図５は、エミッタ引き出し電極層およびゲート引き出し電極層の構造を説明するための示す模式的な断面図である。 図６は、封止導電層の平面パターンを模式的に示す図である。 図７は、封止導電層の平面パターンを模式的に示す図である。 図８Ａおよび図８Ｂは、前記半導体装置の製造工程の一部を示す図である。 図９Ａおよび図９Ｂは、図８Ａおよび図８Ｂの次の工程を示す図である。 図１０Ａおよび図１０Ｂは、図９Ａおよび図９Ｂの次の工程を示す図である。 図１１Ａおよび図１１Ｂは、図１０Ａおよび図１０Ｂの次の工程を示す図である。 図１２Ａおよび図１２Ｂは、図１１Ａおよび図１１Ｂの次の工程を示す図である。 図１３Ａおよび図１３Ｂは、図１２Ａおよび図１２Ｂの次の工程を示す図である。 図１４Ａおよび図１４Ｂは、図１３Ａおよび図１３Ｂの次の工程を示す図である。 図１５Ａおよび図１５Ｂは、図１４Ａおよび図１４Ｂの次の工程を示す図である。 図１６Ａおよび図１６Ｂは、図１５Ａおよび図１５Ｂの次の工程を示す図である。 図１７Ａおよび図１７Ｂは、図１６Ａおよび図１６Ｂの次の工程を示す図である。 図１８Ａおよび図１８Ｂは、それぞれ、前記素子チップの外側領域および素子形成領域における模式的な断面図である。 図１９Ａおよび図１９Ｂは、それぞれ、前記素子チップの外側領域および素子形成領域における模式的な断面図である。 図２０Ａおよび図２０Ｂは、それぞれ、前記素子チップの外側領域および素子形成領域における模式的な断面図である。 図２１は、封止導電層の平面パターンを模式的に示す図である。 図２２は、封止導電層の平面パターンを模式的に示す図である。 図２３Ａおよび図２３Ｂは、それぞれ、前記素子チップの外側領域および素子形成領域における模式的な断面図である。 図２４Ａおよび図２４Ｂは、それぞれ、前記素子チップの外側領域および素子形成領域における模式的な断面図である。 図２５は、前記素子チップの外側領域における模式的な断面図である。 図２６Ａおよび図２６Ｂは、それぞれ、前記素子チップの外側領域および素子形成領域における模式的な断面図である。 図２７は、本開示の一実施形態に係る半導体モジュールの模式的な外観図である。 図２８は、図２７の半導体モジュールの電気的構造を示す回路図である。
　次に、本開示の実施形態を、添付図面を参照して詳細に説明する。
［半導体装置１の全体構成］
　図１は、本開示の一実施形態に係る半導体装置１の模式的な外観図である。図１では、パッケージ本体２を一点鎖線で示すことによって、パッケージ本体２の内部構造を透視して示している。
　半導体装置１は、直方体形状のパッケージ本体２を含む、ＩＧＢＴディスクリート半導体である。パッケージ本体２は、モールド樹脂により形成されている。パッケージ本体２は、マトリクス樹脂（たとえばエポキシ樹脂）、複数のフィラーおよび複数の可撓化粒子（可撓化剤）を含んでいてもよい。パッケージ本体２は、一方側の第１面３、他方側の第２面４、ならびに、第１面３および第２面４を接続する第１～第４側壁５Ａ～５Ｄを有している。
　第１面３および第２面４は、それらの法線方向Ｚから見た平面視において四角形状に形成されている。第１側壁５Ａおよび第２側壁５Ｂは、第１方向Ｘに延び、第１方向Ｘに直交する第２方向Ｙに対向している。第３側壁５Ｃおよび第４側壁５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　半導体装置１は、パッケージ本体２内に配置された金属板６（導体板）を含む。金属板６は、「ダイパッド」と称されてもよい。金属板６は、平面視において四角形状（具体的には長方形状）に形成されている。金属板６は、第１側壁５Ａからパッケージ本体２の外部に引き出された引き出し板部７を含む。引き出し板部７は、円形の貫通孔８を有している。金属板６は、第２面４から露出していてもよい。
　半導体装置１は、パッケージ本体２の内部から外部に引き出された複数（この実施形態では３個）のリード端子９を含む。複数のリード端子９は、第２側壁５Ｂ側に配置されている。複数のリード端子９は、第２側壁５Ｂの直交方向（つまり第２方向Ｙ）に延びる帯状にそれぞれ形成されている。複数のリード端子９のうちの両サイドのリード端子９は、金属板６から間隔を空けて配置され、中央のリード端子９は金属板６と一体的に形成されている。金属板６に接続されるリード端子９の配置は任意である。
　半導体装置１は、パッケージ本体２内において金属板６の上に配置された素子チップ１０を含む。素子チップ１０は、表面側にエミッタ端子電極１１およびゲート端子電極１２を有し、裏面側にコレクタ端子電極１３を有している。素子チップ１０は、コレクタ端子電極１３を金属板６に対向させた姿勢で金属板６の上に配置され、金属板６に電気的に接続されている。
　半導体装置１は、コレクタ端子電極１３および金属板６の間に介在され、素子チップ１０を金属板６に接合させる導電接着剤１４を含む。導電接着剤１４は、半田または金属ペーストを含んでいてもよい。半田は、鉛フリー半田であってもよい。金属ペーストは、Ａｕ、ＡｇおよびＣｕのうちの少なくとも１つを含んでいてもよい。Ａｇペーストは、Ａｇ焼結ペーストからなっていてもよい。Ａｇ焼結ペーストは、ナノサイズまたはマイクロサイズのＡｇ粒子が有機溶剤に添加されたペーストからなる。
　半導体装置１は、パッケージ本体２内においてリード端子９および素子チップ１０に電気的に接続された少なくとも１つ（この実施形態では複数）の導線１５（導電接続部材）を含む。導線１５は、この実施形態では、金属ワイヤ（つまりボンディングワイヤ）からなる。導線１５は、金ワイヤ、銅ワイヤおよびアルミニウムワイヤのうちの少なくとも１つを含んでいてもよい。むろん、導線１５は、金属ワイヤに代えて金属クリップ等の金属板からなっていてもよい。
　少なくとも１つ（この実施形態では１つ）の導線１５は、ゲート端子電極１２およびリード端子９に電気的に接続されている。少なくとも１つ（この実施形態では４つ）の導線１５は、エミッタ端子電極１１およびリード端子９に電気的に接続されている。
［素子チップ１０の全体構成］
　図２は、図１の素子チップ１０の模式的な平面図である。
　図２を参照して、素子チップ１０は、平面視四角形状のチップ状に形成された半導体チップ１６を含む。半導体チップ１６は、第１主面１７と、第１主面１７の反対側の第２主面１８と、第１主面１７および第２主面１８を接続する第１～第４側面１９Ａ，１９Ｂ，１９Ｃ，１９Ｄとを含む。
　第１主面１７および第２主面１８は、それらの法線方向Ｚから見た平面視において四角形状に形成されている。第１側面１９Ａおよび第２側面１９Ｂは、第１方向Ｘに延び、第１方向Ｘに直交する第２方向Ｙに対向している。第３側面１９Ｃおよび第４側面１９Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　半導体チップ１６には、素子形成領域２０と、素子形成領域２０の外側の領域である、外側領域２１およびスクライブ領域２２とが設定されている。
　素子形成領域２０は、半導体チップ１６の第１主面１７の法線方向から見た平面視において、半導体チップ１６の中央領域に設定されている。外側領域２１は、素子形成領域２０の外側の領域に設定されている。スクライブ領域２２は、外側領域２１の外側の領域に設定されている。
　素子形成領域２０は、この実施形態では、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）が形成された領域である。素子形成領域２０は、アクティブ領域と称されてもよい。素子形成領域２０は、平面視において、半導体チップ１６の第１～第４側面１９Ａ，１９Ｂ，１９Ｃ，１９Ｄに平行な４辺を有する平面視四角形状に設定されている。素子形成領域２０は、半導体チップ１６の第１～第４側面１９Ａ，１９Ｂ，１９Ｃ，１９Ｄから半導体チップ１６の内側に間隔を空けて設定されている。
　外側領域２１は、素子形成領域２０の外周を区画する領域である。外側領域２１は、半導体チップ１６の第１～第４側面１９Ａ，１９Ｂ，１９Ｃ，１９Ｄと素子形成領域２０との間の領域において、素子形成領域２０を取り囲む無端状（平面視四角環状）に設定されている。外側領域２１は、素子形成領域２０の外周を形成する観点から、半導体チップ１６の外周領域と定義してもよい。
　スクライブ領域２２は、製造時にダイシングブレード等の切断部材が通過する領域である。スクライブ領域２２は、半導体チップ１６の第１～第４側面１９Ａ，１９Ｂ，１９Ｃ，１９Ｄと外側領域２１との間の領域において、外側領域２１を取り囲む無端状（平面視四角環状）に設定されている。
　半導体チップ１６の第１主面１７上には、表面電極２３が形成されている。表面電極２３は、ゲート端子電極１２、エミッタ端子電極１１、フィールドプレート電極２４および等電位ポテンシャル電極２５を含んでいてもよい。ゲート端子電極１２、エミッタ端子電極１１、フィールドプレート電極２４および等電位ポテンシャル電極２５は、それらを縁取る絶縁領域２６によって、それぞれ電気的に絶縁されている。
　ゲート端子電極１２は、主に、外側領域２１に形成されている。ゲート端子電極１２は、ゲートパッド２７およびゲートフィンガー２８を含む。ゲートパッド２７は、平面視において、第２側面１９Ｃの中央領域に沿って形成されている。ゲートパッド２７は、この実施形態では、平面視四角形状に形成されている。ゲートパッド２７は、外側領域２１から素子形成領域２０内に引き出されており、素子形成領域２０および外側領域２１の境界部を横切っている。
　ゲートフィンガー２８は、外側領域２１において、ゲートパッド２７から引き出されており、素子形成領域２０を３方向から囲んでいる。ゲートフィンガー２８は、第４側面１９Ｄ側において、一対の開放端２９，３０を有している。ゲートフィンガー２８は、一対の開放端２９，３０およびゲートパッド２７の間の領域を帯状に延びている。ゲートフィンガー２８は、より具体的には、第１ゲートフィンガー３１および第２ゲートフィンガー３２を含む。
　第１ゲートフィンガー３１は、ゲートパッド２７の第１側面１９Ａ側の端部から引き出されている。第１ゲートフィンガー３１は、第４側面１９Ｄ側において、開放端２９を有している。第１ゲートフィンガー３１は、ゲートパッド２７および開放端２９の間の領域において、第３側面１９Ｃおよび第１側面１９Ａに沿って帯状に延びている。
　第２ゲートフィンガー３２は、ゲートパッド２７の第２側面１９Ｂ側の端部から引き出されている。第２ゲートフィンガー３２は、第４側面１９Ｄ側において、開放端３０を有している。第２ゲートフィンガー３２は、ゲートパッド２７および開放端３０の間の領域において、第３側面１９Ｃおよび第２側面１９Ｂに沿って帯状に延びている。
　エミッタ端子電極１１は、エミッタパッド３３、エミッタ引き回し部３４およびエミッタ接続部３５を含む。
　エミッタパッド３３は、ゲートパッド２７の周縁およびゲートフィンガー２８の周縁によって区画された平面視凹状の領域内に形成されている。エミッタパッド３３は、ゲートパッド２７の周縁およびゲートフィンガー２８の周縁に沿う平面視凹状に形成されている。エミッタパッド３３は、ゲートパッド２７外の素子形成領域２０のほぼ全域を被覆している。エミッタパッド３３の周縁は、素子形成領域２０から外側領域２１内に引き出されており、素子形成領域２０および外側領域２１の境界部を横切っている。
　エミッタ引き回し部３４は、外側領域２１に形成されている。エミッタ引き回し部３４は、ゲートフィンガー２８の外側の領域において、帯状に引き回されている。エミッタ引き回し部３４は、この実施形態では、ゲートフィンガー２８を取り囲む無端状（平面視四角環状）に形成されている。エミッタ引き回し部３４は、ゲートフィンガー２８を取り囲む有端状に形成されていてもよい。
　エミッタ接続部３５は、エミッタパッド３３から引き出されている。エミッタ接続部３５は、ゲートフィンガー２８の一対の開放端２９，３０の間の領域を横切って、エミッタ引き回し部３４に接続されている。エミッタ引き回し部３４は、エミッタ接続部３５を介してエミッタパッド３３に電気的に接続されている。
　素子形成領域２０に形成されたＩＧＢＴは、その構造上、ｎｐｎ型の寄生バイポーラトランジスタを含む。素子形成領域２０外の領域で生じたアバランシェ電流が素子形成領域２０に流れ込むと、寄生バイポーラトランジスタがオン状態となる。この場合、たとえばラッチアップにより、ＩＧＢＴの制御が不安定になる。
　そこで、この実施形態では、エミッタパッド３３、エミッタ引き回し部３４およびエミッタ接続部３５を含むエミッタ端子電極１１によって、素子形成領域２０外の領域で生じたアバランシェ電流を回収するアバランシェ電流回収構造３６を形成している。より具体的には、エミッタ引き回し部３４により、素子形成領域２０外の領域で生じたアバランシェ電流が回収される。回収されたアバランシェ電流は、エミッタ接続部３５を介してエミッタパッド３３から取り出される。これにより、素子形成領域２０外の領域で生じた不所望な電流によって寄生バイポーラトランジスタがオン状態になるのを抑制できる。よって、ラッチアップを抑制できるから、ＩＧＢＴの制御の安定性を高めることができる。
　フィールドプレート電極２４は、外側領域２１に形成されている。図２では、フィールドプレート電極２４が黒色のラインで示されている。フィールドプレート電極２４は、外側領域２１において間隔を空けて、複数（この実施形態では４つ）形成されている。各フィールドプレート電極２４は、エミッタ引き回し部３４に沿って帯状に引き回されている。各フィールドプレート電極２４は、この実施形態では、エミッタ引き回し部３４を取り囲む無端状（平面視四角環状）に形成されている。少なくとも１つのフィールドプレート電極２４が、有端状に形成されていてもよい。
　等電位ポテンシャル電極２５は、スクライブ領域２２に形成されている。等電位ポテンシャル電極２５は、フィールドプレート電極２４に沿って帯状に引き回されている。等電位ポテンシャル電極２５は、この実施形態では、フィールドプレート電極２４を取り囲む無端状（平面視四角環状）に形成されている。等電位ポテンシャル電極２５は、所謂ＥＱＲ（EQui－potential Ring）電極として形成されている。
［素子チップ１０の内部構造］
　次に、素子チップ１０の内部構造について具体的に説明する。図３は、図２のＩＩＩ－ＩＩＩ線に沿う断面図である。図４Ａおよび図４Ｂは、それぞれ、素子チップ１０の外側領域２１および素子形成領域２０における模式的な断面図である。図５は、エミッタ引き出し電極層５７およびゲート引き出し電極層５６の構造を説明するための示す模式的な断面図である。図６および図７は、封止導電層８３の平面パターンを模式的に示す図である。以下の説明において、各構成要素の寸法（たとえば、厚さ、幅、長さ等）の互いの比率関係は、図３～図７に明示された寸法の比率関係と一致するものではないことを予め付記しておく。また、図３では、明瞭化のため、図４Ａおよび図４Ｂに示された構成要素の一部を省略している。
　図３～図５を参照して、半導体チップ１６は、ｎ－型の半導体基板３７を含む単層構造を有している。半導体基板３７は、この実施形態では、ＦＺ(Floating Zone)法によって形成されたシリコン製のＦＺ基板であってもよい。半導体チップ１６は、全体として層状に形成されているので半導体層と称してもよい。
　半導体チップ１６は、ｎ－型のドリフト領域３８を含む。ドリフト領域３８は、具体的には、第１方向Ｘおよび第２方向Ｙにおいて半導体チップ１６の全域に形成されている。図３を参照して、ドリフト領域３８は、素子形成領域２０に加えて、外側領域２１およびスクライブ領域２２にも形成されている。ドリフト領域３８は、法線方向Ｚ（半導体チップ１６の厚さ方向）において、半導体チップ１６の第１主面１７の表層部に形成されている。ドリフト領域３８のｎ型不純物濃度は、１．０×１０１３ｃｍ－３以上１．０×１０１５ｃｍ－３以下であってもよい。
　半導体装置１は、半導体チップ１６の第２主面１８の上に形成された裏面電極の一例としてのコレクタ端子電極１３を含む。コレクタ端子電極１３は、第２主面１８に電気的に接続されている。コレクタ端子電極１３は、第２主面１８との間でオーミック接触を形成している。コレクタ端子電極１３は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含んでいてもよい。コレクタ端子電極１３は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層またはＡｌ層を含む単層構造を有していてもよい。コレクタ端子電極１３は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも２つを任意の態様で積層させた積層構造を有していてもよい。
　半導体装置１は、半導体チップ１６の第２主面１８の表層部に形成されたｎ型のバッファ層３９を含む。バッファ層３９は、第２主面１８の表層部の全域に形成されていてもよい。バッファ層３９のｎ型不純物濃度は、ドリフト領域３８のｎ型不純物濃度よりも大きい。バッファ層３９のｎ型不純物濃度は、１．０×１０１５ｃｍ－３以上１．０×１０１７ｃｍ－３以下であってもよい。バッファ層３９の厚さは、０．５μｍ以上３０μｍ以下であってもよい。バッファ層３９の厚さは、０．５μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、２０μｍ以上２５μｍ以下、または、２５μｍ以上３０μｍ以下であってもよい。
　素子形成領域２０は、半導体チップ１６の第２主面１８の表層部に形成されたｐ型のコレクタ領域４０を含む。コレクタ領域４０は、第２主面１８から露出している。コレクタ領域４０は、第２主面１８の表層部において半導体チップ１６の全域に形成されていてもよい。図３を参照して、コレクタ領域４０は、素子形成領域２０に加えて、外側領域２１およびスクライブ領域２２にも形成されている。コレクタ領域４０は、後述するボディ領域４６と対向する対向領域に加えて、ボディ領域４６と対向しない非対向領域にも形成されている。コレクタ領域４０のｐ型不純物濃度は、１．０×１０１５ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。コレクタ領域４０は、コレクタ端子電極１３との間でオーミック接触を形成している。
　図３および図４Ｂを参照して、素子形成領域２０は、半導体チップ１６の第１主面１７に形成されたＦＥＴ構造４１を含む。素子形成領域２０は、この実施形態では、トレンチゲート型のＦＥＴ構造４１を含む。ＦＥＴ構造４１は、具体的には、第１主面１７に形成されたトレンチゲート構造４２を含む。
　トレンチゲート構造４２は、素子形成領域２０において第１方向Ｘに沿って間隔を空けて複数形成されている。第１方向Ｘに互いに隣り合う２つのトレンチゲート構造４２の間の距離は、１μｍ以上８μｍ以下であってもよい。２つのトレンチゲート構造４２の間の距離は、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、４μｍ以上５μｍ以下、５μｍ以上６μｍ以下、６μｍ以上７μｍ以下、または、７μｍ以上８μｍ以下であってもよい。
　複数のトレンチゲート構造４２は、図示は省略するが、平面視において第２方向Ｙに沿って延びる帯状に形成されていてもよい。複数のトレンチゲート構造４２は、全体としてストライプ状に形成されていてもよい。複数のトレンチゲート構造４２は、第２方向Ｙの一方側の一端部および第２方向Ｙの他方側の他端部をそれぞれ有している。トレンチゲート構造４２は、平面視格子状に形成されていてもよい。
　図４Ｂを参照して、各トレンチゲート構造４２は、ゲートトレンチ４３、ゲート絶縁層４４およびゲート電極層４５を含む。ゲートトレンチ４３は、第１主面１７に形成されている。ゲートトレンチ４３は、側壁および底壁を含む。ゲートトレンチ４３の側壁は、第１主面１７に対して垂直に形成されていてもよい。
　ゲートトレンチ４３の側壁は、第１主面１７から底壁に向かって下り傾斜していてもよい。ゲートトレンチ４３は、開口側の開口面積が底面積よりも大きいテーパ形状に形成されていてもよい。ゲートトレンチ４３の底壁は、第１主面１７に対して平行に形成されていてもよい。ゲートトレンチ４３の底壁は、第２主面１８に向かう湾曲状に形成されていてもよい。ゲートトレンチ４３は、底壁エッジ部を含む。底壁エッジ部は、ゲートトレンチ４３の側壁および底壁を接続している。底壁エッジ部は、第２主面１８に向かう湾曲状に形成されていてもよい。
　ゲートトレンチ４３の深さは、２μｍ以上１０μｍ以下であってもよい。ゲートトレンチ４３の深さは、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、４μｍ以上５μｍ以下、５μｍ以上６μｍ以下、６μｍ以上７μｍ以下、８μｍ以上９μｍ以下、または、９μｍ以上１０μｍ以下であってもよい。ゲートトレンチ４３の深さは、ゲートトレンチ４３の底壁の最深部の深さ位置と第１主面１７との距離と定義されてもよい。
　ゲートトレンチ４３の幅は、０．５μｍ以上３μｍ以下であってもよい。ゲートトレンチ４３の幅は、ゲートトレンチ４３の第１方向Ｘの幅である。ゲートトレンチ４３の幅は、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、または、２．５μｍ以上３μｍ以下であってもよい。
　ゲート絶縁層４４は、ゲートトレンチ４３の内壁に沿って膜状に形成されている。ゲート絶縁層４４は、ゲートトレンチ４３内においてリセス空間を区画している。ゲート絶縁層４４は、この実施形態では、シリコン酸化膜を含む。ゲート絶縁層４４は、シリコン酸化膜に代えてまたはこれに加えて、窒化シリコン膜を含んでいてもよい。
　ゲート電極層４５は、ゲート絶縁層４４を挟んでゲートトレンチ４３に埋め込まれている。ゲート電極層４５は、具体的には、ゲートトレンチ４３においてゲート絶縁層４４によって区画されたリセス空間に埋め込まれている。ゲート電極層４５は、ゲート信号によって制御される。ゲート電極層４５は、導電性ポリシリコンを含んでいてもよい。
　ゲート電極層４５は、断面視において法線方向Ｚに沿って延びる壁状に形成されている。ゲート電極層４５は、ゲートトレンチ４３の開口側に位置する上端部を有している。ゲート電極層４５の上端部は、第１主面１７に対してゲートトレンチ４３の底壁側に位置している。
　図３および図４Ｂを参照して、ＦＥＴ構造４１は、半導体チップ１６の第１主面１７の表層部に形成されたｐ型のボディ領域４６を含む。ボディ領域４６のｐ型不純物濃度は、１．０×１０１７ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。ボディ領域４６は、トレンチゲート構造４２の両側にそれぞれ形成されている。ボディ領域４６は、平面視においてトレンチゲート構造４２に沿って延びる帯状に形成されている。ボディ領域４６は、ゲートトレンチ４３の側壁から露出している。ボディ領域４６の底部は、法線方向Ｚに関して、第１主面１７およびゲートトレンチ４３の底壁の間の領域に形成されている。
　図４Ｂを参照して、ＦＥＴ構造４１は、ボディ領域４６の表層部に形成されたｎ＋型のエミッタ領域４７を含む。エミッタ領域４７のｎ型不純物濃度は、ドリフト領域３８のｎ型不純物濃度よりも大きい。エミッタ領域４７のｎ型不純物濃度は、１．０×１０１９ｃｍ－３以上１．０×１０２０ｃｍ－３以下であってもよい。
　ＦＥＴ構造４１は、この実施形態では、トレンチゲート構造４２の両側に形成された複数のエミッタ領域４７を含む。エミッタ領域４７は、平面視においてトレンチゲート構造４２に沿って延びる帯状に形成されている。エミッタ領域４７は、第１主面１７およびゲートトレンチ４３の側壁から露出している。エミッタ領域４７の底部は、法線方向Ｚに関して、ゲート電極層４５の上端部およびボディ領域４６の底部の間の領域に形成されている。
　図４を参照して、ＦＥＴ構造４１は、この実施形態では、半導体チップ１６においてボディ領域４６に対して第２主面１８側の領域に形成されたｎ＋型のキャリアストレージ領域４８を含む。キャリアストレージ領域４８のｎ型不純物濃度は、ドリフト領域３８のｎ型不純物濃度よりも大きい。キャリアストレージ領域４８のｎ型不純物濃度は、１．０×１０１５ｃｍ－３以上１．０×１０１７ｃｍ－３以下であってもよい。
　ＦＥＴ構造４１は、この実施形態では、トレンチゲート構造４２の両側に形成された複数のキャリアストレージ領域４８を含む。キャリアストレージ領域４８は、平面視においてトレンチゲート構造４２に沿って延びる帯状に形成されている。キャリアストレージ領域４８は、ゲートトレンチ４３の側壁から露出している。キャリアストレージ領域４８の底部は、法線方向Ｚに関して、ボディ領域４６の底部およびゲートトレンチ４３の底壁の間の領域に形成されている。
　キャリアストレージ領域４８は、半導体チップ１６に供給されたキャリア（正孔）がボディ領域４６に引き戻される（排出される）ことを抑制する。これにより、半導体チップ１６においてＦＥＴ構造４１の直下の領域に正孔が蓄積される。その結果、オン抵抗の低減およびオン電圧の低減が図られる。
　図３および図４Ｂを参照して、ＦＥＴ構造４１は、半導体チップ１６の第１主面１７に形成されたコンタクトトレンチ４９を含む。ＦＥＴ構造４１は、この実施形態では、トレンチゲート構造４２の両側に形成された複数のコンタクトトレンチ４９を含む。コンタクトトレンチ４９は、エミッタ領域４７を露出させている。コンタクトトレンチ４９は、この実施形態では、エミッタ領域４７を貫通している。コンタクトトレンチ４９は、トレンチゲート構造４２から第１方向Ｘに間隔を空けて形成されている。コンタクトトレンチ４９は、平面視においてトレンチゲート構造４２に沿って帯状に延びている。
　図４Ｂを参照して、ＦＥＴ構造４１は、ボディ領域４６においてコンタクトトレンチ４９の底壁に沿う領域に形成されたｐ＋型のコンタクト領域５０を含む。コンタクト領域５０のｐ型不純物濃度は、ボディ領域４６のｐ型不純物濃度よりも大きい。コンタクト領域５０のｐ型不純物濃度は、１．０×１０１９ｃｍ－３以上１．０×１０２０ｃｍ－３以下であってもよい。コンタクト領域５０は、コンタクトトレンチ４９の底壁から露出している。コンタクト領域５０は、平面視においてコンタクトトレンチ４９に沿って帯状に延びている。コンタクト領域５０の底部は、法線方向Ｚに関して、コンタクトトレンチ４９の底壁およびボディ領域４６の底部の間の領域に形成されている。
　このように、ＦＥＴ構造４１では、ゲート電極層４５が、ゲート絶縁層４４を挟んでボディ領域４６およびエミッタ領域４７に対向している。この実施形態では、ゲート電極層４５は、ゲート絶縁層４４を挟んでキャリアストレージ領域４８にも対向している。ＩＧＢＴのチャネルは、ボディ領域４６においてエミッタ領域４７およびドリフト領域３８（キャリアストレージ領域４８）の間の領域に形成される。チャネルのオン・オフは、ゲート信号によって制御される。
　図３および図４Ｂを参照して、素子形成領域２０は、半導体チップ１６の第１主面１７にエミッタトレンチ構造５１を含む。エミッタトレンチ構造５１は、第１主面１７の表層部においてトレンチゲート構造４２に隣り合う領域に形成されている。エミッタトレンチ構造５１は、平面視において第２方向Ｙに沿って延びる帯状に形成されている。複数のエミッタトレンチ構造５１は、全体としてストライプ状に形成されていてもよい。エミッタトレンチ構造５１は、トレンチゲート構造４２と平行な帯状であってもよい。
　素子形成領域２０では、第１方向Ｘに沿って間隔を空けて、トレンチゲート構造４２およびエミッタトレンチ構造５１が交互に配列されている。トレンチゲート構造４２およびエミッタトレンチ構造５１は、等しい間隔を空けて交互に配列されていてもよい。第１方向Ｘに互いに隣り合う２つのトレンチゲート構造４２およびエミッタトレンチ構造５１の間の距離（ピッチ）は、たとえば、１．０μｍ以上３．５μｍ以下であってもよい。また、図５を参照して、トレンチゲート構造４２は、第２方向Ｙにおいてエミッタトレンチ構造５１よりも長く延び、エミッタトレンチ構造５１の端部から離れた領域において第１方向Ｘに延びる部分を有していてもよい。
　図４Ｂを参照して、エミッタトレンチ構造５１は、エミッタトレンチ５２、エミッタ絶縁層５３およびエミッタ電位電極層５４を含む。エミッタトレンチ５２は、半導体チップ１６の第１主面１７に形成されている。エミッタトレンチ５２は、側壁および底壁を含む。エミッタトレンチ５２の側壁は、第１主面１７に対して垂直に形成されていてもよい。
　エミッタトレンチ５２の側壁は、第１主面１７から底壁に向かって下り傾斜していてもよい。エミッタトレンチ５２は、開口側の開口面積が底面積よりも大きいテーパ形状に形成されていてもよい。エミッタトレンチ５２においてトレンチゲート構造４２に面する側壁（外側側壁）からは、エミッタ領域４７、ボディ領域４６およびキャリアストレージ領域４８が露出している。エミッタトレンチ５２の底壁は、第１主面１７に対して平行に形成されていてもよい。エミッタトレンチ５２の底壁は、第２主面１８に向かう湾曲状に形成されていてもよい。エミッタトレンチ５２は、底壁エッジ部を含む。底壁エッジ部は、エミッタトレンチ５２の側壁および底壁を接続している。底壁エッジ部は、半導体チップ１６の第２主面１８に向かう湾曲状に形成されていてもよい。
　エミッタトレンチ５２の深さは、２μｍ以上１０μｍ以下であってもよい。エミッタトレンチ５２の深さは、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、４μｍ以上５μｍ以下、５μｍ以上６μｍ以下、６μｍ以上７μｍ以下、８μｍ以上９μｍ以下、または、９μｍ以上１０μｍ以下であってもよい。エミッタトレンチ５２の深さは、ゲートトレンチ４３の深さと等しくてもよい。
　エミッタトレンチ５２の幅は、０．５μｍ以上３μｍ以下であってもよい。エミッタトレンチ５２の幅は、エミッタトレンチ５２の第１方向Ｘの幅である。エミッタトレンチ５２の幅は、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、または、２．５μｍ以上３μｍ以下であってもよい。エミッタトレンチ５２の幅は、ゲートトレンチ４３の幅と等しくてもよい。
　エミッタ絶縁層５３は、エミッタトレンチ５２の内壁に沿って膜状に形成されている。エミッタ絶縁層５３は、エミッタトレンチ５２内においてリセス空間を区画している。エミッタ絶縁層５３は、この実施形態では、シリコン酸化膜を含む。エミッタ絶縁層５３は、シリコン酸化膜に代えてまたはこれに加えて、窒化シリコン膜を含んでいてもよい。
　エミッタ電位電極層５４は、エミッタ絶縁層５３を挟んでエミッタトレンチ５２に埋め込まれている。エミッタ電位電極層５４は、具体的には、エミッタトレンチ５２においてエミッタ絶縁層５３によって区画されたリセス空間に埋め込まれている。エミッタ電位電極層５４は、導電性ポリシリコンを含んでいてもよい。エミッタ電位電極層５４は、エミッタ信号によって制御される。
　エミッタ電位電極層５４は、断面視において法線方向Ｚに沿って延びる壁状に形成されている。エミッタ電位電極層５４は、エミッタトレンチ５２の開口側に位置する上端部を有している。エミッタ電位電極層５４の上端部は、第１主面１７に対してエミッタトレンチ５２の底壁側に位置している。
　図４Ｂおよび図５を参照して、ゲートトレンチ４３およびエミッタトレンチ５２外の半導体チップ１６の第１主面１７には、当該第１主面１７を被覆する第１表面絶縁膜５５が形成されている。ゲート絶縁層４４およびエミッタ絶縁層５３は、ゲートトレンチ４３およびエミッタトレンチ５２外において第１表面絶縁膜５５に連なっている。第１表面絶縁膜５５は、ゲート絶縁層４４およびエミッタ絶縁層５３と同じ絶縁材料により、ゲート絶縁層４４およびエミッタ絶縁層５３と一体的に形成されている。
　図５を参照して、第１表面絶縁膜５５上には、ゲート引き出し電極層５６およびエミッタ引き出し電極層５７が形成されている。
　ゲート引き出し電極層５６は、ゲート電極層４５の上端部からゲートトレンチ４３外に引き出された電極層である。ゲート引き出し電極層５６は、ゲート電極層４５と同じ導電材料により、ゲート電極層４５と一体的に形成されている。なお、図３ではゲート引き出し電極層５６が第１主面１７に接しているが、本来は第１表面絶縁膜５５により半導体チップ１６とゲート引き出し電極層５６との間は絶縁されている。図３を参照して、ゲート引き出し電極層５６は、ゲートフィンガー２８（ゲート端子電極１２）の直下の領域に引き出されている。ゲート引き出し電極層５６は、ゲートフィンガー２８と電気的に接続されている。これにより、トレンチゲート構造４２が、ゲート端子電極１２に電気的に接続されている。
　エミッタ引き出し電極層５７は、エミッタ電位電極層５４の上端部からエミッタトレンチ５２外に引き出された電極層である。エミッタ引き出し電極層５７は、エミッタ電位電極層５４と同じ導電材料により、エミッタ電位電極層５４と一体的に形成されている。図５を参照して、エミッタ引き出し電極層５７は、エミッタ端子電極１１の直下の領域に引き出されている。エミッタ引き出し電極層５７は、エミッタ端子電極１１と電気的に接続されている。エミッタ引き出し電極層５７とエミッタ端子電極１１との間は、バリア層１０５（たとえば、チタン系金属）とコンタクトプラグ１０６（たとえば、タングステン）との積層構造によって接続されていてもよい。これにより、エミッタトレンチ構造５１が、エミッタ端子電極１１に電気的に接続されている。
　図４Ｂおよび図５を参照して、半導体チップ１６の第１主面１７上には、第２表面絶縁膜５８が形成されている。第２表面絶縁膜５８は、ゲート電極層４５、ゲート引き出し電極層５６、エミッタ電位電極層５４およびエミッタ引き出し電極層５７の表面に形成されており、ゲート電極層４５、ゲート引き出し電極層５６、エミッタ電位電極層５４およびエミッタ引き出し電極層５７を被覆している。第２表面絶縁膜５８は、ゲート電極層４５、ゲート引き出し電極層５６、エミッタ電位電極層５４およびエミッタ引き出し電極層５７に接する絶縁膜であってもよい。第２表面絶縁膜５８は、この実施形態では、シリコン酸化膜を含む。第２表面絶縁膜５８は、シリコン酸化膜に代えてまたはこれに加えて、窒化シリコン膜を含んでいてもよい。
　図３を参照して、外側領域２１において、半導体チップ１６の第１主面１７の表層部には、耐圧保持構造の一例としての終端領域５９が形成されている。終端領域５９は、ｎ－型のドリフト領域３８にｐ型不純物を導入することによって形成されたｐ型不純物領域である。終端領域５９は、素子形成領域２０を取り囲む無端状に形成されている。
　終端領域５９は、リサーフ層６０と、フィールドリミット領域６１とを含む。
　リサーフ層６０は、外側領域２１において電界を緩和する。リサーフ層６０は、ボディ領域４６のｐ型不純物濃度よりも高いｐ型不純物濃度を有する高濃度かつ低抵抗な領域であってもよい。リサーフ層６０は、この実施形態では、素子形成領域２０を取り囲むように無端状（平面視四角環状）に形成されている。リサーフ層６０の底部は、半導体チップ１６の厚さ方向に関して、ボディ領域４６の底部よりも半導体チップ１６の第２主面１８に近い位置に形成されている。リサーフ層６０の底部は、半導体チップ１６の厚さ方向に関して、トレンチゲート構造４２およびエミッタトレンチ構造５１の底部よりも半導体チップ１６の第２主面１８に近い位置に形成されている。
　リサーフ層６０は、トレンチゲート構造４２およびエミッタトレンチ構造５１の底部にオーバーラップしている。図３では、第１方向Ｘに並ぶトレンチゲート構造４２およびエミッタトレンチ構造５１のストライプの端がエミッタトレンチ構造５１であるので、リサーフ層６０は、エミッタトレンチ構造５１の底部全体およびトレンチゲート構造４２の底部の一部にオーバーラップしている。一方、図示は省略するが、前記ストライプの端がトレンチゲート構造４２である場合、リサーフ層６０は、トレンチゲート構造４２の底部全体およびエミッタトレンチ構造５１の底部の一部にオーバーラップしていてもよい。
　リサーフ層６０の底部は、コレクタ領域４０から半導体チップ１６の第１主面１７側に間隔を空けて形成されている。リサーフ層６０は、ドリフト領域３８の一部の領域を挟んでコレクタ領域４０と対向している。リサーフ層６０は、第１表面絶縁膜５５（図３では省略）を挟んでエミッタ端子電極１１およびゲート端子電極１２（ゲートフィンガー２８）に対向している。リサーフ層６０は、第１表面絶縁膜５５（図３では省略）を挟んでゲート引き出し電極層５６に対向している。
　フィールドリミット領域６１は、外側領域２１において電界を緩和する。フィールドリミット領域６１は、リサーフ層６０のｐ型不純物濃度と略同じｐ型不純物濃度を有している。フィールドリミット領域６１は、リサーフ層６０の深さと略同じ深さを有していてもよい。フィールドリミット領域６１は、外側領域２１において、リサーフ層６０に沿って形成されている。フィールドリミット領域６１は、この実施形態では、リサーフ層６０を取り囲むように無端状（平面視四角環状）に形成されている。これにより、フィールドリミット領域６１は、ＦＬＲ（Field Limiting Ring）領域として形成されている。
　フィールドリミット領域６１は、この実施形態では、素子形成領域２０からスクライブ領域２２に向けて、間隔を空けて形成された複数（この実施形態では、４個）のフィールドリミット領域６１を含む。フィールドリミット領域６１は、少なくとも１つ形成されていてもよい。したがって、４個以上のフィールドリミット領域６１が形成されていてもよい。
　図４Ａを参照して、外側領域２１において半導体チップ１６の第１主面１７には、フィールド絶縁層６２が形成されている。フィールド絶縁層６２は、第１主面１７において終端領域５９が形成されておらず、ｎ型不純物領域（この実施形態では、ドリフト領域３８）が露出した領域に選択的に形成されている。より具体的には、隣り合う終端領域５９の間の領域においてドリフト領域３８を覆うように形成されている。図４Ａでは、隣り合うフィールドリミット領域６１で挟まれた領域上のフィールド絶縁層６２が示されているが、フィールドリミット領域６１とリサーフ層６０との間の領域、およびフィールドリミット領域６１と後述するチャネルストップ領域６５との間に領域にもフィールド絶縁層６２が形成されていてもよい。言い換えれば、フィールド絶縁層６２は、第１主面１７を選択的に露出させる複数の開口６３を有しており、前記開口６３から終端領域５９が露出していてもよい。
　フィールド絶縁層６２は、この実施形態では、ＬＯＣＯＳ（Local oxidation of silicon）酸化膜であってもよい。また、フィールド絶縁層６２の厚さＴＦは、たとえば、５０００Å以上２００００Å以下であってもよい。また、フィールド絶縁層６２の開口６３から露出する第１主面１７には、第３表面絶縁膜６４が形成されている。第３表面絶縁膜６４は、この実施形態では、シリコン酸化膜を含む。第３表面絶縁膜６４は、シリコン酸化膜に代えてまたはこれに加えて、窒化シリコン膜を含んでいてもよい。第３表面絶縁膜６４は、開口６３の全体に形成されて終端領域５９の表面を被覆している。
　図３を参照して、スクライブ領域２２において、半導体チップ１６の第１主面１７の表層部には、ｎ＋型のチャネルストップ領域６５が形成されている。チャネルストップ領域６５は、ｎ－型のドリフト領域３８のｎ型不純物濃度よりも高いｎ型不純物濃度を有する高濃度かつ低抵抗な領域である。チャネルストップ領域６５は、半導体チップ１６の内方領域に形成されたｐｎ接合部からの空乏層の拡がりを抑制する。
　チャネルストップ領域６５は、フィールドリミット領域６１に沿って形成されている。チャネルストップ領域６５は、フィールドリミット領域６１を取り囲む無端状（平面視四角環状）に形成されている。チャネルストップ領域６５は、外側領域２１およびスクライブ領域２２の間の境界部を横切るように形成されていてもよい。
　図３を参照して、半導体チップ１６の第１主面１７の上には層間絶縁層６６が形成されている。層間絶縁層６６は、素子形成領域２０、外側領域２１およびスクライブ領域２２を被覆している。層間絶縁層６６は、層間絶縁層６６に被覆される半導体チップ１６の領域ごとに異なった厚さを有しており、複数の領域間で厚さの差を有している。この実施形態では、素子形成領域２０を被覆する層間絶縁層６６の素子被覆部６７の厚さＴＡが、外側領域２１を被覆する層間絶縁層６６の外側被覆部６８の厚さＴＣよりも薄くなっている。たとえば、厚さＴＡは３０００Å以上２００００Å以下であり、厚さＴＣは４０００Å以上３００００Å以下であってもよい。なお、厚さＴＡおよび厚さＴＣは共に、フィールド絶縁層６２の厚さＴＦ（図４Ａ参照）よりも厚くてもよい。層間絶縁層６６の表面には、厚さＴＡと厚さＴＣとの差に起因して、素子形成領域２０と外側領域２１との境界部６９において段差７０が形成されている。なお、フィールド絶縁層６２および層間絶縁層６６を合わせて、単に層間絶縁層と称してもよい。
　図３を参照して、層間絶縁層６６には、エミッタ端子電極１１用の第１コンタクト孔７１、第２コンタクト孔７２および第３コンタクト孔７３が形成されている。第１コンタクト孔７１は、コンタクトトレンチ４９に連通している。第１コンタクト孔７１は、エミッタコンタクト孔と称してもよい。
　第２コンタクト孔７２は、層間絶縁層６６を貫通し、半導体チップ１６の第１主面１７（リサーフ層６０）の一部を掘り込んだ態様で形成されている。第２コンタクト孔７２は、ＦＥＴ構造４１のストライプに沿って延びるように形成されていてもよい。第２コンタクト孔７２の底部には、ｐ＋型のコンタクト領域７７が形成されている。コンタクト領域７７は、リサーフ層６０においてｐ型不純物濃度が他の領域よりも高い高濃度領域であってもよい。第２コンタクト孔７２は、第１外側エミッタコンタクト孔と称してもよい。
　第３コンタクト孔７３は、層間絶縁層６６を貫通し、半導体チップ１６の第１主面１７（リサーフ層６０）の一部を掘り込んだ態様で形成されている。第３コンタクト孔７３は、エミッタ引き回し部３４に沿って延びるように形成されていてもよい。第３コンタクト孔７３の底部には、ｐ＋型のコンタクト領域７８が形成されている。コンタクト領域７８は、リサーフ層６０においてｐ型不純物濃度が他の領域（コンタクト領域７７を除く）よりも高い高濃度領域であってもよい。コンタクト領域７８は、コンタクト領域７７と略同じ不純物濃度を有していてもよい。第３コンタクト孔７３は、第２外側エミッタコンタクト孔と称してもよい。
　層間絶縁層６６には、ゲート端子電極１２用の第４コンタクト孔７４が形成されている。第４コンタクト孔７４からゲート引き出し電極層５６が露出している。第４コンタクト孔７４は、ゲートフィンガー２８に沿って延びるように形成されていてもよい。第４コンタクト孔７４は、ゲートコンタクト孔と称してもよい。
　層間絶縁層６６には、フィールドプレート電極２４用の第５コンタクト孔７５が形成されている。この実施形態では、複数のフィールドリミット領域６１と一対一の対応関係で複数の第５コンタクト孔７５が形成されている。各第５コンタクト孔７５は、層間絶縁層６６を貫通し、半導体チップ１６の第１主面１７（フィールドリミット領域６１）の一部を掘り込んだ態様で形成されている。各第５コンタクト孔７５は、半導体チップ１６の第１～第４側面１９Ａ～１９Ｄに沿って形成され、素子形成領域２０を取り囲む無端状（平面視四角環状）に形成されていてもよい。各第５コンタクト孔７５の底部から、フィールドリミット領域６１が露出している。第５コンタクト孔７５は、フィールドコンタクト孔と称してもよい。
　層間絶縁層６６には、等電位ポテンシャル電極２５用の第６コンタクト孔７６が形成されている。第６コンタクト孔７６は、層間絶縁層６６を貫通し、半導体チップ１６の第１主面１７（チャネルストップ領域６５）の一部を掘り込んだ態様で形成されている。第６コンタクト孔７６はさらに、半導体チップ１６の第１～第４側面１９Ａ～１９Ｄ（図３では第４側面１９Ｄが示されている）まで延び、第１～第４側面１９Ａ～１９Ｄで開放されている。また、第６コンタクト孔７６は、半導体チップ１６の第１～第４側面１９Ａ～１９Ｄに沿って形成され、外側領域２１および素子形成領域２０を取り囲む無端状（平面視四角環状）に形成されていてもよい。第６コンタクト孔７６は、半導体チップ１６の周縁部に形成された段差部である観点から、半導体チップ１６の周縁段差部と称してもよい。半導体チップ１６において第６コンタクト孔７６の底部に沿う領域には、ｐ＋型のコンタクト領域７９が形成されている。コンタクト領域７９は、コンタクト領域７７およびコンタクト領域７８と略同じ不純物濃度を有していてもよい。
　層間絶縁層６６の上には、前述の表面電極２３が形成されている。表面電極２３は、半導体チップ１６の最表面に形成された導電膜であり、表面電極膜や表面導電膜と称してもよい。前述のように、表面電極２３は、エミッタ端子電極１１、ゲート端子電極１２、フィールドプレート電極２４および等電位ポテンシャル電極２５を含む。エミッタ端子電極１１は第１コンタクト孔７１を介してＦＥＴ構造４１に電気的に接続され、第２コンタクト孔７２および第３コンタクト孔７３を介してリサーフ層６０に電気的に接続されている。ゲート端子電極１２は、第４コンタクト孔７４を介してゲート引き出し電極層５６に電気的に接続されている。フィールドプレート電極２４は、第５コンタクト孔７５を介してフィールドリミット領域６１に電気的に接続されている。等電位ポテンシャル電極２５は、第６コンタクト孔７６を介してチャネルストップ領域６５に電気的に接続されている。
　図３を参照して、この実施形態では、表面電極２３のうち素子形成領域２０上の第１電極部と、外側領域２１およびスクライブ領域２２上の第２電極部との間で、半導体チップ１６の第１主面１７から表面までの高さが異なっている。この実施形態では、前記第２電極部の表面高さＨ２が、前記第１電極部の表面高さＨ１よりも高い。前記第２電極部には、たとえば、ゲートフィンガー２８、エミッタ引き回し部３４、フィールドプレート電極２４および等電位ポテンシャル電極２５等が概念として含まれる。前記第１電極部には、エミッタパッド３３が概念として含まれる。表面高さＨ１および表面高さＨ２は、たとえば図３に示すように、半導体チップの１６の第１主面１７から表面電極２３の各部の表面までの距離であってもよい。これにより、表面電極２３には境界部６９を挟んで高低差Ｇが形成されている。高低差Ｇは、たとえば、３０００Å以上２００００Å以下であってもよい。
　層間絶縁層６６上には、保護層８０が形成されている。保護層８０は、半導体チップ１６の最表面を被覆する絶縁層であり、表面保護層や有機樹脂層と称してもよい。保護層８０は、たとえば、ポリイミド樹脂またはＰＢＯ（Polybenzoxazole）樹脂により形成されていてもよい。保護層８０の厚さは、たとえば、３μｍ以上１５μｍ以下であってもよい。保護層８０は、表面電極２３を選択的に被覆している。より具体的には、保護層８０は、素子形成領域２０においてエミッタパッド３３を露出させる開口８１を有しており、外側領域２１においては表面電極２３を被覆している。
［素子チップ１０の耐圧低下防止構造（第１形態）］
　次に、図３、図４Ａおよび図４Ｂに加えて図６および図７を参照して、素子チップ１０の耐圧低下防止構造について説明を加える。
　まず図３を参照して、この実施形態では、外側領域２１において表面電極２３の各部の間にスペース８２が設けられている。スペース８２は、たとえば図３の紙面右から左に向かって順に、ゲートフィンガー２８およびこれに隣接するエミッタ引き回し部３４に挟まれたスペース８２と、エミッタ引き回し部３４およびこれに隣接するフィールドプレート電極２４に挟まれたスペース８２と、互いに隣接するフィールドプレート電極２４に挟まれたスペース８２（図３では３つ）と、フィールドプレート電極２４およびこれに隣接する等電位ポテンシャル電極２５に挟まれたスペース８２とを含んでいてもよい。
　保護層８０が有機樹脂層である場合、有機樹脂層は外部からのスクラッチ等の機械応力に対しては十分な耐性を有するが、外部からの水分(ＯＨ－、Ｈ＋等)の侵入に対しては、十分な耐性を有しているとは言えない。そのため、保護層８０およびスペース８２を通過した水分が層間絶縁層６６に入り込んで分極することによって、終端領域５９等の耐圧保持構造部の電界バランスを崩し、耐圧変動を発生させる場合がある。そこで、この実施形態では、図４Ａ、図６および図７に示すように、半導体チップ１６から絶縁された封止導電層８３を層間絶縁層６６に設けることによって、層間絶縁層６６の一部を被覆し、外部からの水分(ＯＨ－、Ｈ＋等)の侵入を防いでいる。封止導電層８３は、層間絶縁層６６の一部を被覆する観点から被覆導電層と称してもよい。
　次に、封止導電層８３を含む耐圧低下防止構造について、図４Ａ、図４Ｂ、図６および図７を参照して具体的に説明する。なお、図４Ａでは、互いに隣接するフィールドプレート電極２４に挟まれたスペース８２に対向する封止導電層８３を示しているが、他のスペース８２にも同様の封止導電層８３を配置することができる。
　まず図４Ａを参照して、フィールドプレート電極２４は、コンタクト部８４と、表層部８５とを含む。
　コンタクト部８４は、層間絶縁層６６に埋め込まれ、フィールドリミット領域６１に接続されている。この実施形態では、層間絶縁層６６が第１層８６および第１層８６上の第２層８７の積層構造を有している。コンタクト部８４は、第１層８６および第２層８７を連続して貫通する第５コンタクト孔７５を介してフィールドリミット領域６１に達している。層間絶縁層６６の第１層８６および第２層８７は、図４Ａではその境界部８８が明示されているが、第１層８６および第２層８７が同じ材料により形成されている場合、当該境界部８８が確認できなくてもよい。この場合、第１主面１７からの高さに基づいて第１層８６に対応する部分を第１部分と称し、第２層８７に対応する部分を第２部分と称してもよい。
　第１層８６および第２層８７は、それぞれ、第１主面１７に沿って一様な第１厚さＴ１および第２厚さＴ２を有している。第１層８６の第１厚さＴ１は、第２層８７の第２厚さＴ２よりも厚くてもよい。たとえば、第１厚さＴ１が３０００Å以上２００００Å以下であり、第２厚さＴ２が１０００Å以上１００００Å以下であってもよい。図３で示した層間絶縁層６６の外側被覆部６８の厚さＴＣは、第１厚さＴ１および第２厚さＴ２の合計厚さであってもよい。なお、図４Ａでは、半導体チップ１６の構造がデフォルメされ第２層８７の一部が厚く示されているため、見かけでは厚さＴＣが第１厚さＴ１および第２厚さＴ２の合計厚さよりも厚くなっている。
　一方、前述したように、層間絶縁層６６の素子被覆部６７の厚さＴＡは、外側領域２１を被覆する層間絶縁層６６の外側被覆部６８の厚さＴＣよりも薄い。厚さＴＡは、第１厚さＴ１と略同じであってもよい。したがって、厚さＴＡは、たとえば、３０００Å以上２００００Å以下であってもよい。この厚さＴＡと厚さＴＣの違いが、表面電極２３に高低差Ｇ（図３参照）を形成している。
　たとえば、相対的に薄い素子被覆部６７上では表面電極２３の表面高さＨ１が１００００Å以上７５０００Å以下である。一方、素子被覆部６７に比べて相対的に厚い外側被覆部６８上では表面電極２３の表面高さＨ２は、たとえば、１５０００Å以上９５０００Å以下であってもよい。表面高さＨ１と表面高さＨ２との間には、たとえば第２層８７の第２厚さＴ２に相当する高低差Ｇが形成されていてもよい。
　第５コンタクト孔７５は、下部コンタクト孔８９と、上部コンタクト孔９０とを含んでいてもよい。下部コンタクト孔８９が第１層８６に形成され、上部コンタクト孔９０が第２層８７に形成されている。下部コンタクト孔８９は、上部コンタクト孔９０よりも狭い幅を有していてもよい。下部コンタクト孔８９は、層間絶縁層６６の第１層８６を貫通し、半導体チップ１６の第１主面１７（フィールドリミット領域６１）の一部を掘り込んだ態様で形成されている。下部コンタクト孔８９の底部には、ｐ＋型のコンタクト領域９１が形成されている。コンタクト領域９１は、フィールドリミット領域６１においてｐ型不純物濃度が他の領域よりも高い高濃度領域であってもよい。
　フィールドプレート電極２４のコンタクト部８４は、下部コンタクト孔８９に埋め込まれた第１埋め込み部９２と、上部コンタクト孔９０に埋め込まれた第２埋め込み部９３とを含んでいてもよい。
　第１埋め込み部９２は、この実施形態では、バリア層９４およびコンタクトプラグ９５を含む積層構造を有している。第１埋め込み部９２は、フィールドプラグ電極と称してもよい。バリア層９４は、層間絶縁層６６に接するように、下部コンタクト孔８９の内壁に沿って膜状に形成されている。バリア層９４は、下部コンタクト孔８９内においてリセス空間を区画している。バリア層９４は、チタン系金属、より具体的にはチタン層または窒化チタン層を含む単層構造を有していてもよい。バリア層９４は、チタン層および窒化チタン層を含む積層構造を有していてもよい。この場合、窒化チタン層は、チタン層の上に積層されていてもよい。バリア層９４はさらに、下部コンタクト孔８９から第１層８６の表面に引き出され、第１層８６の表面に選択的に形成されている。
　コンタクトプラグ９５は、バリア層９４を挟んで下部コンタクト孔８９に埋め込まれている。コンタクトプラグ９５は、具体的には、下部コンタクト孔８９においてバリア層９４によって区画されたリセス空間に埋め込まれている。コンタクトプラグ９５は、タングステンを含んでいてもよい。
　第２埋め込み部９３は、コンタクトプラグ９５とは異なる導電材料により形成されている。この実施形態では、第２埋め込み部９３は、アルミニウム系金属により形成されている。より具体的には、第２埋め込み部９３は、アルミニウム、銅、アルミニウム－シリコン－銅合金、アルミニウム－シリコン合金、および、アルミニウム－銅合金のうちの少なくとも一種を含んでいてもよい。
　同様に図４Ｂを参照して、第１コンタクト孔７１には、エミッタプラグ電極９６が埋め込まれている。エミッタプラグ電極９６は、この実施形態では、バリア層９７およびコンタクトプラグ９８を含む積層構造を有している。バリア層９７は、層間絶縁層６６に接するように、第１コンタクト孔７１の内壁に沿って膜状に形成されている。バリア層９７は、第１コンタクト孔７１内においてリセス空間を区画している。バリア層９７は、チタン系金属、より具体的にはチタン層または窒化チタン層を含む単層構造を有していてもよい。バリア層９７は、チタン層および窒化チタン層を含む積層構造を有していてもよい。この場合、窒化チタン層は、チタン層の上に積層されていてもよい。バリア層９７はさらに、第１コンタクト孔７１から層間絶縁層６６の表面に引き出され、層間絶縁層６６の表面に選択的に形成されている。
　コンタクトプラグ９８は、バリア層９７を挟んで第１コンタクト孔７１に埋め込まれている。コンタクトプラグ９８は、具体的には、第１コンタクト孔７１においてバリア層９７によって区画されたリセス空間に埋め込まれている。コンタクトプラグ９８は、タングステンを含んでいてもよい。
　エミッタ端子電極１１は、コンタクトプラグ９８とは異なる導電材料により形成されている。この実施形態では、エミッタ端子電極１１は、アルミニウム系金属により形成されている。より具体的には、エミッタ端子電極１１は、アルミニウム、銅、アルミニウム－シリコン－銅合金、アルミニウム－シリコン合金、および、アルミニウム－銅合金のうちの少なくとも一種を含んでいてもよい。なお、表面電極２３のその他の部分であるゲート端子電極１２および等電位ポテンシャル電極２５も、エミッタ端子電極１１と同じ導電材料により形成されていてもよい。このように表面電極２３が金属材料により形成されている場合、表面電極２３は表面メタルと称してもよい。
　表層部８５は、コンタクト部８４から層間絶縁層６６（第２層８７）の表面に引き出された引き出し部として形成されている。表層部８５は、第２埋め込み部９３と同じ材料により第２埋め込み部９３と一体的に形成されている。より具体的には、表層部８５は、第５コンタクト孔７５の周縁（この実施形態では、上部コンタクト孔９０の周縁）から層間絶縁層６６の表面に沿う横方向に延びており、第５コンタクト孔７５の周縁から一定幅の層間絶縁層６６の表面領域を接触して被覆している。
　互いに隣接するフィールドプレート電極２４の表層部８５の端部９９は、層間絶縁層６６の表面上でスペース８２を空けて対向している。なお、フィールドプレート電極２４において、表層部８５と同じ材料により形成された部分（この実施形態では、表層部８５および第２埋め込み部９３）を主電極層と称し、前記主電極層と異なる材料により形成され、終端領域５９に直接接続された部分（この実施形態では、第１埋め込み部９２）をコンタクト電極層と称してもよい。
　封止導電層８３は、この実施形態では、層間絶縁層６６内に埋め込まれた埋め込み導電層として形成されている。より具体的には、封止導電層８３は、層間絶縁層６６の厚さ方向（縦方向）に関して、層間絶縁層６６の第１層８６上に形成されており、第２層８７に被覆されている。また、封止導電層８３は、層間絶縁層６６の厚さ方向（縦方向）に関して、フィールド絶縁層６２の直上に配置されており、層間絶縁層６６（第１層８６）およびフィールド絶縁層６２を挟んで半導体チップ１６のｎ型部分（この実施形態では、ドリフト領域３８）に対向している。また、封止導電層８３は、層間絶縁層６６の表面に沿う横方向に関して、隣り合うフィールドプレート電極２４の間の領域に配置されている。この実施形態では、隣り合うコンタクト部８４で挟まれた第１層８６の表面領域に封止導電層８３が配置されている。
　封止導電層８３は、第１層８６上のバリア層９４に支持された導電材料により形成されている。この導電材料は、コンタクト部８４（この実施形態では、第２埋め込み部９３）と同じ材料であってもよい。つまり、封止導電層８３は、アルミニウム系金属により形成されている。より具体的には、封止導電層８３は、アルミニウム、銅、アルミニウム－シリコン－銅合金、アルミニウム－シリコン合金、および、アルミニウム－銅合金のうちの少なくとも一種を含んでいてもよい。このように封止導電層８３が金属材料により形成されている場合、封止導電層８３は封止メタルと称してもよい。また、封止導電層８３は、バリア層９４と、アルミニウム系金属により形成された主導電層との積層構造を有していると定義してもよい。
　フィールドプレート電極２４のコンタクト部８４は、封止導電層８３に向かって第１層８６上の領域に選択的に突出した突出部１００を含む。図４Ａでは、コンタクト部８４から突出部１００および表層部８５が上下に並んで引き出されているため、当該突出部１００を第１引き出し部１０１と称し、第５コンタクト孔７５外の表層部８５の部分を第２引き出し部１０２と称してもよい。第１引き出し部１０１が層間絶縁層６６の内部に埋め込まれ、第２引き出し部１０２は層間絶縁層６６の表面に形成されている。第１引き出し部１０１と第２引き出し部１０２は、層間絶縁層６６の一部（この実施形態では第２層８７）を挟んで上下に対向している。
　また、コンタクト部８４の周面から第２引き出し部１０２の横方向端部までの距離Ｄ２は、コンタクト部８４の周面から第１引き出し部１０１（突出部１００）の横方向端部までの距離Ｄ１よりも長い。たとえば、距離Ｄ１が０μｍ以上１０μｍ以下であり、距離Ｄ２が５μｍ以上１５μｍ以下であってもよい。また、第１引き出し部１０１（突出部１００）は、第１主面１７に沿う方向においてフィールド絶縁層６２の開口６３よりも外側にまで延びている。これにより、開口６３の全体がコンタクト部８４および第１引き出し部１０１（突出部１００）によって上側から覆われると共に、フィールド絶縁層６２の開口６３の近傍の周縁部が第１引き出し部１０１に覆われている。
　表層部８５の第２引き出し部１０２は、層間絶縁層６６の厚さ方向において封止導電層８３に重なるオーバーラップ部として形成されている。言い換えれば、封止導電層８３は、層間絶縁層６６の厚さ方向において表層部８５の一部に対向している。したがって、封止導電層８３は、図４Ａにおいて、横方向中央部がスペース８２に対向し、かつ横方向両端部が表層部８５の第２引き出し部１０２に対向している。
　また、第１引き出し部１０１（突出部１００）と封止導電層８３との間の第１間隔Ｗ１は、隣り合うフィールドプレート電極２４の第２引き出し部１０２の端部９９の間の第２間隔Ｗ２（スペース８２の幅）よりも狭い。たとえば、第１間隔Ｗ１は１μｍ以上であり、第２間隔Ｗ２は１０μｍ以上であってもよく、第１間隔Ｗ１が１μｍ以上５μｍ以下であり、第２間隔Ｗ２が１０μｍ以上１５μｍ以下であることが好ましい。
　ここで、図６および図７を参照して、フィールドプレート電極２４および封止導電層８３の平面パターンについて説明する。図６および図７では、明瞭化のため、封止導電層８３の平面パターンの説明に必要な構成要素のみを示し、その他の構成であり図２～図５に示された構成要素の一部を省略している。また、図６および図７では、フィールドプレート電極２４にハッチングを付して示し、封止導電層８３を破線で示している。
　図６および図７を参照して、この実施形態では、複数のフィールドプレート電極２４の間のスペース８２は、平面視ライン状に形成されている。より具体的には、各フィールドプレート電極２４が素子形成領域２０を取り囲む無端状であるため、スペース８２も素子形成領域２０を取り囲む無端状である。
　封止導電層８３は、当該ライン状のスペース８２に沿って延びる平面視ライン状に形成されている。たとえば、図６に示すように、封止導電層８３が平面視無端状に形成され、無端状のスペース８２の全周にわたって重なっていてもよい。また、図７に示すように、スペース８２の周方向に沿って、複数のライン状（直線状、曲線状）の封止導電層８３が互いに間隔を空けて配列されていてもよい。封止導電層８３は、平面視において、周方向内側のフィールドプレート電極２４に重なる内側周縁部１０３と、周方向外側のフィールドプレート電極２４に重なる外側周縁部１０４とを含んでいてもよい。内側周縁部１０３および外側周縁部１０４は、それぞれ、封止導電層８３の長さ方向全体にわたってフィールドプレート電極２４にオーバーラップしていてもよい。
　以上、この実施形態によれば、図４Ａ、図６および図７に示すように、スペース８２に対向するように（平面視で重なるように）封止導電層８３が配置されている。これにより、スペース８２を介して層間絶縁層６６の内部への水分(ＯＨ－、Ｈ＋等)の侵入を防止することができる。その結果、水分等に起因する分極によって耐圧が変動することを抑制することができ、フィールドリミット領域６１近傍の耐圧の低下を抑制することができる。
　また、フィールドプレート電極２４の第２引き出し部１０２および封止導電層８３が、層間絶縁層６６の厚さ方向において互いにオーバーラップしている。これにより、図６および図７に示すように、封止導電層８３が配置された領域においてスペース８２が完全に封止導電層８３と重なり合う。その結果、層間絶縁層６６の内部への水分(ＯＨ－、Ｈ＋等)の侵入防止効果を一層高めることができる。
　さらに、フィールドプレート電極２４が、封止導電層８３に向かって突出する突出部１００（第１引き出し部１０１）を有している。これにより、フィールドプレート電極２４（コンタクト部８４）と封止導電層８３との第１間隔Ｗ１を狭くすることができる。その結果、水分(ＯＨ－、Ｈ＋等)の侵入経路を狭くできるので、層間絶縁層６６の内部への水分(ＯＨ－、Ｈ＋等)の侵入防止効果を一層高めることができる。
［半導体装置１の製造方法］
　次に、半導体装置１の製造方法について説明する。図８Ａおよび図８Ｂ～図１７Ａおよび図１７Ｂは、半導体装置１の製造工程の一部を工程順に示す図であって、主に素子チップ１０の製造工程を示している。図８Ａおよび図８Ｂ～図１７Ａおよび図１７Ｂのうち、「Ａ」と併記された番号の図面は図４Ａに対応する断面を示し、「Ｂ」と併記された番号の図面は図４Ｂに対応する断面を示している。
　半導体装置１を製造するには、まず、素子チップ１０が準備されてもよい。素子チップ１０を製造するには、半導体ウエハの状態の半導体基板３７が用意される。次に、半導体基板３７に、半導体装置１にそれぞれ対応した複数の装置形成領域が設定される。各装置形成領域は、素子形成領域２０、外側領域２１およびスクライブ領域２２を含む。前記複数の装置形成領域には、同一の構造が同時に形成される。各装置形成領域に所定の構造が作り込まれた後、半導体基板３７は、各装置形成領域のスクライブ領域２２の周縁に沿って切断される。以下では、１つの装置形成領域の構造について説明する。
　次に、図８Ａおよび図８Ｂを参照して、半導体基板３７の第１主面１７にフィールド絶縁層６２が選択的に形成される。フィールド絶縁層６２を形成するには、たとえば、第１主面１７の全面を熱酸化することによって熱酸化膜を形成する。次に、この熱酸化膜においてフィールド絶縁層６２を形成すべき領域を露出させる開口を有する窒化膜を、熱酸化膜上に選択的に形成する。次に、前記窒化膜の開口から露出する熱酸化膜をＬＯＣＯＳ酸化することによって、フィールド絶縁層６２が形成される。フィールド絶縁層６２の形成後、窒化膜は除去される。
　次の工程は、終端領域５９の形成工程である。図９Ａおよび図９Ｂを参照して、まず、第１主面１７の全面を熱酸化することによって熱酸化膜１０９を形成する。次に、前記熱酸化膜１０９上に、所定パターンを有するイオン導入マスク（図示せず）が形成される。前記イオン導入マスクは、複数の終端領域５９を形成すべき領域をそれぞれ露出させる複数の開口を有している。次に、ｐ型不純物が、イオン導入マスクを介して半導体基板３７に導入される。これにより、複数の終端領域５９（図９Ａでは、フィールドリミット領域６１）が形成される。その後、イオン導入マスクおよび熱酸化膜１０９は除去される。
　次に、図１０Ａおよび図１０Ｂを参照して、素子形成領域２０にＦＥＴ構造４１が形成される。ＦＥＴ構造４１を形成するには、たとえば、所定パターンを有するハードマスク（たとえば、堆積酸化膜等のＣＶＤ酸化膜）が第１主面１７上に形成される。ハードマスクは、ゲートトレンチ４３およびエミッタトレンチ５２を形成すべき領域をそれぞれ露出させる複数の開口を有している。次に、半導体基板３７の不要な部分が、前記ハードマスクを介するエッチング法によって除去される。これにより、ゲートトレンチ４３およびエミッタトレンチ５２が素子形成領域２０に形成される。その後、ハードマスクは除去される。
　次に、ゲート絶縁層４４、エミッタ絶縁層５３および第１表面絶縁膜５５が形成される。ゲート絶縁層４４、エミッタ絶縁層５３および第１表面絶縁膜５５は、ＣＶＤ法または熱酸化処理法によって形成されてもよい。次に、ゲート電極層４５、エミッタ電位電極層５４、ゲート引き出し電極層５６およびエミッタ引き出し電極層５７（いずれも図５参照）が形成される。ゲート電極層４５およびエミッタ電位電極層５４は、導電性ポリシリコンを含む。ゲート電極層４５、エミッタ電位電極層５４、ゲート引き出し電極層５６およびエミッタ引き出し電極層５７は、ＣＶＤ法によって形成されてもよい。次に、たとえば熱酸化処理法によって、ゲート電極層４５およびエミッタ電位電極層５４の表面に第２表面絶縁膜５８が形成され、半導体基板３７の第１主面１７に第３表面絶縁膜６４が形成される。
　次に、ｎ＋型の複数のキャリアストレージ領域４８が形成される。この工程は、まず、所定パターンを有するイオン導入マスク（図示せず）が、第１主面１７の上に形成される。イオン導入マスクは、複数のキャリアストレージ領域４８を形成すべき領域をそれぞれ露出させる複数の開口を有している。次に、ｎ型不純物が、イオン導入マスクを介して半導体基板３７に導入される。次に、ｎ型不純物が熱拡散することによって複数のキャリアストレージ領域４８が形成される。その後、イオン導入マスクは、除去される。
　次に、ｐ型の複数のボディ領域４６が形成される。この工程は、まず、所定パターンを有するイオン導入マスク（図示せず）が、第１主面１７の上に形成される。イオン導入マスクは、複数のボディ領域４６を形成すべき領域をそれぞれ露出させる複数の開口を有している。次に、ｐ型不純物が、イオン導入マスクを介して半導体基板３７に導入される。次に、ｐ型不純物が熱拡散することによって複数のボディ領域４６が形成される。その後、イオン導入マスクは、除去される。
　次に、ｎ＋型の複数のエミッタ領域４７が形成される。この工程は、まず、所定パターンを有するイオン導入マスク（図示せず）が、第１主面１７の上に形成される。イオン導入マスクは、複数のエミッタ領域４７を形成すべき領域をそれぞれ露出させる複数の開口を有している。次に、ｎ型不純物が、イオン導入マスクを介して半導体基板３７に導入される。次に、ｎ型不純物が熱拡散することによって複数のエミッタ領域４７が形成される。その後、イオン導入マスクは、除去される。
　次に、図１１Ａおよび図１１Ｂを参照して、層間絶縁層６６の第１層８６が、第１主面１７を被覆するように形成される。第１層８６は、ＣＶＤ法によって形成されてもよい。第１層８６は、たとえば、３０００Å以上２００００Å以下の厚さを有していてもよい。
　次に、図１２Ａおよび図１２Ｂを参照して、複数のコンタクトトレンチ４９および複数の下部コンタクト孔８９が第１層８６に形成される。次に、ｐ＋型の複数のコンタクト領域５０およびコンタクト領域９１が形成される。この工程は、所定パターンを有するイオン導入マスク（図示せず）を介して、ｐ型不純物がコンタクトトレンチ４９および下部コンタクト孔８９を介して半導体基板３７に導入される。これにより、複数のコンタクト領域５０およびコンタクト領域９１が形成される。次に、たとえばスパッタ法によってバリア層９４およびバリア層９７が形成される。次に、たとえばＣＶＤ法によって、タングステンを堆積して、第１主面１７の全体を覆うようにプラグベース電極層（図示せず）が形成される。その後、前記プラグベース電極層の不要な部分が除去される。プラグベース電極層の不要な部分は、エッチング法（エッチバック）によって除去されてもよい。プラグベース電極層の不要な部分は、第１層８６が露出するまで除去される。これにより、コンタクトプラグ９５およびコンタクトプラグ９８が形成される。
　次に、図１３Ａおよび図１３Ｂを参照して、第１電極層１０７が形成される。第１電極層１０７は、封止導電層８３、フィールドプレート電極２４のコンタクト部８４（第２埋め込み部９３）およびエミッタ端子電極１１等のベースとなる導電層である。この工程では、第１電極層１０７が形成されパターニングすることによって、外側領域２１に封止導電層８３および第２埋め込み部９３が形成される。素子形成領域２０においては、エミッタ端子電極１１の下側部分が形成される。第１電極層１０７は、アルミニウム系金属により形成されている。より具体的には、第１電極層１０７は、アルミニウム、銅、アルミニウム－シリコン－銅合金、アルミニウム－シリコン合金、および、アルミニウム－銅合金のうちの少なくとも一種を含んでいてもよい。また、第１電極層１０７は、スパッタ法によって形成されてもよい。
　次に、図１４Ａおよび図１４Ｂを参照して、層間絶縁層６６の第２層８７が、封止導電層８３、第２埋め込み部９３およびエミッタ端子電極１１を被覆するように、第１層８６上に形成される。第２層８７は、ＣＶＤ法によって形成されてもよい。第２層８７は、たとえば、１０００Å以上１００００Å以下の厚さを有していてもよい。この時点では、素子形成領域２０および外側領域２１の両方が第２層８７で覆われている。
　次に、図１５Ａおよび図１５Ｂを参照して、たとえばエッチング法によって、第２層８７が選択的に除去される。これにより、上部コンタクト孔９０が形成されると共に、素子形成領域２０ではエミッタ端子電極１１が露出する。この際、コンタクト部８４が突出部１００を有しており、上部コンタクト孔９０の設計開口幅よりも幅広に形成されている。そのため、上部コンタクト孔９０の開口位置が多少横方向にずれても、コンタクト部８４を露出させることができる。
　次に、図１６Ａおよび図１６Ｂを参照して、第２電極層１０８が形成される。第２電極層１０８は、フィールドプレート電極２４の表層部８５およびエミッタ端子電極１１等のベースとなる導電層である。この工程では、第２電極層１０８が形成されパターニングすることによって、外側領域２１に表層部８５が形成される。素子形成領域２０においては、エミッタ端子電極１１の上側部分が形成されることによってエミッタ端子電極１１が厚膜化する。第２電極層１０８は、アルミニウム系金属により形成されている。より具体的には、第２電極層１０８は、アルミニウム、銅、アルミニウム－シリコン－銅合金、アルミニウム－シリコン合金、および、アルミニウム－銅合金のうちの少なくとも一種を含んでいてもよい。また、第２電極層１０８は、スパッタ法によって形成されてもよい。これにより、表面電極２３が形成される。
　次に、図１７Ａおよび図１７Ｂを参照して、表面電極２３を覆うように、層間絶縁層６６上に保護層８０が形成される。この工程では、保護層８０の材料（たとえば、ポリイミドからなる感光性樹脂の液体）が、半導体基板３７に対して層間絶縁層６６の上からスプレー塗布されて、感光性樹脂の保護層８０が形成される。その後、保護層８０をパターニングすることによって、エミッタ端子電極１１を露出させる開口８１（図３参照）が形成される。
　次に、半導体基板３７が、所定の厚さになるまで薄化される。薄化工程は、第２主面１８に対する研削法によって、半導体基板３７を薄化する工程を含む。研削法は、ＣＭＰ（Chemical Mechanical Polishing）法であってもよい。薄化工程は、研削法に代えて、第２主面１８に対するエッチング法によって、半導体基板３７を薄化する工程を含んでいてもよい。エッチング法は、ウエットエッチング法であってもよい。
　次に、ｎ型のバッファ層３９が、第２主面１８の表層部に形成される。この工程では、ｎ型不純物が、半導体基板３７の第２主面１８の全域に導入される。これにより、ｎ型のバッファ層３９が形成される。次に、ｐ＋型のコレクタ領域４０が、第２主面１８の表層部に形成される。この工程は、ｐ型不純物が、半導体基板３７の第２主面１８の全域に導入される。これにより、コレクタ領域４０が形成される。
　次に、コレクタ端子電極１３が、第２主面１８に形成される。コレクタ端子電極１３は、スパッタ法によって形成されてもよい。その後、各装置形成領域のスクライブ領域２２に沿って半導体基板３７が切断されて、素子チップ１０（半導体チップ１６）が切り出される。
　その後は、各素子チップ１０を金属板６に接合し、導線１５によってリード端子９とエミッタ端子電極１１およびゲート端子電極１２とが接続される。そして、素子チップ１０をパッケージ本体２で封止することによって、図１に示す半導体装置１が得られる。
［素子チップ１０の耐圧低下防止構造（第２形態）］
　図１８Ａおよび図１８Ｂは、それぞれ、素子チップ１０の外側領域２１および素子形成領域２０における模式的な断面図である。図１８Ａおよび図１８Ｂは、それぞれ、前述の図４Ａおよび図４Ｂに対応する図である。図１８Ａおよび図１８Ｂは、素子チップ１０の耐圧低下防止構造の第２形態を示している。以下では、図４Ａおよび図４Ｂと異なる構成要素について説明し、図４Ａおよび図４Ｂと共通する構成要素の説明は、図１８Ａおよび図１８Ｂにおいて図４Ａおよび図４Ｂと同じ参照符号を使用することによって省略する。
　図１８Ａおよび図１８Ｂの素子チップ１０では、フィールドプレート電極２４のコンタクト部８４が、層間絶縁層６６の第１層８６および第２層８７に一体的に埋め込まれた単一の導電材料により形成された埋め込み部１１０を有している。また、エミッタプラグ電極１１１が、エミッタ端子電極１１と単一の導電材料により一体的に形成されている。この点が、第１埋め込み部９２および第２埋め込み部９３を含むコンタクト部８４およびコンタクトプラグ９８（タングステンプラグ）を含むエミッタプラグ電極９６を有する図４Ａおよび図４Ｂの素子チップ１０と異なる点である。
　埋め込み部１１０およびエミッタプラグ電極１１１は、アルミニウム系金属により形成されている。より具体的には、埋め込み部１１０およびエミッタプラグ電極１１１は、アルミニウム、銅、アルミニウム－シリコン－銅合金、アルミニウム－シリコン合金、および、アルミニウム－銅合金のうちの少なくとも一種を含んでいてもよい。
　バリア層９４は、埋め込み部１１０と層間絶縁層６６（この実施形態では、第１層８６）および第１主面１７との間に介在している。埋め込み部１１０は、バリア層９４を介してコンタクト領域９１に接続され、バリア層９７は、エミッタプラグ電極１１１と層間絶縁層６６および第１主面１７との間に介在している。エミッタプラグ電極１１１は、バリア層９７を介してエミッタ領域４７およびコンタクト領域５０に接続されている。
［素子チップ１０の耐圧低下防止構造（第３形態）］
　図１９Ａおよび図１９Ｂは、それぞれ、素子チップ１０の外側領域２１および素子形成領域２０における模式的な断面図である。図１９Ａおよび図１９Ｂは、それぞれ、前述の図１８Ａおよび図１８Ｂに対応する図である。図１９Ａおよび図１９Ｂは、素子チップ１０の耐圧低下防止構造の第３形態を示している。以下では、図１８Ａおよび図１８Ｂと異なる構成要素について説明し、図１８Ａおよび図１８Ｂと共通する構成要素の説明は、図１９Ａおよび図１９Ｂにおいて図１８Ａおよび図１８Ｂと同じ参照符号を使用することによって省略する。
　図１９Ａおよび図１９Ｂの素子チップ１０では、まず、バリア層９４が省略されている点が、図１８Ａおよび図１８Ｂの素子チップ１０と異なる点である。これにより、埋め込み部１１０は、フィールドリミット領域６１に直接的に接続されている。
　また、素子形成領域２０において、ＦＥＴ構造４１に代えてダイオード構造１１２が形成されている。ダイオード構造１１２は、第１主面１７の表層部に形成されたｐ型のアノード領域１１３と、第２主面１８の表層部にドリフト領域３８の一部により形成されたｎ型のカソード領域１１４とを含む。アノード領域１１３のｐ型不純物濃度は、１．０×１０１３ｃｍ－３以上１．０×１０１7ｃｍ－３以下であってもよい。カソード領域１１４のｎ型不純物濃度は、１．０×１０１３ｃｍ－３以上１．０×１０１５ｃｍ－３以下であってもよい。また、カソード領域１１４には、たとえば、重金属（たとえば、Ａｕ、Ｐｔ等）の拡散、電子線照射等によって結晶欠陥１１５が形成されていてもよい。これにより、ダイオード構造１１２は、逆回復時間（ｔｒｒ）が比較的小さくされたファストリカバリダイオード（高速ダイオード）として構成されていてもよい。
　素子形成領域２０において、表面電極２３はアノード端子電極１１６を含んでいてもよい。アノード端子電極１１６は、アルミニウム系金属により形成されている。より具体的には、アノード端子電極１１６は、アルミニウム、銅、アルミニウム－シリコン－銅合金、アルミニウム－シリコン合金、および、アルミニウム－銅合金のうちの少なくとも一種を含んでいてもよい。アノード端子電極１１６は、第１コンタクト孔７１に埋め込まれたコンタクト部１１７を含み、コンタクト部１１７がアノード領域１１３に直接接することによってアノード領域１１３に電気的に接続されている。
　また、素子形成領域２０は、半導体チップ１６の第２主面１８の表層部に形成されたｎ＋型のコンタクト領域１１８を含む。コンタクト領域１１８は、第２主面１８から露出している。コンタクト領域１１８は、第２主面１８の表層部において半導体チップ１６の全域に形成されていてもよい。コンタクト領域１１８のｎ型不純物濃度は、１．０×１０１９ｃｍ－３以上１．０×１０２０ｃｍ－３以下であってもよい。
　半導体チップ１６の第２主面１８には、裏面電極の一例としてのカソード端子電極１１９を含む。カソード端子電極１１９は、第２主面１８（コンタクト領域１１８）との間でオーミック接触を形成している。カソード端子電極１１９は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含んでいてもよい。カソード端子電極１１９は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層またはＡｌ層を含む単層構造を有していてもよい。カソード端子電極１１９は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも２つを任意の態様で積層させた積層構造を有していてもよい。
［素子チップ１０の耐圧低下防止構造（第４形態）］
　図２０Ａおよび図２０Ｂは、それぞれ、素子チップ１０の外側領域２１および素子形成領域２０における模式的な断面図である。図２０Ａおよび図２０Ｂは、それぞれ、前述の図４Ａおよび図４Ｂに対応する図である。図２０Ａおよび図２０Ｂは、素子チップ１０の耐圧低下防止構造の第４形態を示している。図２１および図２２は、封止導電層８３の平面パターンを模式的に示す図である。以下では、図４Ａおよび図４Ｂと異なる構成要素について説明し、図４Ａおよび図４Ｂと共通する構成要素の説明は、図２０Ａおよび図２０Ｂにおいて図４Ａおよび図４Ｂと同じ参照符号を使用することによって省略する。
　図２０Ａおよび図２０Ｂの素子チップ１０では、層間絶縁層６６が第１層８６および第２層８７の積層構造ではなく、単層構造で形成されている。この層間絶縁層６６の表面に、表面電極２３および封止導電層８３が共に形成されている。封止導電層８３は、隣り合うフィールドプレート電極２４の間のスペース８２に配置されている。
　また、封止導電層８３は、層間絶縁層６６の厚さ方向（縦方向）に関して、フィールド絶縁層６２の直上に配置されており、層間絶縁層６６およびフィールド絶縁層６２を挟んで半導体チップ１６のｎ型部分（この実施形態では、ドリフト領域３８）に対向している。
　ここで、図２１および図２２を参照して、図２０Ａのフィールドプレート電極２４および封止導電層８３の平面パターンについて説明する。図２１および図２２では、明瞭化のため、封止導電層８３の平面パターンの説明に必要な構成要素のみを示している。また、図２１および図２２では、フィールドプレート電極２４にハッチングを付して示している。
　図２１および図２２を参照して、この実施形態では、複数のフィールドプレート電極２４の間のスペース８２は、平面視ライン状に形成されている。より具体的には、各フィールドプレート電極２４が素子形成領域２０を取り囲む無端状であるため、スペース８２も素子形成領域２０を取り囲む無端状である。
　封止導電層８３は、当該ライン状のスペース８２に沿って延びる平面視ライン状に形成されている。たとえば、図２１に示すように、封止導電層８３が平面視無端状に形成され、無端状のスペース８２の全周にわたって重なっていてもよい。また、図２２に示すように、スペース８２の周方向に沿って、複数のライン状（直線状、曲線状）の封止導電層８３が互いに間隔を空けて配列されていてもよい。封止導電層８３は、平面視において、フィールドプレート電極２４の内側周縁部１２０および外側周縁部１２１で挟まれた領域に配置されている。封止導電層８３は、内側周縁部１２０および外側周縁部１２１の両方から間隔を空けて形成されている。これにより、封止導電層８３は、スペース８２よりも狭い幅を有している。
　この実施形態によれば、図２０Ａ、図２１および図２２に示すように、スペース８２に封止導電層８３が配置されている。これにより、スペース８２を介して層間絶縁層６６の内部への水分(ＯＨ－、Ｈ＋等)の侵入を防止することができる。その結果、水分等に起因する分極によって耐圧が変動することを抑制することができ、フィールドリミット領域６１近傍の耐圧の低下を抑制することができる。
［素子チップ１０の耐圧低下防止構造（第５形態）］
　図２３Ａおよび図２３Ｂは、それぞれ、素子チップ１０の外側領域２１および素子形成領域２０における模式的な断面図である。図２３Ａおよび図２３Ｂは、それぞれ、前述の図２０Ａおよび図２０Ｂに対応する図である。図２３Ａおよび図２３Ｂは、素子チップ１０の耐圧低下防止構造の第５形態を示している。以下では、図２０Ａおよび図２０Ｂと異なる構成要素について説明し、図２０Ａおよび図２０Ｂと共通する構成要素の説明は、図２３Ａおよび図２３Ｂにおいて図２０Ａおよび図２０Ｂと同じ参照符号を使用することによって省略する。
　図２３Ａおよび図２３Ｂの素子チップ１０では、フィールドプレート電極２４のコンタクト部８４が、層間絶縁層６６に一体的に埋め込まれた単一の導電材料により形成された埋め込み部１２２を有している。また、エミッタプラグ電極１２３が、エミッタ端子電極１１と単一の導電材料により一体的に形成されている。この点が、コンタクトプラグ９５（タングステンプラグ）を含むコンタクト部８４およびコンタクトプラグ９８（タングステンプラグ）を含むエミッタプラグ電極９６を有する図２０Ａおよび図２０Ｂの素子チップ１０と異なる点である。
　埋め込み部１２２およびエミッタプラグ電極１２３は、アルミニウム系金属により形成されている。より具体的には、埋め込み部１２２およびエミッタプラグ電極１２３は、アルミニウム、銅、アルミニウム－シリコン－銅合金、アルミニウム－シリコン合金、および、アルミニウム－銅合金のうちの少なくとも一種を含んでいてもよい。
　バリア層９４は、埋め込み部１２２と層間絶縁層６６および第１主面１７との間に介在している。埋め込み部１２２は、バリア層９４を介してコンタクト領域９１に接続され、バリア層９７は、エミッタプラグ電極１２３と層間絶縁層６６および第１主面１７との間に介在している。エミッタプラグ電極１２３は、バリア層９７を介してエミッタ領域４７およびコンタクト領域５０に接続されている。
［素子チップ１０の耐圧低下防止構造（第６形態）］
　図２４Ａおよび図２４Ｂは、それぞれ、素子チップ１０の外側領域２１および素子形成領域２０における模式的な断面図である。図２４Ａおよび図２４Ｂは、それぞれ、前述の図２３Ａおよび図２３Ｂに対応する図である。図２４Ａおよび図２４Ｂは、素子チップ１０の耐圧低下防止構造の第６形態を示している。以下では、図２３Ａおよび図２３Ｂと異なる構成要素について説明し、図２３Ａおよび図２３Ｂと共通する構成要素の説明は、図２４Ａおよび図２４Ｂにおいて図２３Ａおよび図２３Ｂと同じ参照符号を使用することによって省略する。
　図２４Ａおよび図２４Ｂの素子チップ１０では、まず、バリア層９４が省略されている点が、図２３Ａおよび図２３Ｂの素子チップ１０と異なる点である。これにより、埋め込み部１２２は、フィールドリミット領域６１に直接的に接続されている。
　また、素子形成領域２０において、ＦＥＴ構造４１に代えてダイオード構造１２４が形成されている。ダイオード構造１２４は、第１主面１７の表層部に形成されたｐ型のアノード領域１２５と、第２主面１８の表層部にドリフト領域３８の一部により形成されたｎ型のカソード領域１２６とを含む。アノード領域１２５のｐ型不純物濃度は、１．０×１０１３ｃｍ－３以上１．０×１０１６ｃｍ－３以下であってもよい。カソード領域１２６のｎ型不純物濃度は、１．０×１０１３ｃｍ－３以上１．０×１０１５ｃｍ－３以下であってもよい。また、カソード領域１２６には、たとえば、重金属（たとえば、Ａｕ、Ｐｔ等）の拡散、電子線照射等によって結晶欠陥１２７が形成されていてもよい。これにより、ダイオード構造１２４は、逆回復時間（ｔｒｒ）が比較的小さくされたファストリカバリダイオード（高速ダイオード）として構成されていてもよい。
　素子形成領域２０において、表面電極２３はアノード端子電極１２８を含んでいてもよい。アノード端子電極１２８は、アルミニウム系金属により形成されている。より具体的には、アノード端子電極１２８は、アルミニウム、銅、アルミニウム－シリコン－銅合金、アルミニウム－シリコン合金、および、アルミニウム－銅合金のうちの少なくとも一種を含んでいてもよい。アノード端子電極１２８は、第１コンタクト孔７１に埋め込まれたコンタクト部１２９を含み、コンタクト部１２９がアノード領域１２５に直接接することによってアノード領域１２５に電気的に接続されている。
　また、素子形成領域２０は、半導体チップ１６の第２主面１８の表層部に形成されたｎ＋型のコンタクト領域１３０を含む。コンタクト領域１３０は、第２主面１８から露出している。コンタクト領域１３０は、第２主面１８の表層部において半導体チップ１６の全域に形成されていてもよい。コンタクト領域１３０のｎ型不純物濃度は、１．０×１０１９ｃｍ－３以上１．０×１０２０ｃｍ－３以下であってもよい。
　半導体チップ１６の第２主面１８には、裏面電極の一例としてのカソード端子電極１３１を含む。カソード端子電極１３１は、第２主面１８（コンタクト領域１３０）との間でオーミック接触を形成している。カソード端子電極１３１は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含んでいてもよい。カソード端子電極１３１は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層またはＡｌ層を含む単層構造を有していてもよい。カソード端子電極１３１は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも２つを任意の態様で積層させた積層構造を有していてもよい。
［素子チップ１０の耐圧低下防止構造（第７形態）］
　図２５は、素子チップ１０の外側領域２１における模式的な断面図である。図２５は、素子チップ１０の耐圧低下防止構造の第７形態を示している。以下では、図４Ａおよび図４Ｂと異なる構成要素について説明し、図４Ａおよび図４Ｂと共通する構成要素の説明は、図２５において図４Ａおよび図４Ｂと同じ参照符号を使用することによって省略する。
　図２５は、たとえばエミッタ引き回し部３４等のエミッタ電位電極１３２が隣り合って形成されている場合、封止導電層１３３が、当該エミッタ電位電極１３２の間のスペース１３４に対向して形成されていてもよい例を示している。エミッタ電位電極１３２は、終端領域５９のリサーフ層６０に接続されている。したがって、封止導電層１３３は、リサーフ層６０近傍の耐圧の低下を抑制することができる。
［素子チップ１０の耐圧低下防止構造（第８形態）］
　図２６Ａおよび図２６Ｂは、それぞれ、素子チップ１０の外側領域２１および素子形成領域２０における模式的な断面図である。図２６Ａおよび図２６Ｂは、それぞれ、前述の図４Ａおよび図４Ｂに対応する図である。図２６Ａおよび図２６Ｂは、素子チップ１０の耐圧低下防止構造の第８形態を示している。以下では、図４Ａおよび図４Ｂと異なる構成要素について説明し、図４Ａおよび図４Ｂと共通する構成要素の説明は、図２６Ａおよび図２６Ｂにおいて図４Ａおよび図４Ｂと同じ参照符号を使用することによって省略する。
　図２６Ａおよび図２６Ｂの素子チップでは、ＦＥＴ構造４１がＩＧＢＴ構造ではなく、ＭＯＳＦＥＴ構造として構成されている。この場合、エミッタ領域４７がｎ＋型ソース領域１３５であり、コレクタ領域４０がｎ＋型のドレイン領域１３６であってもよい。また、エミッタ端子電極１１がソース端子電極１３７であり、コレクタ端子電極１３がドレイン端子電極１３８であってもよい。
［半導体モジュール２００の全体構成］
　図２７は、本開示の一実施形態に係る半導体モジュール２００の模式的な外観図である。
　半導体モジュール２０１には、１つまたは２つ以上の半導体チップ２０２が組み込まれる。
　半導体モジュール２０１は、この形態では、２つの半導体チップ２０２が組み込まれた構造を有している。以下では、便宜的に、２つの半導体チップ２０２をそれぞれ第１半導体チップ２０２Ａおよび第２半導体チップ２０２Ｂという。第１半導体チップ２０２Ａおよび第２半導体チップ２０２Ｂには、前述の素子チップ１０が適用されてもよい。
　図２７を参照して、半導体モジュール２０１は、第１半導体チップ２０２Ａおよび第２半導体チップ２０２Ｂを収容する筐体２０３を含む。筐体２０３は、樹脂ケース２０４および支持基板２０５を含む。支持基板２０５は、第１半導体チップ２０２Ａおよび第２半導体チップ２０２Ｂを支持する基板である。
　樹脂ケース２０４は、底壁２０６および側壁２０７Ａ，２０７Ｂ，２０７Ｃ，２０７Ｄを含む。底壁２０６は、その法線方向から見た平面視において四角形状（この形態では長方形状）に形成されている。底壁２０６には、貫通孔２０８が形成されている。貫通孔２０８は、底壁２０６において周縁から内方領域に間隔を空けた領域に形成されている。貫通孔２０８は、この形態では、平面視において四角形状（この形態では長方形状）に形成されている。側壁２０７Ａ～２０７Ｄは、底壁２０６の周縁から底壁２０６とは反対側に向けて立設されている。側壁２０７Ａ～２０７Ｄは、底壁２０６とは反対側において開口２０９を区画している。側壁２０７Ａ～２０７Ｄは、底壁２０６との間で内部空間２１０を区画している。
　側壁２０７Ａおよび側壁２０７Ｃは、底壁２０６の短手方向に沿って延びている。側壁２０７Ａおよび側壁２０７Ｃは、底壁２０６の長手方向に互いに対向している。側壁２０７Ｂおよび側壁２０７Ｄは、底壁２０６の長手方向に沿って延びている。側壁２０７Ｂおよび側壁２０７Ｄは、底壁２０６の短手方向に互いに対向している。
　内部空間２１０の４つの角部には、ボルト挿通孔２１１，２１２，２１３，２１４がそれぞれ形成されている。内部空間２１０は、図示しない蓋部材や封止部材（たとえば、封止用ゲル）によって閉塞される。蓋部材は、ボルトによって、ボルト挿通孔２１１，２１２，２１３，２１４にボルト止めされる。
　樹脂ケース２０４は、複数の端子支持部２１５，２１６，２１７，２１８を含む。複数の端子支持部２１５～２１８は、この形態では、第１端子支持部２１５、第２端子支持部２１６、第３端子支持部２１７および第４端子支持部２１８を含む。第１端子支持部２１５および第２端子支持部２１６は、側壁２０７Ａの外壁に取り付けられている。第１端子支持部２１５および第２端子支持部２１６は、この形態では、側壁２０７Ａの外壁と一体的に形成されている。
　第１端子支持部２１５および第２端子支持部２１６は、短手方向に互いに間隔を空けて形成されている。第１端子支持部２１５および第２端子支持部２１６は、ブロック状にそれぞれ形成されている。第１端子支持部２１５および第２端子支持部２１６は、側壁２０７Ａの外壁から長手方向外側に向かってそれぞれ突出している。
　第３端子支持部２１７および第４端子支持部２１８は、側壁２０７Ｃに取り付けられている。第３端子支持部２１７および第４端子支持部２１８は、この形態では、側壁２０７Ｃの外壁と一体的に形成されている。
　第３端子支持部２１７および第４端子支持部２１８は、短手方向に互いに間隔を空けて形成されている。第３端子支持部２１７および第４端子支持部２１８は、ブロック状にそれぞれ形成されている。第３端子支持部２１７および第４端子支持部２１８は、側壁２０７Ｃから長手方向外側に向かってそれぞれ突出している。
　第１端子支持部２１５、第２端子支持部２１６、第３端子支持部２１７および第４端子支持部２１８は、支持壁２１９をそれぞれ有している。各支持壁２１９は、底壁２０６よりも開口２０９側の領域に位置している。各支持壁２１９は、平面視において四角形状に形成されている。
　第１端子支持部２１５および第２端子支持部２１６の間の領域には、第１ボルト挿通孔２２１が形成されている。第３端子支持部２１７および第４端子支持部２１８の間の領域には、第２ボルト挿通孔２２２が形成されている。
　支持基板２０５は、放熱板２２５、絶縁材２２６および回路部２２７を含む。支持基板２０５は、底壁２０６の貫通孔２０８から回路部２２７が露出するように樹脂ケース２０４の外面に取り付けられている。支持基板２０５は、放熱板２２５が樹脂ケース２０４の外面に接着されることにより、樹脂ケース２０４の外面に取り付けられていてもよい。
　放熱板２２５は、金属板であってもよい。放熱板２２５は、金属膜によって被覆された絶縁板であってもよい。放熱板２２５は、その法線方向から見た平面視において四角形状（この形態では長方形状）に形成されている。
　絶縁材２２６は、放熱板２２５の上に形成されている。絶縁材２２６は、絶縁材料を含む実装基板であってもよい。絶縁材２２６は、放熱板２２５の上に膜状に形成された絶縁膜であってもよい。
　回路部２２７は、絶縁材２２６を介して放熱板２２５の上に形成されている。回路部２２７は、複数の配線２３１，２３２，２３３、第１半導体チップ２０２Ａおよび第２半導体チップ２０２Ｂを含む。配線２３１～２３３は、この形態では、第１コレクタ配線２３１、第２コレクタ配線２３２およびエミッタ配線２３３を含む。
　第１コレクタ配線２３１は、板状または膜状に形成されている。第１コレクタ配線２３１は、平面視において四角形状に形成されている。第１コレクタ配線２３１は、放熱板２２５において長手方向一方側（側壁２０７Ａ側）および短手方向一方側（側壁２０７Ｄ側）の領域に配置されている。
　第２コレクタ配線２３２は、板状または膜状に形成されている。第２コレクタ配線２３２は、平面視において四角形状に形成されている。第２コレクタ配線２３２は、第１コレクタ配線２３１から間隔を空けて、放熱板２２５において長手方向他方側（側壁２０７Ｃ側）および短手方向一方側（側壁２０７Ｄ側）の領域に配置されている。
　エミッタ配線２３３は、板状または膜状に形成されている。エミッタ配線２３３は、平面視において四角形状に形成されている。エミッタ配線２３３は、この形態では、放熱板２２５の長手方向に沿って延びる長方形状に形成されている。エミッタ配線２３３は、第１コレクタ配線２３１および第２コレクタ配線２３２から間隔を空けて、放熱板２２５において短手方向他方側（側壁２０７Ｂ側）の領域に配置されている。
　第１半導体チップ２０２Ａは、コレクタ端子電極１３を放熱板に対向させた姿勢で、第１コレクタ配線２３１の上に配置されている。第１半導体チップ２０２Ａのコレクタ端子電極１３は、導電性接合材を介して第１コレクタ配線２３１に接合されている。
　これにより、第１半導体チップ２０２Ａのコレクタ端子電極１３は、第１コレクタ配線２３１に電気的に接続されている。導電性接合材は、半田または導電性ペーストを含んでいてもよい。
　第２半導体チップ２０２Ｂは、コレクタ端子電極１３を放熱板に対向させた姿勢で、第２コレクタ配線２３２の上に配置されている。第２半導体チップ２０２Ｂのコレクタ端子電極１３は、導電性接合材を介して第２コレクタ配線２３２に接合されている。
　これにより、第２半導体チップ２０２Ｂのコレクタ端子電極１３は、第２コレクタ配線２３２に電気的に接続されている。導電性接合材は、半田または導電性ペーストを含んでいてもよい。
　半導体モジュール２０１は、複数の端子２３４，２３５，２３６，２３７を含む。複数の端子２３４～２３７は、コレクタ端子２３４、第１エミッタ端子２３５、共通端子２３６および第２エミッタ端子２３７を含む。
　コレクタ端子２３４は、第１端子支持部２１５に配置されている。コレクタ端子２３４は、第１コレクタ配線２３１に電気的に接続される。コレクタ端子２３４は、第１領域２３８および第２領域２３９を含む。コレクタ端子２３４の第１領域２３８は、内部空間２１０外に位置している。コレクタ端子２３４の第２領域２３９は、内部空間２１０内に位置している。
　コレクタ端子２３４の第１領域２３８は、第１端子支持部２１５の支持壁２１９によって支持されている。コレクタ端子２３４の第２領域２３９は、第１領域２３８から側壁２０７Ａを貫通して内部空間２１０内に引き出されている。コレクタ端子２３４の第２領域２３９は、第１コレクタ配線２３１に電気的に接続される。
　第１エミッタ端子２３５は、第２端子支持部２１６に配置されている。第１エミッタ端子２３５は、エミッタ配線２３３に電気的に接続される。第１エミッタ端子２３５は、第１領域２４０および第２領域２４１を含む。第１エミッタ端子２３５の第１領域２４０は、内部空間２１０外に位置している。第１エミッタ端子２３５の第２領域２４１は、内部空間２１０内に位置している。
　第１エミッタ端子２３５の第１領域２４０は、第２端子支持部２１６の支持壁２１９によって支持されている。第１エミッタ端子２３５の第２領域２４１は、第１領域２４０から側壁２０７Ａを貫通して内部空間２１０内に引き出されている。第１エミッタ端子２３５の第２領域２４１は、エミッタ配線２３３に電気的に接続される。
　共通端子２３６は、第３端子支持部２１７に配置されている。共通端子２３６は、第２コレクタ配線２３２に電気的に接続される。共通端子２３６は、第１領域２４２および第２領域２４３を含む。共通端子２３６の第１領域２４２は、内部空間２１０外に位置している。共通端子２３６の第２領域２４３は、内部空間２１０内に位置している。
　共通端子２３６の第１領域２４２は、第２端子支持部２１６の支持壁２１９によって支持されている。共通端子２３６の第２領域２４３は、第１領域２４０から側壁２０７Ｃを貫通して内部空間２１０内に引き出されている。共通端子２３６の第２領域２４３は、第２コレクタ配線２３２に電気的に接続される。
　第２エミッタ端子２３７は、第４端子支持部２１８に配置されている。第２エミッタ端子２３７は、エミッタ配線２３３に電気的に接続される。第２エミッタ端子２３７は、第１領域２４４および第２領域２４５を含む。第２エミッタ端子２３７の第１領域２４４は、内部空間２１０外に位置している。第２エミッタ端子２３７の第２領域２４５は、内部空間２１０内に位置している。
　第２エミッタ端子２３７の第１領域２４４は、第４端子支持部２１８の支持壁２１９によって支持されている。第２エミッタ端子２３７の第２領域２４５は、第１領域２４４から側壁２０７Ｃを貫通して内部空間２１０内に引き出されている。第２エミッタ端子２３７の第２領域２４５は、エミッタ配線２３３に電気的に接続される。
　半導体モジュール２０１は、複数（この形態では６個）の側壁端子２４６Ａ～２４６Ｈを含む。複数の側壁端子２４６Ａ～２４６Ｈは、内部空間２１０において側壁２０７Ｄに沿って間隔を空けて配置されている。
　複数の側壁端子２４６Ａ～２４６Ｈは、内部接続部２４７および外部接続部２４８をそれぞれ含む。内部接続部２４７は、底壁２０６に配置されている。外部接続部２４８は、内部接続部２４７から側壁２０７Ｄに沿ってライン状に延び、内部空間２１０外に引き出されている。
　複数の側壁端子２４６Ａ～２４６Ｈは、第１半導体チップ２０２Ａ用の３個の側壁端子２４６Ａ～２４６Ｄ、および、第２半導体チップ２０２Ｂ用の３個の側壁端子２４６Ｅ～２４６Ｈを含む。
　側壁端子２４６Ａ～２４６Ｄは、短手方向に沿って第１コレクタ配線２３１と対向している。側壁端子２４６Ａは、第１半導体チップ２０２Ａのゲート端子電極１２に接続されるゲート端子として形成されている。側壁端子２４６Ｂ～２４６Ｄは、たとえば、第１半導体チップ２０２Ａの電流検出用の端子電極（図示せず）等に接続される端子としてそれぞれ形成されている。側壁端子２４６Ｂ～２４６Ｄの少なくとも１つは、開放端子であってもよい。
　側壁端子２４６Ｅ～２４６Ｈは、短手方向に沿って第２コレクタ配線２３２と対向している。側壁端子２４６Ｅは、第２半導体チップ２０２Ｂのゲート端子電極１２に接続されるゲート端子として形成されている。側壁端子２４６Ｆ～２４６Ｈは、第２半導体チップ２０２Ｂの電流検出用の端子電極（図示せず）等に接続される端子としてそれぞれ形成されている。側壁端子２４６Ｆ～２４６Ｈの少なくとも１つは、開放端子であってもよい。
　半導体モジュール２０１は、複数の導線２４９Ａ～２４９Ｊを含む。複数の導線２４９Ａ～２４９Ｊは、金、銀、銅およびアルミニウムのうちの少なくとも１種をそれぞれ含んでいてもよい。導線２４９Ａ～２４９Ｊは、ボンディングワイヤをそれぞれ含んでいてもよい。導線２４９Ａ～２４９Ｊは、導電板をそれぞれ含んでいてもよい。
　複数の導線２４９Ａ～２４９Ｊは、第１導線２４９Ａ、第２導線２４９Ｂ、第３導線２４９Ｃ、第４導線２４９Ｄ、第５導線２４９Ｅ、第６導線２４９Ｆ、第７導線２４９Ｇ、第８導線２４９Ｈ、第９導線２４９Ｉおよび第１０導線２４９Ｊを含む。
　第１導線２４９Ａは、コレクタ端子２３４および第１コレクタ配線２３１を接続している。第２導線２４９Ｂは、第１エミッタ端子２３５およびエミッタ配線２３３を接続している。第３導線２４９Ｃは、共通端子２３６および第２コレクタ配線２３２を接続している。第４導線２４９Ｄは、第２エミッタ端子２３７およびエミッタ配線２３３を接続している。第５導線２４９Ｅは、第１半導体チップ２０２Ａのエミッタ端子電極１１および第２コレクタ配線２３２を接続している。第６導線２４９Ｆは、第２半導体チップ２０２Ｂのエミッタ端子電極１１およびエミッタ配線２３３を接続している。
　第７導線２４９Ｇは、第１半導体チップ２０２Ａのゲート端子電極１２および側壁端子２４６Ａを接続している。第８導線２４９Ｈは、第２半導体チップ２０２Ｂのゲート端子電極１２および側壁端子２４６Ｅを接続している。第９導線２４９Ｉは、第１半導体チップ２０２Ａの電流検出用の端子電極（図示せず）等と、側壁端子２４６Ｂ～２４６Ｄとを接続している。第１０導線２４９Ｊは、第２半導体チップ２０２Ｂの電流検出用の端子電極（図示せず）等と、側壁端子２４６Ｆ～２４６Ｈとを接続している。
　図２８は、図２７の半導体モジュール２０１の電気的構造を示す回路図である。
　図２８を参照して、半導体モジュール２０１は、ハーフブリッジ回路２５０を含む。ハーフブリッジ回路２５０は、第１半導体チップ２０２Ａおよび第２半導体チップ２０２Ｂを含む。
　第１半導体チップ２０２Ａは、ハーフブリッジ回路２５０の高電圧側アームを構成している。第２半導体チップ２０２Ｂは、ハーフブリッジ回路２５０の低電圧側アームを構成している。
　第１半導体チップ２０２Ａのゲート端子電極１２には、ゲート端子（側壁端子２４６Ａ）が接続されている。第１半導体チップ２０２Ａのコレクタ端子電極１３には、コレクタ端子２３４が接続されている。
　第１半導体チップ２０２Ａのエミッタ端子電極１１には、第２半導体チップ２０２Ｂのコレクタ端子電極１３が接続されている。第１半導体チップ２０２Ａのエミッタ端子電極１１および第２半導体チップ２０２Ｂのコレクタ端子電極１３の接続部には、共通端子２３６が接続されている。
　第２半導体チップ２０２Ｂのゲート端子電極１２には、ゲート端子（側壁端子２４６Ｄ）が接続されている。第２半導体チップ２０２Ｂのエミッタ端子電極１１には、第１エミッタ端子２３５（第２エミッタ端子２３７）が接続されている。
　第１半導体チップ２０２Ａのゲート端子電極１２には、ゲート端子（側壁端子２４６Ａ）を介してゲートドライバＩＣ等が接続されてもよい。第２半導体チップ２０２Ｂのゲート端子電極１２には、ゲート端子（側壁端子２４６Ｄ）を介してゲートドライバＩＣ等が接続されてもよい。
　半導体モジュール２０１は、Ｕ相、Ｖ相およびＷ相を有する三相モータにおいて、Ｕ相、Ｖ相およびＷ相のいずれか一相を駆動させるインバータモジュールであってもよい。三相モータのＵ相、Ｖ相およびＷ相に対応する３個の半導体モジュール２０１によって、三相モータを駆動するインバータ装置を構成してもよい。
　この場合、各半導体モジュール２０１のコレクタ端子２３４および第１エミッタ端子２３５（第２エミッタ端子２３７）に直流電源が接続される。また、各半導体モジュール２０１の共通端子２３６に三相モータのＵ相、Ｖ相およびＷ相のいずれか一相が負荷として接続される。
　インバータ装置では、第１半導体チップ２０２Ａおよび第２半導体チップ２０２Ｂが所定のスイッチングパターンで駆動制御される。これにより、直流電圧が三相交流電圧に変換されて、三相モータが正弦波駆動される。
　本開示の実施形態について説明したが、本開示は他の形態で実施することもできる。
　たとえば、前述の実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型に形成され、ｎ型の部分がｐ型に形成されてもよい。
　また、フィールドリミット領域６１として、半導体チップ１６にｐ型不純物を導入することによって形成されたｐ型不純物領域を一例として取り上げたが、たとえば、半導体チップ１６の第１主面１７にトレンチを形成し、前記トレンチに絶縁層を介して埋め込まれた埋め込み導電層（導電性ポリシリコン等）をフィールドリミット領域６１として形成してもよい。この場合、前記トレンチの内面に沿ってｐ型不純物領域が形成されていてもよい。
　また、図２７の半導体モジュール２０１に搭載される第１半導体チップ２０２Ａおよび第２半導体チップ２０２Ｂとして、ＦＥＴ構造としてＭＯＳＦＥＴ構造を有する素子チップ１０が適用されてもよい。
　以上、本開示の実施形態は、すべての点において例示であり限定的に解釈されるべきではなく、すべての点において変更が含まれることが意図される。
　この明細書および図面の記載から以下に付記する特徴が抽出され得る。
　［付記１－１］
　素子構造（４２，１１２，１２４）を含む素子形成領域（２０）が形成された第１主面（１７）を有する半導体チップ（１６）と、
　前記半導体チップ（１６）の前記第１主面（１７）において前記素子形成領域（２０）の周囲の周囲領域（２１）に形成され、前記素子構造（４２，１１２，１２４）の耐圧を保持する耐圧保持構造（５９，６０，６１）と、
　前記半導体チップ（１６）の前記第１主面（１７）に形成された層間絶縁層（６６）と、
　前記第１主面（１７）上において互いに間隔を空けて形成された複数の第１導電層（２３，２４，３４，１３２）であって、前記層間絶縁層（６６）を通って前記耐圧保持構造（５９，６０，６１）に接続された複数の第１導電層（２３，２４，３４，１３２）と、
　前記層間絶縁層（６６）によって前記半導体チップ（１６）から絶縁され、平面視において隣り合う前記複数の第１導電層（２３，２４，３４，１３２）間のスペース（８２，１３４）に重なる第２導電層（８３，１３３）と、
　前記複数の第１導電層（２３，２４，３４，１３２）および前記第２導電層（８３，１３３）を覆うように前記層間絶縁層（６６）上に形成された保護層（８０）とを含む、半導体装置（１）。
　［付記１－２］
　前記第２導電層（８３，１３３）は、前記層間絶縁層（６６）内に埋め込まれた埋め込み導電層を含み、
　前記埋め込み導電層は、前記層間絶縁層（６６）の厚さ方向において前記複数の第１導電層（２３，２４，３４，１３２）間のスペース（８２，１３４）に対向している、付記１－１に記載の半導体装置（１）。
　［付記１－２－１］
　前記第１導電層（２３，２４，３４，１３２）は、前記層間絶縁層（６６）に形成されたコンタクト孔（７５）に設けられ、前記耐圧保持構造（５９，６０，６１）に接続されたコンタクト部（８４）と、前記コンタクト孔（７５）の深さ方向における前記コンタクト部（８４）の途中部から前記埋め込み導電層に向かって引き出された第１引き出し部（１０１）と、前記コンタクト部（８４）の上端部から前記層間絶縁層（６６）の表面に沿って引き出された第２引き出し部（１０２）とを含む、付記１－２に記載の半導体装置（１）。
　［付記１－２－２］
　前記コンタクト部（８４）の周面から前記第２引き出し部（１０２）の横方向端部までの距離（Ｄ２）は、前記コンタクト部（８４）の周面から前記第１引き出し部（１０１）の横方向端部までの距離（Ｄ１）よりも長い、付記１－２－１に記載の半導体装置（１）。
　［付記１－２－３］
　隣り合う前記第１導電層（２３，２４，３４，１３２）の一方および他方がそれぞれ前記第２引き出し部（１０２）を有し、当該一方および他方の第２引き出し部（１０２）が前記層間絶縁層（６６）の表面上で第２間隔（Ｗ２）を空けて対向しており、
　前記一方の第１導電層（２３，２４，３４，１３２）の前記第１引き出し部（１０１）と前記埋め込み導電層との第１間隔（Ｗ１）は、前記一方の第２引き出し部（１０２）と前記他方の第２引き出し部（１０２）との前記第２間隔（Ｗ２）よりも狭い、付記１－２－１または付記１－２－２に記載の半導体装置（１）。
　［付記１－２－４］
　前記第１間隔（Ｗ１）は１μｍ以上であり、前記第２間隔（Ｗ２）は１０μｍ以上である、付記１－２－３に記載の半導体装置（１）。
　［付記１－２－５］
　前記層間絶縁層（６６）は、前記埋め込み導電層よりも前記半導体チップ（１６）側の第１厚さ（Ｔ１）を有する第１部分（８６）と、前記第１部分（８６）上に形成され、前記埋め込み導電層を被覆し、かつ前記第１厚さ（Ｔ１）よりも薄い第２厚さ（Ｔ２）を有する第２部分（８７）とを含む、付記１－２に記載の半導体装置（１）。
　［付記１－２－６］
　前記第１厚さ（Ｔ１）は３０００Å以上２００００Å以下であり、前記第２厚さ（Ｔ２）は１０００Å以上１００００Å以下である、付記１－２－５に記載の半導体装置（１）。
　［付記１－３］
　前記第１導電層（２３，２４，３４，１３２）は、前記層間絶縁層（６６）上に形成された表層部（８５）と、前記表層部（８５）から前記層間絶縁層（６６）を通って前記耐圧保持構造（５９，６０，６１）に接続されたコンタクト部（８４）とを含み、
　前記埋め込み導電層は、前記層間絶縁層（６６）の厚さ方向において前記第１導電層（２３，２４，３４，１３２）の前記表層部（８５）の一部に対向している、付記１－２に記載の半導体装置（１）。
　［付記１－４］
　前記第１導電層（２３，２４，３４，１３２）は、前記層間絶縁層（６６）に形成されたコンタクト孔（７５）に設けられ、前記耐圧保持構造（５９，６０，６１）に接続されたコンタクト部（８４）と、前記コンタクト部（８４）から前記層間絶縁層（６６）の表面上に引き出され、平面視において前記埋め込み導電層に重なるオーバーラップ部（１０２）とを含む、付記１－２に記載の半導体装置（１）。
　［付記１－５］
　前記層間絶縁層（６６）は、前記埋め込み導電層よりも前記半導体チップ（１６）側の第１部分（８６）と、前記第１部分（８６）上に形成され、前記埋め込み導電層を被覆する第２部分（８７）とを含み、
　前記第１導電層（２３，２４，３４，１３２）の前記コンタクト部（８４）は、前記埋め込み導電層に向かって前記第１部分（８６）上の領域に選択的に突出した突出部（１００）をさらに含む、付記１－３または付記１－４に記載の半導体装置（１）。
　［付記１－５－１］
　前記層間絶縁層（６６）の前記第１部分（８６）は第１厚さ（Ｔ１）を有し、前記層間絶縁層（６６）の前記第２部分（８７）は前記第１厚さ（Ｔ１）よりも薄い第２厚さ（Ｔ２）を有する、付記１－５に記載の半導体装置（１）。
　［付記１－５－２］
　前記第１厚さ（Ｔ１）は３０００Å以上２００００Å以下であり、前記第２厚さ（Ｔ２）は１０００Å以上１００００Å以下である、付記１－５－１に記載の半導体装置（１）。
　［付記１－６］
　前記層間絶縁層（６６）は、前記埋め込み導電層よりも前記半導体チップ（１６）側の第１部分（８６）と、前記第１部分（８６）上に形成され、前記埋め込み導電層を被覆する第２部分（８７）とを含み、
　前記コンタクト部（８４）は、バリア層（９４）および前記バリア層（９４）を介して前記層間絶縁層（６６）の前記第１部分（８６）に埋め込まれたコンタクトプラグ（９５）により形成された第１埋め込み部（９２）と、前記層間絶縁層（６６）の前記第２部分（８７）に埋め込まれ、前記コンタクトプラグ（９５）とは異なる導電材料により形成された第２埋め込み部（９３）とを含む、付記１－２～付記１－４のいずれか一項に記載の半導体装置（１）。
　［付記１－６－１］
　前記コンタクトプラグ（９５）はタングステンプラグを含み、
　前記第２埋め込み部（９３）はアルミニウム系金属を含む、付記１－６に記載の半導体装置（１）。
　［付記１－７］
　前記層間絶縁層（６６）は、前記埋め込み導電層よりも前記半導体チップ（１６）側の第１部分（８６）と、前記第１部分（８６）上に形成され、前記埋め込み導電層を被覆する第２部分（８７）とを含み、
　前記コンタクト部（８４）は、前記層間絶縁層（６６）の前記第１部分（８６）および前記第２部分（８７）に一体的に埋め込まれた単一の導電材料により形成された埋め込み部（１１０，１２２）と、前記第１部分（８６）と前記埋め込み部（１１０，１２２）との間に形成されたバリア層（９４）とを含む埋め込みコンタクトを含む、付記１－２～付記１－４のいずれか一項に記載の半導体装置（１）。
　［付記１－７－１］］
　前記バリア層（９４）はチタン系金属を含み、
　前記埋め込み部（１１０，１２２）はアルミニウム系金属を含む、付記１－７に記載の半導体装置（１）。
　［付記１－８］
　前記層間絶縁層（６６）は、前記埋め込み導電層よりも前記半導体チップ（１６）側の第１部分（８６）と、前記第１部分（８６）上に形成され、前記埋め込み導電層を被覆する第２部分（８７）とを含み、
　前記コンタクト部（８４）は、前記層間絶縁層（６６）の前記第１部分（８６）および前記第２部分（８７）に一体的に埋め込まれた単一の導電材料により形成され、前記耐圧保持構造（５９，６０，６１）に直接的に接続された埋め込みコンタクト（１１０，１２２）を含む、付記１－２～付記１－４のいずれか一項に記載の半導体装置（１）。
　［付記１－８－１］
　前記素子構造（４２，１１２，１２４）は、ダイオード構造（１１２，１２４）を含む、付記１－８に記載の半導体装置（１）。
　［付記１－８－２］
　前記ダイオード構造（１１２，１２４）は、ファストリカバリダイオードを含む、付記１－８－１に記載の半導体装置（１）。
　［付記１－８－３］
　前記埋め込みコンタクトは、アルミニウム系金属を含む、付記１－８または付記１－８－１に記載の半導体装置（１）。
　［付記１－９］
　前記層間絶縁層（６６）の前記素子形成領域（２０）におけるアクティブ厚さ（ＴＡ）は、前記層間絶縁層（６６）の前記周囲領域（２１）における周囲厚さ（ＴＣ）よりも薄い、付記１－１～付記１－８のいずれか一項に記載の半導体装置（１）。
　［付記１－９－１］
　前記アクティブ厚さ（ＴＡ）は３０００Å以上２００００Å以下であり、前記周囲厚さ（ＴＣ）は４０００Å以上３００００Å以下である、付記１－５－１に記載の半導体装置（１）。
　［付記１－１０］
　前記層間絶縁層（６６）の表面には、前記素子形成領域（２０）と前記周囲領域（２１）との境界部（６９）において段差（７０）が形成されている、付記１－１～付記１－９のいずれか一項に記載の半導体装置（１）。
　［付記１－１１］
　前記素子形成領域（２０）において前記保護層（８０）から露出し、前記素子構造（４２，１１２，１２４）に接続された第１出力電極（１１，１１６，１２８，１３７）を含み、
　前記半導体チップ（１６）の前記第１主面（１７）から前記第１導電層（２３，２４，３４，１３２）の表面（Ｈ２）までの高さは、前記半導体チップ（１６）の前記第１主面（１７）から前記第１出力電極（１１，１１６，１２８，１３７）までの高さ（Ｈ１）よりも高い、付記１－１～付記１－１１のいずれか一項に記載の半導体装置（１）。
　［付記１－１２］
　前記複数の第１導電層（２３，２４，３４，１３２）および前記第２導電層（８３，１３３）は共に、前記層間絶縁層（６６）上に形成されており、
　前記第２導電層（８３，１３３）は、前記層間絶縁層（６６）の表面において前記複数の第１導電層（２３，２４，３４，１３２）間のスペース（８２，１３４）に設けられている、付記１－１に記載の半導体装置（１）。
　［付記１－１３］
　前記半導体チップ（１６）の前記第１主面（１７）において、複数の前記耐圧保持構造（５９，６０，６１）に挟まれた領域に形成されたＬＯＣＯＳ（Local oxidation of silicon）酸化膜（６２）をさらに含み、
　前記第１導電層（２３，２４，３４，１３２）は前記耐圧保持構造（５９，６０，６１）の直上位置に設けられ、
　前記第２導電層（８３，１３３）は前記ＬＯＣＯＳ酸化膜（６２）の直上位置に設けられている、付記１－１２に記載の半導体装置（１）。
　［付記１－１４］
　前記複数の第１導電層（２３，２４，３４，１３２）間のスペース（８２，１３４）は平面視ライン状に形成されており、
　前記第２導電層（８３，１３３）は、前記ライン状の前記スペース（８２，１３４）に沿って延びる平面視ライン状に形成されている、付記１－１～付記１－１３のいずれか一項に記載の半導体装置（１）。
　［付記１－１４－１］
　前記複数の第１導電層（２３，２４，３４，１３２）間のスペース（８２，１３４）は、平面視において前記素子形成領域（２０）を取り囲む無端環状に形成されており、
　前記第２導電層（８３，１３３）は、前記無端環状の前記スペース（８２，１３４）に沿って延びる平面視無端環状に形成されている、付記１－１４に記載の半導体装置（１）。
　［付記１－１５］
　前記周囲領域（２１）は、前記素子形成領域（２０）を取り囲み、前記半導体チップ（１６）の周端部に形成された外側領域（２１）を含む、付記１－１～付記１－１４のいずれか一項に記載の半導体装置（１）。
　［付記１－１６］
　前記半導体チップ（１６）は、前記第１主面（１７）側に形成された第１導電型の第１不純物領域（３８）を含み、
　前記耐圧保持構造（５９，６０，６１）は、前記第１不純物領域（３８）に第２導電型不純物を導入することによって形成された第２不純物領域を含む、付記１－１～付記１－１５のいずれか一項に記載の半導体装置（１）。
　［付記１－１７］
　前記耐圧保持構造（５９，６０，６１）は、前記素子形成領域（２０）を取り囲むＦＬＲ（Field Limiting Ring）構造（６１）およびリサーフ（RESURF：Reduced Surface Field）層（６０）の少なくとも一方を含む、付記１－１６に記載の半導体装置（１）。
　［付記１－１８］
　前記素子構造（４２，１１２，１２４）は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）構造、ダイオード構造およびＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）構造の少なくとも１つを含む、付記１－１～付記１－１７のいずれか一項に記載の半導体装置（１）。
　［付記１－１９］
　前記保護層（８０）は、ポリイミド樹脂またはＰＢＯ（Polybenzoxazole）樹脂により形成されている、付記１－１～付記１－１８のいずれか一項に記載の半導体装置（１）。
　［付記１－２０］
　前記半導体チップ（１６）を封止する封止樹脂（２）を含むディスクリート半導体である、付記１－１～付記１－１９のいずれか一項に記載の半導体装置（１）。
　［付記１－２１］
　樹脂製の筐体（２０３）と、
　前記筐体（２０３）に設置され、付記１－１～付記１－１９のいずれか一項に記載の半導体装置（１）を少なくとも１つ含む複数の半導体装置（１）とを含む、半導体モジュール（２０１）。
　［付記１－２２］
　互いに間隔を空けて形成された複数の前記耐圧保持構造（５９，６０，６１）を含み、
　前記第２導電層（８３，１３３）は、隣り合う前記複数の耐圧保持構造（５９，６０，６１）の間に跨る前記層間絶縁層（６６）の部分を前記半導体層（１６）の反対側から封止する封止導電層（８３）を含む、付記１－１に記載の半導体装置（１）。
　［付記２－１］
　素子構造（４２，１１２，１２４）を含む素子形成領域（２０）が形成された第１主面（１７）を有する第１導電型の半導体層（１６）と、
　前記半導体層（１６）の前記第１主面（１７）において前記素子形成領域（２０）の周囲の外側領域（２１）に形成された第２導電型の不純物領域を含み、互いに間隔を空けて形成された複数の耐圧保持構造（５９，６０，６１）と、
　前記半導体チップ（１６）の前記第１主面（１７）に形成された層間絶縁層（６２，６６）と、
　前記層間絶縁層（６２，６６）の表面に形成された表面メタル（２３）であって、前記層間絶縁層（６２，６６）を通って前記複数の耐圧保持構造（５９，６０，６１）にそれぞれ接続された複数の外周電極メタル（２３，２４，３４，１３２）を含む表面メタル（２３）と、
　隣り合う前記複数の耐圧保持構造（５９，６０，６１）の間に跨る前記層間絶縁層（６２，６６）の部分を前記半導体層（１６）の反対側から封止する封止メタル（８３，１３３）であって、前記層間絶縁層（６２，６６）に埋め込まれ、前記層間絶縁層（６２，６６）の厚さ方向において前記外周電極メタル（２３，２４，３４，１３２）に部分的に対向する封止メタル（８３，１３３）と、
　前記表面メタル（２３）を覆うように前記層間絶縁層（６２，６６）上に形成された保護層（８０）とを含む、半導体装置（１）。
　［付記２－２］
　前記外周電極メタル（２３，２４，３４，１３２）は、前記層間絶縁層（６２，６６）に形成されたコンタクト孔（７５）に設けられ、前記耐圧保持構造（５９，６０，６１）に接続されたコンタクト部（８４）と、前記コンタクト部（８４）から前記層間絶縁層（６２，６６）の表面上に引き出され、平面視において前記封止メタル（８３，１３３）に重なるオーバーラップ部（１０２）とを含む、付記２－１に記載の半導体装置（１）。
　［付記２－３］
　前記外周電極メタル（２３，２４，３４，１３２）の前記コンタクト部（８４）は、前記封止メタル（８３，１３３）に向かって前記第１主面（１７）に沿って選択的に延びる延出部（１００）をさらに含む、付記２－２に記載の半導体装置（１）。
　［付記２－４］
　隣り合う前記複数の耐圧保持構造（５９，６０，６１）の間に跨る前記層間絶縁層（６６）の部分は、前記第１主面（１７）に部分的に埋め込まれた熱酸化膜（６２）と、前記熱酸化膜上の堆積酸化膜（６６）とを含み、
　前記封止メタル（８３，１３３）は、前記堆積酸化膜（６６）の表面に設けられている、付記２－１～付記２－３のいずれか一項に記載の半導体装置（１）。
　［付記２－５］
　前記堆積酸化膜（６６）は、前記熱酸化膜（６２）の厚さ（ＴＦ）よりも大きな厚さ（Ｔ１，Ｔ２）を有している、付記２－４に記載の半導体装置（１）。
　本出願は、２０２２年３月４日に日本国特許庁に提出された特願２０２２－３３８７５号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
１　　　　：半導体装置
２　　　　：パッケージ本体
３　　　　：第１面
４　　　　：第２面
５Ａ　　　：第１側壁
５Ｂ　　　：第２側壁
５Ｃ　　　：第３側壁
５Ｄ　　　：第４側壁
６　　　　：金属板
７　　　　：引き出し板部
８　　　　：貫通孔
９　　　　：リード端子
１０　　　：素子チップ
１１　　　：エミッタ端子電極
１２　　　：ゲート端子電極
１３　　　：コレクタ端子電極
１４　　　：導電接着剤
１５　　　：導線
１６　　　：半導体チップ
１７　　　：第１主面
１８　　　：第２主面
１９Ａ　　：第１側面
１９Ｂ　　：第２側面
１９Ｃ　　：第３側面
１９Ｄ　　：第４側面
２０　　　：素子形成領域
２１　　　：外側領域
２２　　　：スクライブ領域
２３　　　：表面電極
２４　　　：フィールドプレート電極
２５　　　：等電位ポテンシャル電極
２６　　　：絶縁領域
２７　　　：ゲートパッド
２８　　　：ゲートフィンガー
２９　　　：開放端
３０　　　：開放端
３１　　　：第１ゲートフィンガー
３２　　　：第２ゲートフィンガー
３３　　　：エミッタパッド
３４　　　：エミッタ引き回し部
３５　　　：エミッタ接続部
３６　　　：アバランシェ電流回収構造
３７　　　：半導体基板
３８　　　：ドリフト領域
３９　　　：バッファ層
４０　　　：コレクタ領域
４１　　　：ＦＥＴ構造
４２　　　：トレンチゲート構造
４３　　　：ゲートトレンチ
４４　　　：ゲート絶縁層
４５　　　：ゲート電極層
４６　　　：ボディ領域
４７　　　：エミッタ領域
４８　　　：キャリアストレージ領域
４９　　　：コンタクトトレンチ
５０　　　：コンタクト領域
５１　　　：エミッタトレンチ構造
５２　　　：エミッタトレンチ
５３　　　：エミッタ絶縁層
５４　　　：エミッタ電位電極層
５５　　　：第１表面絶縁膜
５６　　　：ゲート引き出し電極層
５７　　　：エミッタ引き出し電極層
５８　　　：第２表面絶縁膜
５９　　　：終端領域
６０　　　：リサーフ層
６１　　　：フィールドリミット領域
６２　　　：フィールド絶縁層
６３　　　：開口
６４　　　：第３表面絶縁膜
６５　　　：チャネルストップ領域
６６　　　：層間絶縁層
６７　　　：素子被覆部
６８　　　：外側被覆部
６９　　　：境界部
７０　　　：段差
７１　　　：第１コンタクト孔
７２　　　：第２コンタクト孔
７３　　　：第３コンタクト孔
７４　　　：第４コンタクト孔
７５　　　：第５コンタクト孔
７６　　　：第６コンタクト孔
７７　　　：コンタクト領域
７８　　　：コンタクト領域
７９　　　：コンタクト領域
８０　　　：保護層
８１　　　：開口
８２　　　：スペース
８３　　　：封止導電層
８４　　　：コンタクト部
８５　　　：表層部
８６　　　：第１層
８７　　　：第２層
８８　　　：境界部
８９　　　：下部コンタクト孔
９０　　　：上部コンタクト孔
９１　　　：コンタクト領域
９２　　　：第１埋め込み部
９３　　　：第２埋め込み部
９４　　　：バリア層
９５　　　：コンタクトプラグ
９６　　　：エミッタプラグ電極
９７　　　：バリア層
９８　　　：コンタクトプラグ
９９　　　：端部
１００　　：突出部
１０１　　：第１引き出し部
１０２　　：第２引き出し部
１０３　　：内側周縁部
１０４　　：外側周縁部
１０５　　：バリア層
１０６　　：コンタクトプラグ
１０７　　：第１電極層
１０８　　：第２電極層
１０９　　：熱酸化膜
１１０　　：埋め込み部
１１１　　：エミッタプラグ電極
１１２　　：ダイオード構造
１１３　　：アノード領域
１１４　　：カソード領域
１１５　　：結晶欠陥
１１６　　：アノード端子電極
１１７　　：コンタクト部
１１８　　：コンタクト領域
１１９　　：カソード端子電極
１２０　　：内側周縁部
１２１　　：外側周縁部
１２２　　：埋め込み部
１２３　　：エミッタプラグ電極
１２４　　：ダイオード構造
１２５　　：アノード領域
１２６　　：カソード領域
１２７　　：結晶欠陥
１２８　　：アノード端子電極
１２９　　：コンタクト部
１３０　　：コンタクト領域
１３１　　：カソード端子電極
１３２　　：エミッタ電位電極
１３３　　：封止導電層
１３４　　：スペース
１３５　　：型ソース領域
１３６　　：ドレイン領域
１３７　　：ソース端子電極
１３８　　：ドレイン端子電極
２００　　：半導体モジュール
２０１　　：半導体モジュール
２０２　　：半導体チップ
２０２Ａ　：第１半導体チップ
２０２Ｂ　：第２半導体チップ
２０３　　：筐体
２０４　　：樹脂ケース
２０５　　：支持基板
２０６　　：底壁
２０７Ａ　：側壁
２０７Ｂ　：側壁
２０７Ｃ　：側壁
２０７Ｄ　：側壁
２０８　　：貫通孔
２０９　　：開口
２１０　　：内部空間
２１１　　：ボルト挿通孔
２１２　　：ボルト挿通孔
２１３　　：ボルト挿通孔
２１４　　：ボルト挿通孔
２１５　　：第１端子支持部
２１６　　：第２端子支持部
２１７　　：第３端子支持部
２１８　　：第４端子支持部
２１９　　：支持壁
２２１　　：第１ボルト挿通孔
２２２　　：第２ボルト挿通孔
２２５　　：放熱板
２２６　　：絶縁材
２２７　　：回路部
２３１　　：第１コレクタ配線
２３２　　：第２コレクタ配線
２３３　　：エミッタ配線
２３４　　：コレクタ端子
２３５　　：第１エミッタ端子
２３６　　：共通端子
２３７　　：第２エミッタ端子
２３８　　：第１領域
２３９　　：第２領域
２４０　　：第１領域
２４１　　：第２領域
２４２　　：第１領域
２４３　　：第２領域
２４４　　：第１領域
２４５　　：第２領域
２４６Ａ　：側壁端子
２４６Ｂ　：側壁端子
２４６Ｃ　：側壁端子
２４６Ｄ　：側壁端子
２４６Ｅ　：側壁端子
２４６Ｆ　：側壁端子
２４６Ｇ　：側壁端子
２４６Ｈ　：側壁端子
２４７　　：内部接続部
２４８　　：外部接続部
２４９Ａ　：第１導線
２４９Ｂ　：第２導線
２４９Ｃ　：第３導線
２４９Ｄ　：第４導線
２４９Ｅ　：第５導線
２４９Ｆ　：第６導線
２４９Ｇ　：第７導線
２４９Ｈ　：第８導線
２４９Ｉ　：第９導線
２４９Ｊ　：第１０導線
２５０　　：ハーフブリッジ回路
Ｄ１　　　：距離
Ｄ２　　　：距離
Ｇ　　　　：高低差
Ｈ１　　　：表面高さ
Ｈ２　　　：表面高さ
ＩＣ　　　：ゲートドライバ
Ｔ１　　　：第１厚さ
Ｔ２　　　：第２厚さ
ＴＡ　　　：厚さ
ＴＣ　　　：厚さ
ＴＦ　　　：厚さ
Ｗ１　　　：第１間隔
Ｗ２　　　：第２間隔
Ｘ　　　　：第１方向
Ｙ　　　　：第２方向
Ｚ　　　　：法線方向

Claims (21)

  1. 　素子構造を含む素子形成領域が形成された第１主面を有する半導体チップと、
    　前記半導体チップの前記第１主面において前記素子形成領域の周囲の周囲領域に形成され、前記素子構造の耐圧を保持する耐圧保持構造と、
    　前記半導体チップの前記第１主面に形成された層間絶縁層と、
    　前記第１主面上において互いに間隔を空けて形成された複数の第１導電層であって、前記層間絶縁層を通って前記耐圧保持構造に接続された複数の第１導電層と、
    　前記層間絶縁層によって前記半導体チップから絶縁され、平面視において隣り合う前記複数の第１導電層間のスペースに重なる第２導電層と、
    　前記複数の第１導電層および前記第２導電層を覆うように前記層間絶縁層上に形成された保護層とを含む、半導体装置。
  2. 　前記第２導電層は、前記層間絶縁層内に埋め込まれた埋め込み導電層を含み、
    　前記埋め込み導電層は、前記層間絶縁層の厚さ方向において前記複数の第１導電層間のスペースに対向している、請求項１に記載の半導体装置。
  3. 　前記第１導電層は、前記層間絶縁層上に形成された表層部と、前記表層部から前記層間絶縁層を通って前記耐圧保持構造に接続されたコンタクト部とを含み、
    　前記埋め込み導電層は、前記層間絶縁層の厚さ方向において前記第１導電層の前記表層部の一部に対向している、請求項２に記載の半導体装置。
  4. 　前記第１導電層は、前記層間絶縁層に形成されたコンタクト孔に設けられ、前記耐圧保持構造に接続されたコンタクト部と、前記コンタクト部から前記層間絶縁層の表面上に引き出され、平面視において前記埋め込み導電層に重なるオーバーラップ部とを含む、請求項２に記載の半導体装置。
  5. 　前記層間絶縁層は、前記埋め込み導電層よりも前記半導体チップ側の第１部分と、前記第１部分上に形成され、前記埋め込み導電層を被覆する第２部分とを含み、
    　前記第１導電層の前記コンタクト部は、前記埋め込み導電層に向かって前記第１部分上の領域に選択的に突出した突出部をさらに含む、請求項３または４に記載の半導体装置。
  6. 　前記層間絶縁層は、前記埋め込み導電層よりも前記半導体チップ側の第１部分と、前記第１部分上に形成され、前記埋め込み導電層を被覆する第２部分とを含み、
    　前記コンタクト部は、バリア層および前記バリア層を介して前記層間絶縁層の前記第１部分に埋め込まれたコンタクトプラグにより形成された第１埋め込み部と、前記層間絶縁層の前記第２部分に埋め込まれ、前記コンタクトプラグとは異なる導電材料により形成された第２埋め込み部とを含む、請求項２～４のいずれか一項に記載の半導体装置。
  7. 　前記層間絶縁層は、前記埋め込み導電層よりも前記半導体チップ側の第１部分と、前記第１部分上に形成され、前記埋め込み導電層を被覆する第２部分とを含み、
    　前記コンタクト部は、前記層間絶縁層の前記第１部分および前記第２部分に一体的に埋め込まれた単一の導電材料により形成された埋め込み部と、前記第１部分と前記埋め込み部との間に形成されたバリア層とを含む埋め込みコンタクトを含む、請求項２～４のいずれか一項に記載の半導体装置。
  8. 　前記層間絶縁層は、前記埋め込み導電層よりも前記半導体チップ側の第１部分と、前記第１部分上に形成され、前記埋め込み導電層を被覆する第２部分とを含み、
    　前記コンタクト部は、前記層間絶縁層の前記第１部分および前記第２部分に一体的に埋め込まれた単一の導電材料により形成され、前記耐圧保持構造に直接的に接続された埋め込みコンタクトを含む、請求項２～４のいずれか一項に記載の半導体装置。
  9. 　前記層間絶縁層の前記素子形成領域における厚さは、前記層間絶縁層の前記周囲領域における厚さよりも薄い、請求項１～８のいずれか一項に記載の半導体装置。
  10. 　前記層間絶縁層の表面には、前記素子形成領域と前記周囲領域との境界部において段差が形成されている、請求項１～９のいずれか一項に記載の半導体装置。
  11. 　前記素子形成領域において前記保護層から露出し、前記素子構造に接続された第１出力電極を含み、
    　前記半導体チップの前記第１主面から前記第１導電層の表面までの高さは、前記半導体チップの前記第１主面から前記第１出力電極までの高さよりも高い、請求項１～１１のいずれか一項に記載の半導体装置。
  12. 　前記複数の第１導電層および前記第２導電層は共に、前記層間絶縁層上に形成されており、
    　前記第２導電層は、前記層間絶縁層の表面において前記複数の第１導電層間のスペースに設けられている、請求項１に記載の半導体装置。
  13. 　前記半導体チップの前記第１主面において、複数の前記耐圧保持構造に挟まれた領域に形成されたＬＯＣＯＳ（Local oxidation of silicon）酸化膜をさらに含み、
    　前記第１導電層は前記耐圧保持構造の直上位置に設けられ、
    　前記第２導電層は前記ＬＯＣＯＳ酸化膜の直上位置に設けられている、請求項１２に記載の半導体装置。
  14. 　前記複数の第１導電層間のスペースは平面視ライン状に形成されており、
    　前記第２導電層は、前記ライン状の前記スペースに沿って延びる平面視ライン状に形成されている、請求項１～１３のいずれか一項に記載の半導体装置。
  15. 　前記周囲領域は、前記素子形成領域を取り囲み、前記半導体チップの周端部に形成された外側領域を含む、請求項１～１４のいずれか一項に記載の半導体装置。
  16. 　前記半導体チップは、前記第１主面側に形成された第１導電型の第１不純物領域を含み、
    　前記耐圧保持構造は、前記第１不純物領域に第２導電型不純物を導入することによって形成された第２不純物領域を含む、請求項１～１５のいずれか一項に記載の半導体装置。
  17. 　前記耐圧保持構造は、前記素子形成領域を取り囲むＦＬＲ（Field Limiting Ring）構造およびリサーフ（RESURF：Reduced Surface Field）層の少なくとも一方を含む、請求項１６に記載の半導体装置。
  18. 　前記素子構造は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）構造、ダイオード構造およびＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）構造の少なくとも１つを含む、請求項１～１７のいずれか一項に記載の半導体装置。
  19. 　前記保護層は、ポリイミド樹脂またはＰＢＯ（Polybenzoxazole）樹脂により形成されている、請求項１～１８のいずれか一項に記載の半導体装置。
  20. 　前記半導体チップを封止する封止樹脂を含むディスクリート半導体である、請求項１～１９のいずれか一項に記載の半導体装置。
  21. 　樹脂製の筐体と、
    　前記筐体に設置され、請求項１～１９のいずれか一項に記載の半導体装置を少なくとも１つ含む複数の半導体装置とを含む、半導体モジュール。
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