DE102013104337A1 - Halbleitergehäuse und Verfahren zu seiner Herstellung - Google Patents

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    • H01L2224/05681—Tantalum [Ta] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/0601—Structure
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0616—Random array, i.e. array with no symmetry
    • H01L2224/06164—Random array, i.e. array with no symmetry covering only portions of the surface to be connected
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1416—Random layout, i.e. layout with no symmetry
    • H01L2224/14164—Random layout, i.e. layout with no symmetry covering only portions of the surface to be connected
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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Abstract

In einer Ausführungsform weist ein Halbleitergehäuse einen Halbleiterchip (20) mit einem ersten Kontaktbereich auf einer ersten Hauptoberfläche und einem zweiten Kontaktbereich auf einer gegenüberliegenden zweiten Hauptoberfläche auf. Der Halbleiterchip (20) ist zum Regulieren eines Stromflusses von dem ersten Kontaktbereich zu dem zweiten Kontaktbereich eingerichtet. Ein Einkapselungsmittel (50) ist an dem Halbleiterchip (20) angeordnet. Ein erster Kontaktpfropfen ist in dem Einkapselungsmittel (50) angeordnet und mit dem ersten Kontaktbereich verbunden. Eine leitfähige Schicht auf einer zweiten Seite ist unter der zweiten Hauptoberfläche angeordnet und mit dem zweiten Kontaktbereich verbunden. Eine Durchkontaktierung ist in dem Einkapselungsmittel (50) angeordnet und mit der leitfähigen Schicht auf der zweiten Seite verbunden. Der erste Kontaktpfropfen und die Durchkontaktierung bilden Anschlüsse über der ersten Hauptoberfläche zum Kontaktieren des Halbleitergehäuses.

Description

  • Die vorliegende Erfindung betrifft im Allgemeinen Halbleitergehäuse und insbesondere Halbleitergehäuse und Verfahren zu ihrer Herstellung.
  • Halbleitervorrichtungen werden in vielen elektronischen und anderen Anwendungen benutzt. Halbleitervorrichtungen weisen integrierte Schaltungen oder diskrete Vorrichtungen auf, die auf Halbleiterwafern durch Abscheiden vieler Arten dünner Materialschichten auf den Halbleiterwafern und Mustern der dünnen Materialschichten zur Bildung der integrierten Schaltungen gebildet werden.
  • Die Halbleitervorrichtungen sind typischerweise in einem Keramik- oder Kunststoffkörper untergebracht, um sie vor physikalischer Beschädigung und Korrosion zu schützen. Das Gehäuse unterstützt auch die elektrischen Kontakte, die zum Verbinden der Vorrichtungen erforderlich sind. Je nach Verwendungszweck des verpackten (gehäusten) Chips sind viele verschiedene Gehäusetypen erhältlich. Ein typisches Gehäusedesign, zum Beispiel die Abmessungen des Gehäuses, die Anzahl der Anschlussstifte, kann offene Standards wie diejenigen des Joint Electron Devices Engineering Council (JEDEC) erfüllen. Die Gehäusefertigung kann auch als Halbleitervorrichtungsmontage oder einfach als Montage bezeichnet werden.
  • Die Gehäusefertigung kann aufgrund der Komplexität des Verbindens einer Vielzahl elektrischer Verbindungen mit externen Segmenten bei gleichzeitigem Schutz dieser elektrischen Verbindungen und der darunter liegenden Chips ein kostenintensiver Prozess sein.
  • Diese und weitere Probleme werden im Allgemeinen mit den beispielhaften Ausführungsformen der vorliegenden Erfindung gelöst oder umgangen, und technische Vorteile werden im Allgemeinen erreicht.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung weist ein Verfahren zum Herstellen eines Halbleitergehäuses das Anordnen mehrerer Halbleiterchips auf einem Träger auf. Jeder der mehreren Halbleiterchips weist einen ersten Seitenkontaktbereich auf einer ersten Seite und einer gegenüberliegenden zweiten Seite auf. Jeder der mehreren Halbleiterchips weist einen aktiven Bereich benachbart der ersten Seite auf. Die zweite Seite liegt dem Träger gegenüber. Das Verfahren beinhaltet ferner das Bilden eines rekonstituierten Wafers durch Aufbringen eines Einkapselungsmittels an den mehreren Halbleiterchips und dem Träger. Eine Durchgangsöffnung und eine Kontaktöffnung werden in dem Einkapselungsmittel gebildet. Ein erstes Kontaktsegments und ein zweites Kontaktsegment werden durch Füllen der Durchgangsöffnung und der Kontaktöffnung mit einem leitfähigen Füllmaterial gebildet. Einzelne Gehäuse werden durch Vereinzeln der rekonstituierten Wafer gebildet. Die mehreren Halbleiterchips können Chips aufweisen, die zum Regulieren eines Stromflusses in einer Richtung von der ersten Seite zu der zweiten Seite eingerichtet sind.
  • In einer Ausgestaltung kann das Anordnen mehrerer Halbleiterchips auf einem Träger das Anordnen mehrerer Leistungschips und mehrerer Vorrichtungen aufweisen, wobei jedes der einzelnen Gehäuse einen Leistungschip der mehreren Leistungschips und eine Vorrichtung der mehreren Vorrichtungen aufweist.
  • In noch einer Ausgestaltung können die mehreren Vorrichtungen eine horizontale Halbleitervorrichtung aufweisen, die zum lateralen Regulieren eines Stromflusses in einer Ebene entlang der ersten Seite eingerichtet sind.
  • In nach einer Ausgestaltung kann das Bilden der Durchgangsöffnung das Anwenden eines Laserbohrverfahrens aufweisen.
  • In noch einer Ausgestaltung kann das Bilden des ersten Kontaktsegments und des zweiten Kontaktsegments das Anwenden eines elektrochemischen Abscheidungsverfahrens aufweisen.
  • In noch einer Ausgestaltung kann das Verfahren ferner aufweisen: Trennen des rekonstituierten Wafers von dem Träger; Dünnen des rekonstituierten Wafers, um die mehreren Halbleiterchips von der zweiten Seite zu dünnen; und nach dem Dünnen, Bilden einer leitfähigen Platte auf einer zweiten Seite unter einem Kontaktbereich auf einer zweiten Seite, wobei der Kontaktbereich auf der zweiten Seite mit dem ersten Kontaktsegment durch die leitfähige Platte auf der zweiten Seite verbunden wird.
  • In noch einer Ausgestaltung kann jeder der mehreren Halbleiterchips zum Regulieren eines Stromflusses von dem Kontaktbereich auf der ersten Seite zu dem Kontaktbereich auf der zweiten Seite eingerichtet sein.
  • In noch einer Ausgestaltung kann jeder der mehreren Halbleiterchips einen Leistungsfeldeffekttransistor aufweisen, wobei der Kontaktbereich auf der ersten Seite ein Quellenbereich des Leistungsfeldeffekttransistors sein kann und der Kontaktbereich auf der zweiten Seite kann ein Senkenbereich des Leistungsfeldeffekttransistors sein.
  • In noch einer Ausgestaltung kann das Verfahren ferner aufweisen: Bilden einer zweiten Kontaktöffnung in dem Einkapselungsmittel; und Bilden eines dritten Kontaktsegments für einen Gate-Bereich des Leistungsfeldeffekttransistors durch Fallen der zweiten Kontaktöffnung mit dem leitfähigen Füllmaterial.
  • In noch einer Ausgestaltung kann das Bilden der leitfähigen Platte auf der zweiten Seite das Abscheiden einer strukturierten leitfähigen Platte auf der zweiten Seite unter Anwendung eines elektrochemischen Abscheidungsverfahrens aufweisen.
  • In noch einer Ausgestaltung kann das Bilden der leitfähigen Platte auf der zweiten Seite das Abscheiden einer unstrukturierten leitfähigen Platte auf der zweiten Seite und das Strukturieren der unstrukturierten leitfähigen Platte auf der zweiten Seite aufweisen.
  • In noch einer Ausgestaltung kann das Dünnen der mehreren Halbleiterchips das Dünnen eines Werkstücks aufweisen, das eine Heteroepitaxieschicht auf einem Siliziumsubstrat aufweist, und das Siliziumsubstrat kann durch das Dünnen entfernt werden.
  • In noch einer Ausgestaltung kann jeder der mehreren Halbleiterchips einen n-Kanal-Metall-Isolator-Halbleiter-Feldeffekttransistor oder einen p-Kanal-Metall-Isolator-Halbleiter-Feldeffekttransistor aufweisen.
  • In noch einer Ausgestaltung kann das Halbleitergehäuse weniger als zehn Anschlüsse aufweisen.
  • In verschiedenen Ausführungsbeispielen wird ein Verfahren zum Bilden eines Halbleitergehäuses bereitgestellt. Das Verfahren kann Folgendes aufweisen: Anordnen mehrerer Leistungshalbleiterchips auf einem Träger, wobei jeder der mehreren Leistungshalbleiterchips einen Quellenkontaktbereich und einen Gate-Kontaktbereich auf einer ersten Seite und einer gegenüberliegenden zweiten Seite aufweist, wobei jeder der mehreren Leistungshalbleiterchips einen aktiven Bereich benachbart der ersten Seite aufweist, wobei jeder der mehreren Leistungshalbleiterchips Chips aufweist, die zum Regulieren eines vertikalen Stromflusses in einer Richtung von der ersten Seite zu der zweiten Seite eingerichtet sind; Bilden eines rekonstituierten Wafers durch Aufbringen eines Einkapselungsmittels auf die mehreren Halbleiterchips und den Träger; Bilden einer Durchgangsöffnung in dem Einkapselungsmittel; und Bilden einer ersten Kontaktöffnung in dem Einkapselungsmittel aber dem Quellenkontaktbereich und einer zweiten Kontaktöffnung in dem Einkapselungsmittel über dem Gate-Kontaktbereich.
  • In einer Ausgestaltung kann das Verfahren ferner aufweisen: Bilden einzelner Gehäuse durch Vereinzeln des rekonstituierten Wafers.
  • In noch einer Ausgestaltung kann das Bilden der Durchgangsöffnung das Anwenden eines Laserbohrverfahrens aufweisen.
  • In noch einer Ausgestaltung können die Durchgangsöffnung und die erste Kontaktöffnung unter Anwendung eines gemeinsamen Verfahrens gebildet werden.
  • In noch einer Ausgestaltung kann das Verfahren ferner aufweisen: Bilden eines ersten Kontaktsegments durch Füllen der Durchgangsöffnung mit einem leitfähigen Füllmaterial; und Bilden eines zweiten Kontaktsegments und eines dritten Kontaktsegments durch Füllen der ersten und der zweiten Durchgangsöffnung mit dem leitfähigen Füllmaterial.
  • In noch einer Ausgestaltung kann das Verfahren ferner aufweisen: nach dem Bilden des ersten, des zweiten und des dritten Kontaktsegments das Trennen des rekonstituierten Wafers von dem Träger.
  • In noch einer Ausgestaltung kann das Verfahren ferner aufweisen: Dünnen der mehreren Leistungshalbleiterchips durch Schleifen des rekonstituierten Wafers; und nach dem Dünnen, Bilden einer leitfähigen Platte auf der zweiten Seite unter einem Senkenkontaktbereich, wobei der Senkenkontaktbereich mit dem ersten Kontaktsegment durch die leitfähige Platte auf der zweiten Seite verbunden wird.
  • In noch einer Ausgestaltung kann das Bilden der leitfähigen Platte auf der zweiten Seite das Abscheiden einer strukturierten leitfähigen Platte auf der zweiten Seite unter Anwendung eines elektrochemischen Abscheidungsverfahrens aufweisen.
  • In noch einer Ausgestaltung kann das Bilden der leitfähigen Platte auf der zweiten Seite das Abscheiden einer unstrukturierten leitfähigen Platte auf der zweiten Seite und das Strukturieren der unstrukturierten leitfähigen Platte auf der zweiten Seite aufweisen.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung weist ein Halbleitergehäuse einen Halbleiterchip mit einem ersten Kontaktbereich auf einer ersten Hauptoberfläche und einem zweiten Kontaktbereich auf einer gegenüberliegenden zweiten Hauptoberfläche auf. Der Halbleiterchip ist zum Regulieren eines Stromflusses von dem ersten Kontaktbereich zu dem zweiten Kontaktbereich eingerichtet. Ein Einkapselungsmittel ist an dem Halbleiterchip angeordnet. Ein erster Kontaktpfropfen (erster Kontakt-Plug) ist in dem Einkapselungsmittel angeordnet und mit dem ersten Kontaktbereich verbunden. Eine leitfähige Schicht auf einer zweiten Seite ist unter der zweiten Hauptoberfläche angeordnet und mit dem zweiten Kontaktbereich verbunden. Eine Durchkontaktierung ist in dem Einkapselungsmittel angeordnet und mit der leitfähigen Schicht auf der zweiten Seite verbunden. Der erste Kontaktpfropfen (erster Kontakt-Plug) und die Durchkontaktierung bilden Anschlüsse über der ersten Hauptoberfläche zum Kontaktieren des Halbleitergehäuses.
  • In noch einer Ausgestaltung kann das Gehäuse ferner aufweisen: einen zweiten Kontaktpfropfen, der in dem Einkapselungsmittel angeordnet und mit einem dritten Kontaktbereich auf der ersten Hauptoberfläche verbunden ist, wobei das Halbleitergehäuse ein Gehäuse mit drei Anschlüssen ist.
  • In noch einer Ausgestaltung kann der Halbleiterchip ein diskreter Leistungsfeldeffekttransistor mit drei Anschlüssen sein.
  • In noch einer Ausgestaltung kann das Gehäuse ferner aufweisen: eine Wärmesenke, die unter der leitfähigen Schicht auf der zweiten Seite angeordnet ist.
  • In noch einer Ausgestaltung kann das Halbleitergehäuse weniger als zehn Anschlüsse aufweisen.
  • In noch einer Ausgestaltung kann der Halbleiterchip Silizium aufweisen.
  • In noch einer Ausgestaltung kann der Halbleiterchip Galliumnitrid aufweisen.
  • In noch einer Ausgestaltung kann das Gehäuse ferner aufweisen: einen zweiten Halbleiterchip, der in dem Einkapselungsmittel angeordnet ist und einen dritten Kontaktbereich und einen vierten Kontaktbereich auf einer Hauptoberfläche aufweist, wobei der zweite Halbleiterchip zum Regulieren eines Stromflusses von dem dritten Kontaktbereich zu dem vierten Kontaktbereich eingerichtet ist; und einen zweiten Kontaktpfropfen, der in dem Einkapselungsmittel angeordnet und mit dem dritten Kontaktbereich verbunden ist.
  • Vorstehend wurden die Merkmale einer Ausführungsform der vorliegenden Erfindung grob umrissen, so dass die nun folgende ausführliche Beschreibung der Erfindung besser verständlich ist. Zusätzliche Merkmale und Vorteile der Ausführungsformen der Erfindung werden nachstehend beschrieben und bilden den Gegenstand der Ansprüche der Erfindung. Der Fachmann wird erkennen, dass das hierin offenbarte Konzept und die spezifischen Ausführungsformen ohne Weiteres als Grundlage für Änderungen oder zur Gestaltung anderer Strukturen oder Verfahren für die gleichen Zwecke der vorliegenden Erfindung verwendet werden können. Der Fachmann wird ferner erkennen, dass diese äquivalenten Konstruktionen von dem in den beiliegenden Ansprüchen dargelegten Geist und Schutzbereich der Erfindung nicht abweichen.
  • Für ein vollständigeres Verständnis der vorliegenden Erfindung und deren Vorteile wird nun auf die folgenden Beschreibungen in Verbindung mit den beiliegenden Zeichnungen Bezug genommen.
  • Es zeigen:
  • 1 ein „Chip Scale Package” (Chipgehäuse), das einen Leistungshalbleiter gemäß einer Ausführungsform der Erfindung aufweist;
  • 2, die 2A bis 2D einschließt, ein Gehäuse, das eine Halbleitervorrichtung mit drei Anschlüssen gemäß Ausführungsformen der Erfindung darstellt, wobei 2A und 2C bis 2D Querschnittsansichten darstellen und 2B eine Draufsicht darstellt;
  • 3 ein Halbleitergehäuse während der Herstellung nach dem Anordnen von vereinzelten Chips auf einem Träger gemäß einer Ausführungsform der Erfindung;
  • 4 das Halbleitergehäuse während der Herstellung nach dem Bilden eines rekonstituierten Wafers gemäß einer Ausführungsform der Erfindung;
  • 5 das Halbleitergehäuse während der Herstellung nach dem Bilden von Öffnungen für Kontaktsegmente gemäß einer Ausführungsform der Erfindung;
  • 6 das Halbleitergehäuse während der Herstellung nach dem Bilden von Kontaktsegmenten durch Füllen der Kontaktsegmentöffnungen gemäß einer Ausführungsform der Erfindung;
  • 7 das Halbleitergehäuse während der Herstellung nach dem Trennen des rekonstituierten Wafers von dem Träger gemäß einer Ausführungsform der Erfindung;
  • 8, die 8A und 8B einschließt, das Halbleitergehäuse während der Herstellung nach dem Dünnen des rekonstituierten Wafers, wobei 8B einen vergrößerten Querschnitt von 8A gemäß einer Ausführungsform der Erfindung darstellt;
  • 9 das Halbleitergehäuse während der Herstellung nach dem Bilden einer rückseitigen Metallbeschichtung unter dem rekonstituierten Wafer gemäß einer Ausführungsform der Erfindung;
  • 10 das Halbleitergehäuse während der Herstellung nach dem Bilden einer rückseitigen Metallschicht unter der Metallbeschichtung und dem rekonstituierten Wafer gemäß einer Ausführungsform der Erfindung;
  • 11 das Halbleitergehäuse während der Herstellung nach der Planarisierung der Vorderseite des rekonstituierten Wafers gemäß einer Ausführungsform der Erfindung;
  • 12 das Halbleitergehäuse während der Herstellung nach dem Strukturieren der rückseitigen Metallschicht gemäß einer Ausführungsform der Erfindung;
  • 13 das Halbleitergehäuse während der Herstellung nach dem Entfernen des freigelegten Einkapselungsmittels gemäß einer Ausführungsform der Erfindung;
  • 14 das Halbleitergehäuse während der Herstellung nach dem Bilden mehrerer Lackschutzstrukturen gemäß einer Ausführungsform der Erfindung;
  • 15 das Halbleitergehäuse während der Herstellung nach dem Abscheiden einer gemusterten rückseitigen Metallschicht gemäß einer Ausführungsform der Erfindung;
  • 16 das Halbleitergehäuse während der Herstellung nach dem Entfernen mehrerer Lackschutzstrukturen gemäß einer Ausführungsform der Erfindung; und
  • 17, die 17A und 17B einschließt, Halbleitergehäuse, die unter Verwendung von Ausführungsformen der Erfindung gebildet werden und an einer Leiterplatte befestigt sind.
  • Übereinstimmende Ziffern und Symbole in den unterschiedlichen Figuren beziehen sich im Allgemeinen auf die entsprechenden Teile, sofern nicht ausdrücklich anderweitig angegeben. Die Figuren sind derart gezeichnet, dass sie die relevanten Aspekte der Ausführungsformen verdeutlichen, und sind daher nicht unbedingt maßstabsgetreu.
  • Die Herstellung und Verwendung der verschiedenen Ausführungsformen wird unten ausführlich erläutert. Man wird jedoch zu schätzen wissen, dass die vorliegende Erfindung viele anwendbare erfinderische Konzepte bereitstellt, die in vielen verschiedenen spezifischen Kontexten ausgeführt werden können. Die hier erläuterten spezifischen Ausführungsformen sind lediglich Darstellungen spezifischer Arten und Weisen der Herstellung und Verwendung der Erfindung und schränken den Schutzbereich der Erfindung in keiner Weise ein.
  • Leistungshalbleiterchips haben spezielle Anforderungen (z. B. aufgrund der hohen Spannungen und der hohen Wärmeerzeugung) und erfordern ein gutes Wärmemanagement. Daher haben Gehäuse für Leistungshalbleitervorrichtungen zusätzliche Leistungsanforderungen und sind gleichzeitig sehr empfindlich im Hinblick auf die Herstellungskosten. Aufgrund der kleineren Anzahl der Anschlussstecker (Eingangs/Ausgangsleitungen) sind Leistungschips typischerweise als TO(Transistor Outline-Transistorprofil)-Gehäuse verpackt, wenngleich Ausführungsformen der Erfindung nicht auf einen bestimmten Gehäusetyp eingeschränkt sind.
  • Eine strukturelle Ausführungsform eines Halbleitergehäuses mit vertikalen Halbleiterchips wird anhand von 1 beschrieben. Eine alternative strukturelle Ausführungsform wird anhand von 2 beschrieben. Ein Verfahren zum Bilden eines Halbleitergehäuses gemäß verschiedenen Ausführungsformen der Erfindung wird anhand von 3 bis 13 beschrieben. Alternative Verfahren zum Bilden eines Halbleitergehäuses werden anhand von 14 bis 16 beschrieben. Eine Ausführungsform der Erfindung zum Befestigen der Gehäuse an einer Leiterplatte wird anhand von 17 beschrieben.
  • 1 stellt ein „Chip Scale Package” (Chipgehäuse) dar, das einen Leistungshalbleiter gemäß einer Ausführungsform der Erfindung aufweist.
  • In Bezug auf 1 ist ein Halbleiterchip 20 in einem Einkapselungsmittel 50 angeordnet. In einer oder mehreren Ausführungsformen ist der Halbleiterchip 20 aufgrund des vertikalen Stromflusses, z. B. von einer oberen Oberfläche 11 zu einer unteren Oberfläche 12, eine vertikale Halbleitervorrichtung. Dementsprechend weist der Halbleiterchip 20 Kontaktbereiche nicht nur auf der oberen Oberfläche 11, sondern auch auf der unteren Oberfläche 12 auf. In einigen Ausführungsformen ist der Halbleiterchip 20 eine horizontale Halbleitervorrichtung mit einem lateralen Stromfluss.
  • In verschiedenen Ausführungsformen kann der Halbleiterchip 20 auf einem Siliziumsubstrat gebildet werden. Alternativ kann der Halbleiterchip 20 eine auf SiC gebildete Vorrichtung sein. In einer Ausführungsform ist der Halbleiterchip 20 eine Vorrichtung, die mindestens teilweise auf GaN gebildet wird.
  • In verschiedenen Ausführungsformen weist der Halbleiterchip 20 eine Leistungshalbleitervorrichtung auf, die in einer Vorrichtung eine diskrete Vorrichtung sein kann. In einer Ausführungsform ist der Halbleiterchip 20 eine Vorrichtung mit zwei Anschlüssen wie eine PIN-Diode oder eine Schottky-Diode. In einer oder mehreren Ausführungsformen ist der Halbleiterchip 20 eine Vorrichtung mit drei Anschlüssen wie ein Leistungs-Metall-Isolator-Halbleiter-Feldeffekttransistor (MISFET), ein Sperrschicht-Feldeffekttransistor (JFET), ein bipolarer Transistor (BJT), ein isolierter bipolarer Gate-Transistor (IGBT) oder ein Thyristor. In verschiedenen Ausführungsformen ist der Halbleiterchip 20 zum Betrieb bei etwa 1 V bis etwa 1000 V eingerichtet. In einer Ausführungsform ist der Halbleiterchip 20 zum Betrieb bei etwa 1 V bis etwa 20 V eingerichtet. In einer oder mehreren Ausführungsformen ist der Halbleiterchip 20 zum Betrieb bei etwa 20 V bis etwa 1000 V eingerichtet. In einer Ausführungsform ist der Halbleiterchip 20 zum Betrieb bei etwa 20 V bis etwa 100 V eingerichtet. In einer Ausführungsform ist der Halbleiterchip 20 zum Betrieb bei etwa 100 V bis etwa 500 V eingerichtet. In einer Ausführungsform ist der Halbleiterchip 20 zum Betrieb bei etwa 500 V bis etwa 1000 V eingerichtet.
  • In einer Ausführungsform ist der Halbleiterchip 20 ein NPN-Transistor. In einer Ausführungsform ist der Halbleiterchip 20 ein PNP-Transistor. In einer Ausführungsform ist der Halbleiterchip 20 ein n-Kanal-MISFET. In einer anderen Ausführungsform ist der Halbleiterchip 20 ein p-Kanal-MISFET. In einer oder mehreren Ausführungsformen kann der Halbleiterchip 20 mehrere Vorrichtungen wie einen vertikalen MISFET und eine Diode oder alternativ zwei MISFET-Vorrichtungen aufweisen, die durch einen Isolierbereich voneinander getrennt sind.
  • Die Dicke des Halbleiterchips 20 von der oberen Oberfläche 11 zu der unteren Oberfläche 12 kann in verschiedenen Ausführungsformen geringer als 50 μm sein. Die Dicke des Halbleiterchips 20 von der oberen Oberfläche 11 zu der unteren Oberfläche 12 kann in verschiedenen Ausführungsformen geringer als 20 μm sein. Die Dicke des Halbleiterchips 20 von der oberen Oberfläche 11 zu der unteren Oberfläche 12 kann in verschiedenen Ausführungsformen geringer als 10 μm sein.
  • Die Dicke des Halbleiterchips 20 von der oberen Oberfläche 11 zu der unteren Oberfläche 12 kann in verschiedenen Ausführungsformen etwa 1 μm bis etwa 1000 μm betragen. Die Dicke des Halbleiterchips 20 von der oberen Oberfläche 11 zu der unteren Oberfläche 12 kann in verschiedenen Ausführungsformen etwa 5 μm bis etwa 50 μm betragen. Die Dicke des Halbleiterchips 20 von der oberen Oberfläche 11 zu der unteren Oberfläche 12 kann in einer Ausführungsform etwa 5 μm bis etwa 20 μm betragen.
  • Die Dicke des Halbleiterchips 20 von der oberen Oberfläche 11 zu der unteren Oberfläche 12 kann in einer Ausführungsform etwa 10 μm bis etwa 20 μm betragen. Eine Dicke von weniger als 25 μm kann vorteilhaft sein, um einen elektrischen Widerstand zu minimieren und die Wärmeleitfähigkeit zu verbessern, um so unter effizienter Entfernung von Wärme, die während des Betriebs in dem Halbleiterchip 20 erzeugt wird, eine verbesserte elektrische Leistungsfähigkeit zu ermöglichen. Allerdings kann eine Dicke von weniger als 5 μm Stabilitätsprobleme während der Herstellung und/oder des Betriebs verursachen.
  • In verschiedenen Ausführungsformen weist das Einkapselungsmittel 50 ein dielektrisches Material auf und kann in einer Ausführungsform eine Vergussmasse sein. In anderen Ausführungsformen kann das Einkapselungsmittel 50 ein Polymer, ein Biopolymer, ein faserimprägniertes Polymer (z. B. Kohlenstoff- oder Glasfasern in einem Harz), ein teilchengefülltes Polymer und andere organische Materialien sein. In einer oder mehreren Ausführungsformen weist das Einkapselungsmittel 50 ein Dichtungsmittel auf, das nicht unter Verwendung einer Vergussmasse gebildet wird, und Materialien wie Epoxidharze und/oder Silikone. In verschiedenen Ausführungsformen kann das Einkapselungsmittel 50 aus einem geeigneten duroplastischen, thermoplastischen oder wärmehärtenden Material oder einem Laminat hergestellt sein. Das Material des Einkapselungsmittels 50 kann in einigen Ausführungsformen Füllstoffmaterialien enthalten. In einer Ausführungsform kann das Einkapselungsmittel 50 Epoxidmaterial und ein Füllmaterial aufweisen, das kleine Glasteilchen oder andere elektrisch isolierende mineralische Füllstoffmaterialien wie Aluminiumoxid oder organische Füllmaterialien aufweist.
  • Kontaktpfropfen (Kontakt-Plugs) 120 sind auf der oberen Oberfläche 11 des Halbleiterchips 20 angeordnet. Die Kontaktpfropfen 120 bilden Kontaktsegmente, die zum Beispiel auf einer Leiterplatte befestigt werden können. Die Kontaktpfropfen 120 stellen eine Verbindung mit externen Eingabe- und Ausgabesignalen und anderen Signalen bereit, die für die Funktionsweise des Halbleiterchips 20 benötigt werden. Die Kontaktpfropfen 120 können in einer Ausführungsform Kupfer aufweisen. In einer alternativen Ausführungsform weisen die Kontaktpfropfen 120 Aluminium auf. In anderen Ausführungsformen können die Kontaktpfropfen 120 Wolfram, Titan, Tantal, Ruthenium, Nickel, Kobalt, Platin, Gold, Silber und andere solche Materialien aufweisen.
  • Die obere Oberfläche 11 des Halbleiterchips 20 kann vorderseitige Metallisierungsschichten 130 aufweisen, die in verschiedenen Ausführungsformen eine oder mehrere Ebenen von Metallbeschichtungen und Durchkontaktierungen aufweisen können. Die Metallisierungsschicht 130 kann in einer Ausführungsform verschiedene Vorrichtungen innerhalb des Halbleiterchips 20 verbinden. In einer anderen Ausführungsform bildet die Metallisierungsschicht 130 Kontakt mit verschiedenen Bereichen einer diskreten Halbleitervorrichtung.
  • In einer oder mehreren Ausführungsformen sind durch das Substrat gehende Durchkontaktierungen 110 in dem Einkapselungsmittel 50 angeordnet. Die durch das Substrat gehenden Durchkontaktierungen 110 sind leitfähig, um ein Kontaktsegment für die Rückseite des Halbleiterchips 20 zu bilden. In einer oder mehreren Ausführungsformen weisen die durch das Substrat gehenden Durchkontaktierungen 110 ein leitfähiges Füllmaterial wie Kupfer, Aluminium und andere solche Materialien, auf. In anderen Ausführungsformen kann das Füllmaterial Wolfram, Titan, Tantal, Ruthenium, Nickel, Kobalt, Platin, Gold, Silber und andere solche Materialien aufweisen. Die durch das Substrat gehenden Durchkontaktierungen 110 können in einigen Ausführungsformen eine äußere Sperrschicht aufweisen, die ein leitfähiges Material wie ein Metallnitrid aufweisen kann. Die Seitenwände der durch das Substrat gehenden Durchkontaktierungen 110 können auch eine äußerste Schicht aufweisen, die in einigen Ausführungsformen ein dielektrisches Material aufweist.
  • Eine rückseitige Metallisierungsschicht 220 ist auf der Rückseite des Halbleiterchips 20 angeordnet. Die rückseitige Metallisierungsschicht 220 kann in einer Ausführungsform eine Rückplatte 221 aufweisen. In einer Ausführungsform wird die rückseitige Metallisierungsschicht 220 als eine Deckschicht, das heißt eine unstrukturierte Schicht unter dem Halbleiterchip 20 gebildet. Die rückseitige Metallisierungsschicht 220 kann eine Diffusionssperrschicht 222 aufweisen, die den Halbleiterchip 20 kontaktiert. Die Diffusionssperrschicht 222 kann verhindern, dass Atome der rückseitigen Metallisierungsschicht 220 in den Halbleiterchip 20 diffundieren. Die Diffusionssperrschicht 222 kann in einer oder mehreren Ausführungsformen Titannitrid und/oder Tantalnitrid aufweisen. In einer Ausführungsform kann die Diffusionsbarriereschicht 222 Ta, TaN, TiW, Ti, TiN, Ru, W, WN, WCN oder eine Kombination davon aufweisen. In einigen Ausführungsformen kann die rückseitige Metallisierungsschicht 220 auch eine Keimschicht aufweisen, die auf der Diffusionssperrschicht (Diffusionsbarrierenschicht) 222 angeordnet ist. Die Rückplatte 221 der rückseitigen Metallisierungsschicht 220 weist Kupfer auf, wenngleich in anderen Ausführungsformen andere leitfähige Materialien wie dotiertes Polysilizium, Wolfram, Silber, Gold, Nickel, Palladium oder eine Kombination davon verwendet werden können.
  • 2, die 2A bis 2D einschließt, stellt ein Gehäuse dar, das eine Halbleitervorrichtung mit drei Anschlüssen gemäß einer Ausführungsform der Erfindung darstellt, wobei 2A eine Querschnittsansicht und 2B eine Draufsicht darstellt, wobei 2C und 2D alternative Querschnittsansichten darstellen.
  • In Bezug auf 2A weist das Gehäuse in einer oder mehreren Ausführungsformen einen Halbleiterchip 20 wie in der vorherigen Ausführungsform beschrieben, auf. Ferner ist der Halbleiterchip 20 eine diskrete Leistungshalbleitervorrichtung mit drei Anschlüssen. In einer Ausführungsform ist der Halbleiterchip 20 ein Transistor mit drei Anschlüssen mit einer Quelle (Source), einem Gate und einer Senke (Drain). In einer Ausführungsform sind die Quelle (Source) und das Gate benachbart der oberen Oberfläche 11 ausgebildet, wohingegen die Senke (Drain) benachbart der unteren Oberfläche 12 ausgebildet ist. Folglich weist die obere Oberfläche 11 einen Quellenkontaktbereich (Source-Kontaktbereich) 21 und einen Gate-Kontaktbereich 22 auf, wohingegen die rückseitige Oberfläche 13 einen Senkenkontaktbereich (Drain-Kontaktbereich) 23 aufweist. Der Quellenkontaktbereich 21, der Gate-Kontaktbereich 22 und der Senkenkontaktbereich 23 weisen in einer Ausführungsform einen Silizidbereich auf.
  • In einer Ausführungsform kontaktieren mehrere erste Kontakte 121 der Kontaktpfropfen 120 den gleichen Bereich des Halbleiterchips 20. Zum Beispiel, wie in 2A dargestellt, können die mehreren ersten Kontakte 121 direkt oder indirekt mit dem Quellenkontaktbereich 21 eines diskreten Transistors verbunden werden, der den Halbleiterchip 20 bildet. In einer Ausführungsform kontaktieren mehrere zweite Kontakte 122 der Kontaktpfropfen 120 den Gate-Kontaktbereich 22. Wie in 2B dargestellt, bilden die mehreren ersten Kontakte 121 und die mehreren zweiten Kontakte 122 Kontaktsegmente, um den Halbleiterchip 20 mit externen Signalen zu verbinden.
  • 2C stellt eine alternative Ausführungsform dar, die ein Gehäuse mit drei Anschlüssen darstellt, in dem mehrere der ersten Kontakte 121 und mehrere der zweiten Kontakte 122 und die durch das Substrat gehende Durchkontaktierung 110 Anschlüsse des Gehäuses mit drei Anschlüssen bilden.
  • 2D stellt eine alternative Ausführungsform eines Halbleitermoduls mit mehreren Gehäusen dar. Wie in 2D dargestellt, kann das Gehäuse einen ersten Halbleiterchip 20A und einen zweiten Halbleiterchip 20B aufweisen. In einer Ausführungsform kann der erste Halbleiterchip 20A ein Halbleiterchip 20 wie in der vorherigen Ausführungsform beschrieben sein. Der zweite Halbleiterchip 20B kann der gleiche oder ein anderer Halbleiterchiptyp sein. In einer Ausführungsform kann der zweite Halbleiterchip 20B einen horizontalen Halbleiterchip mit horizontalem Stromfluss aufweisen. In verschiedenen Ausführungsformen kann mehr als ein unterschiedlicher Halbleiterchiptyp enthalten sein. Zum Beispiel kann das Halbleitergehäuse in einer Ausführungsform zwei Leistungshalbleiterchips und mindestens einen horizontalen Halbleiterchip aufweisen.
  • 3 bis 13 stellen eine Querschnittsansicht einer Halbleitervorrichtung während verschiedener Herstellungsstufen gemäß einer Ausführungsform der Erfindung dar.
  • 3 stellt ein Halbleitergehäuse während der Herstellung nach dem Anordnen von vereinzelten Chips auf einem Träger gemäß einer Ausführungsform der Erfindung dar.
  • In Bezug auf 3 sind mehrere Halbleiterchips 20 auf einem Träger 10 angeordnet. Die mehreren Halbleiterchips 20 können den gleichen Chiptyp aufweisen oder unterschiedliche Halbleiterchiptypen aufweisen (zum Beispiel wie in 2D dargestellt). Die mehreren Halbleiterchips 20 weisen aktive Bereiche benachbart der oberen Oberfläche 11 in Bezug auf die rückseitige Oberfläche 13 auf, die dem Träger 10 gegenüberliegt. Die mehreren Halbleiterchips 20 können mittels herkömmlicher Verarbeitung gebildet werden, zum Beispiel in einem Wafer, der zersägt wird, um die mehreren Halbleiterchips 20 zu bilden. Wie oben beschrieben, können die mehreren Halbleiterchips 20 auf einem Siliziumsubstrat wie einem Bulk-Silizium-Substrat oder einem Silizium-auf-Isolator-Substrat gebildet werden. Alternativ kann der Halbleiterchip 20 eine auf SiC gebildete Vorrichtung sein.
  • Ausführungsformen der Erfindung können auch Vorrichtungen einschließen, die auf Verbindungshalbleitersubstraten gebildet werden, und können Vorrichtungen auf Heteroepitaxiesubstraten einschließen. In einer Ausführungsform ist der Halbleiterchip 20 eine Vorrichtung, die mindestens teilweise auf GaN gebildet wird, wobei es sich um ein GaN-auf-Saphir- oder Silizium-Substrat handeln kann.
  • Danach werden die mehreren Halbleiterchips 20 an dem Träger 10 befestigt, der während der Verarbeitung mechanische Unterstützung und Stabilität bereitstellt. In verschiedenen Ausführungsformen kann der Träger 10 eine Platte aus einem steifen Material, zum Beispiel einem Metall wie Nickel, Stahl, Edelstahl, ein Laminat, eine Folie oder ein Materialstapel sein. Der Träger 10 kann mindestens eine flache Oberfläche aufweisen, auf der die mehreren Halbleiterchips 20 angeordnet werden können. In einer oder mehreren Ausführungsformen kann der Träger 10 rund oder quadratisch sein, wenngleich der Träger 10 in verschiedenen Ausführungsformen eine beliebige geeignete Form aufweisen kann. Der Träger 10 kann in verschiedenen Ausführungsformen eine beliebige angemessene Größe aufweisen. In einigen Ausführungsformen kann der Träger 10 ein Klebeband, zum Beispiel ein doppelseitiges Klebeband aufweisen, das an den Träger 10 laminiert ist. Der Träger 10 kann in einer Ausführungsform einen Rahmen aufweisen, der eine ringförmige Struktur (ringförmig) mit einer Klebefolie ist. Die Klebefolie kann in einer oder mehreren Ausführungsformen entlang der äußeren Kanten von dem Rahmen gestützt werden.
  • Die mehreren Halbleiterchips 20 können in verschiedenen Ausführungsformen mittels einer Klebeschicht 30 befestigt werden. In verschiedenen Ausführungsformen kann die Klebeschicht 30 Klebstoff oder ein anderes klebstoffartiges Material aufweisen. In verschiedenen Ausführungsformen kann die Klebeschicht 30 dünn sein, zum Beispiel eine Dicke von weniger als etwa 100 μm und zwischen 1 μm bis etwa 50 μm betragen.
  • In verschiedenen Ausführungsformen können die mehreren Halbleiterchips 20 Leistungschips aufweisen, die zum Beispiel große Ströme (z. B. größer als 30 Ampere) ziehen. In verschiedenen Ausführungsformen können die mehreren Halbleiterchips 20 diskrete vertikale Vorrichtungen wie eine Leistungsvorrichtung mit zwei oder drei Anschlüssen aufweisen. Beispiele der Halbleiterchips 20 sind PIN- oder Schottky-Dioden, MISFET, JFET, BJT, IGBT oder Thyristor.
  • 4 stellt das Halbleitergehäuse während der Herstellung nach dem Bilden eines rekonstituierten Wafers gemäß einer Ausführungsform der Erfindung dar.
  • Wie in 4 dargestellt, wird ein Einkapselungsmittel 50 auf die mehreren Halbleiterchips 20 aufgebracht. In einer Ausführungsform wird das Einkapselungsmittel 50 mittels eines Formpressverfahrens aufgebracht. Beim Formpressen kann das Einkapselungsmittel 50 in einem Formhohlraum angeordnet werden, danach wird der Formhohlraum verschlossen, um das Einkapselungsmittel 50 zusammenzupressen. Das Formpressen wird angewendet, wenn ein einziges Muster geformt wird. In einer alternativen Ausführungsform wird das Einkapselungsmittel 50 mittels eines Spritzpressverfahrens aufgebracht. In anderen Ausführungsformen kann das Einkapselungsmittel 50 mittels Spritzgießens, Granulatspritzgießens, Pulverspritzgießens oder Flüssigspritzgießens aufgebracht werden. Alternativ kann das Einkapselungsmittel 50 mittels Druckverfahren wie Schablonen- oder Siebdrucks aufgebracht werden.
  • In verschiedenen Ausführungsformen weist das Einkapselungsmittel 50 ein dielektrisches Material auf und kann in einer Ausführungsform eine Vergussmasse aufweisen. In anderen Ausführungsformen kann das Einkapselungsmittel 50 ein Polymer, ein Biopolymer, ein faserimprägniertes Polymer (z. B. Kohlenstoff- oder Glasfasern in einem Harz), ein teilchengefülltes Polymer und andere organische Materialien aufweisen. In einer oder mehreren Ausführungsformen weist das Einkapselungsmittel 50 ein Dichtungsmittel auf, das nicht unter Verwendung einer Vergussmasse gebildet wird, und Materialien wie Epoxidharze und/oder Silikone. In verschiedenen Ausführungsformen kann das Einkapselungsmittel 50 aus einem geeigneten duroplastischen, thermoplastischen oder wärmehärtenden Material oder einem Laminat hergestellt sein. Das Material des Einkapselungsmittels 50 kann in einigen Ausführungsformen Füllstoffmaterialien enthalten. In einer Ausführungsform kann das Einkapselungsmittel 50 Epoxidmaterial und ein Füllmaterial aufweisen, das kleine Glasteilchen oder andere elektrisch isolierende mineralische Füllstoffmaterialien wie Aluminiumoxid oder organische Füllmaterialien aufweist. Das Einkapselungsmittel 50 kann gehärtet sein, d. h. einem thermischen Verfahren zum Aushärten unterzogen werden, um eine hermetische Abdichtung zu bilden, die die mehreren Halbleiterchips 20 schützt. Das Härteverfahren härtet das Einkapselungsmittel 50, so dass ein einziges Substrat gebildet wird, um die mehreren Halbleiterchips 20 zu halten. Ein solches Substrat wird als ein rekonstituierter Wafer 90 bezeichnet.
  • 5 stellt das Halbleitergehäuse während der Herstellung nach dem Bilden von Öffnungen für Kontaktsegmente gemäß einer Ausführungsform der Erfindung dar.
  • In Bezug auf 5 sind mehrere Durchkontaktierungsöffnungen 60 in dem Einkapselungsmittel 50 ausgebildet. Mehrere Kontaktöffnungen 70 sind ebenfalls in dem Einkapselungsmittel 50 ausgebildet. In einer Ausführungsform werden die mehreren Durchkontaktierungsöffnungen 60 und die mehreren Kontaktöffnungen 70 mittels eines Laserverfahrens gebildet. Zum Beispiel kann eine Laserbohrung verwendet werden, um das Einkapselungsmittel 50 zu strukturieren. In einer Ausführungsform kann ein Kohlenstoffdioxidlaser für die Laserbohrung verwendet werden. In einer anderen Ausführungsform kann die Laserbohrung einen Nd:YAG-Laser aufweisen. In einer alternativen Ausführungsform werden die mehreren Durchkontaktierungsöffnungen 60 und die mehreren Kontaktöffnungen 70 nach einem herkömmlichen Lithographieverfahren, zum Beispiel mittels eines Plasmaätzverfahrens gebildet.
  • In verschiedenen Ausführungsformen weisen die mehreren Durchkontaktierungsöffnungen 60 einen maximalen Durchmesser von weniger als 500 μm auf. Die mehreren Durchkontaktierungsöffnungen 60 weisen in einer oder mehreren Ausführungsformen einen maximalen Durchmesser von weniger als 400 μm auf. Die mehreren Durchkontaktierungsöffnungen 60 weisen in einer Ausführungsform einen maximalen Durchmesser von weniger als 300 μm auf. Die mehreren Durchkontaktierungsöffnungen 60 weisen in verschiedenen Ausführungsformen einen maximalen Durchmesser von etwa 200 μm bis etwa 350 μm auf.
  • 6 stellt das Halbleitergehäuse während der Herstellung nach dem Bilden von Kontaktsegmenten durch Füllen der Kontaktsegmentöffnungen gemäß einer Ausführungsform der Erfindung dar.
  • Wie als Nächstes in 6 dargestellt, kann eine Metallbeschichtung 81 in den mehreren Durchkontaktierungsöffnungen 60 und den mehreren Kontaktöffnungen 70 gebildet werden. Die Metallbeschichtung 81 kann ein Diffusionssperrmaterial aufweisen und kann auch eine Keimschicht zum anschließenden Galvanisieren aufweisen. Zum Beispiel kann die Metallbeschichtung 81 in einer Ausführungsform einen Metallnitridstapel (z. B. TiN, TaN) gefolgt von einer Keimschicht (z. B. Cu) aufweisen. Die Metallbeschichtung 81 kann in einer Ausführungsform zum Beispiel mittels Sputterabscheidung abgeschieden werden. In einer Ausführungsform kann die Metallbeschichtung 81 mittels Hochfrequenz(HF)-Magnetronsputterns abgeschieden werden. In alternativen Ausführungsformen kann die Metallbeschichtung 81 zum Beispiel eine Schicht aus Ta, TaN, W, WN, WCN, WSi, Ti, TiN und/oder Ru aufweisen. Die Keimschicht kann gleichmäßig auf das Diffusionssperrmaterial zum Beispiel mittels einer plasmagestützten Gasphasenabscheidungs-(PVD)-Sputtertechnik oder einem metallorganischen chemischen Gasphasenabscheidungs-(MOCVD)-Verfahren abgeschieden werden. In verschiedenen Ausführungsformen weist die Keimschicht das gleiche Material wie das Material auf, das mittels einer Galvanisierung oder eines stromlosen Abscheidungsverfahrens abgeschieden wird. Die Keimschicht weist in einer Ausführungsform Kupfer auf.
  • Ein leitfähiges Füllmaterial 80 wird in die mehreren Durchkontaktierungsöffnungen 60 und die mehreren Kontaktöffnungen 70 gefüllt. In verschiedenen Ausführungsformen wird das leitfähige Füllmaterial 80 mittels eines elektrochemischen Abscheidungsverfahrens wie der Galvanisierung abgeschieden. Alternativ kann das leitfähige Füllmaterial 80 mittels eines stromlosen Abscheidungsverfahrens abgeschieden werden.
  • Daher werden nach dem Abscheiden des leitfähigen Füllmaterials 80 in den mehreren Durchkontaktierungsöffnungen 60 durch das Substrat gehende Durchkontaktierungen 110 gebildet, während Kontaktpfropfen 120 in den mehreren Kontaktöffnungen 70 gebildet werden.
  • 7 stellt das Halbleitergehäuse während der Herstellung nach dem Trennen des rekonstituierten Wafers von dem Träger gemäß einer Ausführungsform der Erfindung dar.
  • In Bezug auf 7 wird der Träger 10 entfernt, um den rekonstituierten Wafer 90 oder künstlichen Wafer zu trennen.
  • Das Einkapselungsmittel 50, das in den mehreren Halbleiterchips 20 eingebettet ist, stellt während der späteren Verarbeitung mechanische Stabilität bereit. Durch Entfernen des Trägers 10 wird auch die rückseitige Oberfläche 13 des Halbleiterchips 20 freigelegt.
  • 8, die 8A und 8B einschließt, stellt das Halbleitergehäuse während der Herstellung nach dem Dünnen des rekonstituierten Wafers dar, wobei 8B einen vergrößerten Querschnitt von 8A gemäß einer Ausführungsform der Erfindung darstellt.
  • Wie als Nächstes in 8A dargestellt, wird der rekonstituierte Wafer 90 gedünnt, so dass die Dicke der mehreren Halbleiterchips 20 von einer ersten Dicke H1 (7) auf eine zweite Dicke H2 (8) verringert wird und dadurch eine untere Oberfläche 12 freigelegt wird. In verschiedenen Ausführungsformen kann das Dünnen mittels eines mechanischen Verfahrens wie einem Schleifverfahren ausgeführt werden. In einigen Ausführungsformen können ein chemisches Verfahren oder ein chemisch-mechanisches Verfahren zum Dünnen angewendet werden.
  • In verschiedenen Ausführungsformen beträgt die zweite Dicke H2 nach dem Dünnen etwa 20 μm bis etwa 100 μm und in einer Ausführungsform 80 μm bis etwa 120 μm. In einer anderen Ausführungsform beträgt die zweite Dicke H2 nach dem Dünnen etwa 50 μm bis etwa 100 μm. In einer anderen Ausführungsform beträgt die zweite Dicke H2 nach dem Dünnen etwa 20 μm bis etwa 50 μm. In einer anderen Ausführungsform beträgt die zweite Dicke H2 nach dem Dünnen etwa 10 μm bis etwa 20 μm. In einer anderen Ausführungsform beträgt die zweite Dicke H2 nach dem Dünnen mindestens 10 μm.
  • In einer anderen Ausführungsform beträgt die zweite Dicke H2 nach dem Dünnen mindestens 20 μm. In einer anderen Ausführungsform beträgt die zweite Dicke H2 nach dem Dünnen mindestens 50 μm. In einer anderen Ausführungsform beträgt die zweite Dicke H2 nach dem Dünnen weniger als 100 μm. In einer anderen Ausführungsform beträgt die zweite Dicke H2 nach dem Dünnen weniger als 80 μm. In einer anderen Ausführungsform beträgt die zweite Dicke H2 nach dem Dünnen weniger als 50 μm. In einer anderen Ausführungsform beträgt die zweite Dicke H2 nach dem Dünnen weniger als 30 μm. Die zweite Dicke H2 kann basierend auf der mechanischen Stabilität, der Notwendigkeit für eine Reduzierung von Widerständen und anderem ausgewählt werden.
  • In einigen Ausführungsformen, wie in 8B dargestellt, kann die Struktur des Substrats, die die mehreren Halbleiterchips 20 aufweist, während des Dünnungsverfahrens verändert werden. 8B stellt die Dicke eines Halbleiterchips 20 vor und nach dem Dünnen dar. Der Halbleiterchip 20 vor dem Dünnen weist eine erste Schicht 31 auf, die einen aktiven Bereich aufweist, und eine zweite Schicht 32, die ein anderes Material als die erste Schicht 31 aufweist. In einer Ausführungsform weist die erste Schicht 31 Silizium auf und die zweite Schicht 32 weist eine Oxidschicht auf, wenn der Halbleiterchip 20 auf einem Silizium-auf-Isolator-Substrat hergestellt wird. In einer anderen Ausführungsform weist die erste Schicht 31 ein Verbindungshalbleitermaterial wie GaN auf und die zweite Schicht 32 weist Silizium auf, wenn der Halbleiterchip 20 auf einem GaN/Si-Heteroepitaxiesubstrat hergestellt wird. Die Dicke des Halbleiterchips 20 vor dem Dünnen ist die erste Dicke H1, wohingegen die Dicke nach dem Dünnen die zweite Dicke H2 ist.
  • Wenn zum Beispiel die mehreren Halbleiterchips 20 auf einem Silizium-auf-Isolator-Substrat gebildet werden, kann das Dünnungsverfahren nach dem Entfernen der Isolatorschicht angehalten werden.
  • In ähnlicher Weise kann im Falle eines Heteroepitaxiesubstrats wie einer GaN-Schicht auf einem Siliziumsubstrat das Dünnungsverfahren nach dem Entfernen des Siliziumsubstrats angehalten werden, so dass die GaN-Schicht zurückbleibt. Alternativ kann ein kleiner Anteil des Siliziumsubstrats zurückbleiben, der anschließend in ein Silizid umgewandelt werden kann. Zum Beispiel kann dies zur Bildung vertikaler GaN-Leistungsvorrichtungen verwendet werden.
  • 9 stellt das Halbleitergehäuse während der Herstellung nach dem Bilden einer rückseitigen Metallbeschichtung unter dem rekonstituierten Wafer gemäß einer Ausführungsform der Erfindung dar.
  • In Bezug auf 9 wird eine rückseitige Metallbeschichtung 210 unter der exponierten unteren Oberfläche 12 des rekonstituierten Wafers gebildet. Die rückseitige Metallbeschichtung 210 kann in einer oder mehreren Ausführungsformen als eine Deckschicht abgeschieden werden. In verschiedenen Ausführungsformen weist die rückseitige Metallbeschichtung 210 das gleiche Material (d. h. eine Keimschicht) auf wie das Material, das mittels einer Galvanisierung oder eines stromlosen Abscheidungsverfahrens abgeschieden wird. Die rückseitige Metallbeschichtung 210 weist in einer Ausführungsform Kupfer auf. In einer anderen Ausführungsform weist die rückseitige Metallbeschichtung 210 Platin, Gold, Silber und/oder Zink auf.
  • Die rückseitige Metallbeschichtung 210 kann eine Keimschicht und ein fakultatives Diffusionssperrmaterial aufweisen, so dass die Keimschicht gleichmäßig auf dem fakultativen Diffusionssperrmaterial abgeschieden wird. In verschiedenen Ausführungsformen kann die rückseitige Metallbeschichtung 210 mittels plasmagestützter Gasphasenabscheidung(PVD)-Sputtertechnik oder eines metallorganischen chemischen Gasphasenabscheidungs-(MOCVD)-Verfahrens abgeschieden werden. in alternativen Ausführungsformen kann die rückseitige Metallbeschichtung 210 zum Beispiel eine Schicht aus Ta, TaN, W, WN, WCN, WSi, Ti, TiN und/oder Ru aufweisen.
  • 10 stellt das Halbleitergehäuse während der Herstellung nach dem Bilden einer rückseitigen Metallschicht unter dem rekonstituierten Wafer gemäß einer Ausführungsform der Erfindung dar.
  • Wie in 10 dargestellt, wird eine rückseitige Metallschicht 220 unter der rückseitigen Metallbeschichtung 210 gebildet. in verschiedenen Ausführungsformen kann die rückseitige Metallschicht 220 mittels eines elektrochemischen Abscheidungsverfahrens wie der Galvanisierung abgeschieden werden. In einer anderen Ausführungsform kann eine stromlose Abscheidung angewendet werden. In noch einer anderen Ausführungsform kann ein Abscheidungsverfahren wie eine Sputtertechnik oder MOCVD angewendet werden, um die rückseitige Metallschicht 220 zu bilden. In alternativen Ausführungsformen kann die rückseitige Metallschicht 220 eine Schicht aus zum Beispiel Ta, TaN, W, WN, WCN, WSi, Ti, TiN und/oder Ru aufweisen. In einem Fall wird eine Kupferkeimschicht als die rückseitige Metallbeschichtung 210 gefolgt von einer Kupfergalvanisierung abgeschieden, um die rückseitige Metallschicht 220 zu bilden. In einem anderen Beispiel wird eine Titansperrschicht als die rückseitige Metallbeschichtung 210 gefolgt von einer Aluminiumabscheidung abgeschieden, um die rückseitige Metallschicht 220 zu bilden.
  • 11 stellt das Halbleitergehäuse während der Herstellung nach der Planarisierung der Vorderseite des rekonstituierten Wafers gemäß einer Ausführungsformen der Erfindung dar.
  • Die vorherigen Galvanisierungsverfahren können in einigen Ausführungsformen zum Kurzschluss der Vorderseitenkontakte geführt haben. Daher kann in einigen Ausführungsformen eine Polierung wie eine chemische, mechanische oder eine chemischmechanische Polierung von der Vorderseite des rekonstituierten Wafers durchgeführt werden. Der Polierungsschritt kann in anderen Ausführungsformen in einem anderen Verfahrensschritt durchgeführt werden, zum Beispiel nach dem Abscheiden des leitfähigen Füllmaterials 80.
  • 12 stellt das Halbleitergehäuse während der Herstellung nach dem Strukturieren der rückseitigen Metallschicht gemäß einer Ausführungsform der Erfindung dar.
  • Die rückseitige Metallschicht 220, die rückseitige Metallbeschichtung 210 und wahlweise das leitfähige Füllmaterial 80 auf der Vorderseite können strukturiert werden, um Sägeöffnungen 240 zu bilden, die in einem Sägebereich 230 angeordnet sind.
  • 13 stellt das Halbleitergehäuse während der Herstellung nach dem Entfernen des freigelegten Einkapselungsmittels gemäß einer Ausführungsform der Erfindung dar.
  • Danach wird der rekonstituierte Wafer 90 vereinzelt, um einzelne Gehäuse zu bilden. In verschiedenen Ausführungsformen kann die Vereinzelung chemisch, zum Beispiel mittels eines Plasmaverfahrens durchgeführt werden. In einer anderen Ausführungsform kann die Vereinzelung mechanisch, zum Beispiel mittels eines Sägewerkzeugs durchgeführt werden. In einigen Ausführungsformen kann die Vereinzelung mittels einer Kombination von chemischen und mechanischen Verfahren durchgeführt werden.
  • 14 bis 16 stellen eine alternative Ausführungsform des Bildens von Halbleitergehäusen mit vertikalen Halbleiterchips dar.
  • Diese Ausführungsform folgt der vorherigen Ausführungsform, die in 3 bis 9 beschrieben ist. Im Gegensatz zu der vorherigen Ausführungsform wird ein Muster auf die rückseitige Metallschicht 220 abgeschieden.
  • 14 stellt das Halbleitergehäuse während der Herstellung nach dem Bilden mehrerer Lackschutzstrukturen gemäß einer Ausführungsform der Erfindung dar.
  • Wie in 14 dargestellt, werden mehrere Lackschutzstrukturen 250 auf den Sägebereichen 230 gebildet. Die mehreren Lackschutzstrukturen 250 können durch Abscheiden einer Lackschutzschicht und Strukturieren der Lackschutzschicht mittels herkömmlicher Lithographie gebildet werden. Alternativ können die mehreren Lackschutzstrukturen 250 in einigen Ausführungsformen mittels eines Laserabtragverfahrens gebildet werden. In anderen Ausführungsformen können die mehreren Lackschutzstrukturen 250 mittels eines Druckverfahrens wie eines Schablonendruckverfahrens gebildet werden.
  • 15 stellt das Halbleitergehäuse während der Herstellung nach dem Abscheiden einer strukturierten rückseitigen Metallschicht gemäß einer Ausführungsform der Erfindung dar.
  • Ein leitfähiges Material wird abgeschieden, um eine rückseitige Metallschicht 220 zu bilden. In verschiedenen Ausführungsformen wird das leitfähige Material mittels eines elektrochemischen Gasphasenabscheidungsverfahrens abgeschieden. Dementsprechend wird das leitfähige Material nicht auf den mehreren Lackschutzstrukturen 250 abgeschieden.
  • 16 stellt das Halbleitergehäuse während der Herstellung nach dem Entfernen mehrerer Lackschutzstrukturen gemäß einer Ausführungsform der Erfindung dar.
  • Die mehreren Lackschutzstrukturen 250 können zum Beispiel mittels eines chemischen Nassätzverfahrens entfernt werden. Auf diese Weise werden Sägeöffnungen 240 in den Sägebereichen 230 gebildet. Eine Nachbearbeitung kann wie in 13 beschrieben erfolgen.
  • 17, die 17A und 17B einschließt, stellt Halbleitergehäuse dar, die unter Verwendung von Ausführungsformen der Erfindung gebildet werden und an einer Leiterplatte befestigt sind.
  • Die Halbleitergehäuse, die mittels Ausführungsformen der Erfindung gebildet werden, können in einer Ausführungsform an einer gedruckten Leiterplatte 300 befestigt werden. In einer Ausführungsform kann das Halbleitergehäuse mit der Vorderseite nach unten auf einer Hauptoberfläche der gedruckten Leiterplatte 300 angeordnet werden. Zum Beispiel können unter den durch das Substrat gehenden Durchkontaktierungen 110 und den Kontaktpfropfenn 120 zusätzliche Lötkugeln 310 gebildet werden, um die gedruckte Leiterplatte 300 zu verbinden. In verschiedenen Ausführungsformen können andere Befestigungstypen verwendet werden.
  • Ferner können in verschiedenen Ausführungsformen weitere Strukturen an den Halbleitergehäusen befestigt werden. Zum Beispiel stellt 17B eine Wärmesenke 350 dar, die auf dem Halbleitergehäuse angeordnet ist. Die Wärmesenke 350 kann mittels eines dünnen Klebstoffs 330 verbunden werden, der thermisch leitfähig sein kann, was die Wärmeleitung von dem Halbleiterchip 20 weg ermöglicht.
  • Wenngleich diese Erfindung mit Bezug auf die beispielhaften Ausführungsformen beschrieben worden ist, soll diese Beschreibung nicht in einschränkendem Sinne verstanden werden. Verschiedene Änderungen und Kombinationen der beispielhaften Ausführungsformen sowie andere Ausführungsformen der Erfindung sind für den Fachmann unter Bezugnahme auf die Beschreibung ersichtlich. Zur Erläuterung können die Ausführungsformen, die in 1, 2, 3 bis 13, 14 bis 16 und 17 beschrieben sind, miteinander kombiniert werden. Daher sollen die beiliegenden Ansprüche alle solche Modifikationen oder Ausführungsformen aufweisen.
  • Wenngleich die vorliegende Erfindung und ihre Vorteile ausführlich beschrieben worden sind, muss man verstehen, dass verschiedene Änderungen, Ersetzungen und Modifikationen vorgenommen werden können, ohne dass von dem Geist und Schutzbereich der Erfindung, wie in den beiliegenden Ansprüchen definiert, abgewichen wird. Beispielsweise wird der Fachmann ohne Weiteres verstehen, dass viele der Merkmale, Funktionen, Verfahren und Materialien, die hier beschrieben wurden, variiert werden können, jedoch nach wie vor im Schutzbereich der vorliegenden Erfindung enthalten sind.
  • Des Weiteren soll der Schutzbereich der vorliegenden Anmeldung in keiner Weise auf einzelne Ausführungsformen des Verfahrens, der Maschine, Herstellung, Zusammensetzung der Materialien, Mittel, Verfahren und Schritte, die hier beschrieben sind, beschränkt sein. Wie ein Durchschnittsfachmann auf dem Gebiet aufgrund der Offenbarung der vorliegenden Erfindung zu schätzen wissen wird, können Verfahren, Maschinen, Herstellung, Zusammensetzung von Materialien, Mittel, Verfahren oder Schritte, die derzeit im Stand der Technik existieren oder später entwickelt werden und die im Wesentlichen die gleiche Funktion oder im Wesentlichen das gleiche Ergebnis wie die entsprechenden Ausführungsformen, die hierin beschrieben sind, erreichen, gemäß der vorliegenden Erfindung angewendet werden. Dementsprechend sollen die beiliegenden Ansprüche diese Verfahren, Maschinen, Herstellung, Zusammensetzung von Material, Mitteln, Verfahren oder Schritte in ihren Schutzbereich aufnehmen.

Claims (23)

  1. Verfahren zum Herstellen eines Halbleitergehäuses, wobei das Verfahren Folgendes aufweist: • Anordnen mehrerer Halbleiterchips (20) auf einem Träger (10), wobei jeder der mehreren Halbleiterchips (20) einen ersten Seitenkontaktbereich auf einer ersten Seite und einer gegenüberliegenden zweiten Seite aufweist, wobei jeder der mehreren Halbleiterchips (20) einen aktiven Bereich benachbart der ersten Seite aufweist, wobei die zweite Seite dem Träger (10) gegenüberliegt; • Bilden eines rekonstituierten Wafers (90) durch Aufbringen eines Einkapselungsmittels (50) an den mehreren Halbleiterchips (20) und dem Träger (10); • Bilden einer Durchgangsöffnung (60) und einer Kontaktöffnung (70) in dem Einkapselungsmittel (50); • Bilden eines ersten Kontaktsegments (120) und eines zweiten Kontaktsegments (120) durch Füllen der Durchgangsöffnung (60) und der Kontaktöffnung (70) mit einem leitfähigen Füllmaterial (80); und • Bilden einzelner Gehäuse durch Vereinzeln des rekonstituierten Wafers (90), wobei die mehreren Halbleiterchips (20) Chips (20) umfassen, die zum Regulieren eines Stromflusses in einer Richtung von der ersten Seite zu der zweiten Seite eingerichtet sind.
  2. Verfahren gemäß Anspruch 1, • wobei das Anordnen mehrerer Halbleiterchips (20) auf einem Träger (10) das Anordnen mehrerer Leistungschips (20) und mehrerer Vorrichtungen aufweist, wobei jedes der einzelnen Gehäuse einen Leistungschip (20) der mehreren Leistungschips (20) und eine Vorrichtung der mehreren Vorrichtungen aufweist; • wobei vorzugsweise die mehreren Vorrichtungen eine horizontale Halbleitervorrichtung aufweisen, die zum lateralen Regulieren eines Stromflusses in einer Ebene entlang der ersten Seite eingerichtet sind.
  3. Verfahren gemäß Anspruch 1 oder 2, wobei das Bilden der Durchgangsöffnung (60) das Anwenden eines Laserbohrverfahrens aufweist.
  4. Verfahren gemäß einem der Ansprüche 1 bis 3, wobei das Bilden des ersten Kontaktsegments (120) und des zweiten Kontaktsegments (120) das Anwenden eines elektrochemischen Abscheidungsverfahrens aufweist.
  5. Verfahren gemäß einem der Ansprüche 1 bis 4, ferner aufweisend: • Trennen des rekonstituierten Wafers (90) von dem Träger (10); • Dünnen des rekonstituierten Wafers (90), um die mehreren Halbleiterchips (20) von der zweiten Seite zu dünnen; und • nach dem Dünnen, Bilden einer leitfähigen Platte auf einer zweiten Seite unter einem Kontaktbereich auf einer zweiten Seite, wobei der Kontaktbereich auf der zweiten Seite mit dem ersten Kontaktsegment (120) durch die leitfähige Platte auf der zweiten Seite verbunden wird; wobei vorzugsweise jeder der mehreren Halbleiterchips (20) zum Regulieren eines Stromflusses von dem Kontaktbereich auf der ersten Seite zu dem Kontaktbereich auf der zweiten Seite eingerichtet ist.
  6. Verfahren gemäß Anspruch 5, wobei jeder der mehreren Halbleiterchips (20) einen Leistungsfeldeffekttransistor aufweist und wobei der Kontaktbereich auf der ersten Seite ein Quellenbereich des Leistungsfeldeffekttransistors ist und der Kontaktbereich auf der zweiten Seite ein Senkenbereich des Leistungsfeldeffekttransistors ist; wobei das Verfahren vorzugsweise ferner aufweist: • Bilden einer zweiten Kontaktöffnung (70) in dem Einkapselungsmittel (50); und • Bilden eines dritten Kontaktsegments (120) für einen Gate-Bereich des Leistungsfeldeffekttransistors durch Füllen der zweiten Kontaktöffnung (70) mit dem leitfähigen Füllmaterial (80).
  7. Verfahren gemäß Anspruch 5 oder 6, • wobei das Bilden der leitfähigen Platte auf der zweiten Seite das Abscheiden einer strukturierten leitfähigen Platte auf der zweiten Seite unter Anwendung eines elektrochemischen Abscheidungsverfahrens aufweist; oder • wobei das Bilden der leitfähigen Platte auf der zweiten Seite das Abscheiden einer unstrukturierten leitfähigen Platte auf der zweiten Seite und das Strukturieren der unstrukturierten leitfähigen Platte auf der zweiten Seite aufweist.
  8. Verfahren gemäß Anspruch 5 oder 6, wobei das Dünnen der mehreren Halbleiterchips (20) das Dünnen eines Werkstücks aufweist, das eine Heteroepitaxieschicht auf einem Siliziumsubstrat aufweist, und wobei das Siliziumsubstrat durch das Dünnen entfernt wird.
  9. Verfahren gemäß einem der Ansprüche 1 bis 8, wobei jeder der mehreren Halbleiterchips (20) einen n-Kanal-Metall-Isolator-Halbleiter-Feldeffekttransistor oder einen p-Kanal-Metall-Isolator-Halbleiter-Feldeffekttransistor aufweist.
  10. Verfahren gemäß einem der Ansprüche 1 bis 9, wobei das Halbleitergehäuse weniger als zehn Anschlüsse aufweist.
  11. Verfahren zum Bilden eines Halbleitergehäuses, wobei das Verfahren Folgendes aufweist: • Anordnen mehrerer Leistungshalbleiterchips (20) auf einem Träger (10), wobei jeder der mehreren Leistungshalbleiterchips (20) einen Quellenkontaktbereich und einen Gate-Kontaktbereich auf einer ersten Seite und einer gegenüberliegenden zweiten Seite aufweist, wobei jeder der mehreren Leistungshalbleiterchips (20) einen aktiven Bereich benachbart der ersten Seite aufweist, wobei jeder der mehreren Leistungshalbleiterchips (20) Chips (20) aufweist, die zum Regulieren eines vertikalen Stromflusses in einer Richtung von der ersten Seite zu der zweiten Seite eingerichtet sind; • Bilden eines rekonstituierten Wafers (90) durch Aufbringen eines Einkapselungsmittels (50) auf die mehreren Halbleiterchips (20) und den Träger (10); • Bilden einer Durchgangsöffnung (60) in dem Einkapselungsmittel (50); und • Bilden einer ersten Kontaktöffnung (70) in dem Einkapselungsmittel (50) über dem Quellenkontaktbereich und einer zweiten Kontaktöffnung (70) in dem Einkapselungsmittel (50) über dem Gate-Kontaktbereich.
  12. Verfahren gemäß Anspruch 11, ferner aufweisend: Bilden einzelner Gehäuse durch Vereinzeln des rekonstituierten Wafers (90).
  13. Verfahren gemäß Anspruch 11 oder 12, wobei das Bilden der Durchgangsöffnung (60) das Anwenden eines Laserbohrverfahrens aufweist.
  14. Verfahren gemäß einem der Ansprüche 11 bis 13, wobei die Durchgangsöffnung (60) und die erste Kontaktöffnung (70) unter Anwendung eines gemeinsamen Verfahrens gebildet werden.
  15. Verfahren gemäß einem der Ansprüche 11 bis 14, ferner aufweisend: • Bilden eines ersten Kontaktsegments (120) durch Füllen der Durchgangsöffnung (60) mit einem leitfähigen Füllmaterial (80); und • Bilden eines zweiten Kontaktsegments (120) und eines dritten Kontaktsegments (120) durch Füllen der ersten und der zweiten Durchgangsöffnung (60) mit dem leitfähigen Füllmaterial (80); wobei das Verfahren vorzugsweise ferner aufweist: • nach dem Bilden des ersten, des zweiten und des dritten Kontaktsegments (120) das Trennen des rekonstituierten Wafers (90) von dem Träger (10).
  16. Verfahren gemäß Anspruch 15, ferner aufweisend: • Dünnen der mehreren Leistungshalbleiterchips (20) durch Schleifen des rekonstituierten Wafers (90); und • nach dem Dünnen, Bilden einer leitfähigen Platte auf der zweiten Seite unter einem Senkenkontaktbereich, wobei der Senkenkontaktbereich mit dem ersten Kontaktsegment (120) durch die leitfähige Platte auf der zweiten Seite verbunden wird; wobei vorzugsweise das Bilden der leitfähigen Platte auf der zweiten Seite das Abscheiden einer strukturierten leitfähigen Platte auf der zweiten Seite unter Anwendung eines elektrochemischen Abscheidungsverfahrens aufweist; oder wobei vorzugsweise das Bilden der leitfähigen Platte auf der zweiten Seite das Abscheiden einer unstrukturierten leitfähigen Platte auf der zweiten Seite und das Strukturieren der unstrukturierten leitfähigen Platte auf der zweiten Seite aufweist.
  17. Halbleitergehäuse, aufweisend: • einen Halbleiterchip (20) mit einem ersten Kontaktbereich auf einer ersten Hauptoberfläche und einem zweiten Kontaktbereich auf einer gegenüberliegenden zweiten Hauptoberfläche, wobei der Halbleiterchip (20) zum Regulieren eines Stromflusses von dem ersten Kontaktbereich zu dem zweiten Kontaktbereich eingerichtet ist; • ein Einkapselungsmittel (50) an dem Halbleiterchip (20); • einen ersten Kontaktpfropfen, der in dem Einkapselungsmittel (50) angeordnet und mit dem ersten Kontaktbereich verbunden ist; • eine leitfähige Schicht auf einer zweiten Seite, die unter der zweiten Hauptoberfläche angeordnet und mit dem zweiten Kontaktbereich verbunden ist; und • eine Durchkontaktierung, die in dem Einkapselungsmittel (50) angeordnet und mit der leitfähigen Schicht auf der zweiten Seite verbunden ist, wobei der erste Kontaktpfropfen und die Durchkontaktierung Anschlüsse auf der ersten Hauptoberfläche zum Kontaktieren des Halbleitergehäuses bilden.
  18. Gehäuse gemäß Anspruch 17, ferner aufweisend: einen zweiten Kontaktpfropfen, der in dem Einkapselungsmittel (50) angeordnet und mit einem dritten Kontaktbereich auf der ersten Hauptoberfläche verbunden ist, wobei das Halbleitergehäuse ein Gehäuse mit drei Anschlüssen ist.
  19. Gehäuse gemäß Anspruch 17 oder 18, wobei der Halbleiterchip (20) ein diskreter Leistungsfeldeffekttransistor mit drei Anschlüssen ist.
  20. Gehäuse gemäß einem der Ansprüche 17 bis 19, ferner aufweisend: eine Wärmesenke, die unter der leitfähigen Schicht auf der zweiten Seite angeordnet ist.
  21. Gehäuse gemäß einem der Ansprüche 17 bis 20, wobei das Halbleitergehäuse weniger als zehn Anschlüsse aufweist,
  22. Gehäuse gemäß einem der Ansprüche 17 bis 21, wobei der Halbleiterchip (20) Silizium oder Galliumnitrid aufweist.
  23. Gehäuse gemäß einem der Ansprüche 17 bis 22, ferner aufweisend: • einen zweiten Halbleiterchip (20), der in dem Einkapselungsmittel (50) angeordnet ist und einen dritten Kontaktbereich und einen vierten Kontaktbereich auf einer Hauptoberfläche aufweist, wobei der zweite Halbleiterchip (20) zum Regulieren eines Stromflusses von dem dritten Kontaktbereich zu dem vierten Kontaktbereich eingerichtet ist; und • einen zweiten Kontaktpfropfen, der in dem Einkapselungsmittel (50) angeordnet und mit dem dritten Kontaktbereich verbunden ist.
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