KR102004795B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
본 발명의 일 실시예에 따른 반도체 패키지는 다수의 절연층 사이에 형성된 다수의 회로층 및 접속패드를 갖는 기판, 일측이 상기 접속패드와 전기적으로 연결되는 도금테일부, 상기 도금테일부 타측과 접하도록 형성된 절단부, 상기 기판 상에 형성된 몰딩부 및 상기 접속패드 상에 형성되며, 상기 몰딩부를 관통하도록 형성된 몰드비아를 포함한다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor Package and Method of Manufacturing the same}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
IT 기기의 소형화 및 고성능화 추세에 따라 대용량 메모리 및 고성능 IC가 요구되고 있다. 기존의 2D 패키지로는 현재 요구되고 있는 집적화와 고성능화를 동시에 달성하기에는 기술적 한계에 부딪히고 있다. 이를 해결하기 위해 다양한 방법으로 3D 패키지를 구현하려는 많은 연구들이 진행되고 있고, 새로운 인터커넥션(Interconnection)기술 개발이 요구되고 있다. 이러한 방법 중 하나인 PCB(Printed Circuit Board) 양면을 모두 이용하는 더블 사이드(Double Side) 패키징 기술이 모바일에 적용되고 있다.
한국 공개 특허 공보 제 2011-0032522호
본 발명의 일 측면으로는 패키지의 쏘잉(Sawing) 영역에 솔더볼 형성을 통하여 도금라인(line)과 전기적으로 연결되는 도금테일(tail)을 구현하여, 기판에서 오픈/쇼트(open/short) 테스트를 가능하게 하는 반도체 패키지 및 그 제조 방법을 제공하기 위함이다.
본 발명의 다른 측면으로는 패키지의 쏘잉(Sawing) 영역에 추가로 몰드비아홀을 형성한 후, 무전해 도금을 통하여 도금라인(line)과 전기적으로 연결되는 도금테일(tail)을 구현하여, 기판에서 오픈/쇼트(Open/Short) 테스트를 가능하게 하는 반도체 패키지 및 그 제조 방법을 제공하기 위함이다.
본 발명의 또 다른 측면으로는 쏘잉(Sawing) 후 도금테일을 남겨두어 패드 (Pad) 들뜸과 같은 불량을 방지하는 반도체 패키지 및 그 제조 방법을 제공하기 위함이다.
본 발명의 일 실시예에 따른 반도체 패키지는 다수의 절연층 사이에 형성된 다수의 회로층 및 접속패드를 갖는 기판, 일측이 상기 접속패드와 전기적으로 연결되는 도금테일부, 상기 도금테일부 타측과 접하도록 형성된 절단부, 상기 기판 상에 형성된 몰딩부 및 상기 접속패드 상에 형성되며, 상기 몰딩부를 관통하도록 형성된 몰드비아를 포함한다.
상기 다수의 회로층을 전기적으로 연결하는 다수의 비아를 더 포함할 수 있다.
다수의 절연층 사이에 형성된 다수의 회로층 및 접속패드를 가지며, 테스트용 개구부를 갖는 기판을 준비하는 단계, 상기 기판 상에 몰딩부를 형성하는 단계, 상기 접속패드 상부가 노출되며, 상기 몰딩부를 관통하도록 몰드비아홀을 형성하는 단계 및 상기 몰드비아홀을 도금하여 몰드비아를 형성하는 단계를 포함한다.
상기 기판을 준비하는 단계에서, 일측이 상기 접속패드와 전기적으로 연결되는 도금테일부 및 상기 도금테일부 타측과 접하거나 상기 도금테일부 타측 일부를 포함하도록 형성된 절단부를 포함할 수 있다.
상기 기판을 준비하는 단계에서, 상기 다수의 회로층을 전기적으로 연결하는 다수의 비아를 더 포함할 수 있다.
상기 절단부는 상기 테스트용 개구부를 포함할 수 있다.
상기 기판을 준비하는 단계 이후에, 오픈-쇼트(Open-short) 테스트(test)를 수행하는 단계를 더 포함할 수 있다.
상기 몰딩부를 형성하는 단계 이전에, 상기 테스트용 개구부에 솔더볼을 형성하는 단계를 더 포함할 수 있다.
상기 몰드비아홀을 형성하는 단계 이후에, 상기 몰드비아홀 및 상기 테스트용 개구부에 무전해 도금을 수행하여, 시드층을 형성하는 단계를 더 포함할 수 있다.
상기 몰드비아를 형성하는 단계 이후에, 상기 절단부를 절단하여, 분리하는 단계를 포함할 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지 구조에 대한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지 평면도이다.
도 3 내지 도 8은 본 발명의 제1 실시예에 따른 반도체 패키지 제조 방법의 공정흐름도이다.
도 9 내지 도 13은 본 발명의 제2 실시예에 따른 반도체 패키지 제조방법의 공정흐름도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
반도체 패키지
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 1에 도시된 바와 같이, 반도체 패키지는 다수의 절연층(103) 사이에 형성된 다수의 회로층(101) 및 접속패드(104)를 갖는 기판(100), 일측이 접속패드(104)와 전기적으로 연결되는 도금테일부(B), 도금테일부(B) 타측과 접하도록 형성된 절단부(A), 기판(100) 상에 형성된 몰딩부(300) 및 접속패드(104) 상에 형성되며, 몰딩부(300)를 관통하도록 형성된 몰드비아(302)를 포함한다.
그리고, 다수의 회로층(101)을 전기적으로 연결하는 다수의 비아(102)가 형성될 수 있다.
여기서, 절연층(102)으로는 수지 절연층이 사용될 수 있다. 수지 절연층으로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 열경화성 수지 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
또한, 회로층(101)은 회로용 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 인쇄회로기판에서는 구리를 사용하는 것이 전형적이다.
그리고 접속패드(104)에는 필요에 따라 표면처리층(미도시됨)이 더 형성될 수 있다. 이때, 표면처리층은 당업계에 공지된 것이라면 특별히 한정되는 것은 아니나, 예를 들어, 전해 금도금(Electro Gold Plating), 무전해 금도금(Immersion Gold Plating), OSP(organic solderability preservative) 또는 무전해 주석도금(Immersion Tin Plating), 무전해 은도금(Immersion Silver Plating), ENIG(electroless nickel and immersion gold; 무전해 니켈도금/치환금도금), DIG 도금(Direct Immersion Gold Plating), HASL(Hot Air Solder Levelling) 등에 의해 형성될 수 있다.
여기서, 도금테일부(B)가 존재함으로써, 기계적 신뢰성이 증가될 수 있다. 예를 들어, 접속패드(104) 일측에 연결되어 형성된 도금테일부(B)로 인하여, 접속패드(104)의 들뜸과 같은 불량을 줄일 수 있다.
또한, 표면실장의 경우, 솔더 레지스트가 접속패드(104) 및 접속패드(104)와 연결되어 형성된 도금테일부(B)를 함께 커버하기 때문에 커버영역이 증가되어 접속패드 박리 현상을 줄일 수 있다.
그리고 기판(100) 상에 몰딩부(300)가 형성될 수 있다.
이때, 몰딩부재(300) 재료로 실리콘 겔(silicone gel) 또는 에폭시 몰딩 컴파운드(Epoxy Molded Compound: EMC) 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지 평면도이다.
접속패드(104) 일측에 전기적으로 연결되는 도금테일부(B)가 형성될 수 있다.
반도체 패키지 제조 방법
제1 실시예
도 3 내지 도 8은 본 발명의 제1 실시예에 따른 반도체 패키지 제조 방법의 공정흐름도이다.
도 3에 도시한 바와 같이, 다수의 절연층(103) 사이에 형성된 다수의 회로층(101) 및 접속패드(104)를 가지며, 테스트용 개구부(105)를 갖는 기판(100)을 준비한다.
여기서, 다수의 회로층(101)을 전기적으로 연결하는 다수의 비아(102)를 더 형성할 수 있다.
여기서, 절연층(102)으로는 수지 절연층이 사용될 수 있다. 수지 절연층으로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 열경화성 수지 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
또한, 회로층(101)은 회로용 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 인쇄회로기판에서는 구리를 사용하는 것이 전형적이다.
그리고 접속패드(104)에는 필요에 따라 표면처리층(미도시됨)이 더 형성될 수 있다. 이?, 표면처리층은 당업계에 공지된 것이라면 특별히 한정되는 것은 아니나, 예를 들어, 전해 금도금(Electro Gold Plating), 무전해 금도금(Immersion Gold Plating), OSP(organic solderability preservative) 또는 무전해 주석도금(Immersion Tin Plating), 무전해 은도금(Immersion Silver Plating), ENIG(electroless nickel and immersion gold; 무전해 니켈도금/치환금도금), DIG 도금(Direct Immersion Gold Plating), HASL(Hot Air Solder Levelling) 등에 의해 형성될 수 있다.
또한, 일측이 상기 접속패드(104)와 전기적으로 연결되는 도금테일부(B) 및 도금테일부(B) 타측과 접하거나, 도금테일부(B) 타측 일부를 포함하도록 형성된 절단부(A)를 형성할 수 있다.
이때, 테스트용 개구부(105)는 절단부(A)에 포함되도록 형성할 수 있으며, 테스트용 개구부(105)는 절연층(103)이 노출되도록 형성할 수 있다.
그리고 테스트용 개구부(105)의 크기는 다양할 수 있으며, 형성 위치 또한 절단부(A) 내에 어디에든 형성 가능 할 수 있다.
다음으로, 테스트용 개구부(105)가 형성된 기판레벨(Level)에서 오픈-쇼트(Open-Short) 테스트를 수행할 수 있다.
구체적으로, 기판(100)상에 형성된 테스트용 개구부(105)로 인해 접속패드(104) 일측에 연결된 도금테일부(B)가 절단부(A) 내부에서 불연속적으로 형성될 수 있다.
이로 인해, 도금테일부(B)의 통전 선로가 차단 되도록 하여, 기판레벨(Level)에서 오픈-쇼트(Open-Short) 테스트 진행이 가능할 수 있다.
도 4에 도시한 바와 같이, 테스트용 개구부(105)를 솔더링(soldering)을 수행하여, 솔더(solder)로 채울 수 있다.
이로 인해, 절단부(A)의 통전 선로가 연결될 수 있다. 이는 전해도금을 하기 위하여, 도금영역에 전기가 흐르도록 할 수 있다.
도 5에 도시한 바와 같이, 기판(100) 상부를 덥도록 몰딩부(300)를 형성할 수 있다.
이때, 몰딩부재(300) 재료로 실리콘 겔(silicone gel) 또는 에폭시 몰딩 컴파운드(Epoxy Molded Compound: EMC) 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
도 6에 도시한 바와 같이, 몰드비아홀(301)을 형성할 수 있다. 이때, 접속패드(104) 상부가 노출되며, 몰딩부(300)를 관통하도록 몰드비아홀(301)을 형성할 수 있다.
여기서, 몰드비아홀(301)은 CO2 레이져, YAG 레이져 등 레이져 드릴을 사용하여 가공할 수 있으나, 특별히 이에 한정하지는 않는다.
도 7에 도시한 바와 같이, 몰드비아홀(301)을 도금하여 몰드비아(302)를 형성할 수 있다.
도 8에 도시한 바와 같이, 절단부(A)를 절단할 수 있다. 이때, 도금테일부(B)는 일부가 남아 있을 수 있다.
여기서, 도금테일부(B)가 존재함으로써, 기계적 신뢰성이 증가될 수 있다. 예를 들어, 접속패드(104) 일측에 연결되어 형성된 도금테일부(B)로 인하여, 접속패드(104)의 들뜸과 같은 불량을 줄일 수 있다.
또한, 표면실장의 경우, 솔더 레지스트가 접속패드(104) 및 접속패드(104)와 연결되어 형성된 도금테일부(B)를 함께 커버하기 때문에 커버영역이 증가되어 접속패드 박리 현상을 줄일 수 있다.
제2 실시예
도 9 내지 도 14는 본 발명의 제2 실시예에 따른 반도체 패키지 제조방법의 공정흐름도이다.
도 9에 도시한 바와 같이, 다수의 절연층(103) 사이에 형성된 다수의 회로층(101) 및 접속패드(104)를 가지며, 테스트용 개구부(105)를 갖는 기판(100)을 준비한다.
여기서, 다수의 회로층(101)을 전기적으로 연결하는 다수의 비아(102)를 더 형성할 수 있다.
그리고 절연층(102)으로는 수지 절연층이 사용될 수 있다. 수지 절연층으로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 열경화성 수지 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
또한, 회로층(101)은 회로용 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 인쇄회로기판에서는 구리를 사용하는 것이 전형적이다.
그리고 접속패드(104)에는 필요에 따라 표면처리층(미도시됨)이 더 형성될 수 있다. 이?, 표면처리층은 당업계에 공지된 것이라면 특별히 한정되는 것은 아니나, 예를 들어, 전해 금도금(Electro Gold Plating), 무전해 금도금(Immersion Gold Plating), OSP(organic solderability preservative) 또는 무전해 주석도금(Immersion Tin Plating), 무전해 은도금(Immersion Silver Plating), ENIG(electroless nickel and immersion gold; 무전해 니켈도금/치환금도금), DIG 도금(Direct Immersion Gold Plating), HASL(Hot Air Solder Levelling) 등에 의해 형성될 수 있다.
또한, 일측이 상기 접속패드(104)와 전기적으로 연결되는 도금테일부(B) 및 도금테일부(B) 타측과 접하거나, 도금테일부(B) 타측 일부를 포함하도록 형성된 절단부(A)를 형성할 수 있다.
이때, 테스트용 개구부(105)는 절단부(A)에 포함되도록 형성할 수 있으며, 테스트용 개구부(105)는 절연층(103)이 노출되도록 형성할 수 있다.
그리고 테스트용 개구부(105)의 크기는 다양할 수 있으며, 형성 위치 또한 절단부(A) 내에 어디에든 형성 가능 할 수 있다.
다음으로, 테스트용 개구부(105)가 형성된 기판레벨(Level)에서 오픈-쇼트(Open-Short) 테스트를 수행할 수 있다.
구체적으로, 기판(100)상에 형성된 테스트용 개구부(105)로 인해 접속패드(104) 일측에 연결된 도금테일부(B)가 절단부(A) 내부에서 불연속적으로 형성될 수 있다.
이로 인해, 도금테일부(B)의 통전 선로가 차단 되도록 하여, 기판레벨(Level)에서 오픈-쇼트(Open-Short) 테스트 진행이 가능할 수 있다.
도 10에 도시한 바와 같이, 기판(100) 상부를 덥도록 몰딩부(300)를 형성할 수 있다.
이때, 몰딩부재(300) 재료로 실리콘 겔(silicone gel) 또는 에폭시 몰딩 컴파운드(Epoxy Molded Compound: EMC) 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
도 11에 도시한 바와 같이, 몰딩부(300)를 관통하도록 몰드비아홀(301)을 형성할 수 있다.
이때, 접속패드(104) 상부가 노출되며, 몰딩부(300)를 관통하도록 몰드비아홀(301)을 형성할 수 있다.
도 12에 도시한 바와 같이, 무전해도금층(303)을 형성할 수 있다.
이때, 무전해도금층(303)은 절단부(A)의 테스트용 개구부(105)를 채울 수 있다.
이로 인해, 절단부(A)의 통전 선로가 연결될 수 있다. 이는 전해도금을 하기 위하여, 도금영역에 전기가 흐르도록 할 수 있다.
무전해도금은 절연체에 대한 도금이므로, 전기를 띤 이온에 의한 반응을 기대할 수 없다. 이러한 무전해도금은 석출반응에 의해 이루어지며, 석출반응은 촉매에 의해 촉진된다. 도금액으로부터 동이 석출되기 위해서는 도금하려는 재료의 표면에 촉매가 부착되어야 한다. 이는 무전해도금이 많은 전처리를 필요로 함을 나타낸다.
일 실시예로, 무전해도금 공정은 탈지(cleanet) 과정, 소프트 부식(soft etching) 과정, 예비 촉매처리(pre-catalyst) 과정, 촉매처리 과정, 활성화(accelerator) 과정, 무전해도금 과정 및 산화방지 처리 과정을 포함한다.
탈지 과정에서, 상하 동박표면에 존재하는 산화물이나 이물질, 특히 유지분 등을 산 또는 알칼리 계면활성제가 포함된 약품으로 제거한 후, 계면활성제를 완전히 수세한다. 소프트 부식 과정에서, 상하 동박표면에 미세한 거칠기(예를 들면, 약 1㎛∼2㎛)를 만들어 도금단계에서 동입자가 균일하게 밀착되도록 하며, 탈지 과정에서 처리되지 않은 오염물을 제거한다. 예비 촉매처리 과정에서, 낮은 농도의 촉매약품에 기판을 담금으로써, 촉매처리 단계에서 사용되는 약품이 오염되거나 농도가 변화하는 것을 방지한다. 더욱이, 같은 성분의 약품조에 기판을 미리 담그는 것이므로 촉매처리가 보다 활성화되는 효과가 있다. 이러한 예비 촉매처리 과정은 1%∼3%로 희석된 촉매약품을 사용하는 것이 바람직하다.
촉매처리 과정에서, 기판의 동박과, 절연수지층면 (즉, 비아 홀의 측벽)에 촉매입자를 입혀준다. 촉매입자는 Pd-Sn 화합물을 사용하는 것이 바람직하며, 이 Pd-Sn 화합물은 도금되는 입자인 Cu2+와 Pd2-가 결합하여 도금을 촉진하는 역할을 한다. 무전해도금 과정에서, 도금액은 CuSO4, HCHO, NaOH 및 기타 안정제로 이루어지는 것이 바람직하다. 도금반응이 지속되기 위해서는 화학 반응이 균형을 이루어야 하며, 이를 위해 도금액의 조성을 제어하는 것이 중요하다. 조성을 유지하기 위해서는 부족한 성분의 적절한 공급, 기계 교반, 도금액의 순화 시스템 등이 잘 운영되어야 한다. 반응의 결과로 발생되는 부산물을 위한 여과장치가 필요하며, 이를 활용함으로써 도금액의 사용시간이 연장될 수 있다.
산화방지 처리 과정에서, 무전해도금 후에 잔존하는 알칼리 성분으로 인해 도금막이 산화되는 것을 방지하기 위해 산화방지막을 전면에 코팅한다.
그러나 상술한 무전해도금 공정은 일반적으로 전해도금에 비하여 물리적 특성이 떨어지므로 얇게 형성한다.
다음으로, 무전해도금(303)을 형성한 후, 몰드비아홀(301)을 전해 도금하여, 몰드비아(302)를 형성할 수 있다.
도 13에 도시한 바와 같이, 절단부(A)를 절단할 수 있다. 이때, 도금테일부(B) 일부가 남아 있을 수 있다.
여기서, 도금테일부(B)가 존재함으로써, 기계적 신뢰성이 증가될 수 있다. 예를 들어, 접속패드(104) 일측에 연결되어 형성된 도금테일부(B)로 인하여, 접속패드(104)의 들뜸과 같은 불량을 줄일 수 있다.
또한, 표면실장의 경우, 솔더 레지스트가 접속패드(104) 및 접속패드(104)와 연결되어 형성된 도금테일부(B)를 함께 커버하기 때문에 커버영역이 증가되어 접속패드 박리 현상을 줄일 수 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100: 기판
101: 회로층
102: 비안
103: 절연층
104: 접속패드
105: 테스트용 개구부
200: 솔더볼
300: 몰딩부
301: 몰드비아홀
302: 몰드비아
303: 무전해도금층
A: 절단부
B: 도금테일부

Claims (10)

  1. 다수의 절연층 사이에 형성된 다수의 회로층 및 접속패드를 갖는 기판;
    일측이 상기 접속패드와 전기적으로 연결되는 도금테일부;
    상기 도금테일부 타측과 접하도록 형성된 절단부;
    상기 기판 상에 형성된 몰딩부; 및
    상기 접속패드 상에 형성되며, 상기 몰딩부를 관통하도록 형성된 몰드비아;
    를 포함하며,
    상기 도금테일부는 타측이 상기 기판의 측면으로 노출되는 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 다수의 회로층을 전기적으로 연결하는 다수의 비아;
    를 더 포함하는 반도체 패키지.
  3. 다수의 절연층 사이에 형성된 다수의 회로층 및 접속패드를 가지며, 테스트용 개구부를 갖는 기판을 준비하는 단계;
    상기 기판 상에 몰딩부를 형성하는 단계;
    상기 접속패드 상부가 노출되며, 상기 몰딩부를 관통하도록 몰드비아홀을 형성하는 단계;
    상기 몰드비아홀을 도금하여 몰드비아를 형성하는 단계; 및
    상기 몰드비아홀 및 상기 테스트용 개구부에 무전해 도금을 수행하여, 시드층을 형성하는 단계;
    를 포함하는 반도체 패키지 제조 방법.
  4. 청구항 3에 있어서,
    상기 기판을 준비하는 단계에서,
    일측이 상기 접속패드와 전기적으로 연결되는 도금테일부; 및
    상기 도금테일부 타측과 접하거나 상기 도금테일부 타측 일부를 포함하도록 형성된 절단부;
    를 포함하는 반도체 패키지 제조 방법.
  5. 청구항 3에 있어서,
    상기 기판을 준비하는 단계에서,
    상기 다수의 회로층을 전기적으로 연결하는 다수의 비아;
    를 더 포함하는 반도체 패키지 제조 방법.
  6. 청구항 4에 있어서,
    상기 절단부는 상기 테스트용 개구부를 포함하는 반도체 패키지 제조 방법.
  7. 청구항 3에 있어서,
    상기 기판을 준비하는 단계 이후에,
    오픈-쇼트(Open-short) 테스트(test)를 수행하는 단계;
    를 더 포함하는 반도체 패키지 제조 방법.
  8. 다수의 절연층 사이에 형성된 다수의 회로층 및 접속패드를 가지며, 테스트용 개구부를 갖는 기판을 준비하는 단계;
    상기 테스트용 개구부에 솔더볼을 형성하는 단계;
    상기 기판 상에 몰딩부를 형성하는 단계;
    상기 접속패드 상부가 노출되며, 상기 몰딩부를 관통하도록 몰드비아홀을 형성하는 단계; 및
    상기 몰드비아홀을 도금하여 몰드비아를 형성하는 단계;
    를 포함하는 반도체 패키지 제조 방법.
  9. 삭제
  10. 청구항 4에 있어서,
    상기 몰드비아를 형성하는 단계 이후에,
    상기 절단부를 절단하여, 분리하는 단계;
    를 포함하는 반도체 패키지 제조 방법.
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