TWI795959B - 表面黏著式功率半導體封裝元件及其製法 - Google Patents

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Abstract

一種表面黏著式功率半導體封裝元件包含一晶片、一塑封層、一導電鍍層；其中，晶片之正面及背面分別設有信號接點，該塑封層係包覆該晶片，且在該塑封層中形成有第一開孔及第二開孔，該第一開孔位在晶片側邊，該第二開孔對應延伸至該晶片其正面之信號接點，在各第一開孔與第二開孔內部以導電層作為導電使用，該晶片正面之信號接點電性連接第二開孔中的導電層，該晶片背面之信號接點係透過該導電鍍層電性連接第一開孔中的導電層；而該第一開孔及第二開孔中的導電層係凸出於該塑封層表面，構成表面黏著式功率半導體封裝元件之導電端子；藉此結構，本發明不必使用昂貴成本之黏晶材料，便可實現晶片之電性連結。

Description

表面黏著式功率半導體封裝元件及其製法
本發明關於一種封裝元件，特別是指一種表面黏著式(SMT)的功率半導體封裝元件及其製法。
分立器件(discrete package)是指具有獨立功能的電子封裝元件，依其晶片功能可以分為如二極體、功率電晶體等類型的封裝元件，其主要構件包含晶片、導線架(lead frame)、引線(wire)、絕緣塑封外殼等。參照美國公告第8,237,259號專利，該專利揭露其中一種傳統分立器件的製法，該專利在晶粒的其中一面提供有銀膠(silver paste)、燒結銀(Ag sintering)、錫膏等材料作為黏晶步驟(die bonding)的主要黏著介質，如同該專利之第6圖的元件符號316所示，利用該黏著介質將晶粒貼在導線架上。但使用銀膠/燒結銀與導線架，需要昂貴的材料費用，難以降低產品製作成本，而錫膏則存在環保問題，亦不推薦使用。
本發明為降低產品的製作成本，故提出一種表面黏著式功率半導體封裝元件及其製法。
為達成前述目的，本發明的「表面黏著式功率半導體封裝元件」包含有： 一晶片，具有相對的一正面及一背面，該正面及背面分別設有信號接點，其中該晶片為一功率半導體晶片；一塑封層，係包覆該晶片，且在該塑封層中形成有第一開孔及第二開孔，該第一開孔位在晶片側邊，該第二開孔對應延伸至該晶片其正面之信號接點，在各第一開孔與第二開孔內部填充一導電層，其中，該第二開孔中的導電層係電性連接該晶片其正面之信號接點；一導通層，係設置在該晶片之背面並延伸電性連接該第一開孔中的導電層以及該晶片背面的信號接點，其中，該導通層是單一導電鍍層；該第一開孔及第二開孔中的導電層係凸出於該塑封層的同一表面並作為該表面黏著式功率半導體封裝元件之導電端子。
其中，在各第一開孔與第二開孔內部填充之導電層可透過電鍍方式形成，將晶片正、背面信號接點共同電性連接至封裝元件的同一表面，即不需使用導線架及黏晶材料。
根據另一實施例，本發明的「表面黏著式功率半導體封裝元件」包含有：一晶片，具有相對的一正面及一背面，該正面及背面分別設有信號接點，其中該晶片為一功率半導體晶片；一導電基板，形成有一晶片容置開口，令該晶片設置在該晶片容置開口內部；一塑封層，係包覆該晶片與該導電基板，在該塑封層中形成有第一開孔及第二開孔，該第一開孔位在晶片側邊並延伸至該導電基板的表面，該第二開孔對應延伸至該晶片其正面之信號接點，在各第一開孔與第二開孔內部填充一導電層，其中，該第一開孔中的導電層連接該導電基板，該第二開孔中的導電層係連接該晶片其正面之信號接點； 一導通層，係設置在該晶片之背面，且延伸連接該導電基板以及該晶片背面的信號接點；該第一開孔及第二開孔中的導電層係凸出於該塑封層的同一表面並作為該表面黏著式功率半導體封裝元件之導電端子。
10:載板
11:黏著膠帶
20:晶片
30:塑封層
31a:第一開孔
31b:第二開孔
40:預電鍍層
42:導電層
42a,42b:導電端子
43:導電鍍層
44:絕緣保護層
45a,45b:接點防護層
50:銅基板
51:晶片容置開口
52:防撞缺口
58:黏著膠帶
60:晶片
70:塑封層
71a:第一開孔
71b:第二開孔
80:預電鍍層
82:導電層
82a,82b:導電端子
83:連接層
84:絕緣保護層
85a,85b:接點防護層
86:防護層
90:銅基板
91:晶片容置開口
98:導電膠帶
100:晶片
110:塑封層
111a:第一開孔
111b:第二開孔
120:預電鍍層
122:導電層
122a,122b:導電端子
124:絕緣保護層
125a,125b:接點防護層
C:圓心
圖1A~圖1M：本發明第一實施例之製程示意圖。
圖2A~圖2L：本發明第二實施例之製程示意圖。
圖3：本發明當中之銅基板的平面示意圖。
圖4：本發明圖3所示銅基板的立體示意圖。
圖5：本發明將晶片設置於銅基板中的立體示意圖。
圖6A~圖6J：本發明第三實施例之製程示意圖。
圖7：依據本發明圖1A~1M實施例製作而成之表面黏著式功率半導體封裝元件剖面示意圖。
圖8：依據本發明圖2A~2L實施例製作而成之表面黏著式功率半導體封裝元件剖面示意圖。
圖9：依據本發明圖6A~6J實施例製作而成之表面黏著式功率半導體封裝元件剖面示意圖。
本發明是一種「表面黏著式功率半導體封裝元件及其製法」，圖1A~圖1M為第一較佳實施的製程示意圖，以下配合圖式順序說明本發明之製作流程。在圖1A中，首先製備一載板(carrier)10，在該載板10上貼合一層黏著膠帶11，該黏著膠帶11的表面具有黏性。
參照圖1B，將晶片20間隔排列在該黏著膠帶11上，該晶片20為一功率半導體晶片，在其正面及背面形成有用於電性連接的信號接點(圖中未示)，在圖1B中，將該晶片20與該黏著膠帶11互相黏著的一面定義為晶片背面，其相對的另一面為晶片正面。
參照圖1C，將各晶片20以一塑封層30包覆，該塑封層30的材料可為PP、EMC等介電材質。該塑封層30成型後，進一步加入圖1D所示的平坦化步驟，在該塑封層30的表面進行研磨(grinding)或清潔，使整體塑封層30的表面為平整表面。
參照圖1E，在該塑封層30的預設位置形成第一開孔(vias)31a及第二開孔31b，該些第一開孔31a、第二開孔31b的位置係取決於產品所需之導電端子的位置，其中，晶片20周圍的第一開孔31a可完全貫穿該塑封層30，第二開孔31b從塑封層30的表面向下延伸到該晶片20正面的信號接點。該第一/第二開孔31a,31b的成形方式可透過例如雷射鑽孔(Laser drilling)、超音波鑽孔(Ultrasonic drilling)、微放電加工(Micro Electrical Discharge Machining,μ-EDM)、微細磨料噴射加工(Micro powder blasting)或是感應耦合電漿離子蝕刻(Inductively Coupled Plasma Reactive Ion Etching,ICP-RIE)等技術，本發明並不特別限制其成形方式。本說明書中記載的第一開孔、第二開孔是指在不同位置的開孔，藉此區分不同開孔的種類，而不是意指數量為第一個開孔、第二個開孔。
參照圖1F，在各個第一開孔31a、第二開孔31b的內部壁面及塑封層30的表面形成一預電鍍層40，該預電鍍層40作為後續製作導電層的種子層(seed layer)，該預電鍍層40的製作方式可選用化學鍍(Electro-less Plating)、濺鍍(sputter)等技術完成。
參照圖1G，圖案化的一導電層42係填滿在各個第一開孔31a、第二開孔31b的內部以及該塑封層30的表面，其中，凸出在塑封層30表面的該導電層42透過蝕刻或其它方式而形成多個獨立的導電端子。每一個第一開孔31a、第二開孔31b的位置可以構成一獨立的導電端子42a,42b；或是根據晶片20功能設計，數個第一開孔31a、第二開孔31b也可以利用該導電層42彼此電性連接形成一共同接點。該導電層42的較佳材料為銅，其製作方式可透過電鍍或印刷方式形成。
參照圖1H，在完成該導電層42的製作之後，將該載板10及黏著膠帶11移除而顯露出該塑封層30的底面以及第一開孔31a、第二開孔31b底部。如圖1I所示，若該塑封層30的底面存在有凹凸不平或髒汙問題，可視需求在該塑封層30的底面進行研磨(grinding)或清潔，使該塑封層30的整體底面為平整表面。
參照圖1J，在塑封層30的底面顯露出來後，係在該塑封層30的底面形成一導電鍍層43，該導電鍍層43電性連接該晶片20背面的信號接點至對應的導電端子42a。該導電鍍層43可製作方式可選用化學鍍(Electro-less Plating)、濺鍍(sputter)等技術完成。在示意圖1J中，該晶片20背面具有單一個信號接點，該信號接點透過導電鍍層43電性連接到晶片20周圍的其中一個導電端子42a，形成信號傳輸路徑；但在其它實施例中，該晶片20背面具有複數個信號接點，該些信號接點分別連接至周圍的多個導電端子42a。
參照圖1K，在該塑封層30的底面及正面分別以絕緣材形成一絕緣保護層44，具有防水氣、防氧化的功能。其中，在該塑封層30正面的絕緣保護層44分布在相鄰導電端子42a、42b之間作為阻焊層(solder mask)，可降低相鄰導電端子42a、42b在焊接過程中發生短路的機率。在形成該絕緣保護層44之 後，可在各導電端子42a、42b的表面上進一步形成一接點防護層45a、45b，該接點防護層45a、45b可利用無電電鍍鎳浸金(ENIG)方式形成。
參照圖1L所示，該塑封層30背面的絕緣保護層44可進一步進行刻印(marking)製程，例如雷射刻印或是透過黃光製程形成所需之產品標記。最後，請參照圖1M示，在預定的切割位置進行切割(sawing)，令每一個晶片20及其塑封層30形成獨立的封裝產品。
另請參照圖2A~圖2L，為本發明第二較佳實施例的製程示意圖，以下配合圖式順序說明本發明之製作流程。在圖2A中，首先製備一銅基板50，在該銅基板50上的底面貼合一層黏著膠帶58，該黏著膠帶58的表面具有黏性。其中，該銅基板50的結構如圖3、圖4所示，該銅基板50形成有複數個晶片容置開口51，各晶片容置開口51呈矩形且在其各個角落向外延伸出一防撞缺口52(如圖3所示)，各防撞缺口52與晶片容置開口51相連通。在本實施中，各防撞缺口52是以該容置開口51之角落頂點作為一圓心C向外延伸出的一圓形缺口，在其它實施例中，該防撞缺口52也可以是其它形狀，例如矩形、方形或多邊形等，該防撞缺口52可透過機械加工(如銑刀切削)或是化學加工(如蝕刻)的方式製作而成。
參照圖2B，在各晶片容置開口51內部分別設置一晶片60，其中，該晶片60為一功率半導體晶片，在其正面及背面形成有用於電性連接的信號接點(圖中未示)，在圖2B中，將該晶片60與該黏著膠帶50互相黏著的一面定義為晶片背面，其相對的另一面為晶片正面；在黏晶的過程中，如圖5所示，因為該晶片容置開口51的四個角落均向外延伸出該防撞缺口52，可防止晶片60的各角落直接碰撞銅基板50，避免晶片60損毀。
參照圖2C，將晶片60以一塑封層70包覆，該塑封層70的材料可為PP、EMC等介電材質。該塑封層70成型後，若有必要可在其表面進行平坦化 步驟，對該塑封層70的表面進行研磨(grinding)或清潔，使整體塑封層70的表面為平整表面。
參照圖2D，在該塑封層70的預設位置形成第一開孔(vias)71a、第二開孔71b，該些第一開孔71a、第二開孔71b的位置係取決於產品所需之導電端子的位置，其中，晶片60周圍的第一開孔71a延伸至該銅基板50，第二開孔71b從塑封層70的表面向下延伸到該晶片60正面的信號接點。該第一/第二開孔71a、71b的成形方式可透過例如雷射鑽孔(Laser drilling)、超音波鑽孔(Ultrasonic drilling)、微放電加工(Micro Electrical Discharge Machining,μ-EDM)、微細磨料噴射加工(Micro powder blasting)或是感應耦合電漿離子蝕刻(Inductively Coupled Plasma Reactive Ion Etching,ICP-RIE)等技術，本發明並不特別限制其成形方式。
參照圖2E，在完成該第一/第二開孔71a、71b的製作之後，將該黏著膠帶58移除而顯露出該塑封層70、該晶片60以及銅基板50的底面；根據該黏著膠帶58的材料特性，可對該黏著膠帶58加熱或照射紫外光，使其脫離銅基板50。如圖2F所示，若該塑封層70、銅基板50的底面存在有凹凸不平或髒汙問題，可視需求在該塑封層70與銅基板50的底面進行研磨(grinding)或清潔。
參照圖2G，在各個第一/第二開孔71a、71b的內部壁面以及該塑封層70、該晶片60以及銅基板50的底面同時形成一預電鍍層80，該預電鍍層80作為後續製作導電層的種子層(seed layer)，該預電鍍層80的製作方式可選用化學鍍(Electro-less Plating)、濺鍍(sputter)等技術完成。
參照圖2H，圖案化的一導電層82係填滿在各個第一/第二開孔71a、71b的內部以及該塑封層30的表面，其中，在塑封層30表面的該導電層82透過蝕刻或其它圖案化製程形成多個獨立的導電端子。每一個第一/第二開孔71a、71b位置可以為一獨立的導電端子82a,82b；或是根據晶片60功能設計，複 數個第一/第二開孔71a、71b也可以利用該導電層82彼此電性連接形成一共同接點。該導電層82的較佳材料為銅，其製作方式可透過電鍍或印刷方式形成。同時在該塑封層70、該晶片60以及銅基板50的底面形成一連接層83，該晶片60背面的信號接點透過該連接層83以銅基板50可連接至對應的導電端子82a。該連接層83可選用化學鍍(Electro-less Plating)、濺鍍(sputter)等技術完成，其較佳材料為銅。
在完成該導電層82以及連接層83之後，則對產品的正、反面進行後續的表面加工處理，使相鄰導電端子82a、82b之間形成一阻焊層(solder mask)，該表面加工處理流程包含如圖2I~2K的步驟：參照圖2I，在連接層83的底面以及相鄰導電端子82a之間分別以絕緣材形成一絕緣保護層84，該絕緣保護層84提供防水氣、防氧化的功能。其中，在相鄰導電端子82a、82b之間的絕緣保護層84作為阻焊層，避免相鄰導電端子82a、82b在焊接過程中發生短路。
參照圖2J所示，針對位於該連接層83背面的絕緣保護層84進行刻印(marking)製程，例如雷射刻印或是透過黃光製程形成所需之產品標記。
參照圖2K所示，在完成刻印製程後，在各導電端子82a、82b的表面上進一步形成一接點防護層85a、85b，防止導電端子82a、82b發生氧化問題；另於該連接層83的背面亦形成一防護層86，該防護層86不僅對該連接層83的表面提供防護作用，還可以與刻印完成後的絕緣保護層84的圖案形成明顯的視對對比，凸顯絕緣保護層84的圖案。該接點防護層85a、85b與防護層86可採用相同的製程同時製作完成，可利用無電電鍍鎳浸金(ENIG)方式同時完成。
前述表面加工處理流程2I~2K的製法可視需求改變順序，舉例而言，在如圖2I完成絕緣保護層84之後，先在各導電端子82a、82b的表面上形 成一接點防護層85a、85b，然後再針對位於該連接層83背面的絕緣保護層84進行刻印(marking)製程，如此一來，在該連接層83的背面即不需形成防護層86。
最後，請參照圖2L所示，在預定的切割位置進行切割(sawing)，令每一個晶片60及其塑封層70形成獨立的封裝產品。
上述第二實施例相較於第一實施例，該銅基板50具有一定的支撐性，能增加封裝產品的結構強度。除此之外，該銅基板50在製作完成的封裝產品中作為橋接導電塊，可將晶片60背面的信號接點電性連接至封裝產品的正面；由於橋接導電塊形成在第一開孔71a的下方，該第一開孔71a的深度相較於第一實施例的第一開孔深度可以降低，令導電層82更易於完整填充在第一開孔71a內部，確保較佳的電性連接。
關於本發明的第三較佳實施例，請參考圖6A~圖6I所示，在圖6A中，首先製備一銅基板90，在該銅基板90上的底面貼合一層導電膠帶98，該導電膠帶98的表面具有黏性。其中，該銅基板90的結構與圖3、圖4所示之實施例相同，故不再贅述。
參照圖6B，在各晶片容置開口91內部分別設置一晶片100，其中，該晶片100為一功率半導體晶片，在其正面及背面形成有用於電性連接的信號接點(圖中未示)，該晶片100與該導電膠帶98互相黏著的一面定義為晶片背面，其相對的另一面為晶片正面。
參照圖6C，將晶片100以一塑封層110包覆，該塑封層110的材料可為PP、EMC等介電材質。該塑封層110成型後，若有必要可在其表面進行平坦化步驟，對該塑封層110的表面進行研磨(grinding)或清潔。
參照圖6D，在該塑封層110的預設位置形成第一開孔(vias)111a及第二開孔111b，該些第一/第二開孔111a、111b的位置係取決於產品所需之導電端子的位置，其中，晶片100周圍的第一開孔111a延伸至該銅基板90，第 二開孔111b從塑封層110的表面向下延伸到該晶片100正面的信號接點。該第一/第二開孔111a、111b的成形方式可透過例如雷射鑽孔(Laser drilling)、超音波鑽孔(Ultrasonic drilling)、微放電加工(Micro Electrical Discharge Machining,μ-EDM)、微細磨料噴射加工(Micro powder blasting)或是感應耦合電漿離子蝕刻(Inductively Coupled Plasma Reactive Ion Etching,ICP-RIE)等技術，本發明並不特別限制其成形方式。
參照圖6E，在各個第一/第二開孔111a、111b的內部壁面以及該塑封層110、該晶片100的信號接點表面形成一預電鍍層120，該預電鍍層120作為後續製作導電層的種子層(seed layer)，該預電鍍層120的製作方式可選用化學鍍(Electro-less Plating)、濺鍍(sputter)等技術完成。
參照圖6F，圖案化的一導電層122係填滿在各個開孔第一/第二111a、111b的內部以及該塑封層110的表面，其中，在塑封層110表面的該導電層122透過蝕刻或其它圖案化製程形成多個獨立的導電端子。每一個第一/第二開孔111a、111b位置可以為一獨立的導電端子122a、122b；或是根據晶片100設計，複數個開孔第一/第二111a、111b利用該導電層122彼此電性連接形成一共同接點。該導電層122的較佳材料為銅，其製作方式可透過電鍍或印刷方式形成。
在完成該導電層122的製作之後，則對產品的正、反面進行後續的表面加工處理，使相鄰導電端子122a、122b之間形成一阻焊層(solder mask)，該表面加工處理流程包含如圖6G~6I的步驟：請參照圖6G所示，在導電膠帶98的底面以及相鄰導電端子122a、122ba之間分別以絕緣材形成一絕緣保護層124，該絕緣保護層124提供防水氣、防氧化的功能。其中，在相鄰導電端子122a、122b之間的絕緣保護層124作為阻焊層，避免相鄰導電端子122a、122b在焊接過程中發生短路。
參照圖6H所示，在各導電端子122a、122b的表面上進一步形成一接點防護層125a、125b，可利用無電電鍍鎳浸金(ENIG)方式形成。
參照圖6I所示，針對位於該導電膠帶98背面的絕緣保護層124進行刻印(marking)製程，例如雷射刻印或是透過黃光製程形成所需之產品標記。
前述表面加工處理流程6G~6I的製法可視需求改變順序，舉例而言，例如採用前述圖2I~圖2K所示的方式，先完成刻印步驟之後，再於產品的正、反兩面利用無電電鍍鎳浸金(ENIG)方式形成防護層。
最後，請參照圖6J所示，在預定的切割位置進行切割(sawing)，令每一個晶片100及其塑封層110形成獨立的封裝產品。
依據前述三種實施例的製作法，可分別得到如圖7~圖9的表面黏著式功率半導體封裝元件。
參考圖1A至圖1M的製作方法以及各圖中的元件符號，可得到如圖7之表面黏著式功率半導體封裝元件，包含有：一晶片20，其正面及背面分別具有信號接點；一塑封層30，係包覆該晶片20，且在該塑封層30中形成第一開孔31a及第二開孔31b，該第一開孔31a位在晶片20周圍，該第二開孔31b對應延伸至晶片20正面之信號接點，在各第一開孔31a與第二開孔31b內部充滿導電層42，其中，第二開孔31b中的導電層42係電性連接該晶片20正面的信號接點；一導通層，該第一開孔31a中的導電層42透過該導通層電性連接該晶片20背面的信號接點，該導通層係由一導電鍍層43構成；該第一開孔31a及第二開孔31b中的導電層42係凸出於該塑封層30的表面並構成該表面黏著式功率半導體封裝元件之導電端子42a,42b。
參考圖2A至圖2L的製作方法以及各圖中的元件符號，可得到如圖8之表面黏著式功率半導體封裝元件，包含有： 一晶片60，其正面及背面分別具有信號接點；一導電基板，形成有一晶片容置開口51，令該晶片60設置在該晶片容置開口51內部，該導電基板由一銅基板50構成；一塑封層70，係包覆該晶片60，且在該塑封層70中形成第一開孔71a及第二開孔71b，該第一開孔71a位在晶片60側邊並對應延伸至該導電基板的表面，該第二開孔71b對應延伸至晶片60正面之信號接點，在各第一開孔71a與第二開孔71b內部填充導電層82，其中，第二開孔71b中的導電層82係電性連接該晶片60正面的信號接點；一導通層，該第一開孔71a中的導電層82透過該導電基板及該導通層電性連接該晶片60背面的信號接點，該導通層為複層結構，包含一預電鍍層80及一連接層83；該第一開孔71a及第二開孔71b中的導電層82係凸出於該塑封層70的表面並構成該表面黏著式功率半導體封裝元件之導電端子82a,82b。
參考圖6A至圖6J的製作方法以及各圖中的元件符號，可得到如圖9之表面黏著式功率半導體封裝元件，包含有：一晶片100，其正面及背面分別具有信號接點；一導電基板，形成有一晶片容置開口51，令該晶片60設置在該晶片容置開口51內部，該導電基板由一銅基板50構成；一塑封層110，係包覆該晶片100，且在該塑封層110中形成第一開孔111a及第二開孔111b，該第一開孔111a位在晶片100周圍並延伸至該導電基板的表面，該第二開孔111b對應延伸至晶片100正面之信號接點，在各第一開孔111a與第二開孔111b內部填充導電層122，其中，第二開孔111b中的導電層122係電性連接該晶片60正面的信號接點； 一導通層，該第一開孔111a中的導電層122透過該導電基板及該導通層電性連接該晶片100背面的信號接點，該導通層包含一黏著在該晶片100背面的導電膠帶98；該第一開孔111a及第二開孔111b中的導電層122係凸出於該塑封層110的表面並構成該表面黏著式功率半導體封裝元件之導電端子122a,122b。
藉由上述具體實施例可以理解，本發明「表面黏著式功率半導體封裝元件」產品具有以下特點：
一、製程中不需使用傳統的導線架(lead frame)、打線(wire bonding)，而且不必使用銀膠或燒結銀等昂貴的黏晶材料，便可以實現黏晶作業，減少製作成本。
二、產品厚度可以降低。
三、第一/第二開孔內部填充的導電材，以及銅基板構成之導電塊可提供良好的散熱途徑。
四、設置在晶片側邊的橋接導電件，田圍繞於功率半導體晶片周圍，能對該晶片產生的電磁干擾(EMI)提供屏蔽作用。
20:晶片
30:塑封層
43:導電鍍層
44:絕緣保護層
42a,42b:導電端子
45a,45b:接點防護層

Claims (21)

  1. 一種表面黏著式功率半導體封裝元件，包含：一晶片，具有相對的一正面及一背面，該正面及背面分別設有信號接點，其中該晶片為一功率半導體晶片；一塑封層，係包覆該晶片，且在該塑封層中形成有第一開孔及第二開孔，該第一開孔位在晶片側邊，該第二開孔對應延伸至該晶片其正面之信號接點，在各第一開孔與第二開孔內部填充一導電層，其中，該第二開孔中的導電層係電性連接該晶片其正面之信號接點；一導通層，係設置在該晶片之背面並延伸電性連接該第一開孔中的導電層以及該晶片背面的信號接點，其中，該導通層是單一導電鍍層，該導電鍍層的側面係平齊該塑封層的外側面；該第一開孔及第二開孔中的導電層係凸出於該塑封層的同一表面並作為該表面黏著式功率半導體封裝元件之導電端子。
  2. 如請求項1所述之表面黏著式功率半導體封裝元件，其中，各第一開孔係貫穿該塑封層；在各第一開孔以及第二開孔的內壁面上具有一預電鍍層。
  3. 如請求項1所述之表面黏著式功率半導體封裝元件，其中：在各導電端子的表面上具有一接點防護層；在該些導電端子之間分布一阻焊層，該阻焊層附著在該塑封層的表面上；在該導通層的背面係具有一絕緣保護層。
  4. 如請求項1所述之表面黏著式功率半導體封裝元件，其中，該導電層為銅層。
  5. 一種表面黏著式功率半導體封裝元件，包含： 一晶片，具有相對的一正面及一背面，該正面及背面分別設有信號接點，其中該晶片為一功率半導體晶片；一導電基板，形成有一晶片容置開口，令該晶片設置在該晶片容置開口內部；一塑封層，係包覆該晶片與該導電基板，在該塑封層中形成有第一開孔及第二開孔，該第一開孔位在晶片側邊並延伸至該導電基板的表面，該第二開孔對應延伸至該晶片其正面之信號接點，在各第一開孔與第二開孔內部填充一導電層，其中，該第一開孔中的導電層連接該導電基板，該第二開孔中的導電層係連接該晶片其正面之信號接點；一導通層，係設置在該晶片之背面，且延伸連接該導電基板以及該晶片背面的信號接點；該第一開孔及第二開孔中的導電層係凸出於該塑封層的同一表面並作為該表面黏著式功率半導體封裝元件之導電端子。
  6. 如請求項5所述之表面黏著式功率半導體封裝元件，其中，該導通層為複層結構，包含一預電鍍層及一連接層，該連接層為銅層。
  7. 如請求項5所述之表面黏著式功率半導體封裝元件，其中，該導通層為一導電膠帶。
  8. 如請求項6或7所述之表面黏著式功率半導體封裝元件，其中，在各第一開孔以及第二開孔的內壁面上具有一預電鍍層。
  9. 如請求項6或7所述之表面黏著式功率半導體封裝元件，其中：在各導電端子的表面上具有一接點防護層；在該些導電端子之間分布一阻焊層，該阻焊層附著在該塑封層的表面上；在該導通層的背面係具有一絕緣保護層。
  10. 如請求項6或7所述之表面黏著式功率半導體封裝元件，其中，該導電層為銅層；該導電基板為銅基板。
  11. 如請求項6或7所述之表面黏著式功率半導體封裝元件，其中，該晶片容置開口的四個角落向外延伸出一防撞缺口，各防撞缺口與晶片容置開口相連通；其中，各防撞缺口是以該容置開口之角落頂點作為一圓心向外延伸出的一圓形缺口。
  12. 一種表面黏著式功率半導體封裝元件的製法，包含：準備一載板，在該載板上貼合有一黏著膠帶，該黏著膠帶的表面具有黏性；將一晶片黏著於該黏著膠帶的表面，其中該晶片具有相對的一正面及一背面，該正面及背面分別設有信號接點，該晶片為一功率半導體晶片；以一塑封層包覆該晶片；在該塑封層形成第一開孔及第二開孔，該第一開孔位在晶片側邊並貫穿該塑封層，該第二開孔對應延伸至該晶片其正面之信號接點；填充一導電層於第一開孔與第二開孔的內部，其中，該第二開孔中的導電層係電性連接該晶片其正面之信號接點，該第一開孔及第二開孔中的導電層係凸出於該塑封層的正面並作為導電端子；移除該載板及該黏著膠帶，顯露出該塑封層的底面與該第一開孔、該第二開孔的底部；形成單層的一導電鍍層，該導電鍍層結合於該晶片的背面與該塑封層的底面，該導電鍍層將該晶片其背面的信號接點電性連接至第一開孔中的導電層；以絕緣材料在該單層的該導電鍍層的表面形成一絕緣保護層，並且在該些導電端子之間形成一阻焊層，該阻焊層附著在該塑封層的表面； 在預定的切割位置，對該絕緣保護層、該導電鍍層、該塑封層及該阻焊層進行單向切割，以構成一表面黏著式功率半導體封裝元件，其中，該表面黏著式功率半導體封裝元件的該導電鍍層的側面，係平齊塑封層的外側面。
  13. 如請求項12所述表面黏著式功率半導體封裝元件的製法，進一步包含：在各導電端子的表面上形成一接點防護層。
  14. 如請求項12所述表面黏著式功率半導體封裝元件的製法，進一步包含：對該塑封層背面的絕緣保護層進行一刻印(marking)製程。
  15. 一種表面黏著式功率半導體封裝元件的製法，包含：準備一導電基板，該導電基板形成有一晶片容置開口，且在該導電基板的底面貼合一層黏著膠帶；將一晶片黏著於該黏著膠帶的表面，其中該晶片具有相對的一正面及一背面，該正面及背面分別設有信號接點，該晶片為一功率半導體晶片；以一塑封層包覆該晶片；在該塑封層形成第一開孔及第二開孔，該第一開孔位在該晶片的側邊並延伸至該導電基板的表面，該第二開孔對應延伸至該晶片其正面之信號接點；移除該黏著膠帶，顯露出該塑封層的底面、該導電基板的底面與該晶片的背面；填充一導電層於第一開孔與第二開孔的內部，其中，該第一開孔中的導電層連接該導電基板，該第二開孔中的導電層係電性連接該晶片其正面之信號接點，該第一開孔及第二開孔中的導電層係凸出於該塑封層的正面並作為導電端子；形成一導通層，該導通層結合於該晶片的背面、該導電基板的底面與該塑封層的底面； 其中，該晶片背面的信號接點透過該導通層、該導電基板而電性連接至第一開孔中的導電層。
  16. 如請求項15所述表面黏著式功率半導體封裝元件的製法，包含一表面加工處理流程，該表面加工處理流程具有以下步驟中的至少其中之一：在該些導電端子之間形成一阻焊層，該阻焊層附著在該塑封層的表面上；在該導通層的背面形成一絕緣保護層，對該絕緣保護層進行一刻印製程；在各導電端子的表面形成一接點防護層。
  17. 如請求項15所述表面黏著式功率半導體封裝元件的製法，在填充該導電層之前，係於該第一開孔及第二開孔內部壁面、該晶片的背面及該導電基板的底面先形成一預電鍍層。
  18. 如請求項17所述表面黏著式功率半導體封裝元件的製法，該導通層包含：該預電鍍層以及形成在該預電鍍層表面的一銅層。
  19. 一種表面黏著式功率半導體封裝元件的製法，包含：準備一導電基板，該導電基板形成有一晶片容置開口，且在該導電基板的底面貼合一層導電膠帶；將一晶片黏著於該導電膠帶的表面，其中該晶片具有相對的一正面及一背面，該正面及背面分別設有信號接點，該晶片為一功率半導體晶片；以一塑封層包覆該晶片；在該塑封層形成第一開孔及第二開孔，該第一開孔位在該晶片的側邊並延伸至該導電基板的表面，該第二開孔對應延伸至該晶片其正面之信號接點；填充一導電層於第一開孔與第二開孔的內部，其中，該第一開孔中的導電層連接該導電基板，該第二開孔中的導電層係電性連接該晶片其正面之信號接 點，該第一開孔及第二開孔中的導電層係凸出於該塑封層的正面並作為導電端子；其中，該晶片背面的信號接點透過該導電膠帶、該導電基板而電性連接至第一開孔中的導電層。
  20. 如請求項19所述表面黏著式功率半導體封裝元件的製法，包含一表面加工處理流程，該表面加工處理流程具有以下步驟中的至少其中之一：在該些導電端子之間形成一阻焊層，該阻焊層附著在該塑封層的表面上；在該導通層的背面形成一絕緣保護層，對該絕緣保護層進行一刻印製程；在各導電端子的表面形成一接點防護層。
  21. 如請求項19所述表面黏著式功率半導體封裝元件的製法，在填充該導電層之前，係於該第一開孔及第二開孔內部壁面先形成一預電鍍層。
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