CN104105387B - 电路模组及其制造方法 - Google Patents

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Abstract

本发明提供一种屏蔽形状的设计自由度较高且可以确保配线层与屏蔽间的电连接的电路模组及其制造方法。本发明的一个实施方式的电路模组(100)，具备：配线基板(2)、多个电子元件(3)、封装层(4)、导电性屏蔽(5)及导体层(10)。封装层(4)覆盖多个电子元件(3)，并由绝缘性材料构成，且具有沿着第1区域(2A)与第2区域(2B)的边界形成的沟槽部(41)。导电性屏蔽(5)具有：覆盖封装层(4)的外表面的第1屏蔽部(51)；以及设置在沟槽部(41)的第2屏蔽部(52)。导体层(10)具有：设置在安装面(2a)且将端子面(2b)和第2屏蔽部(52)电连接的配线部(11)；以及设置在配线部(11)且将配线部(11)与第2屏蔽部(52)的连接区域予以局部加厚的加厚部(12)。

Description

电路模组及其制造方法
技术领域
本发明涉及一种具有电磁屏蔽(electromagnetic shield)功能的电路模组及其制造方法。
背景技术
已知有一种在基板上安装有多个电子元件且搭载于各种电子机器的电路模组。在这种电路模组中，一般采用具有防止电磁波向模组外部泄漏及电磁波从外部侵入的电磁屏蔽功能的结构。
此外，伴随安装在电路模组内的电子元件的多样化、高功能化，也有提出各种用以防止上述多个电子元件间的电磁干扰的方案。例如在专利文献1中，记载了一种电路模组，其在基板上的两个电子元件之间形成贯通模具树脂层(molded resin layer)并到达电路基板的狭缝(slit)，且在狭缝内填充有导电性树脂。在专利文献2中，记载了一种模组，其通过安装在电路基板的多个导体元件、或是填充在模具树脂所形成的沟槽的导体膏(paste)或导体涂料，来形成电路方块间的屏蔽导体壁。
现有技术文献
专利文献
专利文献1：日本发明专利公开公报特开第2010-225620号（第[0034]段）
专利文献2：日本发明专利公开公报特开第2012-019091号（第[0023]、[0034]段）
发明内容
发明所要解决的课题
然而在专利文献1所记载的结构中，因在贯通模具树脂层的狭缝的形成中采用切割法，所以狭缝的形状被限制为直线状，而无法形成曲折或是分歧的狭缝。内部屏蔽的形状受限，且在元件的安装布局上有所限制。又有，因在切割法中无法高精度地控制狭缝的深度，所以难以进行狭缝的底部与狭缝正下方的配线层的电气性接触。
另一方面，在专利文献2所记载的结构中，因屏蔽导体壁通过安装在电路基板上的多个导体元件构成，所以无法抑制因元件数及安装工时的增加所引起的生产成本的上升。
在专利文献2中，记载了通过模具树脂的激光加工来形成填充有导体膏或导体涂料的沟槽。虽然在此方法中以调整激光的强度来形成上述沟槽，但是当激光强度过高时就无法回避带给基板上的配线的损伤，当激光强度过低时模具树脂的加工效率就会降低且无法确保生产性，因此存在难以设定最佳激光强度的问题。
鉴于上述情况，本发明的目的在于提供一种屏蔽形状的设计自由度较高且可以确保配线层与屏蔽间的电连接的电路模组及其制造方法。
解决问题的技术手段
为达到上述目的，本发明的一个实施方式的电路模组包括：配线基板、多个电子元件、封装层、导电性屏蔽及导体层。
前述配线基板具有：包含第1区域和第2区域的安装面；以及与前述安装面呈相反侧的端子面。
前述多个电子元件安装在前述第1区域和前述第2区域。
前述封装层覆盖前述多个电子元件，并由绝缘性材料所构成，且具有沿着前述第1区域与前述第2区域的边界形成的沟槽部。
前述导电性屏蔽具有：覆盖前述封装层的外表面的第1屏蔽部；以及设置在前述沟槽部的第2屏蔽部。
前述导体层具有：设置在前述安装面且将前述端子面和前述第2屏蔽部电连接的配线部；以及设置在前述配线部且将前述配线部的与前述第2屏蔽部的连接区域给予局部加厚的加厚部。
本发明的一个实施方式的电路模组的制造方法，包括：准备配线基板的步骤，该配线基板在安装面上的第1区域和第2区域安装有多个电子元件，且在前述第1区域与前述第2区域的边界的至少一部分上安装金属元件。
在前述安装面上形成用以覆盖前述多个电子元件的由绝缘性材料构成的封装层。
在前述封装层的表面照射激光，由此沿着前述第1区域与前述第2区域的边界在前述封装层上形成前述金属元件露出的深度的沟槽部。
在前述沟槽部内填充导电性树脂，且以导电性树脂来覆盖前述封装层的外表面，由此形成导电性屏蔽。
本发明的另一个实施方式的电路模组的制造方法，包括：准备配线基板的步骤，该配线基板在安装面上的第1区域和第2区域安装有多个电子元件，且在前述第1区域与前述第2区域的边界的至少一部分上具有由金属层加厚的导体层。
在前述安装面形成用以覆盖前述复数个电子元件的由绝缘性材料所结构的封装层。
在前述封装层的表面照射第1激光，由此沿着前述第1区域与前述第2区域的边界在前述封装层上形成即将露出前述导体层的深度的沟槽部。
在前述导体层的设置有前述金属层的区域的正上方位置的前述沟槽部的底部上照射第2激光，由此使前述区域通过前述沟槽部而露出。
在前述沟槽部内填充导电性树脂，且以导电性树脂来覆盖前述封装层的外表面，由此形成导电性屏蔽。
附图说明
图1是表示本发明第1实施方式的电路模组的立体图。
图2是上述电路模组的俯视图。
图3是上述电路模组中的安装有电子元件的电路基板的俯视图。
图4是沿图2的A-A线剖切的剖面图。
图5是沿图2的B-B线剖切的剖面图。
图6是上述电路模组的制造方法的说明用图。
图7是上述电路模组的制造方法的说明用图，(A)是表示电子元件的配置步骤的俯视图；(B)为其主要部分剖面图。
图8是上述电路模组的制造方法的说明用图，(A)是表示封装层的形成步骤的俯视图；(B)为其主要部分剖面图。
图9是上述电路模组的制造方法的说明用图，(A)是表示半切割(half-cut)步骤的俯视图；(B)为其主要部分剖面图。
图10是上述电路模组的制造方法的说明用图，(A)是表示沟槽部的形成步骤的俯视图；(B)为其主要部分剖面图。
图11是上述电路模组的制造方法的说明用图，(A)是表示导电性屏蔽的形成步骤的俯视图；(B)为其主要部分剖面图。
图12是上述电路模组的制造方法的说明用图，(A)是表示单体化步骤的俯视图；(B)为其主要部分剖面图。
图13是表示本发明第2实施方式的电路模组的主要部分剖面图。
图14是表示上述电路模组的其他的主要部分剖面图。
图15是上述电路模组的制造方法的说明用图，(A)是表示第1激光加工处理的主要部分剖面图；(B)是表示第2激光加工处理的主要部分剖面图。
【符号说明】
2配线基板；2a安装面；2b端子面；2c阶梯部；2A第1区域；2B第2区域；2C第3区域；3电子元件；4封装层；5导电性屏蔽；10、20导体层；11配线部；12、22加厚部；12A加厚部；23a上层配线部；23b下层配线部；23c内层配线部；23v穿孔导体；24交叉点；24a第1接地端子；24b第2接地端子；25集合基板；31～33电子元件；41沟槽部；41a第1沟槽部；41b第2沟槽部；41v穿孔；42绝缘层；51第1屏蔽部；52第2屏蔽部；100、200电路模组；120金属元件；220金属层；C切割槽；L分离线。
具体实施方式
本发明的一个实施方式的电路模组具备配线基板、多个电子元件、封装层、导电性屏蔽及导体层。
前述配线基板具有：包含第1区域和第2区域的安装面；以及与前述安装面呈相反侧的端子面。
前述多个电子元件安装在前述第1区域和前述第2区域。
前述封装层覆盖前述多个电子元件，并由绝缘性材料构成，且具有沿着前述第1区域与前述第2区域的边界所形成的沟槽部。
前述导电性屏蔽具有：覆盖前述封装层的外表面的第1屏蔽部；以及设置于前述沟槽部的第2屏蔽部。
前述导体层具有：设置于前述安装面且将前述端子面和前述第2屏蔽部电连接的配线部；以及设置于前述配线部且将前述配线部的与前述第2屏蔽部的连接区域局部加厚的加厚部。
由于加厚部具有将配线部的与第2屏蔽部的连接区域局部加厚的功能，所以在通过激光加工形成树脂层的沟槽部的情况下，能够避免由激光的照射所引起的配线部的烧损。即，虽然激光到达配线部的至少设置有加厚部的区域比其他的区域更早，但是因该加厚部取代配线部并接受切削加工，因而可以从激光照射的切割或是烧损中有效地保护配线部。因此能确保配线部与设置于沟槽部的第2屏蔽部的电连接，并且可以使沟槽部形成任意的形状，因而能提高屏蔽形状的设计自由度。
前述加厚部也可设置在前述沟槽部的端部附近。
所谓沟槽部的端部是指沟槽部的起始端或终端、即以激光加工来形成沟槽部时的激光的照射开始位置或照射结束位置。另外，所谓沟槽部的端部附近包含了该端部的正下方位置和其周边位置。
前述加厚部也可设置在前述沟槽部所曲折或所分歧的部位的正下方。
由于上述位置比其他的位置被激光照射的次数较多，因而配线部所受到的影响较大。因此当在沟槽部的曲折部位存在配线部的情况时，能够通过在对应该曲折部位的配线部上设置加厚部，而从激光的照射中保护配线部。
在此，在沟槽部所曲折的部位上包含有沟槽部平缓地或是急剧地折弯的屈曲部位、或平缓地拐弯的弯曲部位等。而且，在沟槽部所分歧的部位上包含有多个沟槽部交叉的部位、或结合成T字状的部位等。
前述加厚部也可为包含形成于前述连接区域的焊锡、铜、镍、或黄铜的金属层。
因焊锡、铜、镍、黄铜等对激光具有较高的反射率，因而可以使作为加厚部的金属层发挥作为反射层的功能。由此可以从激光中有效地保护配线部。
前述加厚部也可为安装于前述连接区域的金属元件。
即加厚部也可由与配线部不同的构件构成，由此可以按照屏蔽形状在配线部上所期望位置设置加厚部，且可以更进一步提高设计自由度。另外，因金属元件为电性良导体，因而可以实现第2屏蔽部与配线部的良好的电连接。又有，由于上述金属元件没有必要安装在位于第2屏蔽部的正下方的配线部全区域，所以可以抑制元件数及安装工时的增加。
前述加厚部也可为形成在前述连接区域的通孔(through-hole via)。
即使通过上述结构，也可以局部地加厚配线部，因而可以从激光的照射中有效地保护配线部。
前述第2屏蔽部既可为填充在前述沟槽部内的导电性树脂硬化物，又可以为沉积在前述沟槽部的内壁的电镀膜或溅射镀膜。
本发明的一个实施方式的电路模组的制造方法包含：准备配线基板的步骤，该配线基板在安装面上的第1区域和第2区域安装有多个电子元件，且在前述第1区域与前述第2区域的边界的至少一部分上安装有金属元件。
在前述安装面上形成有以覆盖前述多个电子元件的绝缘性材料构成的封装层。
通过在前述封装层的表面照射激光，借此沿着前述第1区域与前述第2区域的边界在前述封装层形成前述金属元件露出的深度的沟槽部。
在前述沟槽部内填充导电性树脂，且以导电性树脂来覆盖前述封装层的外表面，从而形成导电性屏蔽。
又有，本发明的另一实施方式的电路模组的制造方法包含：准备配线基板的步骤，该配线基板在安装面上的第1区域和第2区域安装有多个电子元件，且在前述第1区域与前述第2区域的边界的至少一部分上具有由金属层加厚的导体层。
在前述安装面上形成有以覆盖前述多个电子元件的绝缘性材料构成的封装层。
在前述封装层的表面照射第1激光，由此沿着前述第1区域与前述第2区域的边界在前述封装层形成即将露出前述导体层的深度的沟槽部。
在前述导体层的设置有前述金属层的区域的正上方位置的前述沟槽部的底部照射第2激光，由此使前述区域通过前述沟槽部而露出。
在前述沟槽部内填充导电性树脂，且以导电性树脂来覆盖前述封装层的外表面，由此形成导电性屏蔽。
根据上述各电路模组的制造方法，由于在沟槽部的形成中采用激光加工法，所以例如与以切割(dicing)法来形成沟槽部的情况相比较，还可以将沟槽部形成任意的形状。因此可以提高屏蔽形状的设计自由度。另外，因在沟槽部的形成区域的至少一部分上设置有金属元件或金属层，因而可以保护配线基板及形成于配线基板的表面上的配线部免受激光的损伤。
以下，参照附图对本发明的实施方式进行说明。
第1实施方式
图1至图4为表示本发明的一个实施方式的电路模组，其中图1为立体图；图2为俯视图；图3为安装有电子元件的电路基板的俯视图；图4为沿图2的A-A线剖切的剖面图；图5为沿图2的B-B线剖切的剖面图。
另外在各图中，X、Y及Z各轴为表示彼此正交的三轴方向，其中Z轴方向对应电路模组的厚度方向。另外为了容易理解，将各部的结构放大显示，且各图中构件的大小或构件间的大小比率，并不一定做对应限定。
电路模组的结构
本实施方式的电路模组100具有配线基板2、多个电子元件3、封装层4、导电性屏蔽5及导体层10。
电路模组100整体由大致长方体形状构成。大小并未被特别限定，例如，沿着X轴方向及Y轴方向的长度分别为10mm～50mm，在本实施方式中构成为一边约35mm的大致正方形。另外，厚度也未被特别限定，例如为1mm～3mm，在本实施方式中为约2mm。
电路模组100在配线基板2上配置有多个电子元件3，且以覆盖该多个电子元件3的方式形成有封装层4及导电性屏蔽5。以下，对电路模组100的各部的结构进行说明。
配线基板
配线基板2由厚度例如约0.4mm的玻璃环氧类多层配线基板构成，并具有：例如构成为与电路模组100整体的尺寸相同的大致正方形的安装面2a；以及其相反侧的端子面2b。构成配线基板2的绝缘层的材料，并不限定于上述的玻璃环氧类材料，也能够采用例如绝缘性陶瓷材料等。
配线基板2的配线层，典型地是由铜箔构成，且分别配置在配线基板2的表面、背面及内层部。上述配线层分别被图案化成预定形状，由此分别构成：配置在安装面2a上的上层配线部23a、配置在端子面2b上的下层配线部23b、以及配置在上层配线部23a与下层配线部23b之间的内层配线部23c。上层配线部23a包含可供电子元件3安装的焊垫(land)部，下层配线部23b包含与可供电路模组100安装的电子机器的控制基板(省略图示)连接的外部连接端子。各层的配线部分别通过穿孔(via)导体23v而彼此电连接。
另外，上述配线层包含连接在接地(GND)电位的第1接地端子24a及第2接地端子24b。第1接地端子24a与形成在配线基板2的上面周缘部上的阶梯部2c邻接配置，且与配置在阶梯部2c上的第1屏蔽部51(导电性屏蔽5)的内表面连接。第1接地端子24a既可作为上层配线部23a的一部分而形成，又可作为内层配线部23c的一部分而形成。
第2接地端子24b通过内层配线部23c与第1接地端子24a连接。第2接地端子24b作为下层配线部23b的一部分而形成，且连接在上述控制基板的接地配线上。
安装面2a通过第2屏蔽部52(导电性屏蔽5)而划分成多个区域，在本实施方式中，具有第1区域2A、第2区域2B及第3区域2C。图示的例子中虽然第1～第3区域2A～2C分别形成大小、形状不同的矩形状，但是也可由如三角形状或五边形以上的其他的多边形状、或可由圆形状、椭圆形状的任意的几何形状形成。另外，在安装面2a上所划分的区域数并不限定于上述三个，也可为两个或四个以上。
电子元件
多个电子元件3分别安装在安装面2a上的第1、第2及第3区域2A～2C上。典型的，多个电子元件3可包含有集成电路(Integrated Circuit：IC)、电容器、电感器、电阻、晶体振荡器、双工器(duplexer)、滤波器、功率放大器等各种元件。
在上述元件中包含有动作时会在周围产生电磁波的元件、和容易受到该电磁波影响的元件。典型的，如上述的元件安装在能通过第2屏蔽部52(导电性屏蔽5)而分隔在互为不同的区域上。以下，也将安装在第1区域2A上的单个或多个电子元件3称为电子元件31，且也将安装在第2区域2B上的单个或多个电子元件3称为电子元件32。而且也将安装在第3区域2C上的单个或多个电子元件3称为电子元件33。
多个电子元件3，典型地为，通过焊锡、粘接剂、接合线(bonding wire)等，分别安装在安装面2a上。
封装层
封装层4是为了覆盖多个电子元件31、32，而由形成在安装面2a上的绝缘性材料构成。封装层4通过第2屏蔽部52，分割成第1区域2A侧、第2区域2B侧以及第3区域2C侧。在实施方式中，封装层4例如由添加有氧化硅或氧化铝的环氧树脂等的绝缘性树脂构成。封装层4的形成方法并未被特别限定，例如能通过模具成形法形成。
封装层4具有沿着第1区域2A、第2区域2B以及第3区域2C的边界形成的沟槽部41。沟槽部41以从封装层4的上表面沿着Z轴方向的所规定深度形成。在本实施方式中，沟槽部41以其底面到达配置于安装面2a的导体层10的上表面的深度形成。
虽然沟槽部41的形成方法并未被特别限定，但是如后所述在本实施方式中通过激光加工技术形成沟槽部41。
导电性屏蔽
导电性屏蔽5具有第1屏蔽部51以及第2屏蔽部52。第1屏蔽部51以覆盖封装层4的外表面(指包含封装层4的上面及侧面的表面。以下相同)的方式构成，也发挥作为电路模组100的外装屏蔽的功能。第2屏蔽部52设置在封装层4的沟槽部41上，且发挥作为电路模组100的内装屏蔽的功能。
导电性屏蔽5由填充在封装层4的外表面及沟槽部41的内部的导电性树脂材料的硬化物构成，更具体而言，例如可采用添加有Ag(银)或Cu(铜)等的导电性粒子的环氧树脂。或者，导电性屏蔽5也可为沉积在封装层4的外表面及沟槽部41的内壁上的电镀膜或溅射镀膜。
通过上述结构，能够以同一步骤形成第1屏蔽部51及第2屏蔽部52。另外，能够使第1屏蔽部51和第2屏蔽部52形成为一体。
导体层
导体层10具有配线部11和加厚部12。
配线部11设置在安装面2a上，尤其是形成在第1～第3区域2A～2C的边界部的至少一部分上。即配线部11只要具有至少一部分与第2屏蔽部52连接的区域(连接区域)即可，例如，配线部11既可仅形成在第2屏蔽部52的正下方区域，也可形成在除此以外的区域。
配线部11是构成上层配线部23a的一部分，典型地为具有与上层配线部23a同等的厚度(例如10μm～15μm)。虽未图示，但配线部11也可通过穿孔导体23v及内层配线部23c而与端子面2b上的第2接地端子24b连接。
配线部11虽然典型地由铜配线形成，但是也可在其上施加NiAu镀覆。由此可以提高对激光的反射率，且在形成沟槽部41时可以降低激光损伤。
加厚部12设置在与封装层4的沟槽部41相对向的配线部11上的至少一部分上，且为了局部加厚配线部11的与第2屏蔽部52的连接区域而设置。加厚部12用以在沟槽部41的形成步骤中从激光的照射中保护配线部11，因此设置在例如图5所示的沟槽部41的端部41a的附近。
在此，所谓沟槽部41的端部41a是指沟槽部41的起始端或终端、也就是以激光加工形成沟槽部41时的激光的照射开始位置或照射结束位置。所谓端部41a附近包含该端部41a的正下方位置和其周边位置。作为在端部41a的正下方位置设置有加厚部12的例子，可列举配线部11位于端部41a的正下方的情况；而作为在端部41a正下方的周边位置设置有加厚部12的例子，可列举配线部11位于端部41a正下方的周边位置的例子。
加厚部12也可设置在沟槽部41所曲折的部位或沟槽部41所分歧的部位(以下，也称为曲折部位等)的正下方。由于上述位置比其他的位置被激光照射的次数较多，因而当配线部11位于该位置的情况下时，该配线部11所受的影响较大。因此当在沟槽部41的曲折部位等存在配线部11的情况时，通过在对应该曲折部位等的配线部11上设置加厚部12，就能够从激光的照射中保护配线部11。
在此，在沟槽部41所曲折的部位中包含有沟槽部41平缓地或急剧地折弯的屈曲部位、及平缓地拐弯的弯曲部位等。另外，在沟槽部41所分歧的部位中包含有多个沟槽部交叉的部位、及结合成T字状的部位等。例如，在第1及第2区域2A、2B的边界线、与第2及第3区域2B、2C的边界线的交叉点24上设置有加厚部12A，并将该情况下的状态显示在图2及图3中。
在本实施方式中，加厚部12由安装在配线部11上的与第2屏蔽部52连接的区域上的金属元件120构成(图4、图5)。金属元件120通过焊锡或导电性膏接合在配线部11上，由此与配线部11电气性且机械性连接。金属元件120优选固定在配线部11上，由此能防止不小心的（不经意的）位置变动。
金属元件120的构成材料并未被特别限定，例如由焊锡、铜、镍或黄铜等的金属元件构成。另外，金属元件120，可以使用对被用于形成沟槽部41的激光具有较高的反射率特性的金属材料，因此从激光的照射中能有效地保护配线部11的上述连接区域。
另外，以与配线部11不同构件的金属元件120来构成加厚部12，因此可以按照第2屏蔽部52的形状在配线部11上的所期望位置上设置加厚部12，从而能够更进一步提高设计自由度。另外，因金属元件120为电的良导体，因而能够实现第2屏蔽部52与配线部11的良好的电连接。又有，由于金属元件120并没有必要安装在位于第2屏蔽部52的正下方的配线部11的全区域上，所以能够抑制元件数及安装工时的增加。
虽然金属元件120(加厚部12)的厚度并未被特别限定，但是至少需要以下的厚度：可以防止因在形成沟槽部41时被照射的激光造成的沟槽部41正下方的配线部11的熔断或是过多切削的厚度。另外，虽然加厚部12形成越厚，对正下方的配线部11的保护效果就越高，但是要将沟槽部41形成所期望深度会变得困难，其结果会导致，因第2屏蔽部52的高度也变低而使得屏蔽效果降低。即，加厚部12的厚度可适当设定在能够确保配线部11的保护功能和确保根据第2屏蔽部52所期望屏蔽效果的范围内。
另一方面，如图5所示，也可在第2屏蔽部52的底部(即沟槽部41的底部)与配线部11之间设置绝缘层42。绝缘层42典型地由与构成封装层4的树脂材料相同的材料或该树脂材料的分解生成物构成。即绝缘层42既可为以激光加工法形成沟槽部41时残留在配线部11的表面上的封装层4的一部分，又可为因激光照射热所产生的封装层构成材料的分解生成物。
虽然绝缘层42会阻碍第2屏蔽部52与配线部11之间的导通，但是能通过加厚部12(金属元件120)确保两者间的良好的导通，因而不会给屏蔽功能带来妨碍。另外，以绝缘层42夹设于配线部11的表面的方式形成沟槽部41，以此可以防止激光直接照射在配线部11上，从而能够达到对配线部11的保护的目的。
虽然金属元件120(加厚部12)的大小也未被特别限定，但是例如由比用于形成沟槽部41的激光的光点直径更大的直径的面积形成。另外，金属元件120以可以覆盖沟槽部41正下方的配线部11(连接区域)的大小形成，由此能够达到保护配线部11的实际的效果。典型地，金属元件120能以比沟槽部41的宽度(沟槽宽)更大的宽度形成。
电路模组的制造方法
其次，对本实施方式的电路模组100的制造方法进行说明。
图6～图12为电路模组100的制造方法的说明用图。另外，在图7～图12的各图中，(A)为俯视图，(B)为从X轴方向观看到的主要部分的剖面图。本实施方式的电路模组的制造方法具有集合基板的准备步骤、电子元件的安装步骤、封装层的形成步骤、半切割步骤、沟槽部的形成步骤、导电性屏蔽的形成步骤及裁切步骤。以下，对各步骤进行说明。
集合基板的准备步骤
图6为表示集合基板25的结构的俯视示意图。集合基板25由表面附加有多片配线基板2的大面积的基板构成。图6中表示有划分多个配线基板2的分离线L。该分离线L既可为虚拟的，也可通过实际印刷等描绘在集合基板25上。
在集合基板25上，经由后述的各步骤而形成导电性屏蔽5，且在最后的裁切步骤中沿着分离线L进行裁切(全切割)，从而由一片集合基板25制作出多个电路模组100。另外，虽然未图示，但是在集合基板25的内部，在构成配线基板2的各自的每一区域，形成有所规定的配线图案(11、23a、23b、23c、23v、24a、24b等)。
另外在图示的例子中，虽然已表示从一片集合基板25切割出4片配线基板2的例子，但是被切割出的配线基板2的片数并未被特别限定。例如，在使用由边长为约150mm的大致正方形所构成的基板作为集合基板25的情况时，边长为约35mm的大致正方形的配线基板2分别在X轴方向及Y轴方向逐次排列四个而共计16个。另外，集合基板25，典型地采用一边各为100mm～200mm左右的矩形状的基板。
电子元件的安装步骤
图7(A)及(B)为说明电子元件3(31～33)的安装步骤以及金属元件120的配置步骤，且表示在集合基板25(配线基板2)上配置有电子元件31～33及金属元件120的形态。
在本步骤中，多个电子元件31～33分别安装在各安装面2a上的第1区域2A、第2区域2B以及第3区域2C上。电子元件31～33的安装方法，例如采用回流焊(reflow)的方式。具体而言，首先，焊锡膏通过网版印刷法等涂布在安装面2a上的所规定的焊垫部上，其次，多个电子元件31～33通过焊锡膏分别搭载在所规定的焊垫部上。然后，将搭载有电子元件31～33的集合基板25装入回流焊炉，通过对焊锡膏进行回流焊，使得各电子元件31～33电气性及机械性接合在安装面2a上。
金属元件的配置步骤
在本步骤中更进一步在各安装面2a上配置多个金属元件120。各金属元件120分别配置在位于各区域2A～2C的边界线上的配线部11上的所规定区域(与第2屏蔽部52的连接区域)内。上述的区域对应后述的沟槽部41的形成位置，尤其是在本实施方式中，对应沟槽部41的端部附近。本步骤与上述的电子元件31～33的安装步骤同时进行，金属元件120通过回流焊方式安装在安装面2a(参照图7(B))上。
封装层的形成步骤
图8(A)及(B)为说明封装层4的形成步骤的图，且表示封装层4形成在安装面2a上的形态。
封装层4以覆盖多个电子元件31～33和金属元件120的方式，形成在集合基板25的安装面2a上。封装层4的形成方法并未被特别限定，例如能够适用使用模具的模具成形法、不使用模具的封胶(potting)成形法等。另外，也可在将液状或膏状的封闭树脂材料通过旋涂法、网版印刷法涂布于安装面2a上后，施加热处理使其硬化。
半切割步骤
图9(A)及(B)为半切割步骤的说明用图。在本步骤中，例如通过切割机(dicer)，沿着分离线L，形成从封装层4的上表面到达集合基板25的内部的深度的切割槽C。切割槽C形成集合基板25(配线基板2)的阶梯部2c。虽然切割槽C的深度并未被特别限定，但是由可以将集合基板25上的第1接地端子24a予以分断的深度形成。
沟槽部的形成步骤
图10(A)及(B)为沟槽部41的形成步骤的说明用图。沟槽部41沿着各安装面2a上的第1～第3区域2A～2C间的边界形成。即沟槽部41具有：沿着第1区域2A与第2、第3区域2B、2C的边界而形成的第1沟槽部41a；以及沿着第2区域2B与第3区域2C的边界而形成的第2沟槽部41b。
在沟槽部41的形成中，采用激光加工法。激光，典型地，采用CO2(碳酸气体)激光、YAG(yttrium aluminum garnet，钇铝石榴石)激光等。激光既可为连续波，也可为脉冲波。激光从封装层4的上表面侧照射第2屏蔽部52的设置区域。激光的照射区域的树脂材料可通过局部熔融或蒸散而去除。激光例如在封装层4的上表面以一定功率及速度进行扫描，由此能形成深度大致均等的沟槽部41。扫描次数并不局限于1次，也可重覆多次。
虽然沟槽部41的宽度并未被特别限定，但是该宽度变得越小，构成第2屏蔽部52的导电性树脂的填充性就越降低，而当该宽度变得越大，电子元件3的安装区域就会变得越窄，并且越无法对应模组的小型化。在本实施方式中，沟槽部41的宽度设定为0.05mm～0.3mm的大小。
沟槽部41的深度，典型地为沟槽部41的底部形成为到达安装面2a附近的深度。在本实施方式中，沟槽部41由到达金属元件120的深度形成。由此能使金属元件120露出的深度的沟槽部41，沿着各区域2A～2C的边界形成在封装层4上。此时，金属元件120也可通过激光的照射切削上表面。总之，只要可以通过金属元件120取代其正下方的配线部11并接受激光照射，来阻止因配线部11的断路不良、配线部11的形状变化所引起的电阻值的增加即可。
又有，依据本实施方式，因金属元件120设置在沟槽部41(41a、41b)的端部附近，因而可以有效地保护位于激光的照射量较多的沟槽部41的起始端及终端的配线部11免受激光的损伤。
沟槽部41的形成顺序并未被特别限定，既可在形成第1沟槽部41a后才形成第2沟槽部41b，也可在形成第2沟槽部41b后才形成第1沟槽部41a。另外，激光的振荡波长、振荡功率等并未被特别限定，能够按照构成封装层4的树脂材料、金属元件120的激光耐性等而适当设定。作为一例，设定为可以每一扫描的深度为0.1mm～0.4mm左右的加工速率去除树脂的激光功率。
导电性屏蔽的形成步骤
图11(A)及(B)为导电性屏蔽5的形成步骤的说明用图。导电性屏蔽5形成在封装层4上。因此，形成有：覆盖封装层4的外表面的第1屏蔽部51；以及设置在沟槽部41上的第2屏蔽部52。
在本实施方式中，导电性屏蔽5通过将导电性树脂或导电性涂料涂布或填充在封装层4的表面上而形成。形成方法并未被特别限定，例如能够适用使用模具的模具成形法、不使用模具的封胶成形法等。另外，也可在将液状或膏状的封闭树脂材料通过旋涂法、网版印刷法涂布于封装层4上后，施加热处理使其硬化。另外，也可为了提高导电性树脂填充于沟槽部41的填充效率，而在真空环境中实施该步骤。
第2屏蔽部52填充在沟槽部41内。因此，该第2屏蔽部52与在沟槽部41的底面露出的金属元件120接合。在本实施方式中，因第1屏蔽部51和第2屏蔽部52分别由同一材料构成，因而能确保第1屏蔽部51与第2屏蔽部52之间的电性导通、和两屏蔽部51、52间的所期望接合强度。
构成第1屏蔽部51的导电性树脂，也填充在封装层4上所形成的切割槽C内，由此与面向切割槽C的基板2上的第1接地端子24a接合。因此，第1屏蔽部51和第1接地端子24a能电气性及机械性的相互连接。
在导电性屏蔽5的形成中，也可采用电镀法或溅镀法等的真空成膜方法。前者的情况下，可以通过将集合基板25浸渍在电镀液中，且使电镀膜沉积在封装层4的外表面及沟槽部41的内壁面，来形成导电性屏蔽5。后者的情况下，可以通过将集合基板25装填在真空室内，且溅镀由导电性材料所构成的靶材(target)以使溅射镀膜沉积在封装层4的外表面及沟槽部41的内壁面，来形成导电性屏蔽5。在此情况下，沟槽部41的内部就不需要以电镀膜或溅射镀膜来填充。
裁切步骤
图12(A)及(B)为裁切步骤的说明用图。在本步骤中，通过将集合基板25沿着分离线L而全切割(full cut)，使得多个电路模组100单体化。在进行分离时，例如可使用切割机等。在本实施方式中，为下述的结构，即，因也在切割槽C内填充有导电性屏蔽5，因而在以分离线L进行分离时，配线基板2和导电性屏蔽5(第1屏蔽部51)具有同一裁切面。因此，制作出具备覆盖封装层4的表面(上面及侧面)和配线基板2的侧面的一部分的导电性屏蔽5的电路模组100。
本实施方式的作用
通过以上的各步骤，能制造出电路模组100。根据本实施方式的电路模组的制造方法，可以制造具备导电性屏蔽5的电路模组100，该导电性屏蔽5具有：防止电磁波向模组外部泄漏及电磁波从外部侵入的第1屏蔽部51；以及防止模组内部的多个电子元件间的电磁干扰的第2屏蔽部52。
另外，根据本实施方式，因在设置有第2屏蔽部52的封装层4的沟槽部41的形成中采用激光加工法，因而与用切割法形成该沟槽部的情况相比较，还可以将沟槽部41形成任意的形状(例如，屈曲形状、锯齿形状、弯曲形状等)。因此可以提高第2屏蔽部52的设计自由度。
另外，一般而言，在通过激光切割而在封装层形成沟槽的情况下，要进行不对存在于沟槽底部的配线图案带来损伤的切割，而切实地调整最佳的仅加工树脂用的激光功率是极为困难的。另外，因在沟槽底部残留有污迹(smear)(树脂或填充剂(filler)的残渣)，因而需要将去污迹(desmear)处理作为后段步骤。去污迹处理通常虽然采用以干蚀刻(dryetching)进行物理性去除的方法、或使用强碱性的药水等进行化学性去除的方法，但是沟槽的深宽比(aspect ratio)(宽度/深度)若变得越大则处理就变得越困难。因此，即使是在沟槽内填充导电性树脂，也会阻碍与其正下方的配线图案的电连接，因而存在无法确保良好的屏蔽性能的情况。
因此在本实施方式中，通过以配线部11和加厚部12(金属元件120)构成将第2屏蔽部52导引至GND端子的导体层10，而在形成沟槽部41时以取决于激光的过剩条件来加工加厚部12，因此不会残留污迹地使加厚部12露出于沟槽部41的底部，进而保护配线部11免受激光的损伤。因此可以确保设置在沟槽部41上的第2屏蔽部52与配线部11之间的电性导通，并且不会因激光而烧断配线部11，从而可以稳定且轻易地形成沟槽部41。
此外，在本实施方式中，采用在特别重视屏蔽效果的重要部位预先配置加厚部12(金属元件120)以加厚配线部11的结构。因此，由于激光到达至少设置有该加厚部12的区域比其他的区域更早，所以如上述那样即便因激光而使加厚部12或多或少（呈一定程度地）被削去，也可以防止其下方的配线部11被烧断。此外，在其他的区域则通过稍稍地激光加工的效果使其不受到损伤。
又有，在本实施方式中由于通过激光加工法形成沟槽部41，因而与用切割法形成沟槽部的情况相比较还能获得较高的深度精度。另外，因沟槽部41正下方的配线部11是由对激光具有高反射率特性的材料(焊锡、铜、镍、黄铜、镀金等)构成，因而能够有效地保护配线部11免受激光的损伤。由此根据本实施方式由于可以在沟槽部41的正下方形成配线部11，因而可以提高配线设计自由度高的电路模组100。
第2实施方式
图13及图14为表示本发明第2实施方式的电路模组的主要部分的侧剖面图，且分别对应图4及图5所示的剖面图。以下，主要对与第1实施方式不同的结构进行说明，而与上述实施方式同样的结构则用同样的符号表示且省略或简化对其的说明。
本实施方式的电路模组200与第1实施方式的不同点在于：将配线部11的与第2屏蔽部52的连接区域予以局部加厚的加厚部的结构。即，本实施方式的导体层20，具有：设置在配线基板2的安装面2a上且将端子面2b和第2屏蔽部52电连接的配线部11；以及设置在配线部11上且将配线部11的与第2屏蔽部52的连接区域予以局部加厚的加厚部22，而加厚部22由金属层220构成。
金属层220埋设（隐藏设置）在配线基板2的绝缘层中，且连接在配线部11的一部分的区域上。上述一部分的区域，典型地为与第1实施方式同样的举例为沟槽部41的端部41a附近、或是沟槽部41所曲折或所分岐的部位的正下方。
金属层220也可为将配线部11连接在内层配线部23c上的通孔。在此情况下，上述通孔是由内部以导电材料所填充的栓塞(plug)结构的穿孔(via)构成。
金属层220具有将配线部11的厚度予以局部加厚的功能。虽然导电材料的种类并没有被特别限定，但优选为焊锡、铜、镍、黄铜等的金属材料。
金属层220具有即使正上方的配线部11因激光而局部被切削也可以回避导体层20的断路不良等的足够的体积。因此可以确保第2屏蔽部52与第2接地端子24b的电性导通。因此金属层220的厚度、大小以能够确保上述导体层20的功能的厚度、大小形成。具体而言，金属层220的厚度例如由配线部11的厚度以上的厚度形成。
其次，对电路模组200的制造方法进行说明。图15(A)及(B)为用于说明电路模组200的制造方法的主要部分的剖面图，且表示有沟槽部41的形成步骤。
另外，在集合基板的准备步骤中，准备具有预先在配线部11的所规定区域设置有金属层22的导体层20的配线基板2(集合基板25)。另外，因电子元件的安装步骤、封装层的形成步骤、半切割步骤、导电性屏蔽的形成步骤、裁切步骤等与上述第1实施方式同样，因而在此省略对其的说明。
在本实施方式中，沟槽部41经由第1激光加工处理以及第2激光加工处理形成。
如图15(A)所示，在第1激光加工处理中，由于在封装层4的表面照射第1激光，因此沿着各区域2A～2C的边界在封装层4上形成有即将露出导体层20的深度的沟槽部41。
在第1激光加工处理中，为了形成接近封装层4的大致总厚度的深度的沟槽部41，第1激光采用一边在配线部11的表面残留下所规定厚度的绝缘层42一边可以较高效率地形成沟槽部41的振荡条件。绝缘层42的厚度并未被特别限定，例如为5μm～10μm。在第1激光中采用例如CO2激光。因CO2激光的树脂与金属的吸收系数的差异较大，因而可以高效地形成沟槽部41。
如图15(B)所示，在第2激光加工处理中，由于在导体层20的设置有金属层220的区域的正上方位置的沟槽部41的底部上照射第2激光，因此使得该区域通过沟槽部41而露出。
在第2激光加工处理中，由于在覆盖设置有金属层220的配线部11的各区域的绝缘层42上照射第2激光，因此分别形成连接沟槽部41和配线部11的穿孔41v。由此在第2屏蔽部52的形成步骤中填充在沟槽部41内的导电性树脂会通过穿孔41v与导体层20连接，且能确保第2屏蔽部52的良好的屏蔽效果。
第2激光设定为能够加工薄皮状的绝缘层42的足够的激光功率。因此可以降低正下方的配线部11的激光损伤。在第2激光中采用例如YAG激光。由此，能够以不在穿孔41v上产生污迹的方式加工绝缘层42。
如上所述地形成设置有第2屏蔽部52的沟槽部41。即使在本实施方式中也可以获得与上述第1实施方式同样的作用。根据本实施方式，由于加厚部22由设置在配线部11的底部的金属层220构成，因而可以确保安装面2a的电子元件的安装区域，因此可以达到模组的小型化的目的。
以上，虽然已就本发明的实施方式加以说明，但是本发明并未被限定于此，能够基于本发明的技术思想进行各种变化。
例如在以上的各实施方式中，虽然将构成导体层10、20的配线部11形成作为配线基板2的上层配线部23a的一部分，但是并不局限于此，也可由与上层配线部23a不同的配线层构成。在此情况下，也可使用比上层配线部23a更厚的配线层构成配线部11，因此可以更进一步地提高配线部11承受激光照射的耐久性。
另外在以上的第2实施方式中，虽然金属层22设置在配线部11的下表面(底部)，但是也可在配线部的上表面设置金属层来代替。在此情况下，金属层具有与第1实施方式所示的金属元件同样的功能，且可以获得与第1实施方式同样的作用效果。
又有在以上的实施方式中，虽然已说明配线基板2由印刷配线基板构成的例子，但是并未被限定于此，例如也可用硅基板等的半导体基板来构成配线基板。另外，电子元件3也可为MEMS(Micro Electro Mechanical System，微机电系统)元件等的各种促动器(actuator)。

Claims (6)

1.一种电路模组，其特征在于，具备：
配线基板，其具有：包含第1区域和第2区域的安装面；以及与所述安装面呈相反侧的端子面；
多个电子元件，其安装在所述第1区域和所述第2区域；
封装层，其覆盖所述多个电子元件，并由绝缘性材料构成，且具有沿着所述第1区域与所述第2区域的边界通过激光的照射形成的沟槽部；
导电性屏蔽，其由导电性树脂材料构成，并具有：覆盖所述封装层的外表面的作为外装屏蔽的第1屏蔽部；以及设置在所述沟槽部的内部的作为划分所述第1区域和所述第2区域的内装屏蔽的第2屏蔽部；以及
导体层，其具有：设置在所述安装面，且将设置于所述端子面的接地端子和所述第2屏蔽部电连接的配线部；以及设置在所述配线部的至少一部分上且将所述配线部的与所述第2屏蔽部的连接区域予以局部加厚的加厚部，所述加厚部为包含焊锡、铜、或镍的金属层。
2.根据权利要求1所述的电路模组，其特征在于，所述加厚部设置在所述沟槽部的端部附近。
3.根据权利要求1所述的电路模组，其特征在于，所述加厚部设置在所述沟槽部所曲折的部位的正下方。
4.根据权利要求1所述的电路模组，其特征在于，所述加厚部设置在所述沟槽部所分歧的部位的正下方。
5.根据权利要求1～4中的任一项所述的电路模组，其特征在于，所述加厚部为安装在所述连接区域的金属元件。
6.根据权利要求1～4中的任一项所述的电路模组，其特征在于，所述加厚部为形成在所述连接区域的通孔。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5767268B2 (ja) * 2013-04-02 2015-08-19 太陽誘電株式会社 回路モジュール及びその製造方法
JP2016149386A (ja) * 2015-02-10 2016-08-18 パイオニア株式会社 半導体装置、電子装置、及び半導体装置の製造方法
US10624214B2 (en) * 2015-02-11 2020-04-14 Apple Inc. Low-profile space-efficient shielding for SIP module
KR20160120074A (ko) * 2015-04-07 2016-10-17 (주)와이솔 반도체 패키지 및 그 제조 방법
CN107535081B (zh) * 2015-05-11 2021-02-02 株式会社村田制作所 高频模块
JP6511947B2 (ja) * 2015-05-11 2019-05-15 株式会社村田製作所 高周波モジュール
CN107710406B (zh) * 2015-06-04 2020-10-16 株式会社村田制作所 高频模块
JP2017162989A (ja) * 2016-03-09 2017-09-14 イビデン株式会社 電子部品内蔵基板およびその製造方法
JP6621708B2 (ja) * 2016-05-26 2019-12-18 新光電気工業株式会社 半導体装置、半導体装置の製造方法
KR101808605B1 (ko) * 2016-12-22 2018-01-18 김재범 전파 전달이 가능하거나 방열특성을 가지는 전도층이 코팅된 비전도성 프레임
TWI624915B (zh) * 2017-04-25 2018-05-21 力成科技股份有限公司 封裝結構
KR102408079B1 (ko) * 2017-06-29 2022-06-13 가부시키가이샤 무라타 세이사쿠쇼 고주파 모듈
CN111357395B (zh) * 2017-11-20 2022-03-11 株式会社村田制作所 高频模块
CN111587485B (zh) 2018-01-05 2023-12-05 株式会社村田制作所 高频模块
TW202008534A (zh) * 2018-07-24 2020-02-16 日商拓自達電線股份有限公司 屏蔽封裝體及屏蔽封裝體之製造方法
TW202022063A (zh) * 2018-09-13 2020-06-16 日商昭和電工股份有限公司 導電性墨及碳配線基板
CN110972389B (zh) * 2018-09-29 2023-07-21 鹏鼎控股(深圳)股份有限公司 电路板
US11832391B2 (en) * 2020-09-30 2023-11-28 Qualcomm Incorporated Terminal connection routing and method the same
CN112103282B (zh) * 2020-11-03 2021-02-05 甬矽电子(宁波)股份有限公司 系统封装结构和系统封装结构的制备方法
CN112492744B (zh) * 2020-11-20 2022-02-11 深圳市金晟达电子技术有限公司 一种结构加强型可调节5g通信用线路板
TWI754526B (zh) * 2021-01-25 2022-02-01 蘇政緯 可屏蔽電磁干擾之電路板製造方法
WO2022178650A1 (zh) * 2021-02-25 2022-09-01 苏政纬 可屏蔽电磁干扰的电路板制造方法
US20220285286A1 (en) * 2021-03-03 2022-09-08 Qualcomm Technologies Inc. Package comprising metal layer configured for electromagnetic interference shield and heat dissipation

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5577716B2 (ja) * 2010-01-22 2014-08-27 株式会社村田製作所 回路モジュール及び回路モジュールの製造方法
JP2011187677A (ja) * 2010-03-09 2011-09-22 Panasonic Corp モジュール
JP2012019091A (ja) * 2010-07-08 2012-01-26 Sony Corp モジュールおよび携帯端末
US8654537B2 (en) * 2010-12-01 2014-02-18 Apple Inc. Printed circuit board with integral radio-frequency shields
JP5837515B2 (ja) 2011-01-27 2015-12-24 株式会社村田製作所 回路モジュール
US9818734B2 (en) * 2012-09-14 2017-11-14 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming build-up interconnect structures over a temporary substrate
JP5851439B2 (ja) * 2013-03-07 2016-02-03 株式会社東芝 高周波半導体用パッケージ
JP5767268B2 (ja) * 2013-04-02 2015-08-19 太陽誘電株式会社 回路モジュール及びその製造方法
JP5576548B1 (ja) * 2013-07-10 2014-08-20 太陽誘電株式会社 回路モジュール及びその製造方法
JP5756500B2 (ja) * 2013-08-07 2015-07-29 太陽誘電株式会社 回路モジュール
JP5576542B1 (ja) * 2013-08-09 2014-08-20 太陽誘電株式会社 回路モジュール及び回路モジュールの製造方法
JP5466785B1 (ja) * 2013-08-12 2014-04-09 太陽誘電株式会社 回路モジュール及びその製造方法
JP2015072935A (ja) * 2013-09-03 2015-04-16 太陽誘電株式会社 回路モジュール及びその製造方法
JP5576543B1 (ja) * 2013-09-12 2014-08-20 太陽誘電株式会社 回路モジュール
JP5550159B1 (ja) * 2013-09-12 2014-07-16 太陽誘電株式会社 回路モジュール及びその製造方法
JP2015115557A (ja) * 2013-12-13 2015-06-22 株式会社東芝 半導体装置の製造方法
JP6017492B2 (ja) * 2014-04-24 2016-11-02 Ｔｏｗａ株式会社 樹脂封止電子部品の製造方法、突起電極付き板状部材、及び樹脂封止電子部品
TWI611533B (zh) * 2014-09-30 2018-01-11 矽品精密工業股份有限公司 半導體封裝件及其製法

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