JP2015115557A - 半導体装置の製造方法 - Google Patents

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孝志 井本
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武志 渡部
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良徳 岡山
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Abstract

【課題】スパッタ法による導電性シールド層の形成性を高めた半導体装置の製造方法を提供する。【解決手段】実施形態の製造方法においては、被処理物として配線基板上に搭載された半導体チップと封止樹脂層とを備える複数の半導体パッケージ２０と、複数の被処理物収納部２２を備えるトレー２１とを用意する。トレー２１の複数の被処理物収納部２２内に半導体パッケージ２０をそれぞれ配置する。被処理物収納部２２内に配置された半導体パッケージ２０に金属材料をスパッタし、封止樹脂層の上面および側面と配線基板の側面の少なくとも一部を覆う導電性シールド層を形成する。【選択図】図５

Description

本発明の実施形態は、半導体装置の製造方法に関する。
通信機器等に用いられる半導体装置においては、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）等の電磁波障害を抑制するために、パッケージ表面を導電性シールド層で覆う構造が用いられている。シールド機能を有する半導体装置としては、配線基板上に搭載された半導体チップを封止する封止樹脂層を有する半導体パッケージにおいて、封止樹脂層の上面および側面に沿って導電性シールド層を設けた構造が知られている。導電性シールド層の形成方法としては、めっき法、スパッタ法、導電性ペーストの塗布法等が用いられている。導電性シールド層の形成方法のうち、めっき法は前処理工程、めっき処理工程、水洗のような後処理工程等の湿式工程を有することから、半導体装置の製造コストの上昇が避けられない。また、導電性ペーストの塗布法も封止樹脂層の側面への塗布工程等によって、半導体装置の製造コストが上昇しやすい。
スパッタ法は乾式工程であるため、導電性シールド層の形成工数や形成コスト等を低減することができる。導電性シールド層の形成にスパッタ法を適用する場合、半導体パッケージを個片化する前に導電性シールド層を形成することが検討されている。このような場合には、まず多数個取りの集合基板の各配線基板領域に半導体チップを搭載した後、複数の半導体チップを一括して樹脂封止する。次いで、封止樹脂層と集合基板の一部を切断してハーフカット溝を形成する。ハーフカット溝は配線基板領域のグランド配線が側面に露出するように形成される。ハーフカット溝を有する樹脂封止体に対して金属材料をスパッタすることにより導電性シールド層を形成する。封止樹脂層の側面および配線基板領域の側面の一部には、ハーフカット溝を介して金属材料がスパッタされる。
ハーフカット溝の幅には制約があるため、ハーフカット溝を介して金属材料をスパッタした場合、隣接する半導体パッケージが障害となって、封止樹脂層や配線基板領域の側面を導電性シールド層で十分に覆うことができないおそれがある。封止樹脂層や配線基板領域の側面を十分な厚さの導電性シールド層で覆うようにすると、障害物が存在しない封止樹脂層の上面に金属材料が厚く堆積してしまい、導電性シールド層の形成コストが増加する。また、厚さが薄い集合基板のハーフカットは切り込み深さの制御が難しく、場合によっては半導体パッケージが個片化してしまうおそれがある。このようなことから、スパッタ法を適用してパッケージ表面に導電性シールド層を形成するにあたって、導電性シールド層をより確実にかつ低コストで形成する技術が求められている。
米国特許出願公開第２０１２／００１５６８７号明細書
本発明が解決しようとする課題は、スパッタ法を適用してパッケージ表面に導電性シールド層を形成するにあたって、導電性シールド層の形成性を高めることを可能にした半導体装置の製造方法を提供することにある。
実施形態の半導体装置の製造方法は、配線基板と、配線基板上に搭載された半導体チップと、半導体チップを封止するように配線基板上に設けられた封止樹脂層とを備える複数の被処理物を用意する工程と、複数の被処理物収納部を備えるトレーを用意する工程と、トレーの複数の被処理物収納部内に、封止樹脂層の上面および側面と配線基板の側面の少なくとも一部が露出するように、被処理物をそれぞれ配置する工程と、トレーの被処理物収納部内に配置された被処理物に金属材料をスパッタし、封止樹脂層の上面および側面と配線基板の側面の少なくとも一部を覆う導電性シールド層を形成する工程とを具備している。
実施形態の製造方法により製造する半導体装置を示す上面図である。 図１に示す半導体装置の断面図である。 図１に示す半導体装置の導電性シールド層を形成する前の状態を示す断面図である。 実施形態の製造方法で使用するトレーの第１の例を示す平面図である。 図４に示すトレーの一部を拡大して示す平面図である。 図５のＡ−Ａ線に沿った断面図である。 図４ないし図６に示すトレーを用いた半導体装置の製造工程を示す断面図である。 実施形態の製造方法で使用するトレーの第２の例の一部を拡大して示す平面図である。 図８のＡ−Ａ線に沿った断面図である。 実施形態の製造方法で使用するトレーの第３の例を示す平面図である。 図１０に示すトレーの一部を拡大して示す平面図である。 図１１のＡ−Ａ線に沿った断面図である。 実施形態の製造方法で使用するトレーの第４の例の一部を拡大して示す平面図である。 図１３のＡ−Ａ線に沿った断面図である。 図１３および図１４に示すトレーを用いたスパッタ工程におけるスパッタ膜の形成状態を示す断面図である。
以下、実施形態の半導体装置の製造方法について説明する。
（半導体装置）
まず、実施形態の製造方法により製造する半導体装置について、図１および図２を参照して説明する。図１は半導体装置の上面図、図２は半導体装置の断面図である。これらの図に示す半導体装置１は、配線基板２と、配線基板２の第１の面２ａ上に搭載された半導体チップ３と、半導体チップ３を封止する封止樹脂層４と、封止樹脂層４の上面および側面と配線基板２の側面の少なくとも一部を覆う導電性シールド層５とを具備するシールド機能付き半導体装置である。なお、封止樹脂層４の上面等における上下の方向は、配線基板２の半導体チップ３が搭載された面を上とした場合を基準とする。
配線基板２は、絶縁基材６として絶縁樹脂基材を有している。絶縁基材６の上面には、半導体チップ３との電気的な接続部となる内部接続端子７を有する第１の配線層が設けられている。絶縁基材６の下面には、外部機器等との電気的な接続部となる外部接続端子８を有する第２の配線層が設けられている。第１および第２の配線層上には、それぞれソルダレジスト層９が形成されている。配線基板２はシリコンインターポーザ等であってもよい。第１の配線層と第２の配線層とは、例えば絶縁基材６を貫通するように設けられたビア（図示せず）を介して電気的に接続されている。第１および第２の配線層やビアを含む配線基板２の配線網は、絶縁基材６の側面に一部が露出したグランド配線を有している。
図２では絶縁基材６の内部に形成されたベタ膜状（またはメッシュ膜状）のグランド配線１０を示している。グランド配線１０は配線基板２を介して不要電磁波が外部に漏洩することを防止している。グランド配線１０の端部は、絶縁基材６の側面に露出している。グランド配線１０の絶縁基材６から露出した部分は、導電性シールド層５との電気的な接続部となる。ここではベタ膜状のグランド配線１０を示したが、グランド配線１０の形状はこれに限られるものではない。絶縁基材６の側面から一部が露出したグランド配線はビアであってもよい。グランド配線としてのビアを絶縁基材６の側面から露出させる場合、露出面積を増大させるために、ビアの少なくとも一部を絶縁基材６の厚さ方向に切断し、この切断面を絶縁基材６の側面に露出させることが好ましい。
配線基板２の第１の面２ａ上には、半導体チップ３が搭載されている。半導体チップ３は接着層１１を介して配線基板２の第１の面２ａに接着されている。半導体チップ３の上面に設けられた電極パッド１２は、Ａｕワイヤ等のボンディングワイヤ１３を介して配線基板２の内部接続端子７と電気的に接続されている。さらに、配線基板２の第１の面２ａ上には、半導体チップ３をボンディングワイヤ１３等と共に封止する封止樹脂層４が形成されている。封止樹脂層４の上面および側面と配線基板２の側面の少なくとも一部は、導電性シールド層５で覆われている。導電性シールド層５は、グランド配線１０の絶縁基材６の側面から露出した部分と電気的に接続されている。
導電性シールド層５は、封止樹脂層４内の半導体チップ３や配線基板２の配線層から放射される不要電磁波の外部への漏洩を防止したり、また外部機器から放射される電磁波が半導体チップ３に悪影響を及ぼすことを防止する上で、抵抗率が低い金属材料層で形成することが好ましく、例えば銅、銀、ニッケル等を用いた金属材料層が適用される。導電性シールド層５の厚さは、その抵抗率に基づいて設定することが好ましい。例えば、導電性シールド層５の抵抗率を厚さで割ったシート抵抗値が０．５Ω以下となるように、導電性シールド層５の厚さを設定することが好ましい。導電性シールド層５のシート抵抗値を０．５Ω以下とすることで、封止樹脂層４からの不要電磁波の漏洩や外部機器から放射される電磁波の封止樹脂層４内への侵入等を再現性よく抑制することができる。
半導体チップ３等から放射される不要電磁波や外部機器から放射される電磁波は、封止樹脂層４を覆う導電性シールド層５により遮断される。従って、不要電磁波が封止樹脂層４を介して外部に漏洩することや、外部からの電磁波が封止樹脂層４内に侵入することを抑制することができる。電磁波は配線基板２の側面からも漏洩もしくは侵入するおそれがある。このため、導電性シールド層５は配線基板２の側面全体を覆うことが好ましい。図２は配線基板２の側面全体を導電性シールド層５で覆った状態を示している。これによって、配線基板２の側面からの電磁波の漏洩や侵入を効果的に抑制することができる。図２では図示を省略したが、必要に応じて耐食性や耐マイグレーション性等に優れる保護層（例えばステンレス層等の鉄系保護層）で導電性シールド層５を覆ってもよい。
（半導体装置の製造方法）
次に、実施形態の半導体装置１の製造工程について説明する。まず、通常の半導体パッケージの製造工程を適用し、図３に示すように導電性シールド層５を形成する前の工程までを実施することによって、導電性シールド層５を有しない半導体パッケージ２０を作製する。すなわち、導電性シールド層５を有しない半導体パッケージ２０を、スパッタ法を適用した導電性シールド層５の形成工程、すなわち導電性シールド層５のスパッタ成膜工程における被処理物として作製する。導電性シールド層５を有しない半導体パッケージ２０は、例えば以下のようにして作製される。
まず、多数個取りの集合基板の各配線基板領域（２）に半導体チップ３をそれぞれ搭載する。各配線基板領域（２）の内部接続端子７と半導体チップ３の電極パッド１２とを、ボンディングワイヤ１３を介して電気的に接続する。多数個取りの集合基板上に搭載された複数の半導体チップ３を一括して樹脂封止する。複数の半導体チップ３を含む樹脂封止体を、各配線基板領域（２）に応じてダイシングする。すなわち、集合基板および封止樹脂層を含む樹脂封止体全体を切断し、導電性シールド層５を形成する前段階の半導体パッケージ２０を個片化する。図３は個片化された半導体パッケージ２０を示している。
導電性シールド層５の形成工程（スパッタ工程）においては、個片化された半導体パッケージ２０を被処理物として使用する。被処理物としての複数の半導体パッケージ２０は、トレーに収納されてスパッタ工程に送られ、その状態でスパッタ工程に供される。スパッタ工程用のトレーは、複数の被処理物収納部を有している。トレーは、例えばポリフェニレンエーテル（ＰＰＥ）やポリフェニレンサルファイド（ＰＰＳ）等の耐熱樹脂で形成することが好ましい。半導体パッケージ２０は、トレーに設けられた複数の被処理物収納部内に、それぞれ封止樹脂層４の上面および側面と配線基板２の側面の少なくとも一部が露出するように配置される。トレーに収納された状態で、個片化された半導体パッケージ２０上に金属材料をスパッタすることによって、封止樹脂層４の上面および側面と配線基板２の側面の少なくとも一部を覆う導電性シールド層５を形成する。
図４ないし図６はスパッタ工程用のトレー２１の第１の例を示している。図４はトレー２１の平面図、図５はトレー２１の一部を拡大して示す平面図、図６は図５のＡ−Ａ線に沿った断面図である。これらの図に示すトレー２１は、複数の被処理物収納部２２を有している。図４に示すトレー２１は、１２０個の被処理物収納部２２を有している。被処理物収納部２２は、被処理物としての半導体パッケージ２０が配置される凹部２３を有している。凹部２３は、矩形の半導体パッケージ２０を収納することが可能なように矩形の平面形状を有している。凹部２３の周囲は、壁状部２４で囲われている。言い換えると、凹部２３の形成部分の周囲を壁状部２４で囲うことによって、半導体パッケージ２０が配置される凹部２３が形成されている。
壁状部２４の形状は、凹部２３の周囲全体を囲う形状に限らず、凹部２３の周囲の一部を囲う形状であってもよい。すなわち、凹部２３の四方の周囲のそれぞれに壁状部２４が必要であるものの、各方位に設けられる壁状部２４は凹部２３の各辺の一部を囲うような形状を有していてもよい。凹部２３は四方の周囲のそれぞれに部分的に設けられた壁状部２４で囲われていてもよい。封止樹脂層４や配線基板２の側面に対する金属材料のスパッタ性を阻害しないように、凹部２３の深さは半導体パッケージ２０の上面がトレー２１からはみ出さない範囲で浅く設定されている。例えば、厚さ１ｍｍの半導体パッケージ２０を配置する場合、トレー２１の上面からの深さが１．２ｍｍの凹部２３が適用される。壁状部２４の高さは、半導体パッケージ２０の厚さより低く設定される。
スパッタ工程における半導体パッケージ２０の封止樹脂層４の側面および配線基板２の側面への金属材料のスパッタ性を高める上で、凹部２３は半導体パッケージ２０より大きい平面形状（上面視したときの平面形状）有している。ただし、そのような形状を有する凹部２３のみでは、半導体パッケージ２０が偏って配置された場合に封止樹脂層４および配線基板２の側面の一部に対する導電性シールド層５の形成性が低下するおそれがある。そこで、凹部２３を囲う壁状部２４の４つの壁面２５Ａ、２５Ｂ、２５Ｃ、２５Ｄのそれぞれに、半導体パッケージ２０を位置決めするリブ２６が設けられている。リブ２６は壁面２５から凹部２３の内側に向けて突出するように設けられている。
４つの壁面２５Ａ、２５Ｂ、２５Ｃ、２５Ｄに設けられたリブ２６の先端は、半導体パッケージ２０の外形形状に対応している。凹部２３内に配置された半導体パッケージ２０は、リブ２６の先端で位置決めされるため、封止樹脂層４および配線基板２の各側面と壁面２５Ａ、２５Ｂ、２５Ｃ、２５Ｄとの距離は、それぞれリブ２６の突出長さに基づいて同等になる。従って、封止樹脂層４および配線基板２の各側面に金属材料を良好に被着させることができる。リブ２６の突出長さは、スパッタ工程におけるスパッタ粒子の飛翔性等を考慮して設定される。例えば、配線基板２の側面全体に金属材料を良好に被着させるために、リブ２６の突出長さは半導体パッケージ２０の下端部と壁面２５の上部とを結ぶ直線の角度（底面からの角度）が５０度以下となるように設定することが好ましい。
リブ２６は各壁面２５Ａ、２５Ｂ、２５Ｃ、２５Ｄに対して２個ずつ形成されている。このように、半導体パッケージ２０の各側面を複数のリブ２６で位置決めすることによって、矩形形状の半導体パッケージ２０の位置決め精度を高めることができる。リブ２６の先端は、封止樹脂層４および配線基板２の側面に対する金属材料の被着性を阻害しないように細くすることが好ましい。このため、リブ２６の形状は少なくとも先端部分を三角形状やＲ形状とすることが好ましい。リブ２６の先端形状は、例えば樹脂製のトレー２１を射出成型する際の抜きテーパ（例えば５度）分だけ傾いているが、ほぼ垂直とされている。このため、半導体パッケージ２０の各側面の位置決め精度に優れるものである。
図６は複数のトレー２１（２１Ａ、２１Ｂ）を積み重ねた状態を示している。半導体パッケージ２０を収納したトレー２１の取り扱い性や搬送性等を考慮し、複数のトレー２１を積み重ねた際のトレー２１の位置ずれやそれに伴う半導体パッケージ２０の位置ずれ等を防止するように、トレー２１は下面側に設けられた第１の係合部２７と上面側に設けられた第２の係合部２８と有している。図６に示すトレー２１は、第１の係合部２７としての凹部と第２の係合部２８としての凸部とを有している。複数のトレー２１Ａ、２１Ｂを積み重ねたとき、下段側のトレー２１Ａの第２の係合部（凸部）２８と上段側のトレー２１Ｂの第１の係合部（凹部）２７とが係合する。これによって、複数のトレー２１Ａ、２１Ｂを積み重ねた際のトレー２１の位置ずれ等が防止される。
被処理物としての半導体パッケージ２０は、図７（ａ）に示すように、トレー２１の被処理物収納部２２内に収納された状態でスパッタ工程に送られ、図示を省略したスパッタ装置内に配置される。図７（ｂ）に示すように、半導体パッケージ２０をトレー２１に収納した状態でスパッタ成膜を実施することによって、封止樹脂層４の上面および側面と配線基板２の側面を覆う導電性シールド層５を形成する。図７（ｂ）は配線基板２の側面全体を導電性シールド層５で覆った状態を示している。半導体パッケージ２０をトレー２１に収納した状態でスパッタ工程を実施することによって、スパッタ工程における個片化された半導体パッケージ２０の取り扱い性等を高めることができると共に、ハーフカット溝を利用して実施するスパッタ工程に比べて、ダイシング工程の深さ制御による作業性の低下やダイシング工程を２回実施することによる工数の増加等が抑制される。
さらに、半導体パッケージ２０をトレー２１に収納した状態でスパッタ工程を実施する場合、トレー２１の被処理物収納部２２の形状、具体的には凹部２３、壁状部２４、リブ２６等の形状によって、封止樹脂層４や配線基板２の側面に対する導電性シールド層５の形成性を高めることができる。すなわち、封止樹脂層４の上面に形成される導電性シールド層５の厚さを厚くすることなく、封止樹脂層４や配線基板２の側面にシールド効果を得るために必要な厚さを有する導電性シールド層５を形成することができる。従って、導電性シールド層５の形成に要する材料コストの増加等を抑制することができる。これらによって、半導体パッケージ２０に対する導電性シールド層５の形成性を高めると共に、導電性シールド層５の形成工数や形成コスト等を低減することが可能になる。
図８および図９は、スパッタ工程用のトレー２１の第２の例を示している。なお、第１の例と同一部分には同一符号を付し、それらの説明を一部省略する。図８はトレー２１の一部を拡大して示す平面図、図９は図８のＡ−Ａ線に沿った断面図である。これらの図に示すトレー２１の被処理物収納部２２は、第１の例と同様に、半導体パッケージ２０より大きい平面形状を有する凹部２３を備えている。凹部２３の周囲は、壁状部２４で囲われている。凹部２３を囲う壁状部２４の４つの壁面２５Ａ、２５Ｂ、２５Ｃ、２５Ｄには、それぞれ半導体パッケージ２０を位置決めする傾斜部２９が設けられている。すなわち、４つの壁面２５Ａ、２５Ｂ、２５Ｃ、２５Ｄは、それぞれ傾斜面とされている。
傾斜部２９は壁面２５の上部から凹部２３の内側に向けて傾斜するように設けられている。傾斜部２９の下端で規定される凹部２３の底面は、半導体パッケージ２０の外形形状に対応している。従って、凹部２３内に収納された半導体パッケージ２０は、傾斜部２９を凹部２３の底面まで滑り落ちることにより位置決めされる。封止樹脂層４および配線基板２の各側面に対する金属材料の被着性を向上させるためには、傾斜部２９の角度を小さくすることが好ましい。ただし、半導体パッケージ２０の位置決め精度に関しては、傾斜部２９の角度が大きいほど有利である。このため、傾斜部２９の角度（傾斜面の底面からの角度）は３５〜５０度の範囲に設定することが好ましい。
第２の例の位置決め部としての傾斜部２９は、第１の例におけるリブ２６のように、封止樹脂層４や配線基板２の側面に対する金属材料の被着性を阻害することがない。ただし、後述するように、スパッタ成膜後の半導体パッケージ２０をトレー２１から取り出す際に、傾斜部２９に被着した金属膜がバリとして導電性シールド層５の周囲に残留するおそれがある。バリの発生を抑えるためには、例えば壁状部２４を凹部２３の各辺の一部を囲うような形状とし、そのような部分的に設けられた壁状部２４の一部に傾斜部２９を設けることが好ましい。このような傾斜部２９は、第３の例で詳述する。バリの抑制には、後述する底面に段差を設けた凹部を有する被処理物収納部の適用がさらに有効である。
第２の例のトレー２１に半導体パッケージ２０を収納した状態でスパッタ成膜を実施することによって、第１の例と同様に、スパッタ工程における個片化された半導体パッケージ２０の取り扱い性等を高めることができると共に、ハーフカット溝を利用して実施するスパッタ工程に比べて、ダイシング工程の深さ制御による作業性の低下やダイシング工程を２回実施することによる工数の増加等が抑制される。さらに、封止樹脂層４や配線基板２の側面に対する導電性シールド層５の形成性を高めることができる。従って、導電性シールド層５の形成に要する材料コストの増加等を抑制することができる。これらによって、半導体パッケージ２０に対する導電性シールド層５の形成性を高めると共に、導電性シールド層５の形成工数や形成コスト等を低減することが可能になる。
図１０ないし図１２は、スパッタ工程用のトレー２１の第３の例を示している。なお、第１および第２の例と同一部分には同一符号を付し、それらの説明を一部省略する。図１０はトレー２１の平面図、図１１はトレー２１の一部を拡大して示す平面図、図１２は図１１のＡ−Ａ線に沿った断面図である。ただし、図１２では半導体パッケージ２０の図示を省略している。これらの図に示すトレー２１は、複数の被処理物収納部２２を備えている。中央付近の４箇所は、搬送時の吸着部３０とされている。被処理物収納部２２は、第１および第２の例と同様に、半導体パッケージ２０より大きい平面形状を有する凹部２３を備えている。凹部２３の周囲は、部分的に設けられた壁状部３１で囲われている。
壁状部３１は、凹部２３の各辺に対応する位置に設けられ、かつ各辺の一部に相当する長さを有している。凹部２３は、その各辺の一部に相当するように、部分的に設けられた壁状部３１で囲われることにより形成されている。壁状部３１は半導体パッケージ２０を位置決めするリブ３２を有している。リブ３２は、壁状部３１の両端に設けられ、かつ壁状部３１の上部から凹部２３の内側に向けて傾斜させた形状を有している。リブ３２の下端で規定される凹部２３の底面は、半導体パッケージ２０の外形形状に対応している。凹部２３内に収納された半導体パッケージ２０は、傾斜状のリブ３２に沿って凹部２３の底面まで滑り落ちることで位置決めされる。リブ３２の先端は、半導体パッケージ２０の位置決め性を高めるために、コーナーＲをできるだけ小さくしている。ただし、樹脂材料によるトレー２１の成形を繰り返すと、金型の該当部分が摩耗してコーナーＲが大きくなるおそれがある。リブ３２の先端の前方に掘り込みを形成することも有効である。凹部２３内の半導体パッケージ２０で覆われる部分には、くぼみ部３３が設けられている。
封止樹脂層４および配線基板２の各側面に対する金属材料のスパッタ性を向上させるために、リブ３２の幅を狭くし、かつ頂部を曲面状（円弧等）としている。リブ３２の幅を狭くすることで、封止樹脂層４および配線基板２の側面のリブ３２と対向する部分にスパッタ粒子が付着しやすくなり、その部分の膜厚が厚くなる。そのようなリブ３２の折れや樹脂材料でトレー２１を射出成型した後の反り等を防止するために、２つのリブ３２間には凸部３４が設けられている。言い換えると、壁状部３１は両端のリブ３２とそれらの間に設けられた凸部３４とで構成されている。リブ３２は凸部３４で支持されている。凸部３４が金属材料の被着性を阻害しないように、凸部３４は高さがリブ３２より低く、かつ先端がリブ３２の先端より後退した形状を有している。凸部３４は傾斜状のリブ３２より相対的に小さい傾斜形状を有している。凸部３４の具体的な高さは、１つの半導体パッケージ２０の下端部と隣接する半導体パッケージ２０上端部とを結ぶ線を超えない範囲で高く設定することが好ましい。凸部３４の高さをそれより低くしても金属材料の被着性は向上しないため、その範囲で凸部３４の強度等を高めることが好ましい。
図１２に示すトレー２１は、下面側に第１の係合部２７として設けられた凸部と、上面側に第２の係合部２８として設けられた凹部とを有している。第１および第２の例と同様に、複数のトレー２１を積み重ねたとき、下段側のトレー２１の第２の係合部（凹部）２８と上段側のトレー２１の第１の係合部（凸部）２７とが係合する。これによって、複数のトレー２１を積み重ねた際のトレー２１の位置ずれ等が防止される。図１２に示すトレー２１の下面側には、さらに被処理物の位置決め部３５が設けられている。位置決め部３５は、先端がＲ形状とされたテーパ部３６を有している。被処理物収納部２２内に収納した半導体パッケージ２０の一端が壁状部３１上に重なっているような場合、トレー２１を積み重ねる際に位置決め部３５のテーパ部３６で半導体パッケージ２０を押すことで、半導体パッケージ２０を被処理物収納部２２内の正規な位置に配置することができる。
第３の例のトレー２１に半導体パッケージ２０を収納した状態でスパッタ成膜を実施することによって、第１および第２の例と同様に、スパッタ工程における個片化された半導体パッケージ２０の取り扱い性等を高めることができると共に、ハーフカット溝を利用して実施するスパッタ工程に比べて、ダイシング工程の深さ制御による作業性の低下やダイシング工程を２回実施することによる工数の増加等が抑制される。さらに、封止樹脂層４や配線基板２の側面に対する導電性シールド層５の形成性を高めることができる。従って、導電性シールド層５の形成に要する材料コストの増加等を抑制することができる。これらによって、半導体パッケージ２０に対する導電性シールド層５の形成性を高めると共に、導電性シールド層５の形成工数や形成コスト等を低減することが可能になる。
図１３および図１４は、スパッタ工程用のトレー２１の第４の例を示している。なお、第１ないし第３の例と同一部分には同一符号を付し、それらの説明を一部省略する。図１３はトレー２１の一部を拡大して示す平面図、図１４は図１３のＡ−Ａ線に沿った断面図である。これらの図に示すトレー２１は、複数の被処理物収納部２２を備えている。被処理物収納部２２は、第１の例と同様に、半導体パッケージ２０より大きい平面形状を有する凹部２３を備えている。凹部２３の周囲は、壁状部２４で囲われている。凹部２３を囲う壁状部２４の壁面２５には、第１の例と同様に、半導体パッケージ２０を位置決めするリブ２６が設けられている。リブ２６の先端は、封止樹脂層４および配線基板２の側面に対する金属材料の被着性を阻害しないようにＲ形状とされている。さらに、リブ２６の先端は、第３の例と同様に傾斜させることが好ましい。
凹部２３内の中央付近には、半導体パッケージ２０を支持する支持部３７が設けられている。支持部３７は、その周囲より高くなるように高さが設定されている。すなわち、凹部２３は、その内部の周辺部分に設けられた深穴部３８と、深穴部３８より深さが浅い支持部３７とを有している。凹部２３の底面には、深穴部３８と支持部３７とに基づく段差が形成されている。従って、凹部２３内に半導体パッケージ２０を配置したとき、半導体パッケージ２０の外周部分の下面は、凹部２３の底面（深穴部３８の底面）から離間した状態となる。このため、図１５に示すように、導電性シールド層５は壁面２５に形成された金属膜５Ｘと分離された状態となる。従って、スパッタ成膜後の半導体パッケージ２０をトレー２１から取り出す際に、導電性シールド層５にバリが発生することを抑制できる。その他の効果については、第１の例のトレー２１と同様である。
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体装置、２…配線基板、３…半導体チップ、４…封止樹脂層、５…導電性シールド層、６…絶縁基材、１０…グランド配線、２０…半導体パッケージ、２１…トレー、２２…被処理物収納部、２３…凹部、２４…壁状部、２５…壁面、２６…リブ、２７…第１の係合部、２８…第２の係合部、２９…傾斜部、３１…壁状部、３２…傾斜状リブ、３４…凸部、３５…被処理物の位置決め部、３６…テーパ部、３７…被処理部の支持部、３８…深穴部。

Claims (5)

  1. 配線基板と、前記配線基板上に搭載された半導体チップと、前記半導体チップを封止するように前記配線基板上に設けられた封止樹脂層とを備える複数の被処理物を用意する工程と、
    複数の被処理物収納部を備えるトレーを用意する工程と、
    前記トレーの前記複数の被処理物収納部内に、前記配線基板上に前記半導体チップが搭載された面を上とした場合の前記封止樹脂層の上面および側面と前記配線基板の側面の少なくとも一部が露出するように、前記被処理物をそれぞれ配置する工程と、
    前記トレーの前記被処理物収納部内に配置された前記被処理物に金属材料をスパッタし、前記封止樹脂層の上面および側面と前記配線基板の側面の少なくとも一部を覆う導電性シールド層を形成する工程と
    を具備する半導体装置の製造方法。
  2. 前記被処理物収納部は、前記被処理物より大きい矩形の平面形状を有する凹部と、前記凹部の４つの壁面から突出するように設けられ、前記凹部内に配置された前記被処理物を位置決めするリブとを有する、請求項１に記載の半導体装置の製造方法。
  3. 前記被処理物収納部は、前記被処理物より大きい矩形の平面形状を有する凹部と、前記凹部の４つの壁面のそれぞれの少なくとも一部に、前記壁面の上部から前記凹部の内側に向けて傾斜するように設けられ、前記凹部内に配置された前記被処理物を位置決めする傾斜部とを有する、請求項１に記載の半導体装置の製造方法。
  4. 前記配線基板は、絶縁基材と、前記絶縁基材の表面および内部に設けられ、前記絶縁基材の側面に一部が露出したグランド配線を含む配線網とを有し、
    前記導電性シールド層は、前記グランド配線の前記絶縁基材の側面に露出した部分と電気的に接続するように形成される、請求項１ないし請求項３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記トレーは、下面側に設けられた第１の係合部と、上面側に設けられた第２の係合部とを備え、複数の前記トレーを積み重ねた際に、当該トレーの前記第２の係合部は上段側のトレーの第１の係合部と係合する、請求項１ないし請求項４のいずれか１項に記載の半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180022555A (ko) 2016-08-24 2018-03-06 가부시키가이샤 무라타 세이사쿠쇼 성막 장치
KR20180042800A (ko) * 2016-10-18 2018-04-26 가부시키가이샤 무라타 세이사쿠쇼 회로모듈의 제조 방법 및 성막 장치
JP2019050324A (ja) * 2017-09-12 2019-03-28 富士電機株式会社 半導体装置、半導体装置の積層体、及び、半導体装置の積層体の搬送方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5767268B2 (ja) * 2013-04-02 2015-08-19 太陽誘電株式会社 回路モジュール及びその製造方法
JP6414637B2 (ja) * 2015-06-04 2018-10-31 株式会社村田製作所 高周波モジュール
JP2017168704A (ja) 2016-03-17 2017-09-21 東芝メモリ株式会社 半導体装置の製造方法および半導体装置
CN110034028B (zh) * 2019-03-29 2021-04-30 上海中航光电子有限公司 芯片封装方法和芯片封装结构
KR20210020603A (ko) * 2019-08-16 2021-02-24 에스케이하이닉스 주식회사 반도체 패키지의 포장용 캐리어 테이프

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5391747B2 (ja) * 2009-03-10 2014-01-15 パナソニック株式会社 モジュール部品とモジュール部品の製造方法と、これを用いた電子機器
US8378466B2 (en) * 2009-11-19 2013-02-19 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with electromagnetic interference shielding
JP6199724B2 (ja) * 2013-12-13 2017-09-20 東芝メモリ株式会社 半導体装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180022555A (ko) 2016-08-24 2018-03-06 가부시키가이샤 무라타 세이사쿠쇼 성막 장치
KR20180042800A (ko) * 2016-10-18 2018-04-26 가부시키가이샤 무라타 세이사쿠쇼 회로모듈의 제조 방법 및 성막 장치
KR102016980B1 (ko) * 2016-10-18 2019-09-02 가부시키가이샤 무라타 세이사쿠쇼 회로모듈의 제조 방법 및 성막 장치
JP2019050324A (ja) * 2017-09-12 2019-03-28 富士電機株式会社 半導体装置、半導体装置の積層体、及び、半導体装置の積層体の搬送方法
JP7024269B2 (ja) 2017-09-12 2022-02-24 富士電機株式会社 半導体装置、半導体装置の積層体、及び、半導体装置の積層体の搬送方法

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