TW201523747A - 半導體裝置之製造方法 - Google Patents

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Takashi Imoto
Takeshi Watanabe
Yuusuke Takano
Yusuke Akada
Yuji Karakane
Yoshinori Okayama
Akihiko Yanagida
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Toshiba Kk
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Abstract

本發明提供一種提高利用濺鍍法之導電性屏蔽層之形成性之半導體裝置之製造方法。 於實施形態之製造方法中，準備包括作為被處理物搭載於配線基板上之半導體晶片及密封樹脂層之複數個半導體封裝體20、以及包括複數個被處理物收納部22之托盤21。於托盤21之複數個被處理物收納部22內分別配置半導體封裝體20。對配置於被處理物收納部22內之半導體封裝體20濺鍍金屬材料，形成覆蓋密封樹脂層之上表面及側面與配線基板之側面之至少一部分之導電性屏蔽層。

Description

半導體裝置之製造方法 [相關申請案]
本申請案享有將日本專利申請案2013-258702號(申請日：2013年12月13日)作為基礎申請案之優先權。本申請案係藉由參照該基礎申請案而包含基礎申請案之全部內容。
本發明之實施形態係關於一種半導體裝置之製造方法。
於用於通信設備等之半導體裝置中，為了抑制EMI(Electro Magnetic Interference，電磁干擾)等電磁波障礙，使用利用導電性屏蔽層覆蓋封裝體表面之構造。作為具有屏蔽功能之半導體裝置，已知有於具有將搭載於配線基板上之半導體晶片密封之密封樹脂層之半導體封裝體中，沿密封樹脂層之上表面及側面設置有導電性屏蔽層之構造。作為導電性屏蔽層之形成方法，可使用鍍敷法、濺鍍法、導電性膏之塗佈法等。導電性屏蔽層之形成方法中之鍍敷法具有預處理步驟、鍍敷處理步驟、水洗般之後處理步驟等濕式步驟，因此無法避免半導體裝置之製造成本上升。又，導電性膏之塗佈法亦因對密封樹脂層側面之塗佈步驟等，而導致半導體裝置之製造成本容易上升。
由於濺鍍法為乾式步驟，故而可減少導電性屏蔽層之形成步驟數或形成成本等。研究如下內容：於將濺鍍法應用於導電性屏蔽層之形成之情形時，在使半導體封裝體單片化之前形成導電性屏蔽層。於此種情形時，首先，於將半導體晶片搭載於多孔(multi-cavity)之集合 基板之各配線基板區域之後，將複數個半導體晶片一次地進行樹脂密封。繼而，將密封樹脂層與集合基板之一部分切斷而形成半切槽。半切槽係以配線基板區域之接地配線於側面露出之方式形成。藉由對具有半切槽之樹脂密封體濺鍍金屬材料而形成導電性屏蔽層。於密封樹脂層之側面及配線基板區域之側面之一部分，介隔半切槽濺鍍金屬材料。
由於半切槽之寬度存在限制，故而於介隔半切槽濺鍍金屬材料之情形時，鄰接之半導體封裝體成為障礙，有無法利用導電性屏蔽層充分覆蓋密封樹脂層或配線基板區域之側面之虞。若利用足夠厚度之導電性屏蔽層覆蓋密封樹脂層或配線基板區域之側面，則金屬材料較厚地堆積於不存在障礙物之密封樹脂層之上表面，導電性屏蔽層之形成成本增加。又，厚度較薄之集合基板之半切之切口深度難以控制，根據情況，有導致半導體封裝體單片化之虞。根據此種情況，尋求當應用濺鍍法於封裝體表面形成導電性屏蔽層時，更確實且低成本地形成導電性屏蔽層之技術。
本發明提供一種當應用濺鍍法於封裝體表面形成導電性屏蔽層時，可提高導電性屏蔽層之形成性之半導體裝置之製造方法。
實施形態之半導體裝置之製造方法包括如下步驟：準備複數個被處理物，該等複數個被處理物包含配線基板、搭載於配線基板上之半導體晶片、及以將半導體晶片密封之方式設置於配線基板上之密封樹脂層；準備包括複數個被處理物收納部之托盤；於托盤之複數個被處理物收納部內，以密封樹脂層之上表面及側面與配線基板之側面之至少一部分露出之方式，分別配置被處理物；以及對配置於托盤之被處理物收納部內之被處理物濺鍍金屬材料，形成覆蓋密封樹脂層之上表面及側面與配線基板之側面之至少一部分之導電性屏蔽層。
1‧‧‧半導體裝置
2‧‧‧配線基板
2a‧‧‧第1面
3‧‧‧半導體晶片
4‧‧‧密封樹脂層
5‧‧‧導電性屏蔽層
5X‧‧‧金屬膜
6‧‧‧絕緣基材
7‧‧‧內部連接端子
8‧‧‧外部連接端子
9‧‧‧阻焊層
10‧‧‧接地配線
11‧‧‧接著層
12‧‧‧電極墊
13‧‧‧接合線
20‧‧‧半導體封裝體
21‧‧‧托盤
21A‧‧‧下段側之托盤
21B‧‧‧上段側之托盤
22‧‧‧被處理物收納部
23‧‧‧凹部
24‧‧‧壁狀部
25‧‧‧壁面
25A、25B、25C、25D‧‧‧壁面
26‧‧‧突起
27‧‧‧第1卡合部
28‧‧‧第2卡合部
29‧‧‧傾斜部
30‧‧‧吸附部
31‧‧‧壁狀部
32‧‧‧傾斜狀突起
33‧‧‧凹陷部
34‧‧‧凸部
35‧‧‧被處理物之定位部
36‧‧‧楔形部
37‧‧‧被處理部之支持部
38‧‧‧深孔部
圖1係表示藉由實施形態之製造方法而製造之半導體裝置之俯視圖。
圖2係圖1所示之半導體裝置之剖面圖。
圖3係表示形成圖1所示之半導體裝置之導電性屏蔽層之前之狀態之剖面圖。
圖4係表示實施形態之製造方法中使用之托盤之第1例之平面圖。
圖5係將圖4所示之托盤之一部分放大表示之平面圖。
圖6係沿圖5之A-A線之剖面圖。
圖7(a)及(b)係表示使用圖4至圖6所示之托盤之半導體裝置之製造步驟之剖面圖。
圖8係將實施形態之製造方法中使用之托盤之第2例之一部分放大表示之平面圖。
圖9係沿圖8之A-A線之剖面圖。
圖10係表示實施形態之製造方法中使用之托盤之第3例之平面圖。
圖11係將圖10所示之托盤之一部分放大表示之平面圖。
圖12係沿圖11之A-A線之剖面圖。
圖13係將實施形態之製造方法中使用之托盤之第4例之一部分放大表示之平面圖。
圖14係沿圖13之A-A線之剖面圖。
圖15係表示使用圖13及圖14所示之托盤之濺鍍步驟中之濺鍍膜之形成狀態之剖面圖。
以下，對實施形態之半導體裝置之製造方法進行說明。
(半導體裝置)
首先，參照圖1及圖2對藉由實施形態之製造方法製造之半導體裝置進行說明。圖1係半導體裝置之俯視圖，圖2係半導體裝置之剖面圖。該等圖所示之半導體裝置1係附有屏蔽功能之半導體裝置，其包括：配線基板2；半導體晶片3，其搭載於配線基板2之第1面2a上；密封樹脂層4，其密封半導體晶片3；及導電性屏蔽層5，其覆蓋密封樹脂層4之上表面及側面與配線基板2之側面之至少一部分。再者，密封樹脂層4之上表面等中之上下方向係以將配線基板2之搭載有半導體晶片3之面設為上之情形為基準。
配線基板2具有絕緣樹脂基材作為絕緣基材6。於絕緣基材6之上表面設置有第1配線層，該第1配線層具有成為與半導體晶片3之電性連接部之內部連接端子7。於絕緣基材6之下表面設置有第2配線層，該第2配線層具有成為與外部設備等之電性連接部之外部連接端子8。於第1及第2配線層上分別形成有阻焊層9。配線基板2亦可為矽中介層(silicon interposer)等。第1配線層與第2配線層例如經由以貫通絕緣基材6之方式設置之通孔(未圖示)而電性連接。第1及第2配線層或包含通孔之配線基板2之配線網具有於絕緣基材6之側面露出一部分之接地配線。
於圖2中表示形成於絕緣基材6之內部之固體膜狀(或網狀膜狀)之接地配線10。接地配線10係防止無用電磁波經由配線基板2而洩露至外部。接地配線10之端部係於絕緣基材6之側面露出。接地配線10之自絕緣基材6露出之部分成為與導電性屏蔽層5之電性連接部。此處表示固體膜狀之接地配線10，但接地配線10之形狀並不限定於此。自絕緣基材6之側面露出一部分之接地配線亦可為通孔。於使作為接地配線之通孔自絕緣基材6之側面露出之情形時，為了使露出面積增大，較佳為將通孔之至少一部分沿絕緣基材6之厚度方向切斷，使該切斷 面於絕緣基材6之側面露出。
於配線基板2之第1面2a上搭載有半導體晶片3。半導體晶片3係經由接著層11而接著於配線基板2之第1面2a。設置於半導體晶片3之上表面之電極墊12係經由Au線等接合線13而與配線基板2之內部連接端子7電性連接。進而，於配線基板2之第1面2a上，形成有將半導體晶片3與接合線13等一併密封之密封樹脂層4。密封樹脂層4之上表面及側面與配線基板2之側面之至少一部分係由導電性屏蔽層5覆蓋。導電性屏蔽層5係與接地配線10之自絕緣基材6之側面露出之部分電性連接。
在防止自密封樹脂層4內之半導體晶片3或配線基板2之配線層放射之無用電磁波向外部洩露、或防止自外部設備放射之電磁波對半導體晶片3造成不良影響之方面，導電性屏蔽層5較佳為由電阻率較低之金屬材料層形成，例如應用使用有銅、銀、鎳等之金屬材料層。導電性屏蔽層5之厚度較佳為基於其電阻率而設定。例如較佳為以將導電性屏蔽層5之電阻率除以厚度所得之薄片電阻值成為小於等於0.5Ω之方式，設定導電性屏蔽層5之厚度。藉由將導電性屏蔽層5之薄片電阻值設為小於等於0.5Ω，可再現性良好地抑制自密封樹脂層4之無用電磁波之洩露或自外部設備放射之電磁波向密封樹脂層4內之侵入等。
自半導體晶片3等放射之無用電磁波或自外部設備放射之電磁波係被覆蓋密封樹脂層4之導電性屏蔽層5遮斷。因此，可抑制無用電磁波經由密封樹脂層4洩露至外部、或來自外部之電磁波侵入至密封樹脂層4內。有電磁波亦自配線基板2之側面洩露或侵入之虞。因此，導電性屏蔽層5較佳為覆蓋配線基板2之側面整體。圖2表示利用導電性屏蔽層5覆蓋配線基板2之側面整體之狀態。藉此，可有效地抑制電磁波自配線基板2之側面洩露或侵入。雖然於圖2中省略圖示，但亦可視需要利用耐蝕性或耐遷移性等優異之保護層(例如不鏽鋼層等鐵系保 護層)覆蓋導電性屏蔽層5。
(半導體裝置之製造方法)
其次，對實施形態之半導體裝置1之製造步驟進行說明。首先，藉由應用通常之半導體封裝體之製造步驟，並實施至如圖3所示般形成導電性屏蔽層5之前之步驟為止，而製作不具有導電性屏蔽層5之半導體封裝體20。即，製作不具有導電性屏蔽層5之半導體封裝體20作為應用濺鍍法之導電性屏蔽層5之形成步驟、即導電性屏蔽層5之濺鍍成膜步驟中之被處理物。不具有導電性屏蔽層5之半導體封裝體20例如以如下方式製作。
首先，於多孔之集合基板之各配線基板區域(2)分別搭載半導體晶片3。經由接合線13將各配線基板區域(2)之內部連接端子7與半導體晶片3之電極墊12電性連接。將搭載於多孔之集合基板上之複數個半導體晶片3一次地進行樹脂密封。對應於各配線基板區域(2)而將包含複數個半導體晶片3之樹脂密封體切割。即，將包含集合基板及密封樹脂層之樹脂密封體整體切斷，使形成導電性屏蔽層5之前階段之半導體封裝體20單片化。圖3表示經單片化之半導體封裝體20。
於導電性屏蔽層5之形成步驟(濺鍍步驟)中，將經單片化之半導體封裝體20用作被處理物。作為被處理物之複數個半導體封裝體20係收納於托盤被輸送至濺鍍步驟，於該狀態下供於濺鍍步驟。濺鍍步驟用之托盤具有複數個被處理物收納部。托盤較佳為由例如聚苯醚(PPE)或聚苯硫醚(PPS)等耐熱樹脂形成。半導體封裝體20係以密封樹脂層4之上表面及側面與配線基板2之側面之至少一部分分別露出之方式配置於設置在托盤之複數個被處理物收納部內。於收納於托盤之狀態下，對經單片化之半導體封裝體20上濺鍍金屬材料，藉此形成覆蓋密封樹脂層4之上表面及側面與配線基板2之側面之至少一部分之導電性屏蔽層5。
圖4至圖6表示濺鍍步驟用之托盤21之第1例。圖4係托盤21之平面圖，圖5係將托盤21之一部分放大表示之平面圖，圖6係沿圖5之A-A線之剖面圖。該等圖所示之托盤21具有複數個被處理物收納部22。圖4所示之托盤21具有120個被處理物收納部22。被處理物收納部22具有供作為被處理物之半導體封裝體20配置之凹部23。凹部23以可收納矩形之半導體封裝體20之方式具有矩形之平面形狀。凹部23之周圍係由壁狀部24包圍。換言之，藉由利用壁狀部24包圍凹部23之形成部分之周圍，而形成供半導體封裝體20配置之凹部23。
壁狀部24之形狀並不限於包圍凹部23之周圍整體之形狀，亦可為包圍凹部23之周圍之一部分之形狀。即，雖然於凹部23之四方之周圍之各者需要壁狀部24，但設置於各方位之壁狀部24亦可具有如包圍凹部23之各邊之一部分之形狀。凹部23亦可由局部地設置於四方之周圍之各者之壁狀部24包圍。為了不妨礙金屬材料對密封樹脂層4或配線基板2之側面之濺鍍性，凹部23之深度係於半導體封裝體20之上表面未自托盤21露出之範圍設定得較淺。例如，於配置厚度1mm之半導體封裝體20之情形時，應用距托盤21之上表面之深度為1.2mm之凹部23。壁狀部24之高度設定為低於半導體封裝體20之厚度。
在提高濺鍍步驟中之金屬材料對半導體封裝體20之密封樹脂層4之側面及配線基板2之側面之濺鍍性之方面，凹部23具有大於半導體封裝體20之平面形狀(俯視時之平面形狀)。但，若僅為具有此種形狀之凹部23，則有如下之虞：於偏斜地配置半導體封裝體20之情形時，導電性屏蔽層5對於密封樹脂層4及配線基板2之側面之一部分之形成性降低。因此，於包圍凹部23之壁狀部24之4個壁面25A、25B、25C、25D分別設置有將半導體封裝體20定位之突起26。突起26係以自壁面25朝向凹部23之內側突出之方式設置。
設置於4個壁面25A、25B、25C、25D之突起26之前端係與半導 體封裝體20之外形形狀對應。配置於凹部23內之半導體封裝體20係被定位於突起26之前端，因此密封樹脂層4及配線基板2之各側面與壁面25A、25B、25C、25D之距離分別基於突起26之突出長度而為同等。因此，可使金屬材料良好地覆著於密封樹脂層4及配線基板2之各側面。突起26之突出長度係考慮濺鍍步驟中之濺鍍粒子之飛散性等而設定。例如，為了使金屬材料良好地覆著於配線基板2之側面整體，突起26之突出長度較佳為以連結半導體封裝體20之下端部與壁面25之上部之直線之角度(與底面之角度)成為小於等於50度之方式設定。
突起26係相對於各壁面25A、25B、25C、25D分別形成有2個。如此，藉由利用複數個突起26將半導體封裝體20之各側面定位，可提高矩形形狀之半導體封裝體20之定位精度。突起26之前端較佳為以不妨礙金屬材料對於密封樹脂層4及配線基板2之側面之覆著性之方式變細。因此，突起26之形狀較佳為至少使前端部分為三角形狀或R字形狀。突起26之前端形狀例如傾斜相當於使樹脂製之托盤21射出成型時之抽取梯度(例如5度)之量，設為大致垂直。因此，半導體封裝體20之各側面之定位精度優異。
圖6表示堆積有複數個托盤21(21A、21B)之狀態。考慮收納有半導體封裝體20之托盤21之操作性或搬送性等，為了防止堆積有複數個托盤21時之托盤21之位置偏移或伴隨其之半導體封裝體20之位置偏移等，托盤21具有設置於下表面側之第1卡合部27及設置於上表面側之第2卡合部28。圖6所示之托盤21具有作為第1卡合部27之凹部及作為第2卡合部28之凸部。於堆積複數個托盤21A、21B時，下段側之托盤21A之第2卡合部(凸部)28與上段側之托盤21B之第1卡合部(凹部)27卡合。藉此，防止堆積有複數個托盤21A、21B時之托盤21之位置偏移等。
如圖7(a)所示，作為被處理物之半導體封裝體20係於收納於托盤 21之被處理物收納部22內之狀態下被輸送至濺鍍步驟，且配置於省略圖示之濺鍍裝置內。如圖7(b)所示，藉由於將半導體封裝體20收納於托盤21之狀態下實施濺鍍成膜，形成覆蓋密封樹脂層4之上表面及側面與配線基板2之側面之導電性屏蔽層5。圖7(b)表示利用導電性屏蔽層5覆蓋配線基板2之側面整體之狀態。藉由於將半導體封裝體20收納於托盤21之狀態下實施濺鍍步驟，可提高濺鍍步驟中之經單片化之半導體封裝體20之操作性等，並且相較利用半切槽實施之濺鍍步驟，因切割步驟之深度控制所致之作業性之降低或因實施2次切割步驟所致之步驟數之增加等得到抑制。
進而，於將半導體封裝體20收納於托盤21之狀態下實施濺鍍步驟之情形時，藉由托盤21之被處理物收納部22之形狀、具體而言為凹部23、壁狀部24、突起26等之形狀，可提高導電性屏蔽層5對於密封樹脂層4或配線基板2之側面之形成性。即，可不使形成於密封樹脂層4之上表面之導電性屏蔽層5之厚度變厚，而於密封樹脂層4或配線基板2之側面形成具有為獲得屏蔽效果所需之厚度之導電性屏蔽層5。因此，可抑制導電性屏蔽層5之形成所需之材料成本之增加等。藉此，可提高導電性屏蔽層5對於半導體封裝體20之形成性，並且減少導電性屏蔽層5之形成步驟數或形成成本等。
圖8及圖9表示濺鍍步驟用之托盤21之第2例。再者，對與第1例相同之部分標註相同之符號，省略一部分該等之說明。圖8係將托盤21之一部分放大表示之平面圖，圖9係沿圖8之A-A線之剖面圖。該等圖所示之托盤21之被處理物收納部22係與第1例同樣地包括具有大於半導體封裝體20之平面形狀之凹部23。凹部23之周圍係由壁狀部24包圍。於包圍凹部23之壁狀部24之4個壁面25A、25B、25C、25D，分別設置有將半導體封裝體20定位之傾斜部29。即，4個壁面25A、25B、25C、25D分別設為傾斜面。
傾斜部29係以自壁面25之上部朝向凹部23之內側傾斜之方式設置。由傾斜部29之下端界定之凹部23之底面係與半導體封裝體20之外形形狀對應。因此，收納於凹部23內之半導體封裝體20係藉由沿傾斜部29滑落至凹部23之底面為止而被定位。為了使金屬材料對於密封樹脂層4及配線基板2之各側面之覆著性提高，較佳為使傾斜部29之角度變小。但，關於半導體封裝體20之定位精度，傾斜部29之角度越大則越有利。因此，傾斜部29之角度(傾斜面之與底面之角度)較佳為設定為35~50度之範圍。
作為第2例之定位部之傾斜部29如第1例中之突起26般不會妨礙金屬材料對於密封樹脂層4或配線基板2之側面之覆著性。但，如下所述，於將濺鍍成膜後之半導體封裝體20自托盤21取出時，有覆著於傾斜部29之金屬膜以毛邊之形式殘留於導電性屏蔽層5之周圍之虞。為了抑制毛邊之產生，較佳為，例如將壁狀部24設為如包圍凹部23之各邊之一部分之形狀，於此種局部地設置之壁狀部24之一部分設置傾斜部29。於第3例中詳細敍述此種傾斜部29。為了抑制毛邊，進而有效的是應用下述具有於底面設有階差之凹部之被處理物收納部。
藉由於在第2例之托盤21收納有半導體封裝體20之狀態下實施濺鍍成膜，而與第1例同樣地可提高濺鍍步驟中之經單片化之半導體封裝體20之操作性等，並且相較利用半切槽實施之濺鍍步驟，因切割步驟之深度控制所致之作業性之降低或因實施2次切割步驟所致之步驟數之增加等得到抑制。進而，可提高導電性屏蔽層5對於密封樹脂層4或配線基板2之側面之形成性。因此，可抑制導電性屏蔽層5之形成所需之材料成本之增加等。藉此，可提高導電性屏蔽層5對於半導體封裝體20之形成性，並且減少導電性屏蔽層5之形成步驟數或形成成本等。
圖10至圖12表示濺鍍步驟用之托盤21之第3例。再者，對與第1 及第2例相同之部分標註相同之符號，省略一部分該等之說明。圖10係托盤21之平面圖，圖11係將托盤21之一部分放大表示之平面圖，圖12係沿圖11之A-A線之剖面圖。但，於圖12中省略半導體封裝體20之圖示。該等圖所示之托盤21包括複數個被處理物收納部22。中央附近之4個部位被設為搬送時之吸附部30。被處理物收納部22係與第1及第2例同樣地包括具有大於半導體封裝體20之平面形狀之凹部23。凹部23之周圍係由局部地設置之壁狀部31包圍。
壁狀部31設置於與凹部23之各邊對應之位置，且具有相當於各邊之一部分之長度。凹部23係藉由由以相當於其各邊之一部分之方式局部地設置之壁狀部31包圍而形成。壁狀部31具有將半導體封裝體20定位之突起32。突起32設置於壁狀部31之兩端，且具有自壁狀部31之上部朝向凹部23之內側傾斜之形狀。由突起32之下端界定之凹部23之底面係與半導體封裝體20之外形形狀對應。收納於凹部23內之半導體封裝體20係藉由沿傾斜狀之突起32滑落至凹部23之底面為止而被定位。關於突起32之前端，為了提高半導體封裝體20之定位性，使角R儘可能地小。但，若重複利用樹脂材料之托盤21之成形，則有相當於模具之部分摩耗而角R變大之虞。亦有效的是於突起32之前端之前方形成刻蝕部。於由凹部23內之半導體封裝體20覆蓋之部分設置有凹陷部33。
為了使金屬材料對於密封樹脂層4及配線基板2之各側面之濺鍍性提高，而使突起32之寬度較窄，且使頂部為曲面狀(圓弧等)。藉由使突起32之寬度較窄，容易於密封樹脂層4及配線基板2之側面之與突起32對向之部分附著濺鍍粒子，該部分之膜厚變厚。為了防止此種突起32之折斷或利用樹脂材料使托盤21射出成型後之翹曲等，於2個突起32間設置有凸部34。換言之，壁狀部31包括兩端之突起32及設置於其等之間之凸部34。突起32係由凸部34支持。為了使凸部34不妨礙金 屬材料之覆著性，凸部34具有高度低於突起32且前端較突起32之前端更後退之形狀。凸部34具有較傾斜狀之突起32相對較小之傾斜形狀。凸部34之具體高度較佳為於未超過連結1個半導體封裝體20之下端部與鄰接之半導體封裝體20上端部之線之範圍設定得較高。即便使凸部34之高度較上述更低，亦不會提高金屬材料之覆著性，因此較佳為於該範圍內提高凸部34之強度等。
圖12所示之托盤21具有作為第1卡合部27設置於下表面側之凸部、及作為第2卡合部28設置於上表面側之凹部。與第1及第2例同樣地，於堆積複數個托盤21時，下段側之托盤21之第2卡合部(凹部)28與上段側之托盤21之第1卡合部(凸部)27卡合。藉此，防止堆積有複數個托盤21時之托盤21之位置偏移等。於圖12所示之托盤21之下表面側，進而設置有被處理物之定位部35。定位部35具有前端設為R字形狀之楔形部36。於如收納於被處理物收納部22內之半導體封裝體20之一端重疊於壁狀部31上之情形時，藉由於堆積托盤21時利用定位部35之楔形部36按壓半導體封裝體20，可將半導體封裝體20配置於被處理物收納部22內之規定之位置。
藉由於在第3例之托盤21收納有半導體封裝體20之狀態下實施濺鍍成膜，與第1及第2例同樣地可提高濺鍍步驟中之經單片化之半導體封裝體20之操作性等，並且相較利用半切槽實施之濺鍍步驟，因切割步驟之深度控制所致之作業性之降低或因實施2次切割步驟所致之步驟數之增加等得到抑制。進而，可提高導電性屏蔽層5對於密封樹脂層4或配線基板2之側面之形成性。因此，可抑制導電性屏蔽層5之形成所需之材料成本之增加等。藉此，可提高導電性屏蔽層5對於半導體封裝體20之形成性，並且減少導電性屏蔽層5之形成步驟數或形成成本等。
圖13及圖14表示濺鍍步驟用之托盤21之第4例。再者，對與第1 至第3例相同之部分標註相同之符號，省略一部分該等之說明。圖13係將托盤21之一部分放大表示之平面圖，圖14係沿圖13之A-A線之剖面圖。該等圖所示之托盤21包括複數個被處理物收納部22。被處理物收納部22係與第1例同樣地包括具有大於半導體封裝體20之平面形狀之凹部23。凹部23之周圍係由壁狀部24包圍。於包圍凹部23之壁狀部24之壁面25，與第1例同樣地設置有將半導體封裝體20定位之突起26。突起26之前端係以不妨礙金屬材料對於密封樹脂層4及配線基板2之側面之覆著性之方式設為R字形狀。進而，突起26之前端較佳為與第3例同樣地傾斜。
於凹部23內之中央附近設置有支持半導體封裝體20之支持部37。關於支持部37，以高於其周圍之方式設定高度。即，凹部23具有設置於其內部之周邊部分之深孔部38、及深度淺於深孔部38之支持部37。於凹部23之底面，形成有基於深孔部38及支持部37之階差。因此，於在凹部23內配置有半導體封裝體20時，半導體封裝體20之外周部分之下表面成為自凹部23之底面(深孔部38之底面)隔開距離之狀態。因此，如圖15所示，導電性屏蔽層5成為與形成於壁面25之金屬膜5X分離之狀態。因此，可抑制於將濺鍍成膜後之半導體封裝體20自托盤21取出時，在導電性屏蔽層5產生毛邊。關於其他效果，與第1例之托盤21相同。
再者，雖然說明了本發明之若干實施形態，但該等實施形態係作為示例而提示者，並非意圖限定發明之範圍。該等新穎之實施形態可藉由其他各種形態而實施，可於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨，並且包含於申請專利範圍中記載之發明及其均等之範圍。
20‧‧‧半導體封裝體
21‧‧‧托盤
22‧‧‧被處理物收納部
23‧‧‧凹部
24‧‧‧壁狀部
25A、25B、25C、25D‧‧‧壁面
26‧‧‧突起

Claims (5)

  1. 一種半導體裝置之製造方法，其包括如下步驟：準備複數個被處理物，該等複數個被處理物包含配線基板、搭載於上述配線基板上之半導體晶片、及以將上述半導體晶片密封之方式設置於上述配線基板上之密封樹脂層；準備包含複數個被處理物收納部之托盤；於上述托盤之上述複數個被處理物收納部內，以將於上述配線基板上搭載有上述半導體晶片之面設為上之情形時之上述配線基板之側面之至少一部分與上述密封樹脂層之上表面及側面露出之方式，分別配置上述被處理物；及對配置於上述托盤之上述被處理物收納部內之上述被處理物濺鍍金屬材料，形成覆蓋上述配線基板之側面之至少一部分與上述密封樹脂層之上表面及側面之導電性屏蔽層。
  2. 如請求項1之半導體裝置之製造方法，其中上述被處理物收納部包括：凹部，其具有大於上述被處理物之矩形之平面形狀；及突起，其以自上述凹部之4個壁面突出之方式設置，且將配置於上述凹部內之上述被處理物定位。
  3. 如請求項1之半導體裝置之製造方法，其中上述被處理物收納部包括：凹部，其具有大於上述被處理物之矩形之平面形狀；及傾斜部，其以自上述壁面之上部向上述凹部之內側傾斜之方式設置於上述凹部之4個壁面之各者之至少一部分，且將配置於上述凹部內之上述被處理物定位。
  4. 如請求項1至3中任一項之半導體裝置之製造方法，其中上述配線基板包括絕緣基材及配線網，上述配線網係設置於上述絕緣基材之表面及內部，且上述配線網包含一部分於上述絕緣基材 之側面露出之接地配線；上述導電性屏蔽層係以與上述接地配線之於上述絕緣基材之側面露出之部分電性連接之方式形成。
  5. 如請求項1至3中任一項之半導體裝置之製造方法，其中上述托盤包括設置於下表面側之第1卡合部及設置於上表面側之第2卡合部，且於堆積了複數個上述托盤時，該托盤之上述第2卡合部與上段側之托盤之第1卡合部卡合。
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