CN104716052B - 半导体装置的制造方法 - Google Patents

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Abstract

本发明提供一种提高利用溅镀法的导电性屏蔽层的形成性的半导体装置的制造方法。在实施方式的制造方法中，准备包括作为被处理物搭载于配线基板上的半导体芯片及密封树脂层的多个半导体封装体(20)、以及包括多个被处理物收纳部(22)的托盘(21)。在托盘(21)的多个被处理物收纳部(22)内分别配置半导体封装体(20)。对配置于被处理物收纳部(22)内的半导体封装体(20)溅镀金属材料，形成覆盖密封树脂层的上表面及侧面与配线基板的侧面的至少一部分的导电性屏蔽层。

Description

半导体装置的制造方法
[相关申请案]
本申请案享有将日本专利申请案2013-258702号(申请日：2013年12月13日)作为基础申请案的优先权。本申请案是通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种半导体装置的制造方法。
背景技术
在用于通信设备等的半导体装置中，为了抑制EMI(Electro MagneticInterference，电磁干扰)等电磁波障碍，使用利用导电性屏蔽层覆盖封装体表面的构造。作为具有屏蔽功能的半导体装置，已知有于具有将搭载于配线基板上的半导体芯片密封的密封树脂层的半导体封装体中，沿密封树脂层的上表面及侧面设置着导电性屏蔽层的构造。作为导电性屏蔽层的形成方法，可使用镀敷法、溅镀法、导电性膏的涂布法等。导电性屏蔽层的形成方法中的镀敷法具有预处理步骤、镀敷处理步骤、水洗般的后处理步骤等湿式步骤，因此无法避免半导体装置的制造成本上升。另外，导电性膏的涂布法也因对密封树脂层侧面的涂布步骤等，而导致半导体装置的制造成本容易上升。
因为溅镀法为干式步骤，所以可减少导电性屏蔽层的形成步骤数或形成成本等。研究如下内容：在将溅镀法应用于导电性屏蔽层的形成的情况下，在使半导体封装体单片化的前形成导电性屏蔽层。在这种情况下，首先，在将半导体芯片搭载于多孔(multi-cavity)的集合基板的各配线基板区域之后，将多个半导体芯片批次地进行树脂密封。继而，将密封树脂层与集合基板的一部分切断而形成半切槽。半切槽是以配线基板区域的接地配线在侧面露出的方式形成。通过对具有半切槽的树脂密封体溅镀金属材料而形成导电性屏蔽层。在密封树脂层的侧面及配线基板区域的侧面的一部分，介隔半切槽溅镀金属材料。
因为半切槽的宽度存在限制，所以在介隔半切槽溅镀金属材料的情况下，邻接的半导体封装体成为障碍，有无法利用导电性屏蔽层充分覆盖密封树脂层或配线基板区域的侧面的担忧。如果利用足够厚度的导电性屏蔽层覆盖密封树脂层或配线基板区域的侧面，则金属材料较厚地堆积于不存在障碍物的密封树脂层的上表面，导电性屏蔽层的形成成本增加。另外，厚度较薄的集合基板的半切的切口深度难以控制，根据情况，有导致半导体封装体单片化的担忧。根据这种情况，寻求当应用溅镀法在封装体表面形成导电性屏蔽层时，更确实且低成本地形成导电性屏蔽层的技术。
发明内容
本发明提供一种当应用溅镀法在封装体表面形成导电性屏蔽层时，可提高导电性屏蔽层的形成性的半导体装置的制造方法。
实施方式的半导体装置的制造方法包括如下步骤：准备多个被处理物，这些多个被处理物包含配线基板、搭载于配线基板上的半导体芯片、及以将半导体芯片密封的方式设置于配线基板上的密封树脂层；准备包括多个被处理物收纳部的托盘；在托盘的多个被处理物收纳部内，以密封树脂层的上表面及侧面与配线基板的侧面的至少一部分露出的方式，分别配置被处理物；以及对配置于托盘的被处理物收纳部内的被处理物溅镀金属材料，形成覆盖密封树脂层的上表面及侧面与配线基板的侧面的至少一部分的导电性屏蔽层。
附图说明
图1是表示通过实施方式的制造方法而制造的半导体装置的俯视图。
图2是图1所示的半导体装置的剖视图。
图3是表示形成图1所示的半导体装置的导电性屏蔽层之前的状态的剖视图。
图4是表示实施方式的制造方法中使用的托盘的第1例的平面图。
图5是将图4所示的托盘的一部分放大表示的平面图。
图6是沿图5的A-A线的剖视图。
图7(a)及(b)是表示使用图4至图6所示的托盘的半导体装置的制造步骤的剖视图。
图8是将实施方式的制造方法中使用的托盘的第2例的一部分放大表示的平面图。
图9是沿图8的A-A线的剖视图。
图10是表示实施方式的制造方法中使用的托盘的第3例的平面图。
图11是将图10所示的托盘的一部分放大表示的平面图。
图12是沿图11的A-A线的剖视图。
图13是将实施方式的制造方法中使用的托盘的第4例的一部分放大表示的平面图。
图14是沿图13的A-A线的剖视图。
图15是表示使用图13及图14所示的托盘的溅镀步骤中的溅镀膜的形成状态的剖视图。
具体实施方式
以下，对实施方式的半导体装置的制造方法进行说明。
(半导体装置)
首先，参照图1及图2对通过实施方式的制造方法制造的半导体装置进行说明。图1是半导体装置的俯视图，图2是半导体装置的剖视图。这些图所示的半导体装置1是附有屏蔽功能的半导体装置，包括：配线基板2；半导体芯片3，搭载于配线基板2的第1面2a上；密封树脂层4，密封半导体芯片3；及导电性屏蔽层5，覆盖密封树脂层4的上表面及侧面与配线基板2的侧面的至少一部分。此外，密封树脂层4的上表面等中的上下方向是以将配线基板2的搭载着半导体芯片3的面设为上的情况为基准。
配线基板2具有绝缘树脂基材作为绝缘基材6。在绝缘基材6的上表面设置着第1配线层，该第1配线层具有成为与半导体芯片3的电性连接部的内部连接端子7。在绝缘基材6的下表面设置着第2配线层，该第2配线层具有成为与外部设备等的电性连接部的外部连接端子8。在第1及第2配线层上分别形成着阻焊层9。配线基板2也可以为硅中介层(siliconinterposer)等。第1配线层与第2配线层例如经由以贯通绝缘基材6的方式设置的通孔(未图示)而电性连接。第1及第2配线层或包含通孔的配线基板2的配线网具有在绝缘基材6的侧面露出一部分的接地配线。
在图2中表示形成于绝缘基材6的内部的固体膜状(或网状膜状)的接地配线10。接地配线10是防止无用电磁波经由配线基板2而泄露至外部。接地配线10的端部在绝缘基材6的侧面露出。接地配线10的从绝缘基材6露出的部分成为与导电性屏蔽层5的电性连接部。此处表示固体膜状的接地配线10，但接地配线10的形状并不限定于此。从绝缘基材6的侧面露出一部分的接地配线也可以为通孔。在使作为接地配线的通孔从绝缘基材6的侧面露出的情况下，为了使露出面积增大，优选将通孔的至少一部分沿绝缘基材6的厚度方向切断，使该切断面在绝缘基材6的侧面露出。
在配线基板2的第1面2a上搭载着半导体芯片3。半导体芯片3是经由接著层11而接著于配线基板2的第1面2a。设置于半导体芯片3的上表面的电极垫12是经由Au线等接合线13而与配线基板2的内部连接端子7电性连接。进而，在配线基板2的第1面2a上，形成着将半导体芯片3与接合线13等一并密封的密封树脂层4。密封树脂层4的上表面及侧面与配线基板2的侧面的至少一部分是由导电性屏蔽层5覆盖。导电性屏蔽层5是与接地配线10的从绝缘基材6的侧面露出的部分电性连接。
在防止从密封树脂层4内的半导体芯片3或配线基板2的配线层放射的无用电磁波向外部泄露、或防止从外部设备放射的电磁波对半导体芯片3造成不良影响的方面，导电性屏蔽层5优选由电阻率较低的金属材料层形成，例如应用使用有铜、银、镍等的金属材料层。导电性屏蔽层5的厚度优选基于该导电性屏蔽层5的电阻率而设定。例如优选以将导电性屏蔽层5的电阻率除以厚度所得的薄片电阻值成为小于等于0.5Ω的方式，设定导电性屏蔽层5的厚度。通过将导电性屏蔽层5的薄片电阻值设为小于等于0.5Ω，可再现性良好地抑制无用电磁波从密封树脂层4泄露或从外部设备放射的电磁波向密封树脂层4内的侵入等。
从半导体芯片3等放射的无用电磁波或从外部设备放射的电磁波是被覆盖密封树脂层4的导电性屏蔽层5遮断。因此，可抑制无用电磁波经由密封树脂层4泄露至外部、或来自外部的电磁波侵入至密封树脂层4内。有电磁波也从配线基板2的侧面泄露或侵入的担忧。因此，导电性屏蔽层5优选覆盖配线基板2的侧面整体。图2表示利用导电性屏蔽层5覆盖配线基板2的侧面整体的状态。由此，可有效地抑制电磁波从配线基板2的侧面泄露或侵入。虽然在图2中省略图示，但也可以视需要利用耐蚀性或耐迁移性等优异的保护层(例如不锈钢层等铁系保护层)覆盖导电性屏蔽层5。
(半导体装置的制造方法)
接下来，对实施方式的半导体装置1的制造步骤进行说明。首先，通过应用通常的半导体封装体的制造步骤，并实施至如图3所示那样形成导电性屏蔽层5之前的步骤为止，而制作不具有导电性屏蔽层5的半导体封装体20。即，制作不具有导电性屏蔽层5的半导体封装体20作为应用溅镀法的导电性屏蔽层5的形成步骤、即导电性屏蔽层5的溅镀成膜步骤中的被处理物。不具有导电性屏蔽层5的半导体封装体20例如以如下方式制作。
首先，在多孔的集合基板的各配线基板区域(2)分别搭载半导体芯片3。经由接合线13将各配线基板区域(2)的内部连接端子7与半导体芯片3的电极垫12电性连接。将搭载于多孔的集合基板上的多个半导体芯片3批次地进行树脂密封。对应于各配线基板区域(2)而将包含多个半导体芯片3的树脂密封体切割。即，将包含集合基板及密封树脂层的树脂密封体整体切断，使形成导电性屏蔽层5的前阶段的半导体封装体20单片化。图3表示经单片化的半导体封装体20。
在导电性屏蔽层5的形成步骤(溅镀步骤)中，将经单片化的半导体封装体20用作被处理物。作为被处理物的多个半导体封装体20是收纳于托盘被输送至溅镀步骤，在该状态下供于溅镀步骤。溅镀步骤用的托盘具有多个被处理物收纳部。托盘优选由例如聚苯醚(PPE)或聚苯硫醚(PPS)等耐热树脂形成。半导体封装体20是以密封树脂层4的上表面及侧面与配线基板2的侧面的至少一部分分别露出的方式配置于设置在托盘的多个被处理物收纳部内。在收纳于托盘的状态下，对经单片化的半导体封装体20上溅镀金属材料，由此形成覆盖密封树脂层4的上表面及侧面与配线基板2的侧面的至少一部分的导电性屏蔽层5。
图4至图6表示溅镀步骤用的托盘21的第1例。图4是托盘21的平面图，图5是将托盘21的一部分放大表示的平面图，图6是沿图5的A-A线的剖视图。这些图所示的托盘21具有多个被处理物收纳部22。图4所示的托盘21具有120个被处理物收纳部22。被处理物收纳部22具有供作为被处理物的半导体封装体20配置的凹部23。凹部23以可收纳矩形的半导体封装体20的方式具有矩形的平面形状。凹部23的周围是由壁状部24包围。换言之，通过利用壁状部24包围凹部23的形成部分的周围，而形成供半导体封装体20配置的凹部23。
壁状部24的形状并不限于包围凹部23的周围整体的形状，也可以为包围凹部23的周围的一部分的形状。即，虽然在凹部23的四方的周围分别需要壁状部24，但设置于各方位的壁状部24也可以具有像包围凹部23的各边的一部分的形状。凹部23也可以由局部设置于四方的周围的各部分的壁状部24包围。为了不妨碍金属材料对密封树脂层4或配线基板2的侧面的溅镀性，凹部23的深度是在半导体封装体20的上表面未从托盘21露出的范围设定得较浅。例如，在配置厚度1 mm的半导体封装体20的情况下，应用距托盘21的上表面的深度为1.2 mm的凹部23。壁状部24的高度设定为低于半导体封装体20的厚度。
在提高溅镀步骤中的金属材料对半导体封装体20的密封树脂层4的侧面及配线基板2的侧面的溅镀性的方面，凹部23具有大于半导体封装体20的平面形状(俯视时的平面形状)。但，如果只有具有这种形状的凹部23，则有如下的担忧：在偏斜地配置半导体封装体20的情况下，导电性屏蔽层5对于密封树脂层4及配线基板2的侧面的一部分的形成性降低。因此，在包围凹部23的壁状部24的4个壁面25A、25B、25C、25D分别设置着将半导体封装体20定位的突起26。突起26是以从壁面25朝向凹部23的内侧突出的方式设置。
设置于4个壁面25A、25B、25C、25D的突起26的前端是与半导体封装体20的外形形状对应。配置于凹部23内的半导体封装体20是被定位于突起26的前端，因此密封树脂层4及配线基板2的各侧面与壁面25A、25B、25C、25D的距离分别基于突起26的突出长度而为同等。因此，可使金属材料良好地覆着于密封树脂层4及配线基板2的各侧面。突起26的突出长度是考虑溅镀步骤中的溅镀粒子的飞散性等而设定。例如，为了使金属材料良好地覆着于配线基板2的侧面整体，突起26的突出长度优选以连结半导体封装体20的下端部与壁面25的上部的直线的角度(与底面的角度)成为小于等于50度的方式设定。
突起26是相对于各壁面25A、25B、25C、25D分别形成2个。这样，通过利用多个突起26将半导体封装体20的各侧面定位，可提高矩形形状的半导体封装体20的定位精度。突起26的前端优选以不妨碍金属材料对于密封树脂层4及配线基板2的侧面的覆着性的方式变细。因此，突起26的形状优选至少使前端部分为三角形状或R字形状。突起26的前端形状例如倾斜相当于使树脂制的托盘21射出成型时的抽取梯度(例如5度)的量，设为大致垂直。因此，半导体封装体20的各侧面的定位精度优异。
图6表示堆积着多个托盘21(21A、21B)的状态。考虑收纳着半导体封装体20的托盘21的操作性或搬送性等，为了防止堆积着多个托盘21时的托盘21的位置偏移或伴随这种情况的半导体封装体20的位置偏移等，托盘21具有设置于下表面侧的第1卡合部27及设置于上表面侧的第2卡合部28。图6所示的托盘21具有作为第1卡合部27的凹部及作为第2卡合部28的凸部。在堆积多个托盘21A、21B时，下段侧的托盘21A的第2卡合部(凸部)28与上段侧的托盘21B的第1卡合部(凹部)27卡合。由此，防止堆积着多个托盘21A、21B时的托盘21的位置偏移等。
如图7(a)所示，作为被处理物的半导体封装体20是在收纳于托盘21的被处理物收纳部22内的状态下被输送至溅镀步骤，且配置于省略图示的溅镀装置内。如图7(b)所示，通过在将半导体封装体20收纳于托盘21的状态下实施溅镀成膜，形成覆盖密封树脂层4的上表面及侧面与配线基板2的侧面的导电性屏蔽层5。图7(b)表示利用导电性屏蔽层5覆盖配线基板2的侧面整体的状态。通过在将半导体封装体20收纳于托盘21的状态下实施溅镀步骤，可提高溅镀步骤中的经单片化的半导体封装体20的操作性等，并且相比利用半切槽实施的溅镀步骤，因切割步骤的深度控制所致的作业性的降低或因实施2次切割步骤所致的步骤数的增加等得到抑制。
进而，在将半导体封装体20收纳于托盘21的状态下实施溅镀步骤的情况下，通过托盘21的被处理物收纳部22的形状、具体而言为凹部23、壁状部24、突起26等的形状，可提高导电性屏蔽层5对于密封树脂层4或配线基板2的侧面的形成性。即，可不使形成于密封树脂层4的上表面的导电性屏蔽层5的厚度变厚，而在密封树脂层4或配线基板2的侧面形成具有为获得屏蔽效果所需的厚度的导电性屏蔽层5。因此，可抑制导电性屏蔽层5的形成所需的材料成本的增加等。由此，可提高导电性屏蔽层5对于半导体封装体20的形成性，并且减少导电性屏蔽层5的形成步骤数或形成成本等。
图8及图9表示溅镀步骤用的托盘21的第2例。此外，对与第1例相同的部分标注相同的符号，省略一部分这些部分的说明。图8是将托盘21的一部分放大表示的平面图，图9是沿图8的A-A线的剖视图。这些图所示的托盘21的被处理物收纳部22是与第1例同样地包括具有大于半导体封装体20的平面形状的凹部23。凹部23的周围是由壁状部24包围。在包围凹部23的壁状部24的4个壁面25A、25B、25C、25D，分别设置着将半导体封装体20定位的倾斜部29。即，4个壁面25A、25B、25C、25D分别设为倾斜面。
倾斜部29是以从壁面25的上部朝向凹部23的内侧倾斜的方式设置。由倾斜部29的下端界定的凹部23的底面是与半导体封装体20的外形形状对应。因此，收纳于凹部23内的半导体封装体20是通过沿倾斜部29滑落至凹部23的底面为止而被定位。为了使金属材料对于密封树脂层4及配线基板2的各侧面的覆着性提高，优选使倾斜部29的角度变小。但，关于半导体封装体20的定位精度，倾斜部29的角度越大则越有利。因此，倾斜部29的角度(倾斜面的与底面的角度)优选设定为35～50度的范围。
作为第2例的定位部的倾斜部29像第1例中的突起26那样不会妨碍金属材料对于密封树脂层4或配线基板2的侧面的覆着性。但，如下所述，在将溅镀成膜后的半导体封装体20从托盘21取出时，有覆着于倾斜部29的金属膜以毛边的形式残留于导电性屏蔽层5的周围的担忧。为了抑制毛边的产生，优选例如将壁状部24设为像包围凹部23的各边的一部分的形状，在这种局部设置的壁状部24的一部分设置倾斜部29。在第3例中详细叙述这种倾斜部29。为了抑制毛边，进而有效的是应用下述具有在底面设有阶差的凹部的被处理物收纳部。
通过于在第2例的托盘21收纳着半导体封装体20的状态下实施溅镀成膜，而与第1例同样地可提高溅镀步骤中的经单片化的半导体封装体20的操作性等，并且相比利用半切槽实施的溅镀步骤，因切割步骤的深度控制所致的作业性的降低或因实施2次切割步骤所致的步骤数的增加等得到抑制。进而，可提高导电性屏蔽层5对于密封树脂层4或配线基板2的侧面的形成性。因此，可抑制导电性屏蔽层5的形成所需的材料成本的增加等。由此，可提高导电性屏蔽层5对于半导体封装体20的形成性，并且减少导电性屏蔽层5的形成步骤数或形成成本等。
图10至图12表示溅镀步骤用的托盘21的第3例。此外，对与第1及第2例相同的部分标注相同的符号，省略一部分这些部分的说明。图10是托盘21的平面图，图11是将托盘21的一部分放大表示的平面图，图12是沿图11的A-A线的剖视图。但，在图12中省略半导体封装体20的图示。这些图所示的托盘21包括多个被处理物收纳部22。中央附近的4个部位被设为搬送时的吸附部30。被处理物收纳部22是与第1及第2例同样地包括具有大于半导体封装体20的平面形状的凹部23。凹部23的周围是由局部设置的壁状部31包围。
壁状部31设置于与凹部23的各边对应的位置，且具有相当于各边的一部分的长度。凹部23是通过由以相当于其各边的一部分的方式局部设置的壁状部31包围而形成。壁状部31具有将半导体封装体20定位的突起32。突起32设置于壁状部31的两端，且具有从壁状部31的上部朝向凹部23的内侧倾斜的形状。由突起32的下端界定的凹部23的底面是与半导体封装体20的外形形状对应。收纳于凹部23内的半导体封装体20是通过沿倾斜状的突起32滑落至凹部23的底面为止而被定位。关于突起32的前端，为了提高半导体封装体20的定位性，使角R尽可能地小。但，如果重复利用树脂材料的托盘21的成形，则有相当于模具的部分摩耗而角R变大的担忧。在突起32的前端的前方形成刻蚀部也有效。在由凹部23内的半导体封装体20覆盖的部分设置着凹陷部33。
为了使金属材料对于密封树脂层4及配线基板2的各侧面的溅镀性提高，而使突起32的宽度较窄，且使顶部为曲面状(圆弧等)。通过使突起32的宽度较窄，容易在密封树脂层4及配线基板2的侧面的与突起32对向的部分附著溅镀粒子，该部分的膜厚变厚。为了防止这种突起32的折断或利用树脂材料使托盘21射出成型后的翘曲等，在2个突起32间设置凸部34。换言之，壁状部31包括两端的突起32及设置于这些两端的突起32之间的凸部34。突起32是由凸部34支持。为了使凸部34不妨碍金属材料的覆着性，凸部34具有高度低于突起32且前端比突起32的前端更后退的形状。凸部34具有比倾斜状的突起32相对较小的倾斜形状。凸部34的具体高度优选在未超过连结1个半导体封装体20的下端部与邻接的半导体封装体20上端部的线的范围设定得较高。即便使凸部34的高度比所述更低，也不会提高金属材料的覆着性，因此优选在该范围内提高凸部34的强度等。
图12所示的托盘21具有作为第1卡合部27设置于下表面侧的凸部、及作为第2卡合部28设置于上表面侧的凹部。与第1及第2例同样地，当堆积多个托盘21时，下段侧的托盘21的第2卡合部(凹部)28与上段侧的托盘21的第1卡合部(凸部)27卡合。由此，防止堆积着多个托盘21时的托盘21的位置偏移等。在图12所示的托盘21的下表面侧，进而设置着被处理物的定位部35。定位部35具有前端设为R字形状的楔形部36。在像收纳于被处理物收纳部22内的半导体封装体20的一端重叠于壁状部31上的情况下，通过在堆积托盘21时利用定位部35的楔形部36按压半导体封装体20，可将半导体封装体20配置于被处理物收纳部22内的规定位置。
通过于在第3例的托盘21收纳着半导体封装体20的状态下实施溅镀成膜，与第1及第2例同样地可提高溅镀步骤中的经单片化的半导体封装体20的操作性等，并且相比利用半切槽实施的溅镀步骤，因切割步骤的深度控制所致的作业性的降低或因实施2次切割步骤所致的步骤数的增加等得到抑制。进而，可提高导电性屏蔽层5对于密封树脂层4或配线基板2的侧面的形成性。因此，可抑制导电性屏蔽层5的形成所需的材料成本的增加等。由此，可提高导电性屏蔽层5对于半导体封装体20的形成性，并且减少导电性屏蔽层5的形成步骤数或形成成本等。
图13及图14表示溅镀步骤用的托盘21的第4例。此外，对与第1至第3例相同的部分标注相同的符号，省略一部分这些部分的说明。图13是将托盘21的一部分放大表示的平面图，图14是沿图13的A-A线的剖视图。这些图所示的托盘21包括多个被处理物收纳部22。被处理物收纳部22是与第1例同样地包括具有大于半导体封装体20的平面形状的凹部23。凹部23的周围是由壁状部24包围。在包围凹部23的壁状部24的壁面25，与第1例同样地设置着将半导体封装体20定位的突起26。突起26的前端是以不妨碍金属材料对于密封树脂层4及配线基板2的侧面的覆着性的方式设为R字形状。进而，突起26的前端优选与第3例同样地倾斜。
在凹部23内的中央附近设置着支持半导体封装体20的支撑部37。关于支撑部37，以高于该支撑部37周围的方式设定高度。即，凹部23具有设置于其内部的周边部分的深孔部38、及深度浅于深孔部38的支撑部37。在凹部23的底面，形成着基于深孔部38及支撑部37的阶差。因此，于在凹部23内配置着半导体封装体20时，半导体封装体20的外周部分的下表面成为从凹部23的底面(深孔部38的底面)隔开距离的状态。因此，如图15所示，导电性屏蔽层5成为与形成于壁面25的金属膜5X分离的状态。因此，可抑制当将溅镀成膜后的半导体封装体20从托盘21取出时，在导电性屏蔽层5产生毛边。关于其他效果，与第1例的托盘21相同。
此外，虽然说明了本发明的几种实施方式，但这些实施方式是作为示例而提出的，并非意图限定发明的范围。这些新颖的实施方式可通过其他各种形态而实施，可在不脱离发明的主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含于发明的范围或主旨，并且包含于权利要求书中记载的发明及其均等的范围。
[符号的说明]
1 半导体装置
2 配线基板
3 半导体芯片
4 密封树脂层
5 导电性屏蔽层
6 绝缘基材
10 接地配线
20 半导体封装体
21 托盘
22 被处理物收纳部
23 凹部
24 壁状部
25 壁面
26 突起
27 第1卡合部
28 第2卡合部
29 倾斜部
31 壁状部
32 倾斜状突起
34 凸部
35 被处理物的定位部
36 楔形部
37 被处理部的支撑部
38 深孔部

Claims (4)

1.一种半导体装置的制造方法，其特征在于包括如下步骤：
准备多个被处理物，这些多个被处理物包含配线基板、搭载于所述配线基板上的半导体芯片、及以将所述半导体芯片密封的方式设置于所述配线基板上的密封树脂层；
准备包含多个被处理物收纳部的托盘，所述多个被处理物收纳部分别包括：凹部，具有大于所述被处理物的矩形的平面形状；及突起，以从所述凹部的4个壁面突出的方式设置，且将配置于所述凹部内的所述被处理物定位；
在所述托盘的所述多个被处理物收纳部内，以将在所述配线基板上搭载着所述半导体芯片的面设为上的情况下的所述配线基板的侧面的至少一部分与所述密封树脂层的上表面及侧面露出的方式，分别配置所述被处理物；以及
对配置于所述托盘的所述被处理物收纳部内的所述被处理物溅镀金属材料，形成覆盖所述配线基板的侧面的至少一部分与所述密封树脂层的上表面及侧面的导电性屏蔽层。
2.一种半导体装置的制造方法，其特征在于包括如下步骤：
准备多个被处理物，这些多个被处理物包含配线基板、搭载于所述配线基板上的半导体芯片、及以将所述半导体芯片密封的方式设置于所述配线基板上的密封树脂层；
准备包含多个被处理物收纳部的托盘，所述多个被处理物收纳部分别包括：凹部，具有大于所述被处理物的矩形的平面形状；及倾斜部，在所述凹部的4个壁面的各者的至少一部分上、以从所述壁面的上部向所述凹部内侧倾斜的方式设置，且将配置于所述凹部内的所述被处理物定位；
在所述托盘的所述多个被处理物收纳部内，以将在所述配线基板上搭载着所述半导体芯片的面设为上的情况下的所述配线基板的侧面的至少一部分与所述密封树脂层的上表面及侧面露出的方式，分别配置所述被处理物；以及
对配置于所述托盘的所述被处理物收纳部内的所述被处理物溅镀金属材料，形成覆盖所述配线基板的侧面的至少一部分与所述密封树脂层的上表面及侧面的导电性屏蔽层。
3.根据权利要求1至2中任一项所述的半导体装置的制造方法，其特征在于：所述配线基板包括绝缘基材以及配线网，所述配线网是设置于所述绝缘基材的表面及内部，且所述配线网包含一部分在所述绝缘基材的侧面露出的接地配线；
所述导电性屏蔽层是以与所述接地配线的在所述绝缘基材的侧面露出的部分电性连接的方式形成。
4.根据权利要求1至2中任一项所述的半导体装置的制造方法，其特征在于：所述托盘包括设置于下表面侧的第1卡合部及设置于上表面侧的第2卡合部，且在堆积了多个所述托盘时，该托盘的所述第2卡合部与上段侧的托盘的第1卡合部卡合。
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