CN105489593B - 电磁屏蔽封装组件及其制造方法 - Google Patents

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Abstract

本发明提供了一种电磁屏蔽封装组件及其制造方法，属于半导体器件封装领域。在所述电磁屏蔽封装组件的内部形成电磁屏蔽罩，并使所述电磁屏蔽罩的侧壁的底部与芯片载体一块裸露在塑封体的表面作为与外部电路电连接的电极端子，有效的提高了电磁屏蔽封装组件的电磁屏蔽特性。

Description

电磁屏蔽封装组件及其制造方法
技术领域
本发明涉及半导体器件封装技术领域，尤其涉及一种电磁屏蔽封装组件及其制造方法。
背景技术
目前随着电子产品多功能化和小型化的潮流，高密度微电子组装技术在新一代电子产品上逐渐成为主流，尤其在手持式便携式产品上得到推广和应用。微组装密度和集成度的骤然提高，对于有限空间内较强电磁辐射的器件进行电磁屏蔽提出了更高的要求，工艺难度增加。
现有的电磁屏蔽封装组件中，通常是在塑封工艺形成封装组件的塑封体之后，再在塑封表面形成电磁屏蔽罩，以罩住所述塑封体，从而实现塑封体内的芯片的电磁屏蔽效果。然而现有技术的这种电磁屏蔽封装组中，由于电磁屏蔽罩裸露在塑封体之外，电磁屏蔽罩会受到环境温度以及水汽等不利因素的影响，从而不利于电磁屏蔽效果，此外，由于电磁屏蔽罩全部裸露在外，因而无法与外部电路之间进行电连接，例如不能与接地端电连接，从而不能获得更高的电磁屏蔽效果。
发明内容
有鉴于此，本发明提供了一种电磁屏蔽封装组件及其制造方法，以进一步提高电磁屏蔽效果。
一种电磁屏蔽封装组件，其特征在于，包括组合结构、电磁屏蔽罩和塑封体，
所述组合结构包括芯片、电连接体和芯片载体，所述芯片通过所述电连接体电连接到所述芯片载体上；
所述电磁屏蔽罩将所述组合结构罩在其内；
绝缘材料填充所述电磁屏蔽罩与所述组合结构之间的间隙，并包覆在所述电磁屏蔽罩的顶盖及侧壁上以形成所述塑封体；
所述电磁屏蔽罩的侧壁的底部与所述芯片载体裸露在所述塑封体的表面，以作为所述电磁屏蔽封装组件与外部电路电连接的电极端子。
优选的，所述电磁屏蔽罩的侧壁的底部作为接地端子。
优选的，所述电磁屏蔽罩为铜罩。
优选的，所述电连接体为导电引线或导电凸块。
优选的，所述绝缘材料为环氧塑封料。
一种电磁屏蔽封装组件的制造方法，其特征在于，包括：
在封装基板的上表面上限定芯片载体与电磁屏蔽罩所在的位置；
在所述限定的位置分别形成芯片载体所述电磁屏蔽罩的侧壁，其中所述芯片载体被所述电磁屏蔽罩的侧壁包围；
将芯片通过电连体与所述芯片载体电连接；
用绝缘材料覆盖在所述芯片、电连接体、芯片载体和所述电磁屏蔽罩的侧壁上，以形成第一塑封体，且所述电磁屏蔽罩的侧壁的顶部裸露在所述第一塑封体的上表面上；
在所述第一塑封体的上表面上形成所述电磁屏蔽罩的顶盖；
用绝缘材料覆盖所述电磁屏蔽的顶盖上，以形成第二塑封体；
其中，所述芯片载体与所述电磁屏蔽罩的侧壁的底部裸露在所述第一塑封体的下表面上，以作为所述电磁屏蔽封装组件与外部电路电连接的电极端子。
优选的，在封装基板上限定芯片载体与电磁屏蔽罩所在的位置的步骤包括：
在所述封装基板的上表面上设置图案化的第一掩模，所述封装基板的上表面被所述第一掩模暴露的部分为所述限定的位置。
优选的，在所述限定的位置分别形成芯片载体所述电磁屏蔽罩的侧壁的步骤包括：
在所述限定位置上电镀导电材料，形成所述芯片载体和所述电磁屏蔽罩的侧壁的底部；
在所述封装基板的上表面上设置图案化的第二掩模，所述第二掩模覆盖所述芯片载体，并暴露出所述电磁屏蔽罩的侧壁的底部；
在所述电磁电磁屏蔽罩的侧壁的底部上电镀导电材料，形成所述电磁屏蔽罩侧壁的剩余部分。
优选的，电磁屏蔽侧壁的顶部高于所述芯片上表面。
优选的，在形成所述第一塑封体后，研磨所述第一塑封体的上表面，以裸露出所述电磁屏蔽罩的侧壁的顶部。
优选的，在所述第一塑封体的上表面上形成所述电磁屏蔽罩的顶盖的步骤包括：
在所述第一塑封体的上表面上设置第三掩模，所述第三掩模裸露出所述电磁屏蔽罩的顶盖的位置；
在被所述第三掩模裸露的第一塑封体的上表面上溅射导电材料，以形成所述电磁屏蔽罩的顶盖。
优选的，所述的制造方法还包括，在形成所述第二塑封体后，将所述封装基板与所述第一塑封体分离。
优选的，通过腐蚀所述封装基板的方式，使所述封装基板与所述第一塑封体分离。
优选的，通过机械剥离的方式，使所述封装基板与所述第一塑封体分离。
优选的，所述封装基板为钢板。
由上可见，在本发明提供的电磁屏蔽封装组件及其制造方法中，在所述电磁屏蔽封装组件的内部形成电磁屏蔽罩，并使所述电磁屏蔽罩的侧壁的底部与芯片载体一块裸露在塑封体的表面作为与外部电路电连接的电极端子，有效的提高了电磁屏蔽封装组件的电磁屏蔽特性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1为依据本发明实施例的一种电磁屏蔽封装组件的剖面结构示意图；
图2为依据本发明实施例的一种电磁屏蔽封装组件的仰视图；
图3a～图3e为依据本发明实施例的电磁屏蔽封装组件制造方法的各个阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的组成部分采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本发明的许多特定的细节，例如每个组成部分的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
图1为依据本发明实施例的一种电磁屏蔽封装组件的剖面结构示意图。图2为图1中的电磁屏蔽封装组件仰视图。
参考图1和图2所示，所述电磁屏蔽封装组件主要包括芯片载体01、电磁屏蔽罩02、芯片03、电连接体04以及塑封体05。
其中，芯片03、电连接体04以及芯片载体01构成组合结构，在所述组合结构中，芯片03通过电连接体04电连接到芯片载体01上。芯片载体01相对芯片03而言，其主要作用是将芯片03上的电极端子引出到所述电磁屏蔽封装组件的表面而与外部电路电连接。此外，芯片载体01还可以起到对芯片03的机械支撑作用。电连接体04可以为导电引线也可以为导电凸块，即芯片03可以通过引线键合的方式安装在芯片载体01的上表面上，也可以通过导电凸块以倒装的方式安装在芯片载体01上。芯片载体01根据封装方式可以设置为仅包括图案化的引脚，例如指状引脚，也可以设置为包括图案化的引脚以及芯片承载盘。
电磁屏蔽罩02将由芯片03、电连接体04以及芯片载体01组成的组合结构罩在其内，从而可实现对芯片03的电磁屏蔽作用。电磁屏蔽罩02由侧壁021以及顶盖022构成，侧壁021可以为圆柱状也可以为方形状。电磁屏蔽罩02可用铜材制作而成铜罩。
绝缘材料，例如环氧塑封料填充在电磁屏蔽罩与所述组合结构之间的空隙，并包覆在电磁屏蔽罩02的侧壁021及定盖022上，从而形成具有预定形状的塑封体05。其中，电磁屏蔽罩02的侧壁021的底部与芯片载体01的下表面裸露在塑封体05的表面(例如塑封体05的下表面)，以作为所述电磁屏蔽封装组件与外部电路电连接的电极端子。其中，电磁屏蔽罩02的侧壁021的底部作为接地端子，使得电磁屏蔽罩02可接地，从而提高了电磁屏蔽罩02的电磁屏蔽性能。此外，电磁屏蔽罩02位于塑封体05的里面，从而可避免受到环境中的水汽、热气等有害因素的影响，可进一步保障电磁屏蔽罩02的电磁屏蔽效果，从而减少了电磁屏蔽封装组件受其它电子器件的干扰，具有更加好的稳定性。
图3a～图3e为依据本发明实施例的电磁屏蔽封装组件制造方法的各个阶段的截面图。
参考图3a～图3e所示，本发明实施例的电磁屏蔽封装组件的制造方法主要包括以下步骤：
步骤1：在封装基板的上表面上限定芯片载体与电磁屏蔽罩所在的位置。
首先在封装基板的上表面上设置图案化的第一掩模(未画出)，封装基板的上表面被所述第一掩模暴露的部分即为芯片载体与电磁屏蔽罩所在的位置。
步骤2：如图3a和图3b所示，在封装基板00被所述第一掩模暴露的上表面处，及步骤1中所限定的位置处分别形成芯片载体01与所述电磁屏蔽罩的侧壁021，其中所述芯片载体01被所述电磁屏蔽罩的侧壁021包围。
在利用所述第一掩模限定芯片载体01的位置的同时，也设定了芯片载体01的图案，根据需求，所形成的芯片载体01可以仅包括引脚，也可以如图3a中所示的包括芯片承载盘011和引脚012。
此外，形成所述电磁屏蔽罩的侧壁021的步骤由两步组成，第一步，如图3a所示，在所述第一掩模暴露的封装基板00的上表面处，利用第一掩模电镀导电材料，例如铜材料，从而在形成芯片载体01的同时，在电磁屏蔽罩所在的位置形成了所述电磁屏蔽罩的侧壁021的底部0211。第二步，继续保留所述第一掩模，并在封装基板00的上表面上设置图案化的第二掩模(图中未画出)，所述第二掩模覆盖所述芯片载体01，并暴露出所述电磁屏蔽罩的侧壁021的底部0211。然后，再利用所述第二掩模在所述电磁屏蔽罩的侧壁021的底部0211上继续电镀导电材料，例如铜材料，从而形成所述电磁屏蔽罩的侧壁021的剩余部分，及侧壁021的顶部0212部分。
步骤3：如图3c所示，将芯片03通过电连接体04与芯片载体01电连接。
具体的，电连接体04在本实施例中为金属引线，芯片03的背面通过粘胶层031贴装在芯片载体01的芯片承载盘011上，芯片03的有源面上的电极通过金属引线04与芯片载体01的引脚012电连接。
步骤4：如图3d所示，用绝缘材料，例如环氧塑封料覆盖在芯片03、电连接体04、芯片载体01和所述电磁屏蔽罩的侧壁021上，以形成第一塑封体051，且所述电磁屏蔽罩的侧壁021的顶部0212裸露在第一塑封体051的上表面上。作为优选方案，可使在步骤2形成的所述电磁屏蔽罩的侧壁021的高度高于步骤3中芯片03所在的高度，则在步骤4中，可以在形成第一塑封体051后，通过研磨第一塑封体051的上表面的方式，使所述电磁屏蔽罩的侧壁021的顶部0212裸露在第一塑封体051的上表面上。
步骤5：继续参考图3d，在第一塑封体051的上表面上形成所述电磁屏蔽罩的顶盖022，侧壁021与顶盖022构成所述电磁屏蔽罩02。具体的，步骤5可以包括：在第一塑封体051的上表面上设置第三掩模，所述第三掩模裸露出电磁屏蔽罩02的顶盖022的位置，然后在被所述第三掩模裸露的第一塑封体051的上表面上溅射导电材料，例如铜材料，以形成电磁屏蔽罩02的顶盖022。
步骤6：用绝缘材料覆盖电磁屏蔽的顶盖022，以形成第二塑封体051。且使芯片载体01与电磁屏蔽罩02的侧壁021的底部裸露在第一塑封体051的下表面上，以作为所述电磁屏蔽封装组件与外部电路电连接的电极端子。
第一塑封体051与第二塑封体052共同构成所述电磁屏蔽封装组件的塑封体05，塑封体05覆盖在电磁屏蔽罩02上，仅裸露出电磁屏蔽罩02的侧壁021的底部0211，从而可使得电磁屏蔽罩02的侧壁021的底部0211可以作为所述电磁屏蔽封装组件的外引脚，例如作为接地引脚，以提高了电磁屏蔽罩02的屏蔽效果。此外，电磁屏蔽罩02被塑封体05覆盖，可避免受到不利因素的影响，进一步保障了电磁屏蔽性能。
此外，依据本发明实施例的电磁屏蔽封装组件的制造方法还进一步包括：在形成第二塑封体052后，将所述封装基板00与所述第一塑封体051及第二塑封体052分离，从而形成了如图3e所示的电磁屏蔽封装组件。具体的，封装基板00可以为钢板，且可通过腐蚀封装基板00的方式或者机械剥离方式，使封装基板00与第一塑封体051及第二塑封体052分离。
由上可见，在本发明提供的电磁屏蔽封装组件及其制造方法中，在所述电磁屏蔽封装组件的内部形成电磁屏蔽罩，并使所述电磁屏蔽罩的侧壁的底部与芯片载体一块裸露在塑封体的表面作为与外部电路电连接的电极端子，有效的提高了电磁屏蔽封装组件的电磁屏蔽特性。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (11)

1.一种电磁屏蔽封装组件的制造方法，其特征在于，包括：
在封装基板的上表面上限定芯片载体与电磁屏蔽罩所在的位置；
在所述限定的位置分别形成芯片载体与所述电磁屏蔽罩的侧壁，其中所述芯片载体被所述电磁屏蔽罩的侧壁包围；
将芯片通过电连接体与所述芯片载体电连接；
用绝缘材料覆盖在所述芯片、电连接体、芯片载体和所述电磁屏蔽罩的侧壁上，以形成第一塑封体，且所述电磁屏蔽罩的侧壁的顶部裸露在所述第一塑封体的上表面上；
在所述第一塑封体的上表面上形成所述电磁屏蔽罩的顶盖；
用绝缘材料覆盖所述电磁屏蔽的顶盖上，以形成第二塑封体；
其中，所述芯片载体与所述电磁屏蔽罩的侧壁的底部裸露在所述第一塑封体的下表面上，以作为所述电磁屏蔽封装组件与外部电路电连接的电极端子。
2.根据权利要求1所述的制造方法，其特征在于，在封装基板上限定芯片载体与电磁屏蔽罩所在的位置的步骤包括：
在所述封装基板的上表面上设置图案化的第一掩模，所述封装基板的上表面被所述第一掩模暴露的部分为所述限定的位置。
3.根据权利要求2所述的制造方法，其特征在于，在所述限定的位置分别形成芯片载体所述电磁屏蔽罩的侧壁的步骤包括：
在所述限定的位置上电镀导电材料，形成所述芯片载体和所述电磁屏蔽罩的侧壁的底部；
在所述封装基板的上表面上设置图案化的第二掩模，所述第二掩模覆盖所述芯片载体，并暴露出所述电磁屏蔽罩的侧壁的底部；
在所述电磁屏蔽罩的侧壁的底部上电镀导电材料，形成所述电磁屏蔽罩侧壁的剩余部分。
4.根据权利要求1所述的制造方法，其特征在于，所述电磁屏蔽罩的侧壁的顶部高于所述芯片上表面。
5.根据权利要求4所述的制造方法，其特征在于，在形成所述第一塑封体后，研磨所述第一塑封体的上表面，以裸露出所述电磁屏蔽罩的侧壁的顶部。
6.根据权利要求3所述的制造方法，其特征在于，在所述第一塑封体的上表面上形成所述电磁屏蔽罩的顶盖的步骤包括：
在所述第一塑封体的上表面上设置第三掩模，所述第三掩模裸露出所述电磁屏蔽罩的顶盖的位置；
在被所述第三掩模裸露的第一塑封体的上表面上溅射导电材料，以形成所述电磁屏蔽罩的顶盖。
7.根据权利要求1所述的制造方法，其特征在于，还包括，在形成所述第二塑封体后，将所述封装基板与所述第一塑封体分离。
8.根据权利要求7所述的制造方法，其特征在于，通过腐蚀所述封装基板的方式，使所述封装基板与所述第一塑封体分离。
9.根据权利要求7所述的制造方法，其特征在于，通过机械剥离的方式，使所述封装基板与所述第一塑封体分离。
10.根据权利要求8或9所述的制造方法，其特征在于，所述封装基板为钢板。
11.一种根据权利要求1所述的制造方法形成的电磁屏蔽封装组件，其特征在于，包括组合结构、电磁屏蔽罩和塑封体，
所述组合结构包括芯片、电连接体和芯片载体，所述芯片通过所述电连接体电连接到所述芯片载体上；
所述电磁屏蔽罩将所述组合结构罩在其内；
绝缘材料填充所述电磁屏蔽罩与所述组合结构之间的间隙，并包覆在所述电磁屏蔽罩的顶盖及侧壁上以形成所述塑封体；
所述电磁屏蔽罩的侧壁的底部与所述芯片载体裸露在所述塑封体的表面，以作为所述电磁屏蔽封装组件与外部电路电连接的电极端子。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206332B (zh) * 2016-07-17 2019-04-05 山东华芯电子有限公司 一种集成电路封装结构的制造方法
CN108074825B (zh) * 2016-11-11 2020-04-07 上海磁宇信息科技有限公司 磁性组件芯片封装方法以及磁性组件芯片封装件
CN109698170B (zh) * 2017-10-24 2021-03-12 长鑫存储技术有限公司 一种半导体封装结构及其制造方法
CN109727928B (zh) * 2017-10-30 2021-02-26 长鑫存储技术有限公司 具有电磁干扰屏蔽的半导体封装结构及制造方法
CN107864551B (zh) * 2017-10-31 2019-11-12 中国电子科技集团公司第二十九研究所 一种点预固定薄膜电路电磁屏蔽封装方法
CN108770227B (zh) * 2018-06-14 2021-07-13 环旭电子股份有限公司 一种基于二次塑封的SiP模组的制造方法及SiP模组
CN110808240A (zh) * 2019-10-31 2020-02-18 北京燕东微电子有限公司 层叠封装结构及其制造方法
CN113261096A (zh) * 2019-12-13 2021-08-13 深圳市汇顶科技股份有限公司 一种芯片封装结构
CN111554675A (zh) * 2020-05-18 2020-08-18 甬矽电子(宁波)股份有限公司 电磁屏蔽结构、电磁屏蔽结构制作方法和电子产品
CN112002677A (zh) * 2020-08-25 2020-11-27 济南南知信息科技有限公司 一种rf通信组件及其制造方法
CN114220795A (zh) * 2021-11-30 2022-03-22 展讯通信（上海）有限公司 Sip封装组件及其封装方法、制作方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6664615B1 (en) * 2001-11-20 2003-12-16 National Semiconductor Corporation Method and apparatus for lead-frame based grid array IC packaging
CN1856878A (zh) * 2003-09-25 2006-11-01 飞思卡尔半导体公司 形成半导体封装的方法及其结构
CN102194769A (zh) * 2010-03-11 2011-09-21 国碁电子(中山)有限公司 芯片封装结构及方法
CN102376628A (zh) * 2010-08-17 2012-03-14 环旭电子股份有限公司 系统封装模块的制造方法及其封装结构
CN102479767A (zh) * 2010-11-24 2012-05-30 宇芯（毛里求斯）控股有限公司 具有电磁屏蔽的半导体器件封装
US8349659B1 (en) * 2007-06-25 2013-01-08 Rf Micro Devices, Inc. Integrated shield for a no-lead semiconductor device package
CN104319265A (zh) * 2014-08-26 2015-01-28 日月光半导体制造股份有限公司 元件嵌入式封装结构、其半导体装置及其制造方法
CN104659007A (zh) * 2013-11-20 2015-05-27 日月光半导体制造股份有限公司 半导体封装件及其制造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6664615B1 (en) * 2001-11-20 2003-12-16 National Semiconductor Corporation Method and apparatus for lead-frame based grid array IC packaging
CN1856878A (zh) * 2003-09-25 2006-11-01 飞思卡尔半导体公司 形成半导体封装的方法及其结构
US8349659B1 (en) * 2007-06-25 2013-01-08 Rf Micro Devices, Inc. Integrated shield for a no-lead semiconductor device package
CN102194769A (zh) * 2010-03-11 2011-09-21 国碁电子(中山)有限公司 芯片封装结构及方法
CN102376628A (zh) * 2010-08-17 2012-03-14 环旭电子股份有限公司 系统封装模块的制造方法及其封装结构
CN102479767A (zh) * 2010-11-24 2012-05-30 宇芯（毛里求斯）控股有限公司 具有电磁屏蔽的半导体器件封装
CN104659007A (zh) * 2013-11-20 2015-05-27 日月光半导体制造股份有限公司 半导体封装件及其制造方法
CN104319265A (zh) * 2014-08-26 2015-01-28 日月光半导体制造股份有限公司 元件嵌入式封装结构、其半导体装置及其制造方法

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