CN107452696B - 电磁屏蔽封装体以及制造方法 - Google Patents

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Abstract

本发明涉及一种电磁屏蔽封装体，包括：基板；布置在基板上的至少两个芯片；由屏蔽胶制成的屏蔽体，所述屏蔽体覆盖所述芯片并且将所述芯片彼此隔离以用于将所述芯片相对于环境以及相对于彼此电磁屏蔽，其中所述屏蔽体通过导体接地；以及由绝缘胶制成的绝缘层，其中所述绝缘层被涂敷在所述芯片的应当与屏蔽体电绝缘的导电结构和/或基板的应当与屏蔽体电绝缘的导电结构上以用于将所述导电结构与屏蔽体电绝缘。本发明还涉及一种用于制造这样的电磁屏蔽封装体的方法。

Description

电磁屏蔽封装体以及制造方法
技术领域
本发明涉及半导体制造领域，具体而言涉及一种电磁屏蔽封装体以及一种用于制造这样的封装体的方法。
背景技术
随着对电子产品的便携性、低重量、小尺寸的要求不断提高，系统级封装(System－in－package，SiP)技术得到蓬勃发展。系统级封装的一个重要的发展趋势是将诸如高速数字电路、模拟电路和射频电路之类的不同芯片封装在一个封装体内以实现所要求的集成度。但是，这产生了封装体内各芯片之间的电磁干扰问题、以及封装体向外的电磁辐射问题。
一种解决所述电磁辐射问题的方案是采用金属屏蔽罩。这样的屏蔽罩通常由带有隔离墙的框架、以及盖子组成，其中隔离墙用于减少封装体内各芯片之间的电磁干扰，而覆盖隔离墙的盖子用于将各芯片与环境电磁隔离。这样的屏蔽罩的缺点是，其通常占用较大面积，而且屏蔽罩通常很薄，不能满足机械强度的要求，如果应用到系统级封装中则容易引起内部裸片的损坏。
Albert Lin等人在文献“Electrical Performance Characterization forNovel Multiple Compartments Shielding and Verification on LTE Modem SiP”(Electronics Packaging Technology Conference(EPTC)，2014IEEE 16th)中提出了另一种解决方案：将屏蔽材料填充到激光烧蚀出的沟槽中，以便增加所分割区域间的电磁隔离度。该方案首先对整个系统级封装模块进行塑封，然后用激光烧蚀出沟槽，最后用导电胶等屏蔽材料填充沟槽，从而实现系统级封装模块内部各分区之间的电磁隔离。为了保证整个模块的电磁屏蔽，还需要在塑封之外设置金属以形成与塑封共形的金属层。
在中国专利申请CN 102104033 A中公开了又一种解决方案：给封装体内的各芯片分别配置覆盖整个芯片的塑封层，然后在各塑封层之间填充屏蔽胶。该方案的缺点在于，给每个芯片配备大面积的覆盖整个芯 片的塑封层是一个高成本、复杂的工艺，此外，塑封层不利于散热。
发明内容
从现有技术出发，本发明的任务是提供一种电磁屏蔽封装体以及一种用于制造电磁屏蔽封装体的方法，通过该封装体或该方法，不仅可以实现封装体与周围环境、以及封装体内的各芯片之间的电磁隔离，而且该封装体或该方法可以更简单地制造并且实现更好的散热效果。
在本发明的第一方面，该任务通过一种电磁屏蔽封装体来解决，该电磁屏蔽封装体包括：
基板；
布置在基板上的至少两个芯片；
由屏蔽胶制成的屏蔽体，所述屏蔽体覆盖所述芯片并且将所述芯片彼此隔离以用于将所述芯片相对于环境以及相对于彼此电磁屏蔽，其中所述屏蔽体通过导体接地；以及
由绝缘胶制成的绝缘层，其中所述绝缘层被涂敷在所述芯片的应当与屏蔽体电绝缘的导电结构和/或基板的应当与屏蔽体电绝缘的导电结构上以用于将所述导电结构与屏蔽体电绝缘。
根据本发明的电磁屏蔽封装体至少具有如下优点：(1)根据本发明的电磁屏蔽封装体可以实现封装体与周围环境、以及封装体内的各芯片之间的良好电磁隔离，这是因为在本发明中，在各芯片上覆盖有屏蔽体，并且在各芯片之间也布置有屏蔽体，从而屏蔽芯片向外的电磁辐射并且消除芯片间的电磁干扰；(2)根据本发明的电磁屏蔽封装体可以简单地制造，这是因为，根据本发明的电磁屏蔽封装体不需要设置金属罩或烧蚀隔离沟槽，也不需要设置工艺复杂的完全覆盖整个芯片的塑封体，而是涂敷绝缘层和屏蔽体即可实现良好的电磁隔离效果；(3)根据本发明的电磁屏蔽封装体可以实现芯片的良好散热，这是因为，根据本发明的电磁屏蔽封装体无需布置塑封体来实现各芯片与通常导电的屏蔽体之间的电绝缘并由此实现各芯片之间的电绝缘，而是在芯片和/或基板的应当与屏蔽体电绝缘的导电结构上涂敷绝缘层来实现上述绝缘效果，因此各芯片与屏蔽体直接接触，从而实现各芯片的良好散热。
在本发明的一个优选方案中规定，该电磁屏蔽封装体还包括防氧化层，所述防氧化层涂敷在所述屏蔽体上以用于抑制所述屏蔽体的氧化。 由于屏蔽体通常包含金属，因此通过该优选方案可以减缓或甚至防止屏蔽体的氧化，从而保持屏蔽效果并延长整个包封体的寿命。
在本发明的另一优选方案中规定，其中所述屏蔽胶包含金属颗粒。通过该优选方案，不仅可以实现良好的屏蔽效果，同时还可以实现良好的散热效果，因为各芯片直接与屏蔽胶接触，因此可以将热直接传递给包含金属颗粒的屏蔽胶，从而实现良好的散热。
在本发明的一个扩展方案中规定，所述芯片以堆叠或平铺的方式布置在基板上。通过该扩展方案，可以实现灵活的三维封装，因为本发明的方案既适用于平铺芯片的封装体布局，也适用于将芯片彼此相叠布置的封装体布局。
在本发明的另一扩展方案中规定，所述导电结构包括下列各项中的一个或多个：过孔、引脚、以及触头。在本发明中，应当与屏蔽胶电绝缘的导电结构例如包括芯片露出的引脚、触头等等，其中如果不将这些导电结构与屏蔽胶电绝缘，则封装体内的芯片可能通过屏蔽胶彼此短路，从而造成芯片故障或损坏。这样的导电结构还可以包括基板的过孔、露出的迹线、焊点等等，这些导电结构也应当与屏蔽体电绝缘，以免发生短路。应当指出，一些导电结构不需要与屏蔽体电绝缘，例如基板上的用于屏蔽胶的接地线路，所述接地线路专用于与屏蔽体电接触以将其接地，从而实现屏蔽效果。
在本发明的又一扩展方案中规定，述绝缘胶具有三防材料或树脂材料。通过该扩展方案，可以实现良好的绝缘效果。三防材料例如包括：聚氨酯三防漆、有机硅三防漆等。树脂材料例如包括丙烯酸树脂等。
在本发明的另一扩展方案中规定，所述芯片包括下列各项中的一个或多个：FC芯片、带有塑封胶的WB芯片以及SMT无源器件。通过该扩展方案，可以实现灵活的芯片接合方式、例如倒装(Flip-Chip，FC)、线接合(Wire Bond，WB)、以及表面安装技术(Surface MountTechnology，SMT)。
在本发明的又一扩展方案中规定，基板的底部互连采用LGA方式或者底部植球方式。通过该扩展方案，可以实现灵活的基板互连方式。
在本发明的第二方面，前述任务通过一种用于制造电磁屏蔽封装体的方法来解决，该方法包括下列步骤：
提供基板；
在基板上布置至少两个芯片；
在基板上涂敷掩模材料并执行光刻以除去芯片的应当与屏蔽体电绝缘的导电结构和/或基板的应当与屏蔽体电绝缘的导电结构上的掩模材料；
在所述导电结构上涂敷绝缘胶以形成绝缘层，所述绝缘层用于将所述导电结构与屏蔽体电绝缘；
除去剩余的掩模材料；
在所述芯片上以及所述芯片之间涂敷屏蔽胶以形成屏蔽体，所述屏蔽体用于将所述芯片相对于环境以及相对于彼此电磁屏蔽。
通过该方法，可以实现与根据本发明的电磁屏蔽封装体相同的优点，即实现抑制芯片向外的电磁辐射并且消除芯片间的电磁干扰、降低封装体的制造成本、以及实现芯片的良好散热。
在本发明的一个优选方案中规定，该方法还包括步骤：
在屏蔽体上涂敷防氧化层以用于抑制所述屏蔽体的氧化。
通过该优选方案可以减缓或甚至防止屏蔽体的氧化，从而保持屏蔽效果并延长整个包封体的寿命。
附图说明
下面结合附图参考具体实施例来进一步阐述本发明。
图1示出了根据本发明的电磁屏蔽封装体的第一实施例的示意图；
图2示出了根据本发明的电磁屏蔽封装体的第二实施例的示意图；以及
图3示出了根据本发明的用于制造电磁屏蔽封装体的方法的流程。
具体实施方式
应当指出，各附图中的各组件可能为了图解说明而被夸大地示出，而不一定是比例正确的。在各附图中，给相同或功能相同的组件配备了相同的附图标记。
除非另行规定，在本申请中，量词“一个”、“一”并未排除多个元素的场景。
图1示出了根据本发明的电磁屏蔽封装体100的第一实施例的示意图。
如图1所示，电磁屏蔽封装体100包括基板104。基板104例如可以是常用印制电路板(PCB)。基板104可以包括多种导电结构，例如用于连接芯片101a、101b和101c的互连线路107、以及用于将屏蔽体102接地的接地线路105，或者还可以包括过孔(未示出)。这些导电结构可以在制造基板104时产生。
在基板104上布置有芯片101a、101b和101c，这些芯片在此分别为SMT芯片、WB芯片和FC芯片。应当指出，所述芯片的种类仅仅是示例性的，其它类型的芯片也是可设想的。此外，如图1所示，芯片101a、101b和101c以平铺方式布置在基板104上，也就是说，这些芯片101a、101b和101c布置在与基板的上表面平行的方向上。应当指出，这种布置方式仅仅是示例性的，其它布置方式也是可以设想的，例如芯片可以布置彼此相叠地布置在与基板的上表面垂直的方向上，关于这种布置方式，可参阅图2。
电磁屏蔽封装体100还包括由屏蔽胶制成的屏蔽体102。屏蔽体102覆盖芯片101a、101b和101c以便将这些芯片与周围环境电磁隔离，并且屏蔽体102还填充芯片101a、101b和101c之间的空间以便将这些芯片彼此电磁屏蔽。例如，屏蔽胶可以是包含高导电率金属颗粒的胶体并且通过接地线路105接地，以便实现芯片的良好屏蔽效果，同时实现芯片的良好散热效果。
电磁屏蔽封装体100还包括由绝缘胶制成的绝缘层103，所述绝缘层103被涂敷在芯片101a、101b和101c的应当与屏蔽体102电绝缘的导电结构和/或基板104的应当与屏蔽体电绝缘的导电结构上以用于将所述导电结构与屏蔽体102电绝缘。在此，应当与屏蔽体102电绝缘的导电结构例如包括从芯片露出的互连线路107，其中如果不将这些露出的互连线路107与屏蔽体102电绝缘，则封装体内的芯片101a、101b和101c可能通过屏蔽体102彼此短路，从而造成芯片故障或损坏。但是应当指出，互连线路107仅仅是示例性的，应当与屏蔽体102电绝缘的导电结构还可以包括基板104的过孔和露出的迹线、以及芯片的针脚等等。绝缘胶例如可以具有三防材料、如聚氨酯三防漆、有机硅三防漆，或者树脂材料、如丙烯酸树脂。绝缘胶可以通过喷涂、点胶等方式来涂敷。FC芯片101c处的绝缘层103可以采用下填料(underfill)的方式来涂敷，而WB芯片101b处的绝缘层103可以采用塑封胶的形式。
电磁屏蔽封装体100可选地还可以包括防氧化层106，所述防氧化层106涂敷在屏蔽体102上以用于抑制屏蔽体102的氧化。但是应当指出，防氧化层106不是必需的，在其它实施例中，也可以取消防氧化层106，而是屏蔽体102直接处于最外层。
根据本发明的电磁屏蔽封装体100至少具有如下优点：(1)根据本发明的电磁屏蔽封装体100可以实现封装体100与周围环境、以及封装体内的各芯片101a、101b和101c之间的良好电磁隔离，这是因为在本发明中，在各芯片101a、101b和101c上覆盖有屏蔽体102，并且在各芯片101a、101b和101c之间也布置有屏蔽体102，从而屏蔽芯片101a、101b和101c向外的电磁辐射并且消除芯片101a、101b和101c间的电磁干扰；(2)根据本发明的电磁屏蔽封装体100可以简单地制造，这是因为，根据本发明的电磁屏蔽封装体100不需要设置金属罩或烧蚀隔离沟槽，也不需要设置工艺复杂的塑封体，而是涂敷绝缘层103和屏蔽体102即可实现良好的电磁隔离效果；(3)根据本发明的电磁屏蔽封装体100可以实现芯片的良好散热，这是因为，根据本发明的电磁屏蔽封装体100无需布置塑封体来实现各芯片101a、101b和101c与通常导电的屏蔽体102之间的电绝缘并由此实现各芯片101a、101b和101c之间的电绝缘，而是在芯片101a、101b和101c和/或基板104的应当与屏蔽体102电绝缘的导电结构107上涂敷绝缘层来实现上述绝缘效果，因此各芯片101a、101b和101c与屏蔽体102直接接触，从而实现各芯片101a、101b和101c的良好散热。
图2示出了根据本发明的电磁屏蔽封装体100的第二实施例的示意图。
图2中的第二实施例与图1中的第一实施例基本一致，其区别在于，在图2中的第二实施例中，电磁屏蔽封装体100附加地具有与WB芯片101b彼此相叠布置的FC芯片101d，也就是说，WB芯片101b和FC芯片101d在与基板104的上表面垂直的方向上彼此相叠地布置。在此，为了将WB芯片101b与FC芯片101d彼此电磁隔离，在它们之间设置有屏蔽体102。此外，图2的第二实施例还省略了底部植球。
图3示出了根据本发明的用于制造电磁屏蔽封装体的方法200的流程，其中虚线步骤为可选步骤。
在步骤202，提供基板104。基板104例如可以是常用印制电路板 (PCB)。基板104包括多种导电结构，例如用于连接芯片的互连线路107、以及用于将屏蔽体102接地的接地线路105，或者还可以包括过孔(未示出)。这些导电结构可以在提供基板104时一并产生，也可以预先制备。
在步骤204，在基板104上布置至少两个芯片101a－101c、例如SMT芯片、WB芯片或FC芯片。芯片101a－101c可以以平铺方式布置在基板104上，也可以以彼此相叠的方式布置在基板104上。
在步骤206，在基板104上涂敷掩模材料并执行光刻以除去应当与屏蔽体102电绝缘的导电结构107上的掩模材料。涂敷掩模材料和光刻步骤是为了精确地刻蚀出应当涂敷绝缘胶的位置、即应当与屏蔽体102电绝缘的导电结构107的位置，这是因为这些位置往往比较细微，而常规的涂敷方式难以精确定位到这些位置，因此在本发明中，首先采用光刻方式在这些位置刻蚀出凹坑，然后在后续步骤208中在凹坑上涂敷绝缘胶，最后在步骤210除去掩模材料，从而获得精确地涂敷到相应位置的绝缘层103。
在步骤208，在所述导电结构107上涂敷绝缘胶以形成绝缘层103，所述绝缘层103用于将所述导电结构与屏蔽体电绝缘。在此，涂敷方式可以采用喷涂、点胶等方式。
在步骤210，除去剩余的掩模材料。
在步骤212，在芯片101a－101c上以及所述芯片101a－101c之间涂敷屏蔽胶以形成屏蔽体102，所述屏蔽体102用于将芯片101a－101c相对于环境以及相对于彼此电磁屏蔽。
在可选步骤214，在屏蔽体102上涂敷防氧化层106以用于抑制屏蔽体102的氧化。
虽然本发明的一些实施方式已经在本申请文件中予以了描述，但是对本领域技术人员显而易见的是，这些实施方式仅仅是作为示例示出的。本领域技术人员可以想到众多的变型方案、替代方案和改进方案而不超出本发明的范围。所附权利要求书旨在限定本发明的范围，并藉此涵盖这些权利要求本身及其等同变换的范围内的方法和结构。

Claims (10)

1.一种电磁屏蔽封装体，包括：
基板；
布置在基板上的至少两个芯片；
由屏蔽胶制成的屏蔽体，所述屏蔽体覆盖所述芯片并且将所述芯片彼此隔离以用于将所述芯片相对于环境以及相对于彼此电磁屏蔽，其中所述屏蔽体通过导体接地；以及
由绝缘胶制成的绝缘层，其中所述绝缘层被涂敷在所述芯片的应当与屏蔽体电绝缘的导电结构和/或基板的应当与屏蔽体电绝缘的导电结构上以用于将所述导电结构与屏蔽体电绝缘，其中所述芯片直接接触屏蔽体。
2.根据权利要求1所述的电磁屏蔽封装体，还包括防氧化层，所述防氧化层涂敷在所述屏蔽体上以用于抑制所述屏蔽体的氧化。
3.根据权利要求1所述的电磁屏蔽封装体，其中所述屏蔽胶包含金属颗粒。
4.根据权利要求1所述的电磁屏蔽封装体，其中所述芯片以堆叠或平铺的方式布置在基板上。
5.根据权利要求1所述的电磁屏蔽封装体，其中所述导电结构包括下列各项中的一个或多个：过孔、引脚、以及触头。
6.根据权利要求1所述的电磁屏蔽封装体，其中所述绝缘胶具有三防材料或树脂材料。
7.根据权利要求1所述的电磁屏蔽封装体，其中所述芯片包括下列各项中的一个或多个：FC芯片、带有塑封胶的WB芯片以及SMT无源器件。
8.根据权利要求1所述的电磁屏蔽封装体，其中基板的底部互连采用LGA方式或者底部植球方式。
9.一种用于制造电磁屏蔽封装体的方法，包括下列步骤：
提供基板；
在基板上布置至少两个芯片；
在基板上涂敷掩模材料并执行光刻以除去芯片的应当与屏蔽体电绝缘的导电结构和/或基板的应当与屏蔽体电绝缘的导电结构上的掩模材料；
在所述导电结构上涂敷绝缘胶以形成绝缘层，所述绝缘层用于将所述导电结构与屏蔽体电绝缘；
除去剩余的掩模材料；
在所述芯片上以及所述芯片之间涂敷屏蔽胶以形成屏蔽体，所述屏蔽体用于将所述芯片相对于环境以及相对于彼此电磁屏蔽，其中所述芯片直接接触屏蔽体。
10.根据权利要求9所述的方法，还包括步骤：
在屏蔽体上涂敷防氧化层以用于抑制所述屏蔽体的氧化。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220246446A1 (en) * 2019-07-26 2022-08-04 Nantong Tongfu Microelectronics Co., Ltd Packaging structure and fabrication method thereof
CN110752189B (zh) * 2019-10-23 2020-08-21 杭州见闻录科技有限公司 一种emi屏蔽材料、emi屏蔽工艺以及通信模块产品
CN112234048B (zh) * 2020-12-14 2021-02-26 甬矽电子(宁波)股份有限公司 电磁屏蔽模组封装结构和电磁屏蔽模组封装方法
CN114188312B (zh) * 2022-02-17 2022-07-08 甬矽电子(宁波)股份有限公司 封装屏蔽结构和屏蔽结构制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102347313A (zh) * 2011-09-30 2012-02-08 常熟市广大电器有限公司 一种集成电路芯片的封装结构
CN103579201A (zh) * 2013-11-20 2014-02-12 华进半导体封装先导技术研发中心有限公司 采用导电封装材料的半导体器件电磁屏蔽结构及制作方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120188727A1 (en) * 2011-01-24 2012-07-26 ADL Engineering Inc. EMI Shielding in a Package Module

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102347313A (zh) * 2011-09-30 2012-02-08 常熟市广大电器有限公司 一种集成电路芯片的封装结构
CN103579201A (zh) * 2013-11-20 2014-02-12 华进半导体封装先导技术研发中心有限公司 采用导电封装材料的半导体器件电磁屏蔽结构及制作方法

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