KR20140043568A - 반도체 패키지 및 그 제조방법 - Google Patents

반도체 패키지 및 그 제조방법 Download PDF

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Abstract

본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 더욱 상세하게는 회로패턴 및 커버레이층 상에 전도층을 형성함으로써, EMI 차폐와 열 방출 효율을 높임과 동시에 유연성을 확보할 수 있는 반도체 패키지에 관한 것이다.

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGE AND METHODS FOR FABRICATING THE SAME}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 더욱 상세하게는 회로패턴 및 커버레이층 상에 전도층을 형성함으로써, EMI 차폐와 열 방출 효율을 높임과 동시에 유연성을 확보할 수 있는 반도체 패키지에 관한 것이다.
반도체 패키지는 웨이퍼 공정에 의해 만들어진 개개의 다이를 실제 전자 부품으로써 사용할 수 있도록 전기적 연결을 해주고, 외부의 충격으로부터 보호되도록 밀봉 포장한 것을 말하며, 최근 고용량, 고집적, 초소형화된 반도체 제품에 대한 요구에 부응하기 위해 다양한 반도체 패키지들이 개발되고 있다.
이러한 다양한 반도체 패키지 중 고용량, 고집적화 등을 만족시키기 위하여 다수의 칩을 적층한 적층형 반도체 패키지가 출현하였다.
도 4는 종래 일반적인 적층형 반도체 패키지의 구조를 나타낸 단면도이다.
도 4를 참조하면, 종래의 적층형 반도체 패키지는 개별 제작된 2개의 반도체 패키지(10, 20)를 적층하고 그 사이에 접착 필름(30)을 개재하여 접합한 후 비아홀 형성 및 도금공정을 통해 제1 반도체 패키지(10)와 제2 반도체 패키지(20)가 전기적으로 연결되도록 구성되어 있다.
또한, 각각의 반도체 패키지의 반도체 칩(11, 21) 상에는 커버레이층(15, 25)만이 형성되기 때문에, EMI(electro magnetic interference) 차폐 효과를 충분히 발휘하지 못한다는 문제가 있다.
한편, 도 5는 다른 구조의 종래 적층형 반도체 패키지의 구조를 나타낸 단면면이다.
도 5를 참조하면, 종래 적층형 반도체 패키지는 반도체 칩(11, 21)이 각각 탑재된 제1 반도체 패키지(10')와 제2 반도체 패키지(20'), 커버레이층(15)의 상부에 전도성 접착제(16)로 쉴드 박스(17)(shield box) 내지 히트 스프레더(heat spreader)를 부착하는 구조로 구성된다.
다만, 상기 쉴드 박스 내지 히트 스프레더는 하드 타입(hard type)의 금속 소재 등으로 구성되기 때문에 EMI 차폐 효과는 기대할 수 있으나, 반도체 패키지의 유연성을 확보할 수 없는 문제가 있다.
따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 회로패턴 및 커버레이층 상에 전도층을 형성함으로써, EMI 차폐와 열 방출 효율을 높일 수 있는 반도체 패키지를 제공하기 위한 것이다.
또한, 본 발명의 목적은 전도층을 레진에 금속이 함유된 페이스트 형태로 도포하기 때문에 충분한 유연성을 확보할 수 있는 반도체 패키지를 제공하기 위한 것이다.
또한, 본 발명의 목적은 복층구조의 반도체 패키지 각각에 전도층을 형성함으로써, EMI 차폐, 열 방출을 효율적으로 수행하고, 동시에 유연성도 구비할 수 있는 복층구조의 반도체 패키지를 제공하기 위한 것이다.
이를 위해 본 발명에 따른 반도체 패키지의 상면과 하면 각각에 제1 및 제2 회로패턴이 형성된 인쇄회로기판; 상기 제1 회로패턴과 전기접속되도록 상기 인쇄회로기판 상에 탑재된 반도체 칩; 상기 제1 회로패턴 중 일부가 노출되도록 상기 인쇄회로기판 상에 형성된 커버레이층(cover-lay); 상기 노출된 제1 회로패턴 및 상기 제2 회로패턴이 전기접속되도록 상기 인쇄회로기판을 관통하는 비아콘택; 및 상기 제1 회로패턴이 접지되고 열방출이 원활하게 이루어지도록 전도성 물질을 포함하고, 상기 노출된 제1 회로패턴 및 커버레이층 상에 형성된 전도층;을 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 패키지의 전도성 물질은 알루미늄(Al), 은(Ag), 금(Au), 구리(Cu) 및 탄탈(Ta)으로 이루어진 금속 중에서 적어도 하나가 선택되고, 상기 전도층은 상기 금속이 레진에 함유되어 페이스트(paste) 형태로 도포되는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 패키지의 전도층 상에 형성되고 절연성 물질로 이루어진 보호필름층을 더 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 패키지의 제2 회로패턴 상에 형성된 솔더볼을 더 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 패키지의 커버레이층은 상기 반도체 칩의 상면이 노출되도록 형성되는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 패키지는 반도체 칩은 도전성 범프에 의해 상기 제1 회로패턴과 전기접속되는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 패키지는 상면과 하면 각각에 제1 및 제2 회로패턴이 형성된 인쇄회로기판; 상기 제1 회로패턴과 전기접속되도록 상기 인쇄회로기판의 상면에 탑재되는 제1 반도체 칩과, 상기 제1 회로패턴 중 일부가 노출되도록 상기 인쇄회로기판 상에 형성된 제1 커버레이층(cover-lay) 및 상기 제1 회로패턴이 접지되고 열방출이 원활하게 이루어지도록 전도성 물질을 포함하고 상기 노출된 제1 회로패턴 및 제1 커버레이층 상에 형성된 제1 전도층을 포함하는 상부 패키지; 및 노출된 상기 제1 회로패턴 및 상기 제2 회로패턴이 전기접속되도록 상기 인쇄회로기판을 관통하는 비아콘택; 상기 제2 회로패턴과 전기접속되도록 상기 인쇄회로기판의 하면에 탑재되는 제1 반도체 칩과, 상기 제2 회로패턴 중 일부가 노출되도록 상기 인쇄회로기판 상에 형성된 제2 커버레이층을 포함하는 하부 패키지;를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 패키지는 제2 회로패턴이 접지되고 열방출이 원활하게 이루어지도록 전도성 물질을 포함하고 상기 노출된 제2 회로패턴 및 제2 커버레이층 상에 형성된 제2 전도층을 더 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 패키지의 전도성 물질은 알루미늄(Al), 은(Ag), 금(Au), 구리(Cu) 및 탄탈(Ta)으로 이루어진 금속 중에서 적어도 하나가 선택되고, 상기 전도층은 상기 금속이 레진에 함유되어 페이스트(paste) 형태로 도포되는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 패키지는 제2 회로패턴 상에 형성된 솔더볼을 더 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 패키지의 제1 및 제2 전도층 상에 각각 형성되고 절연성 물질로 이루어진 제1 및 제2 보호필름층을 더 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 패키지의 제1 및 제2 커버레이층은 상기 제1 및 제2 반도체 칩의 상면이 노출되도록 형성되는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 패키지의 제1 및 제2 반도체 칩 각각은 도전성 범프에 의해 상기 제1 및 제2 회로패턴과 전기접속되는 것을 특징으로 한다.
본 발명에 따른 반도체 패키지에 의하면 회로패턴 및 커버레이층 상에 전도층을 형성함으로써, EMI 차폐와 열 방출 효율을 높일 수 있는 효과가 있다.
또한, 본 발명에 따른 반도체 패키지에 의하면 전도층을 레진에 금속이 함유된 페이스트 형태로 도포하기 때문에 충분한 유연성을 확보할 수 있는 효과가 있다.
또한, 본 발명에 따른 반도체 패키지에 의하면 복층구조의 반도체 패키지 각각에 전도층을 형성함으로써, EMI 차폐, 열 방출을 효율적으로 수행하고, 동시에 유연성도 구비할 수 있다.
도 1은 본 발명에 따른 반도체 패키지의 제1 실시예를 도시하는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 적층형 반도체 패키지의 구조를 나타낸 단면도이다.
도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 적층형 반도체 패키지 제조과정을 설명하기 위한 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자의 의도 또는 판례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 본 발명에 따른 반도체 패키지의 제1 실시예를 도시하는 단면도이다.
도 1을 참조하면, 본 발명에 따른 반도체 패키지는 크게 인쇄회로기판(110)과, 비아콘택(310)과, 반도체 칩(130)과, 커버레이층(140) 및 전도층(170)을 포함할 수 있다.
구체적으로, 본 발명에 따른 인쇄회로기판은 상면과 하면 각각에 제1 및 제2 회로패턴(220)이 형성된 인쇄회로기판(110)과, 상기 제1 회로패턴(120)과 전기접속되도록 상기 인쇄회로기판(110) 상에 탑재된 반도체 칩(130)과, 상기 제1 회로패턴(120) 중 일부가 노출되도록 상기 인쇄회로기판(110) 상에 형성된 커버레이층(140)(cover-lay)과, 상기 노출된 제1 회로패턴(120) 및 상기 제2 회로패턴(220)이 전기접속되도록 상기 인쇄회로기판(110)을 관통하는 비아콘택(310) 및 상기 제1 회로패턴(120)이 접지되고 열방출이 원활하게 이루어지도록 전도성 물질을 포함하고, 상기 노출된 제1 회로패턴(120) 및 커버레이층(140) 상에 형성된 전도층(170)을 포함할 수 있다.
또한, 본 발명에 따른 반도체 패키지(100)는 상기 제2 회로패턴(220) 상에 형성된 솔더볼(320)을 더 포함할 수 있다.
상기 솔더볼(320)은 상기 반도체 패키지(100)를 외부의 회로 예를 들면, PCB 기판(도시하지 않음)에 전기적으로 접속하는 역할을 한다.
본 발명에 따른 인쇄회로기판(110)은 폴리 아마이드(poly-imide)와 같은 절연성 소재로 이루어지고, 상면 및 하면에 각각 제1 및 제2 회로패턴(120, 220)과, 상기 비아컨택(310)이 형성된다.
본 발명에 따른 반도체 칩(130)은 상기 인쇄회로기판(110)의 상면에 형성되는 도전성 범프(150) 상에 의해 탑재된다.
그리고 상기 도전성 범프(150)는 상기 제1 회로패턴(120)과 전기접속된다.
본 발명에 따른 커버레이층(140)은 반도체 패키지(100) 내에 탑재된 반도체 칩(130)을 보호하기 위한 것으로서, PIC(photo-imaginable cover lay) 또는 커버레이 필름(cover-lay film) 등을 적용할 수 있다.
상기 커버레이층(140)은 상기 제1 회로패턴(120)만이 노출되도록 선택적으로 식각하여 형성될 수 있다. 또한, 상기 커버레이층(140)은 제1 회로패턴(120) 및 반도체 칩(130)의 일부 구체적으로 반도체 칩의 상면이 노출되도록 형성할 수 있다.
본 발명에 따른 비아콘택(310)은 상기 제1 회로패턴(120)과 제2 회로패턴(220)을 연결하는 역할을 하도록 인쇄회로기판(110)을 관통하여 형성되는 것이다.
상기 비아콘택(310)은 외부의 접지선(도시하지 않음)과 전기접속되는 그라운딩(grounding) 비아컨택인 것을 특징으로 한다.
구체적으로, 상기 비아콘택(310)은 제1 회로패턴(120) 및 상기 전도층(170)을 통해 외부의 접지선(미도시)과 전기접속된다.
본 발명에 따른 전도층(170)은 상기 노출된 제1 회로패턴(120) 또는 상기 반도체 칩(130) 상에 형성된다.
상기 전도층(170)은 레진과 전도성 물질을 포함하여 이루어진다. 여기서 전도성 물질이란 전기 및 열에 대한 전도율이 우수한 물질을 의미한다.
예를 들어, 상기 전도성 물질은 알루미늄(Al), 은(Ag), 금(Au), 구리(Cu) 및 탄탈(Ta)으로 이루어진 금속 중에서 적어도 하나가 선택될 수 있다.
상기 전도층(170)은 상기 전도성 물질 예를 들어, 은(Ag) 성분이 레진에 함유된 페이스트(paste) 형태로 도포되는 것이 바람직하다.
상기 전도층(170)은 상기 제1 회로패턴(120) 또는 반도체 칩(130)을 덮는 구조로 이루어지고, 외부의 접지선과 전기접속되기 때문에 반도체 패키지 내에서 발생되는 EMI(electro magnetic interference)를 효율적으로 차폐할 수 있다.
따라서, 본 발명에 따른 전도층(170)은 파워(power)/시그널(signal) 단자(도시하지 않음)와는 연결되지 않는 구조를 형성하는 것이 바람직하다.
또한, 상기 전도층(170)은 전도성 물질에 의한 열전도에 의해 상기 반도체 패키지에서 발생되는 열을 외부로 방출시키는 역할도 수행한다.
본 발명에 따른 반도체 패키지(100)는 전도층(170) 상에 보호필름층(180)을 더 포함할 수 있다.
상기 보호필름층(180)은 절연성 물질로 이루어지며, 반도체 패키지(100)의 최외곽에 형성되는 것으로서 상기 전도층(170)의 두께보다 얇게 형성하는 것이 바람직하다.
왜냐하면, 상기 보호필름층(180)은 전기 전도성의 전도층(170)을 외부와 차단시켜 보호하고, 열 전도가 원활하게 이루어지도록 하기 위함이다.
이와 같이, 본 발명에 따른 반도체 패키지(100)는 EMI를 차폐 및 열 방출을 효율적으로 수행할 수 있고, 동시에 전도층이 플렉서블(flexible)한 소재로 이루어지기 때문에 유연성을 향상시킬 수 있는 장점이 있다.
이하, 본 발명에 따른 반도체 패키지의 제2 실시예를 보다 상세하게 설명한다. 다만, 상술한 본 발명의 설명에서 동일 또는 유사한 구성요소는 동일 또는 유사한 도면번호를 부여하고, 그 자세한 설명은 생략하기로 한다.
도 2a는 본 발명에 따른 반도체 패키지의 제2 실시예를 도시하는 단면도이고, 도 2b는 본 발명에 따른 반도체 패키지의 제3 실시예를 도시하는 단면도이다. 그리고, 도 2a와 달리 도 2b에는 하부 패키지에 전도층(270) 및 보호필름층(280)가 형성되어 있다.
도 2a 및 도 2b를 참조하면, 본 발명에 따른 반도체 패키지는 적어도 2개의 반도체 칩(130, 230)이 탑재된 복층 구조(package on package)에 적용될 수 있다.
한편, 본 발명에 따른 복층 구조의 반도체 패키지는 먼저 인쇄회로기판(110)의 일면에 형성된 하부 패키지(200) 및 접착층(210)의 일면에 형성된 상부 패키지(100)를 접착수단에 의해 접합시키는 구조로 이루어지는 것을 예시할 수 있다. 여기서, 접착수단은 레진으로 이루어지는 절연성 테이프를 예시할 수 있다. 다만, 본 발명은 이러한 구조의 반도체 패키지에 한정되는 것은 아니며 다양한 구조로 이루어진 복층 구조의 반도체에도 적용될 수 있음은 물론이다.
본 발명에 따른 복층 구조의 반도체 패키지는 크게 인쇄회로기판(110)과, 상기 인쇄회로기판(110)의 상부에 위치하는 상부 패키지(100)와, 하부에 위치하는 하부 패키지(200)과 제1 및 제2 회로패턴(120, 220)이 전기접속되도록 상기 인쇄회로기판(110)을 관통하는 비아콘택(310)을 포함할 수 있다.
본 발명에 따른 상부 패키지(100)는 상면과 하면 각각에 제1 및 제2 회로패턴(120, 220)이 형성된 인쇄회로기판(110)과, 상기 제1 회로패턴(120)과 전기접속되도록 상기 인쇄회로기판(110)의 상면에 탑재되는 제1 반도체 칩(130)과, 상기 제1 회로패턴(120) 중 일부가 노출되도록 상기 인쇄회로기판(110) 상에 형성된 제1 커버레이층(140)(cover-lay) 및 상기 제1 회로패턴(120)이 접지되고 열방출이 원활하게 이루어지도록 전도성 물질을 포함하고 노출된 상기 제1 회로패턴(120) 및 상기 제1 커버레이층(140) 상에 형성된 제1 전도층(170)을 포함할 수 있다.
본 발명에 따른 하부 패키지(200)는 상기 제2 회로패턴(220)과 전기접속되도록 상기 인쇄회로기판(110)의 하면에 탑재되는 제2 반도체 칩(230)과, 상기 제2 회로패턴(220) 중 일부가 노출되도록 상기 인쇄회로기판(110) 상에 형성된 제2 커버레이층(240)을 포함할 수 있다.
상기 제1 및 제2 반도체 칩(130, 230) 각각은 도전성 범프(150, 250)에 의해 상기 제1 및 제2 회로패턴(120, 220)과 전기접속된다.
또한, 상기 하부 패키지(200)의 제2 커버레이층(240) 상에 형성된 제2 전도층(270)을 더 포함할 수 있다.
상기 제1 및 제2 커버레이층(140, 240)은 상기 제1 및 제2 회로패턴(120, 220)은 물론, 상기 제1 및 제2 반도체 칩(130, 230)의 상면이 노출되도록 형성하는 것이 바람직하다.
왜냐하면, 제1 및 제2 반도체 칩(130, 230)의 표면으로 전달되는 열이 상기 제1 및 제2 커버레이층(140, 240)을 통하지 않고 직접 전도층(170, 270)을 통해 보다 효율적으로 배출될 수 있도록 하기 위함이다.
상기 제1 전도층(170)은 상기 제1 회로패턴(120)이 접지되고 열 방출이 원활하게 이루어지도록 전도성 물질을 포함하여 이루어진다. 한편, 제2 전도층(270)은 제2 회로패턴(220) 상에 위치하지 않으며, 이는 제2 회로패턴(220) 상에 솔더볼(320)이 위치하기 때문이다.
또한, 상기 제1 및 제2 전도층(170, 270)은 상기 금속이 레진에 함유되어 페이스트(paste) 형태로 도포될 수 있다.
상기 전도성 물질은 상술한 바와 같이, 알루미늄(Al), 은(Ag), 금(Au), 구리(Cu) 및 탄탈(Ta)으로 이루어진 금속 중에서 적어도 하나가 선택되는 것을 예시할 수 있다. 상기 제1 및 제2 전도층 및 전도성 물질의 역할 내지 기능은 전술하였으므로, 자세한 설명은 생략한다.
본 발명에 따른 비아콘택(310)은 노출된 상기 제1 및 제2 회로패턴(120, 220)이 전기접속되도록 상기 인쇄회로기판(110)을 관통하여 형성된다.
또한, 본 발명에 따른 반도체 패키지는 상기 제1 및 제2 전도층(170, 270) 상에 각각 형성되고 절연성 물질로 이루어진 제1 및 제2 보호필름층(180, 280)을 더 포함할 수 있다.
또한, 본 발명에 따른 반도체 패키지는 상기 제2 회로패턴(220) 상에 형성된 솔더볼(320)을 더 포함할 수 있다.
이와 같이, 본 발명에 따른 복층 구조의 반도체 패키지는 상부 및 하부 패키지 각각에 대하여 EMI 차폐 및 열 방출을 효율적으로 수행할 수 있다. 또한, 전도층이 플렉서블(flexible)한 소재로 이루어지기 때문에 유연성을 향상시킬 수 있다.
도 3a 내지 도 3d는 본 발명에 따른 반도체 패키지의 각 제조공정을 도시하는 단면도이다.
먼저, 도 3a를 참조하면, 상기 제1 회로패턴(120) 및 제1 반도체 칩(130) 상에 제1 커버레이층(140)을 형성한다.
이어, 도 3b를 참조하면, 상기 커버레이층(140) 중에서 제1 회로패턴(120)이 외부로 노출되도록 식각한다.
이어, 도 3c를 참조하면, 상기 노출된 제1 회로패턴(120)과 제1 반도체 칩(130) 상에 제1 전도층(170)을 형성한다.
이어, 도 3d를 참조하면, 상기 제1 전도층(180) 상에 보호필름층(180)을 형성하여 상부 패키지(100)의 제조를 완료한다. 그리고 상부 패키지 제조와 동일 유사한 방법으로 하부 패키지를 형성할 수 있다.
한편, 본 발명의 상세한 설명 및 첨부도면에서는 구체적인 실시예에 관해 설명하였으나, 본 발명은 개시된 실시예에 한정되지 않고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다. 따라서, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들을 포함하는 것으로 해석되어야 할 것이다.
100, 200 : 반도체 패키지 110 : 인쇄회로기판
120, 220 : 회로패턴 130, 230 : 반도체 칩
140, 240 : 커버레이층 150, 250 : 도전성 범프
170, 270 : 전도층 180, 280 : 보호필름층
210 : 접착층 310 : 비아콘택
320 : 솔더볼

Claims (13)

  1. 상면과 하면 각각에 제1 및 제2 회로패턴이 형성된 인쇄회로기판;
    상기 제1 회로패턴과 전기접속되도록 상기 인쇄회로기판 상에 탑재된 반도체 칩;
    상기 제1 회로패턴 중 일부가 노출되도록 상기 인쇄회로기판 상에 형성된 커버레이층(cover-lay);
    상기 노출된 제1 회로패턴 및 상기 제2 회로패턴이 전기접속되도록 상기 인쇄회로기판을 관통하는 비아콘택; 및
    상기 제1 회로패턴이 접지되고 열방출이 원활하게 이루어지도록 전도성 물질을 포함하고, 상기 노출된 제1 회로패턴 및 커버레이층 상에 형성된 전도층;
    을 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 전도성 물질은 알루미늄(Al), 은(Ag), 금(Au), 구리(Cu) 및 탄탈(Ta)으로 이루어진 금속 중에서 적어도 하나가 선택되고,
    상기 전도층은 상기 금속이 레진에 함유되어 페이스트(paste) 형태로 도포되는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 전도층 상에 형성되고 절연성 물질로 이루어진 보호필름층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제2 회로패턴 상에 형성된 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 커버레이층은 상기 반도체 칩의 상면이 노출되도록 형성되는 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 반도체 칩은 도전성 범프에 의해 상기 제1 회로패턴과 전기접속되는 것을 특징으로 하는 반도체 패키지.
  7. 상면과 하면 각각에 제1 및 제2 회로패턴이 형성된 인쇄회로기판;
    상기 제1 회로패턴과 전기접속되도록 상기 인쇄회로기판의 상면에 탑재되는 제1 반도체 칩과, 상기 제1 회로패턴 중 일부가 노출되도록 상기 인쇄회로기판 상에 형성된 제1 커버레이층(cover-lay) 및 상기 제1 회로패턴이 접지되고 열방출이 원활하게 이루어지도록 전도성 물질을 포함하고 상기 노출된 제1 회로패턴 및 제1 커버레이층 상에 형성된 제1 전도층을 포함하는 상부 패키지; 및
    노출된 상기 제1 회로패턴 및 상기 제2 회로패턴이 전기접속되도록 상기 인쇄회로기판을 관통하는 비아콘택;
    상기 제2 회로패턴과 전기접속되도록 상기 인쇄회로기판의 하면에 탑재되는 제1 반도체 칩과, 상기 제2 회로패턴 중 일부가 노출되도록 상기 인쇄회로기판 상에 형성된 제2 커버레이층을 포함하는 하부 패키지;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 제2 회로패턴이 접지되고 열방출이 원활하게 이루어지도록 전도성 물질을 포함하고 상기 노출된 제2 회로패턴 및 제2 커버레이층 상에 형성된 제2 전도층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제7항 또는 제8항에 있어서,
    상기 전도성 물질은 알루미늄(Al), 은(Ag), 금(Au), 구리(Cu) 및 탄탈(Ta)으로 이루어진 금속 중에서 적어도 하나가 선택되고,
    상기 전도층은 상기 금속이 레진에 함유되어 페이스트(paste) 형태로 도포되는 것을 특징으로 하는 반도체 패키지.
  10. 제7항 또는 제8항에 있어서,
    상기 제2 회로패턴 상에 형성된 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제7항 또는 제8항에 있어서,
    상기 제1 및 제2 전도층 상에 각각 형성되고 절연성 물질로 이루어진 제1 및 제2 보호필름층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제7항 또는 제8항에 있어서,
    상기 제1 및 제2 커버레이층은 상기 제1 및 제2 반도체 칩의 상면이 노출되도록 형성되는 것을 특징으로 하는 반도체 패키지.
  13. 제7항 또는 제8항에 있어서,
    상기 제1 및 제2 반도체 칩 각각은 도전성 범프에 의해 상기 제1 및 제2 회로패턴과 전기접속되는 것을 특징으로 하는 반도체 패키지.
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