KR100888579B1 - 고용량 반도체 칩 내장 인쇄회로기판 제조 방법 - Google Patents

고용량 반도체 칩 내장 인쇄회로기판 제조 방법 Download PDF

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Abstract

본 발명은 반도체 기판 적층 실장 공법에 관한 것으로, 특히 고집적 고용량의 패키지를 구현할 수 있는 인쇄회로기판 제조 방법에 관한 것이다. 본 발명은 빌드업 기술을 칩 패키징 공법에 적용함으로써 칩을 스택하지 않고도 높은 집적도의 반도체 칩을 실장할 수 있도록 하며, 그 결과 시그널 패스가 짧아져서 전자파 영향을 덜 받고 고속 데이터 처리가 가능하게 된다.
반도체 칩, 기판, 패키지, PIP, POP.

Description

고용량 반도체 칩 내장 인쇄회로기판 제조 방법{METHOD OF MANUFACTURING A PRINTED CIRCUIT BOARD EMBEDDED WITH HIGH-DENSITY SEMICONDUCTOR CHIPS}
도1은 종래 기술에 따른 3차원 적층 패키지 기술을 나타낸 도면.
도2a 내지 도2d는 본 발명의 양호한 실시예에 따라 두개의 반도체 칩을 패키지 실장하는 방법을 나타낸 도면.
도3은 본 발명의 또 다른 실시예에 따라, 3층의 반도체 칩을 적층하여 실장한 패키지 기판의 모습을 나타낸 도면.
도4는 본 발명의 양호한 실시예에 따라 기판의 양면에 내장한 반도체 칩 위에 또 다른 반도체 칩을 표면 방식으로 실장한 모습을 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
100 : 동박 피복 절연층(CCL; copper cladded layer)
113 : 접착제
120 : 절연체
162 : 솔더페이스트
163 : 솔더볼
177 : 전자파 차단 (EMC) 부재
200 : 기판
300 : 반도체 칩
본 발명은 반도체 기판 적층 실장 공법에 관한 것으로, 특히 고집적 고용량의 패키지를 구현할 수 있는 실장 구조 및 공법에 관한 것이다.
일반적으로, 단일 칩을 기판에 실장하여 패키지 하는 경우 시스템 구현을 위하여 많은 패키지가 필요하게 된다. 그 결과 실장 면적이 증가하게 되므로 시스템 보드의 크기가 증가하게 되고, 그 결과 시그널 경로(signal path)가 길어지게 됨과 동시에 전자파 장애(electromagetic interference; EMI) 영향에 노출되게 되는 문제가 발생한다. 최근 들어, 이러한 문제를 해결하기 위하여 3차원 적층 패키지 방식이 도입되고 있다.
도1은 종래 기술에 따라 3차원 적층 패키지 기술을 나타낸 도면이다. 3차원 패키지는 동일한 특성을 가지는 칩, 또는 이종의 특성을 가지는 칩을 적층하여 하나의 기판에 실장하는 기술이다. 도1을 참조하면, 반도체 칩(100, 110, 120)을 다수개 서로 적층한 후에 기판에 와이어 본딩하는 기술로서, 비교적 높은 집적도를 구현할 수 있어서, 단일 패키지의 고용량 메모리에 적용하고 있다. 그런데, 도1에 도시한 종래 기술은 기판(200)에 대해 한 방향으로만 칩을 적층하므로 공간 활용을 효율적이지 못한 단점이 있다.
따라서, 본 발명의 제1 목적은 기판에 실장 밀도를 효율적으로 개선한 반도 체 칩 적층 패키지 기술을 제공하는 데 있다.
본 발명의 제2 목적은 상기 제1 목적에 부가하여, 실장 밀도를 효율적으로 개선한 적층 패키지 구조를 제안하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 복수 개의 반도체 칩을 실장하여 인쇄회로기판을 제조하는 방법에 있어서, (a) 내층 기판의 상부면 및 하부면 양면 표면 위에 각각 반도체 칩을 실장할 위치에 접착제를 도포하고, 상기 접착제 위에 반도체 칩을 각각 실장 고정하는 단계; (b) 상기 반도체 칩이 실장된 기판의 상부면 및 하부면 양면 전면에 절연층을 적층 형성하고, 상기 적층 형성된 절연층을 레이저가공 하여 상기 실장된 반도체 칩의 출력 단자를 연결하는 마이크로 비아 홀을 형성하는 단계; (c) 동도금 공정을 수행하여 상기 마이크로 비아 홀을 동박으로 갭필하고 기판의 표면에 형성된 동도금 층에 대해 사진, 현상, 식각 공정을 진행하여 동박 회로를 형성하는 단계; 및 (d) 솔더레지스트를 상기 기판의 양면 또는 일면 전면에 도포하고 상기 동박 회로 위에 솔더볼을 형성하는 단계를 포함하는 인쇄회로기판 제조 방법을 제공한다.
이하에서는, 첨부도면 도2 내지 도4를 참조하여 본 발명의 양호한 실시예를 상세히 설명한다.
도2a 내지 도2d는 본 발명의 양호한 실시예에 따라 두개의 반도체 칩을 패키지 실장하는 방법을 나타낸 도면이다. 도2a를 참조하면, 절연층을 사이에 두고 양면에 동박이 피복되어 있는 동박 피복 절연층(당업계에서는 "CCL"이라 칭함, copper cladded layer; 100)의 상부면 및 하부면 양면의 칩 실장 부위에 접착제(adhesive; 113)를 도포하고 칩(200, 210)을 실장 고정한다.
이때에, 본 발명의 양호한 실시예로서, 내층 기판으로서 CCL 대신에 메탈 기판 또는 기타 열전도 특성이 양호한 임의의 기판을 사용할 수 있다. 도2b를 참조하면, 반도체 칩(200, 210)이 실장 고정된 내층 기판 상하 전면에 레진 계열의 절연체(120)를 열 압착(laminate)하여 적층 형성한다. 이때에, 동박과 프리프레그(PREPREG; 당업계에서 흔히 사용하는 "프리프레그" 자재는 "preimpregnated"의 약어로서 레진과 함께 매트(mat), 패브릭(fabric) 또는 비직조(nonwoven) 자재를 함께 B 스테이지로 경화한 자재를 의미한다) 또는 레진 피복된 동박(RCC; resin coated copper)를 사용할 수도 있으며, 레진 계열 이외에 다른 절연층을 사용할 수도 있다.
이어서, 도2c를 참조하면 절연층에 마이크로 비아 홀을 레이저 가공을 통해 형성하여 실장한 반도체 칩의 출력 단자와 연결할 수 있도록 하고, 동도금을 수행하여 비아 갭필(gapfil)과 함께 표면에 형성된 동도금층에 대해, 사진 현상 식각 등의 이미지 공정을 거쳐 소정의 회로 패턴에 따라 동박회로를 형성한다. 그리고나서, 솔더 페이스트(162)를 도포하고 솔더 볼(163)을 형성함으로써 칩 두 장을 내장한 패키지 기판을 얻을 수 있다.
도3은 본 발명의 또 다른 실시예에 따라, 3층의 반도체 칩을 적층하여 실장한 패키지 기판의 모습을 나타낸 도면이다. 도3을 참조하면, 본 발명의 실시예는 도2c에 도시한 기판에 대해 솔더레지스트(162) 대신에 전자파 차단 (EMC; electromagnetic compatibility) 부재(177)로 밀봉 형성하고 또 다른 반도체 칩(300)을 표면실장방식(SMT; surface mount technology)으로 실장한 실시예를 도시하고 있다.
도3에 도시한 방식을 기판의 반대 면에도 적용할 수 있으며, 이 경우 도4에 도시한 바와 같이 총 4장의 반도체 칩을 패키지 실장할 수 있다. 도4는 본 발명의 양호한 실시예에 따라 기판의 양면에 내장한 반도체 칩 위에 또 다른 반도체 칩을 표면 실장 방식으로 실장한 모습을 나타낸 도면이다.
전술한 내용은 후술할 발명의 특허 청구 범위를 더욱 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개선하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술 될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.
또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용될 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 진화, 치환 및 변경이 가능하다.
이상과 같이, 본 발명은 빌드업 기술을 칩 패키징 공법에 적용함으로써 칩을 스택하지 않고도 높은 집적도의 반도체 칩을 실장할 수 있도록 하며, 그 결과 시그널 경로가 단축되어 전자파 영향을 덜 받게 되고 고속 데이터 처리가 가능하게 된다.

Claims (3)

  1. 칩을 기판에 내장(chip-embedded)한 인쇄회로기판을 제조하는 방법에 있어서,
    (a) 동박 피복 절연층(CCL) 또는 메탈 기판으로 제작한 내층 기판의 상부면 및 하부면 양면 표면 위에 각각 칩을 실장할 위치에 접착제(adhesive)를 도포하고, 상기 접착제 위에 칩을 각각 실장 고정하는 단계;
    (b) 상기 칩이 실장된 기판의 상부면 및 하부면 양면 전면에 프리프레그(PREPREG), 레진 피복된 동박(RCC), 또는 폴리머 절연층을 가압 적층하여 절연층 형성하고, 상기 적층 형성된 절연층을 레이저가공 하여 상기 실장된 칩의 출력 단자를 전기적으로 연결하는 마이크로 비아 홀을 형성하는 단계; 및
    (c) 동도금 공정을 수행하여 상기 마이크로 비아 홀을 동박으로 갭필하고 기판의 표면에 형성된 동도금 층에 대해 사진, 현상, 식각 공정을 진행하여 동박 회로를 형성하는 단계
    를 포함하는 인쇄회로기판 제조 방법.
  2. 삭제
  3. 삭제
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