KR20210156669A - 반도체 패키지 및 그 제조방법 - Google Patents

반도체 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR20210156669A
KR20210156669A KR1020200074531A KR20200074531A KR20210156669A KR 20210156669 A KR20210156669 A KR 20210156669A KR 1020200074531 A KR1020200074531 A KR 1020200074531A KR 20200074531 A KR20200074531 A KR 20200074531A KR 20210156669 A KR20210156669 A KR 20210156669A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
substrate
layer
shielding film
film
Prior art date
Application number
KR1020200074531A
Other languages
English (en)
Inventor
박영우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200074531A priority Critical patent/KR20210156669A/ko
Priority to US17/171,708 priority patent/US11694969B2/en
Publication of KR20210156669A publication Critical patent/KR20210156669A/ko
Priority to US18/204,505 priority patent/US20230326873A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H01L2225/06537—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/163—Connection portion, e.g. seal
    • H01L2924/1632—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Toxicology (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

기판; 상기 기판 상의 제1 반도체 칩; 상기 기판 상에서 상기 제1 반도체 칩을 둘러싸는 내부 몰딩막; 상기 기판 상에서 상기 내부 몰딩막을 둘러싸는 내부 차폐막; 상기 내부 차폐막 상의 제2 반도체 칩 스택; 상기 기판 상에서 상기 내부 차폐막 및 상기 제2 반도체 칩 스택을 둘러싸는 외부 몰딩막; 및 상기 외부 몰딩막을 둘러싸는 외부 차폐막; 을 포함하되, 상기 내부 차폐막 및 상기 외부 차폐막은 전도성 물질을 포함하고, 상기 내부 차폐막은 상기 기판의 접지패드에 전기적으로 연결되는 반도체 패키지가 제공된다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and method of manufacturing the same}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로서, 보다 상세하게는 전자파를 차단할 수 있는 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 등의 기판 상에 반도체 칩이 실장되어 만들어진다. 하나의 반도체 패키지 내에는 복수 개의 반도체 칩이 실장될 수 있다. 복수 개의 반도체 칩은 다양한 기능을 가질 수 있다. 복수 개의 반도체 칩은 하나의 기판 상에 적층될 수 있다. 반도체 칩으로부터 전자파 등이 방출될 수 있다. 반도체 칩으로부터 방출되는 전자파에 의해, 다른 반도체 칩 등에 노이즈가 발생할 수 있다. 이러한 전자파에 의해 노이즈가 발생하면, 반도체 칩의 오작동이 유발될 수 있다.
본 발명이 해결하고자 하는 과제는 패키지 외부로의 전자파 간섭을 차단할 수 있는 반도체 패키지 및 그 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 패키지 외관의 손상에 의한 수율 저하를 방지할 수 있는 반도체 패키지 및 그 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 패키지 내에서 반도체 칩 간 전자파 간섭을 차단할 수 있는 반도체 패키지 및 그 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시 예에 따른 반도체 패키지는 기판; 상기 기판 상의 제1 반도체 칩; 상기 기판 상에서 상기 제1 반도체 칩을 둘러싸는 내부 몰딩막; 상기 기판 상에서 상기 내부 몰딩막을 둘러싸는 내부 차폐막; 상기 내부 차폐막 상의 제2 반도체 칩 스택; 상기 기판 상에서 상기 내부 차폐막 및 상기 제2 반도체 칩 스택을 둘러싸는 외부 몰딩막; 및 상기 외부 몰딩막을 둘러싸는 외부 차폐막; 을 포함하되, 상기 내부 차폐막 및 상기 외부 차폐막은 전도성 물질을 포함하고, 상기 내부 차폐막은 상기 기판의 접지패드에 전기적으로 연결될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시 예에 따른 반도체 패키지는 기판; 상기 기판 상의 제1 반도체 칩; 상기 제1 반도체 칩을 둘러싸는 접착부; 상기 접착부 상의 지지 층; 상기 접착부 및 상기 지지 층을 둘러싸는 내부 차폐막; 상기 내부 차폐막 상의 제2 반도체 칩; 상기 내부 차폐막 및 상기 제2 반도체 칩을 둘러싸는 외부 몰딩막; 및 상기 외부 몰딩막을 둘러싸는 외부 차폐막; 을 포함하되, 상기 내부 차폐막 및 상기 외부 차폐막은 전도성 물질을 포함하고, 상기 내부 차폐막은 상기 기판의 접지패드에 전기적으로 연결되며, 상기 제1 반도체 칩은 상기 제2 반도체 칩과 다른 종류의 반도체 칩을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시 예에 따른 반도체 패키지 제조방법은 기판 상에 제1 반도체 칩을 배치하는 것; 내부 차폐막을 형성하는 것; 상기 내부 차폐막 상에 제2 반도체 칩 스택을 배치하는 것; 상기 기판 상에서 상기 내부 차폐막 및 상기 제2 반도체 칩 스택을 둘러싸는 외부 몰딩막을 형성하는 것; 및 상기 외부 몰딩막을 둘러싸는 외부 차폐막을 형성하는 것; 을 포함하되, 상기 내부 차폐막 및 상기 외부 차폐막은 전도성 물질을 포함하며, 상기 내부 차폐막은 상기 기판 상에서 상기 제1 반도체 칩을 둘러싸되, 상기 내부 차폐막은 상기 기판의 접지패드에 전기적으로 연결될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 반도체 패키지 및 그 제조방법에 따르면, 패키지 외부로의 전자파 간섭을 차단할 수 있다.
본 발명의 반도체 패키지 및 그 제조방법에 따르면, 패키지 외관의 손상에 의한 수율 저하를 방지할 수 있다.
본 발명의 반도체 패키지 및 그 제조방법에 따르면, 패키지 내에서 반도체 칩 간 전자파 간섭을 차단할 수 있다.
본 발명의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1a는 본 발명의 예시적인 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 1b는 도 1a의 X 부분을 확대하여 나타낸 단면도이다.
도 2는 본 발명의 예시적인 실시 예들에 따른 반도체 패키지를 도 1a의 I-I'를 따라 절단하여 나타낸 평면도이다.
도 3은 본 발명의 예시적인 실시 예들에 따른 반도체 패키지 제조방법을 나타낸 순서도이다.
도 4 내지 도 12는 도 3의 순서도에 따른 반도체 패키지 제조방법을 순차적으로 나타낸 단면도들이다.
도 13은 본 발명의 예시적인 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 14는 본 발명의 예시적인 실시 예들에 따른 반도체 패키지 제조방법을 나타낸 순서도이다.
도 15 내지 도 18은 도 14의 순서도에 따른 반도체 패키지 제조방법을 순차적으로 나타낸 단면도들이다.
도 19는 본 발명의 예시적인 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예들에 대하여 설명한다. 명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.
도 1a는 본 발명의 예시적인 실시 예들에 따른 반도체 패키지를 나타낸 단면도이고, 도 1b는 도 1a의 X 부분을 확대하여 나타낸 단면도이며, 도 2는 본 발명의 예시적인 실시 예들에 따른 반도체 패키지를 도 1a의 I-I'를 따라 절단하여 나타낸 평면도이다.
이하에서, 도 1a의 D1을 제1 방향, D2를 제2 방향, 제1 방향(D1) 및 제2 방향(D2)에 실질적으로 수직한 D3를 제3 방향이라 칭할 수 있다.
도 1a를 참고하면, 반도체 패키지(P)는 기판(1), 제1 반도체 칩(3), 내부 몰딩막(m1), 내부 차폐막(e1), 제2 반도체 칩 스택(5), 외부 몰딩막(m2) 및 외부 차폐막(e2) 등을 포함할 수 있다.
기판(1)은 반도체 패키지(P) 내의 반도체 칩 등을 외부와 연결시킬 수 있다. 예를 들어, 기판(1)은 제1 반도체 칩(3) 및 제2 반도체 칩 스택(5) 등을 외부와 전기적으로 연결시킬 수 있다. 기판(1)은 인쇄회로기판(Printed Circuit Board, PCB) 등을 포함할 수 있다. 그러나 이에 한정하는 것은 아니며, 기판(1)은 재배선층(Redistribution layer, RDL) 등을 의미할 수도 있다. 기판(1)에 대한 상세한 내용은 도 4 등을 참고하여 후술하도록 한다.
제1 반도체 칩(3)은 기판(1) 상에 위치할 수 있다. 제1 반도체 칩(3)은 기판(1)에 전기적으로 연결될 수 있다. 제1 반도체 칩(3)은 다양한 방식으로 기판(1)에 전기적으로 연결될 수 있다. 예를 들어, 제1 반도체 칩(3)은 도 1에 도시된 바와 같이, 와이어 등을 이용하여 기판(1)에 전기적으로 연결될 수 있다. 그러나 이에 한정하는 것은 아니며, 제1 반도체 칩(3)은 플립 칩(flip chip) 방식 등으로 기판(1)에 전기적으로 연결될 수도 있다. 즉, 제1 반도체 칩(3)의 활성면이 아래를 향하여, 제1 반도체 칩(3)의 활성면이 기판(1)의 상면을 마주볼 수도 있다. 제1 반도체 칩(3)은 비메모리 반도체를 포함할 수 있다. 예를 들어, 제1 반도체 칩(3)은 로직 칩(logic-chip) 등을 포함할 수 있다. 제1 반도체 칩(3)은 제2 반도체 칩 스택(5)을 제어할 수 있다. 즉, 제1 반도체 칩(3)은 제2 반도체 칩 스택(5)에 대한 마스터 칩일 수 있다. 도 1a에 도시되지는 아니하였지만, 제1 반도체 칩(3)은 제2 반도체 칩 스택(5)보다 많은 I/O(Input/Output) 단자를 포함할 수 있다. 실시 예들에서, 제1 반도체 칩(3)은 제2 반도체 칩 스택(5)보다 많은 와이어 등에 연결될 수 있다. 제1 반도체 칩(3)은 제2 반도체 칩 스택(5) 보다, 상대적으로 많은 전자파를 방출할 수 있다.
내부 몰딩막(m1)은 제1 반도체 칩(3)을 둘러쌀 수 있다. 보다 구체적으로, 내부 몰딩막(m1)은 기판(1) 상에서 제1 반도체 칩(3)을 둘러쌀 수 있다. 예를 들어, 내부 몰딩막(m1)은 제1 반도체 칩(3)의 상면 및 측면 등을 둘러쌀 수 있다. 내부 몰딩막(m1)은 제1 반도체 칩(3)을 외부의 충격 및/또는 열 등으로부터 보호할 수 있다. 내부 몰딩막(m1)은 절연 물질을 포함할 수 있다. 예를 들어, 내부 몰딩막(m1)은 EMC(Epoxy Molding Compound) 등을 포함할 수 있다. 내부 몰딩막(m1)의 제2 방향(D2) 및 제3 방향(D3)으로의 길이는, 기판(1)의 제2 방향(D2) 및 제3 방향(D3)으로의 길이보다 작을 수 있다.
내부 차폐막(e1)은 내부 몰딩막(m1)을 둘러쌀 수 있다. 보다 구체적으로, 내부 차폐막(e1)은 기판(1) 상에서 내부 몰딩막(m1)을 둘러쌀 수 있다. 예를 들어, 내부 차폐막(e1)은 내부 몰딩막(m1)의 상면 및 측면 등을 둘러쌀 수 있다. 실시 예들에서, 내부 차폐막(e1)은 차폐 효과를 위해 일정 두께 이상일 것이 요구될 수 있다. 예를 들어, 내부 차폐막(e1)의 두께는 3μm 이상일 수 있다. 보다 구체적으로, 내부 차폐막(e1)의 두께는 6μm 이상이고, 10μm 이하일 수 있다. 그러나 이에 한정하는 것은 아니며, 구체적 설계 적용에 따라 전자파를 차폐하기 위한 다른 두께가 선정될 수도 있다. 내부 차폐막(e1)은 전도성 물질을 포함할 수 있다. 예를 들어, 내부 차폐막(e1)은 구리(Cu) 및/또는 은(Ag) 등을 포함할 수 있다. 내부 차폐막(e1)은 열 전도성 및 전지 전도성이 우수할 수 있다. 내부 차폐막(e1)은 기판(1)을 통해 접지될 수 있다. 이에 대한 상세한 설명은 도 1b 등을 참고하여 후술하도록 한다. 내부 차폐막(e1)은 내부 차폐막(e1)의 내부에서 발생하는 전자파를 차폐할 수 있다. 예를 들어, 내부 차폐막(e1)은 제1 반도체 칩(3)으로부터 발생하는 전자파를 차폐할 수 있다. 따라서 제1 반도체 칩(3)에서 발생하는 전자파에 의한 내부 차폐막(e1)의 외부로의 간섭 현상은 방지될 수 있다.
제2 반도체 칩 스택(5)은 내부 차폐막(e1) 상에 위치할 수 있다. 제2 반도체 칩 스택(5)은 제1 반도체 칩(3)과 구별되는 다른 종류의 반도체 칩을 포함할 수 있다. 예를 들어, 제2 반도체 칩 스택(5)은 메모리 칩을 포함할 수 있다. 실시 예들에서, 제2 반도체 칩 스택(5)은 복수 개의 메모리 칩을 포함할 수 있다. 예를 들어, 제2 반도체 칩 스택(5)은 제1 메모리 반도체(51), 제2 메모리 반도체(52), 제3 메모리 반도체(53) 및 제4 메모리 반도체(54) 등을 포함할 수 있다. 그러나 4개의 메모리 반도체에 한정하는 것은 아니며, 2개, 3개 혹은 5개 이상의 메모리 반도체를 포함할 수도 있다. 메모리 반도체의 각각은 제1 반도체 칩(3)보다 클 수 있다. 보다 구체적으로, 메모리 반도체의 평면적 관점에서의 면적은, 제1 반도체 칩(3)의 평면적 관점에서의 면적보다 클 수 있다. 예를 들어, 메모리 반도체의 제2 방향(D2)으로의 길이는, 제1 반도체 칩(3)의 제2 방향(D2)으로의 길이보다 클 수 있다. 메모리 반도체의 제3 방향(D3)으로의 길이는, 제1 반도체 칩(3)의 제3 방향(D3)으로의 길이보다 클 수 있다. 제1 반도체 칩(3)은 상대적으로 적은 면적 내에 많은 회로가 집적될 수 있다. 복수 개의 메모리 반도체는 상하로 적층될 수 있다. 예를 들어, 복수 개의 메모리 반도체의 각각은 서로 계단 형식으로 적층될 수 있다. 복수 개의 메모리 반도체가 계단 형식으로 적층되는 경우, 활성면의 일부가 노출될 수 있다. 제2 반도체 칩 스택(5)은 기판(1)에 전기적으로 연결될 수 있다. 예를 들어, 제2 반도체 칩 스택(5)은 도 1에 도시된 바와 같이 와이어 등을 이용하여 기판(1)에 전기적으로 연결될 수 있다. 제2 반도체 칩 스택(5)은 제1 반도체 칩(3)의 제어를 받을 수 있다. 즉, 제2 반도체 칩 스택(5)은 제1 반도체 칩(3)에 대한 슬레이브 칩일 수 있다. 제2 반도체 칩 스택(5)은 제1 반도체 칩(3)보다, 상대적으로 적은 전자파를 방출할 수 있다.
외부 몰딩막(m2)은 내부 차폐막(e1) 및/또는 제2 반도체 칩 스택(5)을 둘러쌀 수 있다. 보다 구체적으로, 외부 몰딩막(m2)은 기판(1) 상에서 내부 차폐막(e1) 및/또는 제2 반도체 칩 스택(5)을 둘러쌀 수 있다. 예를 들어, 외부 몰딩막(m2)은 내부 차폐막(e1)의 측면 및 상면, 제2 반도체 칩 스택(5)의 측면 및 상면 등을 둘러쌀 수 있다. 외부 몰딩막(m2)은 내부 차폐막(e1) 및/또는 제2 반도체 칩 스택(5)을 외부의 충격 및/또는 열 등으로부터 보호할 수 있다. 외부 몰딩막(m2)은 절연 물질을 포함할 수 있다. 예를 들어, 외부 몰딩막(m2)은 EMC(Epoxy Molding Compound) 등을 포함할 수 있다.
외부 차폐막(e2)은 외부 몰딩막(m2)을 둘러쌀 수 있다. 예를 들어, 외부 차폐막(e2)은 외부 몰딩막(m2)의 측면 및 상면 등을 둘러쌀 수 있다. 실시 예들에서, 외부 차폐막(e2)은 기판(1)의 측면까지 연장될 수 있다. 외부 차폐막(e2)은 전도성 물질을 포함할 수 있다. 예를 들어, 외부 차폐막(e2)은 구리(Cu) 및/또는 은(Ag) 등을 포함할 수 있다. 외부 차폐막(e2)은 접지될 수 있다. 예를 들어, 외부 차폐막(e2)은 마더보드(미도시) 등을 통해 접지될 수 있다. 외부 차폐막(e2)은 외부 차폐막(e2)의 내부에서 발생하는 전자파를 차폐할 수 있다. 예를 들어, 외부 차폐막(e2)은 제2 반도체 칩 스택(5)으로부터 발생하는 전자파를 차폐할 수 있다. 따라서 제2 반도체 칩 스택(5)에서 발생하는 전자파에 의한 외부 차폐막(e2)의 외부로의 간섭 현상은 방지될 수 있다.
도 1b를 참고하면, 내부 차폐막(e1)은 기판 몸체(11)의 상면(11u)에 의해 노출된 접지패드(113)에 접할 수 있다. 내부 차폐막(e1)은 접지패드(113)에 전기적으로 연결될 수 있다. 즉, 내부 차폐막(e1)은 접지패드(113)를 통해 접지될 수 있다. 접지패드(113)는 기판(1)의 하면(11b, 도 4 참고)에 의해 노출되는 외부 접지패드(133, 도 4 참고)에 전기적으로 연결될 수 있다. 외부 접지패드(133)는 접지 볼(133s, 도 4 참고)에 의해 외부에 접지될 수 있다. 따라서 내부 차폐막(e1)은 접지 볼(133s)에 의해 외부로 접지될 수 있다. 이에 대한 상세한 내용은 도 4를 참고하여 후술하도록 한다. 접지패드(113)는 평면적 관점에서 기판(1) 상에서 직사각형의 띠 형상으로 연장될 수 있다. 즉, 접지패드(113)는 제2 방향(D2) 및 제3 방향(D3) 상에 형성되는 평면 상에서 폐쇄된 직사각형 형상의 외형을 형성할 수 있다.
실시 예들에서, 접지패드(113) 상에 접지 댐(dam, 113x)이 더 제공될 수 있다. 접지 댐(113x)은 전도성 물질을 포함할 수 있다. 예를 들어, 접지 잼(113x)은 구리(Cu) 등을 포함할 수 있다. 접지 댐(113x)은 다양한 방법으로 형성될 수 있다. 예를 들어, 접지 댐(113x)은 마스크 등을 이용하여 증착 공정, 스프레이 공정 등을 통해 형성될 수 있다. 접지 댐(113x)은 접지패드(113)의 상면에 접촉할 수 있다. 접지 댐(113x)은 접지패드(113)에 전기적으로 연결될 수 있다. 접지 댐(113x)의 제2 방향(D2) 및 제3 방향(D3)으로의 길이는, 접지패드(113)의 제2 방향(D2) 및 제3 방향(D3)으로의 길이보다 작을 수 있다. 따라서 접지패드(113) 상에 접지 댐(113x)이 위치하여도, 접지패드(113)의 일부는 노출될 수 있다. 접지 댐(113x)은 내부 차폐막(e1)에 접할 수 있다. 보다 구체적으로, 접지 댐(113x)의 내측면은 내부 차폐막(e1)의 측면에 접촉할 수 있다. 접지 댐(113x)은 내부 차폐막(e1)에 전기적으로 연결될 수 있다. 접지 댐(113x)에 의해 내부 차폐막(e1)이 다른 구성과 전기적으로 연결되는 면적이 증가할 수 있다. 보다 구체적으로, 내부 차폐막(e1)이 다른 전도성 물질과 접촉하는 면적은, 내부 차폐막(e1)의 하면과 접지패드(113) 사이의 접촉 면적뿐만 아니라, 내부 차폐막(e1)의 측면과 접지 댐(113x) 사이의 접촉 면적을 더 포함할 수 있다. 따라서 내부 차폐막(e1)의 접지 효과는 향상될 수 있다. 실시 예들에서, 접지 댐(113x)은 평면적 관점에서 내부 차폐막(e1)을 둘러쌀 수 있다. 따라서 내부 차폐막(e1)의 측면의 하부는 모든 영역에서 접지 댐(113x)에 접할 수 있다.
도 2를 참고하면, 기판(1)은 직사각형 형상을 포함할 수 있다. 내부 차폐막(e1), 외부 차폐막(e2), 제1 반도체 칩(3) 및 제2 반도체 칩 스택(5)도 모두 직사각형 형상을 포함할 수 있다. 제1 반도체 칩(3)의 평면적 관점에서의 면적은 제2 반도체 칩 스택(5)의 평면적 관점에서의 면적보다 작을 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키지에 따르면, 제1 반도체 칩 및 내부 몰딩막을 둘러싸는 내부 차폐막이 제공될 수 있다. 따라서 제1 반도체 칩에서 발생하는 전자파가 외부로 새어나가는 것이 방지될 수 있다. 즉, 제1 반도체 칩에서 발생하는 전자파에 의한 전자파 간섭(Electro Magnetic Interference, EMI)이 방지될 수 있다. 예를 들어, 제1 반도체 칩에 의한 제2 반도체 칩으로의 EMI가 방지될 수 있다. 따라서 패키지 내부에 배치된 반도체 칩 간의 EMI가 방지되어, SI/PI(Signal Integrity/Power Integrity) 특성이 개선될 수 있다. 제1 반도체 칩이 로직 칩을 포함하는 경우, 제1 반도체 칩에서 많은 전자파가 방출될 수 있다. 제1 반도체 칩의 면적은 상대적으로 작지만, I/O 단자는 많을 수 있다. 따라서 제1 반도체 칩에서 더욱 많은 전자파가 방출될 수 있다. 내부 차폐막이 제1 반도체 칩을 둘러싸는 경우, 많은 전자파가 방출되는 부분을 외부로부터 차단시킬 수 있다. 따라서 제1 반도체 칩이 로직 칩을 포함하는 경우, 내부 차폐막에 의한 효과는 더욱 향상될 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키지에 따르면, 내부 차폐막이 제1 반도체 칩에서 발생하는 전자파를 차단하므로, 반도체 패키지의 외관에 스크래치 등이 발생하여도, 제1 반도체 칩에서 발생하는 전자파에 의한 EMI를 방지할 수 있다. 예를 들어, 반도체 패키지의 외관에 스크래치가 발생하여 외부 차폐막이 손상되는 경우에도, 제1 반도체 칩에 의한 EMI를 방지할 수 있다. 따라서 반도체 패키지의 불량률을 감소시키고, 수율을 향상시킬 수 있다.
도 3은 본 발명의 예시적인 실시 예들에 따른 반도체 패키지 제조방법을 나타낸 순서도이다.
도 3을 참고하면, 반도체 패키지 제조방법(S)이 제공될 수 있다. 반도체 패키지 제조방법(S)은 제1 반도체 칩을 배치하는 것(S1), 내부 몰딩막을 형성하는 것(S2), 내부 차폐막을 형성하는 것(S3), 제2 반도체 칩 스택을 배치하는 것(S4), 외부 몰딩막을 형성하는 것(S5) 및 외부 차폐막을 형성하는 것(S6) 등을 포함할 수 있다. 이하에서, 도 4 내지 도 12를 참고하여 반도체 패키지 제조방법(S)의 각 단계를 상세히 설명하도록 한다.
도 4 내지 도 12는 도 3의 순서도에 따른 반도체 패키지 제조방법을 순차적으로 나타낸 단면도들이다.
도 4를 참고하면, 기판(1)은 기판(1)의 상면(11u)에 의해 노출되는 접지패드(113), 제1 연결패드(111) 및 제2 연결패드(115) 등을 포함할 수 있다. 기판(1)은 기판(1)의 하면(11b)에 의해 노출되는 외부 접지패드(133) 및 외부 연결패드(131) 등을 더 포함할 수 있다. 외부 접지패드(133)에는 접지 볼(133s)이 결합될 수 있다. 접지 볼(133s)은 외부에 접지될 수 있다. 외부 접지패드(133)는 접지 라인(11i)을 통해 접지패드(113)에 전기적으로 연결될 수 있다. 제1 연결패드(111) 및 제2 연결패드(115) 등은 외부 연결패드(131)에 전기적으로 연결될 수 있다.
도 3 및 도 4를 참고하면, 제1 반도체 칩을 배치하는 것(S1)은 기판(1) 상에 제1 반도체 칩(3)을 접합시키는 것을 포함할 수 있다. 제1 반도체 칩(3)은 기판(1)에 전기적으로 연결될 수 있다. 예를 들어, 제1 반도체 칩(3)은 와이어 등에 의해 기판(1)에 전기적으로 연결될 수 있다. 제1 반도체 칩(3)은 제1 반도체 칩 접합층(3a)을 매개로 기판(1)의 상면(11u) 상에 접합될 수 있다. 제1 반도체 칩(3)은 몸체(31)의 상면(31u)에 의해 노출되는 제1 칩 패드(311)를 포함할 수 있다. 제1 칩 패드(311)는 제1 와이어(W1)에 의해 제1 연결패드(111)와 전기적으로 연결될 수 있다. 그러나 이에 한정하는 것은 아니며, 제1 반도체 칩(3)은 플립 칩 방식으로 기판(1)에 전기적으로 연결될 수도 있다.
도 3 및 도 5를 참고하면, 내부 몰딩막을 형성하는 것(S2)은 기판(1) 상에 몰딩 마스크(ms1)를 배치하는 것을 포함할 수 있다. 몰딩 마스크(ms1)는 몰딩 마스크 홀(ms1h)을 제공할 수 있다. 몰딩 마스크 홀(ms1h)에 제1 반도체 칩(3)이 배치되도록, 몰딩 마스크(ms1)는 기판(1) 상에 배치될 수 있다.
도 6을 참고하면, 기판(1) 상에 몰딩 마스크(ms1)가 배치된 상태에서, 몰딩 마스크 홀(ms1h)에 EMC 등이 채워질 수 있다. 실시 예들에서, 몰딩 마스크(ms1)의 상면(ms1u)까지 EMC 등이 채워질 수 있다. 그러나 이에 한정하는 것은 아니며, EMC 등은 몰딩 마스크(ms1)의 상면(ms1u)을 덮을 수도 있다. 몰딩 마스크 홀(ms1h)에 채워진 EMC 등은 내부 몰딩막(m1)을 형성할 수 있다.
도 7을 참고하면, 몰딩 마스크(ms1)를 기판(1)으로부터 제거할 수 있다. 몰딩 마스크 홀에 채워진 EMC 등이 경화되면, 내부 몰딩막(m1)이 기판(1) 상에 고정될 수 있다. 내부 몰딩막(m1)은 제1 반도체 칩(3)의 측면(31s) 및 상면(31u) 등을 둘러쌀 수 있다.
도 8을 참고하면, 내부 차폐막을 형성하는 것(S3)은 기판(1) 상에 차폐막 마스크(ms2)를 배치하는 것을 포함할 수 있다. 차폐막 마스크(ms2)는 차폐막 마스크 홀(ms2h)을 제공할 수 있다. 차폐막 마스크 홀(ms2h)에 제1 반도체 칩(3) 및 내부 몰딩막(m1)이 배치되도록, 차폐막 마스크(ms2)는 기판(1) 상에 배치될 수 있다.
도 9를 참고하면, 기판(1) 상에 차폐막 마스크(ms2)가 배치된 상태에서 차폐막 마스크(ms2) 및 내부 몰딩막(m1) 상에 전도성 물질이 형성될 수 있다. 전도성 물질은 다양한 방법으로 형성될 수 있다. 즉, 전도성 물질은 코팅 공정, 스프레이 공정, 증착 공정 및 도금 공정 등을 통해 형성될 수 있다. 예를 들어, 전도성 물질이 구리(Cu) 등을 포함하는 경우, 전도성 물질은 화학기상증착(Chemical Vapor Deposition, CVD) 또는 물리기상증착(Physical Vapor Deposition, PVD) 등을 통해 형성될 수 있다. 전도성 물질이 은(Ag) 등을 포함하는 경우, 전도성 물질은 스프레이 코팅 공정을 통해 형성될 수 있다. 그러나 이에 한정하는 것은 아니고, 전도성 물질은 그 밖의 다양한 증착 공정, 전해 도금법, 무전해 도금법 등을 이용해 형성될 수도 있다. 전도성 물질은 내부 몰딩막(m1)의 상면(m1u) 및 측면(m1s)을 둘러쌀 수 있다. 내부 몰딩막(m1)의 상면(m1u) 및 측면(m1s)을 둘러싼 전도성 물질은 내부 차폐막(e1)을 형성할 수 있다. 내부 차폐막(e1)의 상부(e11)는 내부 몰딩막(m1)의 상면(m1u)을 덮을 수 있다. 내부 차폐막(e1)의 측부(e12)는 내부 몰딩막(m1)의 측면(m1s)을 덮을 수 있다. 차폐막 마스크(ms2)의 상면(ms2u) 상에도 전도성 물질(e1x)이 도포될 수 있다.
도 10을 참고하면, 차폐막 마스크(ms2)를 기판(1)으로부터 제거할 수 있다. 차폐막 마스크(ms2) 상에 도포된 전도성 물질은 차폐막 마스크(ms2)와 함께 제거될 수 있다. 내부 몰딩막(m1)을 둘러싼 전도성 물질만이 남아, 내부 차폐막(e1)을 형성할 수 있다. 내부 차폐막(e1)은 접지 댐(113x)과 접촉할 수 있다.
도 11을 참고하면, 제2 반도체 칩 스택을 배치하는 것(S4)은 내부 차폐막(e1) 상에 제2 반도체 칩 스택(5)을 배치하는 것을 포함할 수 있다. 제2 반도체 칩 스택(5)이 4개의 메모리 칩을 포함하는 경우, 각 메모리 칩 및 내부 차폐막(e1)은 메모리 칩 접합층(51a, 52a, 53a, 54a)을 통해 접합될 수 있다. 각 메모리 칩이 계단 형식으로 적층되는 경우, 각 메모리 칩은 메모리 칩 패드(511, 21, 531, 541)를 노출시킬 수 있다. 각 메모리 칩은 메모리 칩 패드(511, 521, 531, 541)를 통해 제2 연결패드(115)에 전기적으로 연결될 수 있다. 예를 들어, 메모리 칩 패드(511, 521, 531, 541)의 각각은 제2 와이어들(W21, W22, W23, W24)을 통해 제2 연결패드(115)에 전기적으로 연결될 수 있다. 즉, 제2 반도체 칩 스택(5)은 기판(1)에 전기적으로 연결될 수 있다. 따라서 제2 반도체 칩 스택(5)은 기판(1)을 통해 제1 반도체 칩(3)에 전기적으로 연결될 수 있다.
도 12를 참고하면, 외부 몰딩막을 형성하는 것(S5)은 내부 차폐막(e1) 및 제2 반도체 칩 스택(5)을 둘러싸는 외부 몰딩막(m2)을 형성하는 것을 포함할 수 있다. 외부 몰딩막(m2)은 도 5 내지 도 7을 참고하여 설명한 내부 몰딩막을 형성하는 것(S2)과 실질적으로 동일 또는 유사한 방법으로 형성될 수 있다. 외부 몰딩막(m2)은 내부 차폐막(e1)의 측면 및 상면 등을 둘러쌀 수 있다.
외부 차폐막을 형성하는 것(S6)은 외부 몰딩막(m2)의 상면 및 측면을 둘러싸는 외부 차폐막(e2)을 형성하는 것을 포함할 수 있다. 외부 차폐막(e2)은 도 8 내지 도 10을 참고하여 설명한 내부 차폐막을 형성하는 것(S3)과 실질적으로 동일 또는 유사한 방법으로 형성될 수 있다. 외부 차폐막을 형성하는 것(S6)이 완료되면, 도 1의 반도체 패키지(P)가 완성될 수 있다. 실시 예들에서, 외부 차폐막을 덮는 EMI 차폐 테잎이 더 제공될 수 있으나, 이에 한정하는 것은 아니다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키지 제조방법에 의하면, 외부 몰딩막을 형성하기 전에, 제1 반도체 칩을 덮는 내부 몰딩막과, 내부 몰딩막을 덮는 내부 차폐막을 형성할 수 있다. 따라서 내부 차폐막은 외부 몰딩막에 의해 보호받을 수 있다. 이예 따라 내부 차폐막은 외부 충격 등으로부터 보호될 수 있다. 내부 차폐막은 외부 충격에 의해 손상되지 아니할 수 있다. 외부 충격에 의해 반도체 패키지의 외면이 손상되어도, 내부 차폐막은 손상되지 아니할 수 있다. 따라서 반도체 패키지의 외면이 손상되어도, 제1 반도체 칩으로부터 발생하는 전자파에 의해 반도체 패키지 외부에 EMI가 발생하는 것을 차단할 수 있다.
도 13은 본 발명의 예시적인 실시 예들에 따른 반도체 패키지를 나타낸 단면도이고, 도 14는 본 발명의 예시적인 실시 예들에 따른 반도체 패키지 제조방법을 나타낸 순서도이다.
이하에서, 도 1a 내지 도 12를 참고하여 설명한 것과 실질적으로 동일 또는 유사한 내용에 대한 것은 편의 상 설명을 생략할 수 있다.
도 13을 참고하면, 제1 반도체 칩(3)을 둘러싸는 접착부(f)가 제공될 수 있다. 접착부(f)는 제1 반도체 칩(3)을 보호할 수 있다. 실시 예들에서, 접착부(f)는 FOD(Film on Die) 등을 포함할 수 있다. 보다 구체적으로, 접착부(f)는 절연성 폴리머 등을 포함할 수 있다. 접착부(f)의 상측에 지지 층(dc)이 배치될 수 있다. 실시 예들에서, 지지 층(dc)은 더미 칩(dummy chip) 등을 포함할 수 있다. 즉, 지지 층(dc)은 스페이서(spacer)일 수 있다. 지지 층(dc)은 도전성 구성요소를 포함하지 아니할 수 있다. 예를 들어, 지지 층(dc)은 실리콘(Si)계 절연물질, 폴리머 블록 등을 포함할 수 있다. 지지 층(dc)은 제1 반도체 칩(3), 기판(1) 및/또는 제2 반도체 칩 스택(5) 등과 전기적으로 연결되지 아니할 수 있다. 그러나 이에 한정하는 것은 아니고, 지지 층(dc)은 메모리 칩 등을 포함할 수도 있다. 접착부(f)와 지지 층(dc)의 면적은 실질적으로 동일 또는 유사할 수 있다. 즉, 접착부(f)와 지지 층(dc)의 평면적 관점에서의 면적은 실질적으로 동일 또는 유사할 수 있다. 내부 차폐막(e1)은 접착부(f) 및 지지 층(dc)을 둘러쌀 수 있다.
도 14를 참고하면, 반도체 패키지 제조방법(S')은 제1 반도체 칩을 배치하는 것(S11'), 접착부를 덮는 내부 차폐막을 형성하는 것(S12'), 접착부 및 내부 차폐막을 제1 반도체 칩 상에 배치하는 것(S2'), 제2 반도체 칩 스택을 배치하는 것(S3'), 외부 몰딩막을 형성하는 것(S4') 및 외부 차폐막을 형성하는 것(S5')을 포함할 수 있다. 이하에서, 도 15 내지 도 18을 참고하여, 반도체 패키지 제조방법(S')의 각 단계를 상세히 설명하도록 한다.
도 15 내지 도 18은 도 14의 순서도에 따른 반도체 패키지 제조방법을 순차적으로 나타낸 단면도들이다.
도 15를 참고하면, 지지 층(dc) 하에 접착부(f)가 위치할 수 있다. 지지 층(dc)은 접착부(f) 상에 내부 차폐막(e1', 도 16 등 참고)이 형성될 수 있도록, 접착부(f)의 형상을 일정하게 유지시킬 수 있다.
도 도 14 및 16을 참고하면, 접착부를 덮는 내부 차폐막을 형성하는 것(S12')은 지지 층(dc) 및 접착부(f) 상에 내부 차폐막(e1')이 형성되는 것을 포함할 수 있다. 내부 차폐막(e1')은 지지 층(dc) 및 접착부(f)를 둘러쌀 수 있다. 보다 구체적으로, 지지 층(dc)의 상면과 측면, 접착부(f)의 측면을 둘러쌀 수 있다. 내부 차폐막(e1')의 상부(e11')는 지지 층(dc)의 상면에 접촉할 수 있다. 내부 차폐막(e1')의 측부(e12')는 지지 층(dc)의 측면 및 접착부(f)의 측면을 둘러쌀 수 있다. 실시 예들에서, 내부 차폐막(e1')은 다양한 방법으로 형성될 수 있다. 즉, 내부 차폐막(e1')은 코팅 공정, 스프레이 공정, 증착 공정 및 도금 공정 등을 통해 형성될 수 있다. 예를 들어, 내부 차폐막(e1')이 구리(Cu) 등을 포함하는 경우, 내부 차폐막(e1')은 화학기상증착(Chemical Vapor Deposition, CVD) 또는 물리기상증착(Physical Vapor Deposition, PVD) 등을 통해 형성될 수 있다. 내부 차폐막(e1')이 은(Ag) 등을 포함하는 경우, 내부 차폐막(e1')은 스프레이 코팅 공정을 통해 형성될 수 있다. 그러나 이에 한정하는 것은 아니고, 내부 차폐막(e1')은 그 밖의 다양한 증착 공정, 전해 도금법, 무전해 도금법 등을 이용해 형성될 수도 있다.
도 14, 도 17 및 도 18을 참고하면, 접착부 및 내부 차폐막을 제1 반도체 칩 상에 배치하는 것(S2')은 접착부(f) 및 내부 차폐막(e1') 등을 기판(1) 상에서 위에서 아래로 누르는 것을 포함할 수 있다. 접착부(f)의 일부는 제1 반도체 칩(3)에 의해 압축될 수 있다. 접착부(f)는 제1 반도체 칩(3)을 둘러쌀 수 있다. 접착부(f)가 기판(1) 상에 배치되면, 경화 과정을 거쳐 접착부(f)를 기판(1) 상에 고정시킬 수 있다.
도 19는 본 발명의 예시적인 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
이하에서, 도 1a 내지 도 18을 참고하여 설명한 것과 실질적으로 동일 또는 유사한 내용에 대한 것은 편의 상 설명을 생략할 수 있다.
도 19를 참고하면, 반도체 패키지(P'')는 기판(1''), 제1 반도체 칩(3''), 내부 몰딩막(m1''), 내부 차폐막(e1''), 제2 반도체 칩 스택(5''), 외부 몰딩막(m2'') 및 외부 차폐막(e2'') 등을 포함할 수 있다. 도 19의 반도체 패키지(P'')는 도 1 등을 참고하여 설명한 것과는 달리, 제1 반도체 칩(3'')과 제2 반도체 칩 스택(5'')이 수평 방향으로 이격될 수 있다. 즉, 제2 반도체 칩 스택(5'')은 내부 차폐막(e1'') 상에 위치하지 아니할 수 있다. 제1 반도체 칩(3'')과 제2 반도체 칩 스택(5'')은 기판(1'')을 통해 전기적으로 연결될 수 있다. 제2 반도체 칩 스택(5'')은 도 19에 도시된 것과 같이 와이어 등을 이용하여 기판(1'')에 전기적으로 연결될 수 있으나, 이에 한정하는 것은 아니다. 즉, 제2 반도체 칩 스택(5'')은 TSV(Through Silicon Via) 등의 방식을 통하여 기판(1'')에 전기적으로 연결될 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
P: 반도체 패키지
1: 기판
3: 제1 반도체 칩
5: 제2 반도체 칩 스택
e1: 내부 차폐막
e2: 외부 차폐막
m1: 내부 몰딩막
m2: 외부 몰딩막

Claims (10)

  1. 기판;
    상기 기판 상의 제1 반도체 칩;
    상기 기판 상에서 상기 제1 반도체 칩을 둘러싸는 내부 몰딩막;
    상기 기판 상에서 상기 내부 몰딩막을 둘러싸는 내부 차폐막;
    상기 내부 차폐막 상의 제2 반도체 칩 스택;
    상기 기판 상에서 상기 내부 차폐막 및 상기 제2 반도체 칩 스택을 둘러싸는 외부 몰딩막; 및
    상기 외부 몰딩막을 둘러싸는 외부 차폐막; 을 포함하되,
    상기 내부 차폐막 및 상기 외부 차폐막은 전도성 물질을 포함하고,
    상기 내부 차폐막은 상기 기판의 접지패드에 전기적으로 연결되는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1 반도체 칩은 로직 칩을 포함하고,
    상기 제2 반도체 칩 스택은 복수 개의 메모리 칩을 포함하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 내부 차폐막의 두께는 3μm 이상이고, 10μm 이하인 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 접지패드 상의 접지 댐(dam)을 더 포함하되,
    상기 접지 댐은 전도성 물질을 포함하여 상기 접지패드와 전기적으로 연결되며,
    상기 내부 차폐막의 측면은 상기 접지 댐의 측면에 접촉하는 반도체 패키지.
  5. 기판;
    상기 기판 상의 제1 반도체 칩;
    상기 제1 반도체 칩을 둘러싸는 접착부;
    상기 접착부 상의 지지 층;
    상기 접착부 및 상기 지지 층을 둘러싸는 내부 차폐막;
    상기 내부 차폐막 상의 제2 반도체 칩;
    상기 내부 차폐막 및 상기 제2 반도체 칩을 둘러싸는 외부 몰딩막; 및
    상기 외부 몰딩막을 둘러싸는 외부 차폐막; 을 포함하되,
    상기 내부 차폐막 및 상기 외부 차폐막은 전도성 물질을 포함하고,
    상기 내부 차폐막은 상기 기판의 접지패드에 전기적으로 연결되며,
    상기 제1 반도체 칩은 상기 제2 반도체 칩과 다른 종류의 반도체 칩을 포함하는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 지지 층은 더미 칩(dummy chip)을 포함하는 반도체 패키지.
  7. 제 5 항에 있어서,
    상기 접착부는 FOD(Film On Die)를 포함하는 반도체 패키지.
  8. 기판 상에 제1 반도체 칩을 배치하는 것;
    내부 차폐막을 형성하는 것;
    상기 내부 차폐막 상에 제2 반도체 칩 스택을 배치하는 것;
    상기 기판 상에서 상기 내부 차폐막 및 상기 제2 반도체 칩 스택을 둘러싸는 외부 몰딩막을 형성하는 것; 및
    상기 외부 몰딩막을 둘러싸는 외부 차폐막을 형성하는 것; 을 포함하되,
    상기 내부 차폐막 및 상기 외부 차폐막은 전도성 물질을 포함하며,
    상기 내부 차폐막은 상기 기판 상에서 상기 제1 반도체 칩을 둘러싸되, 상기 내부 차폐막은 상기 기판의 접지패드에 전기적으로 연결되는 반도체 패키지 제조방법.
  9. 제 8 항에 있어서,
    상기 기판 상에서 상기 제1 반도체 칩을 둘러싸는 내부 몰딩막을 형성하는 것을 더 포함하되,
    상기 내부 차폐막을 형성하는 것은 상기 제1 반도체 칩을 둘러싸는 상기 내부 몰딩막 상에 상기 내부 차폐막을 형성하는 것을 포함하는 반도체 패키지 제조방법.
  10. 제 8 항에 있어서,
    상기 내부 차폐막을 형성하는 것은 접착부 상에 내부 차폐막을 형성하는 것을 포함하되,
    상기 접착부 및 상기 내부 차폐막을 상기 제1 반도체 칩 상에 배치하는 것을 더 포함하는 반도체 패키지 제조방법.


KR1020200074531A 2020-06-18 2020-06-18 반도체 패키지 및 그 제조방법 KR20210156669A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200074531A KR20210156669A (ko) 2020-06-18 2020-06-18 반도체 패키지 및 그 제조방법
US17/171,708 US11694969B2 (en) 2020-06-18 2021-02-09 Semiconductor package and method of fabricating the same
US18/204,505 US20230326873A1 (en) 2020-06-18 2023-06-01 Semiconductor package and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200074531A KR20210156669A (ko) 2020-06-18 2020-06-18 반도체 패키지 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20210156669A true KR20210156669A (ko) 2021-12-27

Family

ID=79022430

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200074531A KR20210156669A (ko) 2020-06-18 2020-06-18 반도체 패키지 및 그 제조방법

Country Status (2)

Country Link
US (2) US11694969B2 (ko)
KR (1) KR20210156669A (ko)

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080004731A (ko) 2006-07-06 2008-01-10 엘지이노텍 주식회사 반도체 패키지
TW200903769A (en) 2007-07-13 2009-01-16 Ind Tech Res Inst An integrated circuit package structure with EMI shielding
KR20090117212A (ko) 2008-05-09 2009-11-12 엘지마이크론 주식회사 교차부 확장 메쉬 형상을 갖는 ｅｍｉ 필터,디스플레이장치 및 이의 제조 방법
KR101855294B1 (ko) * 2010-06-10 2018-05-08 삼성전자주식회사 반도체 패키지
US20120228751A1 (en) 2011-03-07 2012-09-13 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the same
US8969136B2 (en) 2011-03-25 2015-03-03 Stats Chippac Ltd. Integrated circuit packaging system for electromagnetic interference shielding and method of manufacture thereof
US9601464B2 (en) 2014-07-10 2017-03-21 Apple Inc. Thermally enhanced package-on-package structure
KR20160120074A (ko) 2015-04-07 2016-10-17 (주)와이솔 반도체 패키지 및 그 제조 방법
US9721903B2 (en) 2015-12-21 2017-08-01 Apple Inc. Vertical interconnects for self shielded system in package (SiP) modules
US20190341352A1 (en) 2018-05-02 2019-11-07 Qualcomm Incorporated Tapered corner package for emi shield

Also Published As

Publication number Publication date
US20230326873A1 (en) 2023-10-12
US11694969B2 (en) 2023-07-04
US20210398912A1 (en) 2021-12-23

Similar Documents

Publication Publication Date Title
US10381312B2 (en) Semiconductor package and method of manufacturing the same
US10062582B2 (en) Fabrication method of package having ESD and EMI preventing functions
TWI387070B (zh) 晶片封裝體及其製作方法
US10109593B2 (en) Self shielded system in package (SiP) modules
KR20140057979A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
US8766416B2 (en) Semiconductor package and fabrication method thereof
US20220254695A1 (en) Embedded package structure and preparation method therefor, and terminal
KR20140057982A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
US20060091517A1 (en) Stacked semiconductor multi-chip package
US10847480B2 (en) Semiconductor package with in-package compartmental shielding and fabrication method thereof
CN107785277B (zh) 电子封装结构及其制法
US9837378B2 (en) Fan-out 3D IC integration structure without substrate and method of making the same
US20200343196A1 (en) Semiconductor package and fabrication method thereof
TWI447888B (zh) 具有凹部之半導體結構及其製造方法
TWI713190B (zh) 電子封裝件及其製法
KR20110020548A (ko) 반도체 패키지 및 그의 제조방법
TW202135245A (zh) 晶片封裝結構及其製造方法
US20200168557A1 (en) Semiconductor package and fabrication method thereof
TWI484616B (zh) 具電磁干擾屏蔽之封裝模組
US10964632B2 (en) Semiconductor device
KR20200064869A (ko) 반도체 패키지 및 그것의 제조 방법
KR20210156669A (ko) 반도체 패키지 및 그 제조방법
KR101741648B1 (ko) 전자파 차폐 수단을 갖는 반도체 패키지 및 그 제조 방법
CN106653734B (zh) 具有电磁干扰屏蔽的半导体装置及其制造方法
KR102060307B1 (ko) 반도체 패키지