JP6414637B2 - 高周波モジュール - Google Patents

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Description

本発明は、配線基板に実装された複数の部品を被覆する封止樹脂層と、部品間のノイズの相互干渉を防止するためのシールド壁とを備える高周波モジュールに関する。
携帯端末装置などに搭載される高周波モジュールには、電磁波を遮蔽するためのシールド層が設けられる場合がある。この種の高周波モジュールの中には、配線基板上に実装された部品がモールド樹脂で被覆され、該モールド樹脂の表面を被覆するようにシールド層が設けられるものがある。
このようなシールド層は、外部からのノイズを遮蔽するために設けられているが、配線基板に複数の部品が実装される場合は、これらの部品から発生するノイズが、他の部品に干渉するという問題がある。そこで、従来では、外部のみならず、実装部品間のノイズを相互に遮蔽するシールドが設けられた高周波モジュールが提案されている。
例えば、図１９に示すように、特許文献１に記載の高周波モジュール１００は、配線基板１０１上に２つの部品１０２が実装され、両部品１０２がモールド樹脂層１０３により封止される。モールド樹脂層１０３の両部品間には、当該モールド樹脂層１０３および配線基板１０１上のグランド電極１０５を貫通するスリットＳが形成される。シールド層１０４は、モールド樹脂層１０３の表面を被覆するとともにスリットＳに充填される導電性樹脂により形成される。また、スリットＳに充填された導電性樹脂は、配線基板１０１に形成されたグランド電極１０５に電気的に接続される。
この場合、モールド樹脂層１０３の表面を被覆する導電性樹脂により、部品１０２に対する外部からのノイズを遮蔽できる。また、スリットＳに充填された導電性樹脂により両部品１０２間のノイズの相互干渉を防止することもできる。
また、シールド層１０４は、配線基板１０１のグランド電極１０５との接続に不具合が生じるとシールド特性が劣化するが、この高周波モジュール１００は、スリットＳがグランド電極１０５を貫通することで両者の電気的な接続を確実に行うように構成されている。
特開２０１０−２２５６２０号公報（段落００２５〜００２６、図１等参照）
近年、この種の高周波モジュールの小型・高機能化に伴い、部品間のノイズの相互干渉を防止するシールドを途中で曲げて、配線基板の実装面を無駄なく利用したいという要望がある。しかしながら、上述のスリットＳは、ダイシングで形成されるため、途中で方向を変えるのが困難である。また、スリットＳにより配線基板１０１がハーフカットされた状態になるため、高周波モジュール１００が割れやすいという課題がある。さらに、スリットＳの形成時の熱や衝撃などで、配線基板１０１のスリットＳの真下の配線電極が断線したり、変形したりするおそれもある。
本発明は、上記した課題に鑑みてなされたものであり、実装部品間のシールド特性を向上させつつ、配線基板の内部配線電極の変形や断線を低減することができるとともに、小型化が可能な高周波モジュールを提供することを目的とする。
上記した目的を達成するために、本発明の高周波モジュールは、配線基板と、前記配線基板の一方主面に実装された複数の部品と、前記配線基板の前記一方主面に積層され、前記複数の部品を封止する封止樹脂層と、前記封止樹脂層内において、前記複数の部品のうち所定の部品と他の部品との間に配置されたシールド壁と、前記配線基板の前記一方主面と前記シールド壁との間で、前記配線基板の平面視で前記シールド壁と重なるように配設された表層導体とを備え、前記シールド壁は、前記平面視で屈曲部を有する折れ線状を成し、前記屈曲部に、前記表層導体を貫通する第１突出部と、前記平面視で前記第１突出部と異なる位置において、前記表層導体を貫通する第２突出部とを有することを特徴としている。
この場合、シールド壁が平面視で屈曲部を有する折れ線状を成すため、シールド壁が平面視で直線状に形成される場合と比較して、１つのシールド壁でノイズの相互干渉を防止したい部品の配置自由度が向上し、これに伴って高周波モジュールの小型化が容易になる。
また、第１突出部が表層導体を貫通するため、シールド壁が表層導体の表面に接触することで両者の接続を図る構成と比較して、シールド壁と表層導体を確実に接続することができる。また、表層導体が接地用のグランド電極を構成したり、表層導体を配線基板の内部に形成されたグランド電極に接続したりすることで、シールド壁のシールド特性の向上を図ることができる。
また、シールド壁は、屈曲部に位置する第１突出部で表層導体を貫通する構成のため、従来のダイシングでシールド壁を形成する場合のように、シールド壁の表層導体側の端部の全体が表層導体を貫通する構成と比較して、モジュールが割れにくくなり、配線基板の内部に形成された配線電極の断線や変形を低減することができる。
また、シールド壁と表層導体との接続が確実に行われる箇所が増えるため、シールド壁と表層導体との接続性がさらに向上する。
また、前記配線基板は、前記平面視で前記第１突出部または前記第２突出部のいずれかに重なる位置で、前記シールド壁との間で前記表層導体を挟むように設けられたビア導体を有し、平面視で前記ビア導体に重なる前記第１突出部または前記第２突出部は、前記表層導体を貫通する側の端部が当該ビア導体に接続されていてもよい。この場合、ビア導体と第１または第２突出部とを確実に接続することができる。
また、前記ビア導体が、前記配線基板の内部に形成された接地用のグランド電極に接続されていてもよい。この場合、シールド壁とグランド電極とを確実に接続することができるため、シールド壁のシールド特性の安定化を図ることができる。
また、前記配線基板は、前記平面視で前記シールド壁を跨ぐように配設された内部配線電極を有し、前記内部配線電極は、前記平面視で前記第１突出部および前記第２突出部のいずれにも重ならないように配設されていてもよい。例えば、シールド壁をレーザやドリル加工で形成する場合、シールド壁の加工時に配線基板に作用する熱や衝撃は、第１、第２突出部の真下が強い。そのため、シールド壁を跨ぐ内部配線電極を、第１、第２突出部のいずれにも重ならないように配設することで、シールド壁の形成に起因する内部配線電極の断線や変形を低減することができる。
また、前記表層導体は、前記平面視で前記シールド壁の一部と重なるように設けられ、前記シールド壁の前記一部は、前記第１突出部および前記第２突出部を含んでいてもよい。この構成によると、表層導体が、平面視でシールド壁の全体に重なるように形成される場合と比較して、配線基板の一方主面の配線電極等の設計スペースを増やすことができる。
また、前記配線基板は複数の配線層が積層された多層配線基板であり、前記内部配線電極は、前記複数の配線層のうち最も前記一方主面側に配置された配線層にあってもよい。内部配線電極が配線基板の一方主面に最も近い配線層にあると、シールド壁形成時の熱や衝撃の影響を受けやすい。そこで、シールド壁形成時の熱や衝撃が最も強くなる第１、第２突出部のいずれにも重ならないように内部配線電極を配置することで、内部配線電極の断線や変形を低減することができる。
また、前記表層導体が設けられた配線層よりも一層下の配線層に設けられ、平面視で前記表層導体と重なる保護内部導体をさらに備え、前記第１突出部は前記保護内部導体と電気的に接続されていてもよい。この構成によると、保護内部導体の下部に位置する層の損傷を防ぐことが可能になる。
本発明によれば、第１突出部および第２突出部が表層導体を貫通することにより、シールド壁が表層導体に接続されるため、シールド壁と表層導体を確実に接続することができる。また、シールド壁が、第１突出部および第２突出部で表層導体に接続される構成のため、従来のダイシングでシールド壁を形成する場合のように、シールド壁の表層導体側の端部の全体が表層導体を貫通する構成と比較して、モジュールが割れにくくなり、配線基板の内部に形成された配線電極の断線や変形を低減することができる。
本発明の第１実施形態にかかる高周波モジュールの平面図である。 図１のＡ−Ａ矢視断面図である。 図１のシールド壁の変形例を示す図である。 図１のシールド壁の他の変形例を示す図である。 本発明の第２実施形態にかかる高周波モジュールを示す図である。 図５のシールド壁の変形例を示す図である。 本発明の第３実施形態にかかる高周波モジュールの平面図である。 図７のＢ−Ｂ矢視断面図である。 図７のシールド壁の変形例を示す図である。 図７のシールド壁の他の変形例を示す図である。 本発明の第４実施形態にかかる高周波モジュールの平面図である。 図１１のＣ−Ｃ矢視断面図である。 図１１の内部配線電極を示す図である。 図１１の表層導体の変形例を示す図である。 本発明の第５実施形態にかかる高周波モジュールの断面図である。 図１５のシールド壁の変形例を示す図である。 本発明の第６実施形態にかかる高周波モジュールの断面図である。 図１７のシールド壁の変形例を示す図である。 従来の高周波モジュールの断面図である。
＜第１実施形態＞
本発明の第１実施形態にかかる高周波モジュール１ａについて、図１および図２を参照して説明する。なお、図１は高周波モジュールの平面図、図２は図１のＡ−Ａ矢視断面図である。また、図１では、シールド膜６の天面部分を図示省略している。
この実施形態にかかる高周波モジュール１ａは、図１および図２に示すように、多層配線基板２（本発明の「配線基板」に相当）と、該多層配線基板２の上面２０ａに実装された複数の部品３ａ，３ｂと、多層配線基板２の上面２０ａに積層された封止樹脂層４と、封止樹脂層４の表面を被覆するシールド膜６と、封止樹脂層４内に設けられたシールド壁５と、多層配線基板２の上面２０ａとシールド壁５との間に配設された表層導体８ａとを備え、例えば、高周波信号が用いられる電子機器のマザー基板等に搭載される。
多層配線基板２は、例えば、低温同時焼成セラミックやガラスエポキシ樹脂などで形成された複数の絶縁層２ａ〜２ｄが積層されて成る。多層配線基板２の上面２０ａ（本発明の「配線基板の一方主面」に相当）には、各部品３ａ，３ｂの実装用の実装電極７や表層導体８ａが形成されるとともに、下面２０ｃには、外部接続用の複数の外部電極９が形成される。また、この実施形態では、隣接する絶縁層２ａ〜２ｄ間それぞれに、各種の内部配線電極１０ａ〜１２ａを有する配線層１０〜１２が配置される。これにより、多層配線基板２は、絶縁層２ａ〜２ｄと配線層１０〜１２が交互に積層されたような構造になっている。また、多層配線基板２の内部には、異なる配線層１０〜１２の内部配線電極１０ａ〜１２ａ同士を接続するための複数のビア導体１４が形成される。
実装電極７、表層導体８ａ、外部電極９および内部配線電極１０ａ〜１２ａは、いずれもＣｕやＡｇ、Ａｌ等の配線電極として一般的に採用される金属で形成されている。また、各ビア導体１４は、ＡｇやＣｕ等の金属で形成されている。なお、各実装電極７、表層導体８ａ、各外部電極９には、Ｎｉ／Ａｕめっきがそれぞれ施されていてもよい。また、表層導体８ａには、例えば、半田膜等の表層導体８ａを保護する金属部材が接合されていてもよい。
各部品３ａ，３ｂは、ＳｉやＧａＡｓ等の半導体で形成された半導体素子や、チップインダクタ、チップコンデンサ、チップ抵抗等のチップ部品で構成される。
封止樹脂層４は、多層配線基板２の上面２０ａと各部品３ａ，３ｂとを被覆するように多層配線基板２に積層される。封止樹脂層４は、エポキシ樹脂等の封止樹脂として一般的に採用される樹脂で形成することができる。
シールド膜６は、多層配線基板２内の各種内部配線電極１０ａ〜１２ａや各部品３ａ，３ｂに対する外部からのノイズを遮蔽するためのものであり、封止樹脂層４の多層配線基板２の上面２０ａとの反対面４ａおよび周側面４ｂ、並びに多層配線基板２の側面２０ｂを被覆するように封止樹脂層４に積層される。なお、シールド膜６は、多層配線基板２の側面２０ｂに露出したグランド電極（図示省略）に接続されている。
また、シールド膜６は、封止樹脂層４の表面に積層された密着膜と、密着膜に積層された導電膜と、導電膜に積層された保護膜とを有する多層構造で形成することができる。
密着膜は、導電膜と封止樹脂層４との密着強度を高めるために設けられたものであり、例えば、ＳＵＳなどの金属で形成することができる。導電膜は、シールド膜６の実質的なシールド機能を担う層であり、例えば、Ｃｕ、Ａｇ、Ａｌのうちのいずれかの金属で形成することができる。保護膜は、導電膜が腐食したり、傷が付いたりするのを防止するために設けられたものであり、例えば、ＳＵＳで形成することができる。
シールド壁５は、封止樹脂層４内で所定の部品３ａ，３ｂ間に配置される。具体的には、この実施形態のシールド壁５は、図１に示すように、多層配線基板２の上面２０ａを２つの領域に区切るように配設され、当該区切られた領域間の各部品３ａ，３ｂの間でノイズの相互干渉を防止する。また、シールド壁５は、その上端部がシールド膜６の天面と電気的に接続される。
また、シールド壁５は、多層配線基板２の平面視（多層配線基板２の上面２０ａに垂直な方向から見た平面視であり、以下平面視という）で２つの屈曲部５ａ１，５ａ２を有する折れ線状を成している。なお、図１では、シールド壁５の屈曲部５ａ１，５ａ２が形成している角度は平面視で９０°であるが、本発明において、屈曲部５ａ１，５ａ２が形成する角度は９０°でなくてもよく、また、鋭角や鈍角に限定されない。
表層導体８ａは、多層配線基板２の上面２０ａとシールド壁５との間で、平面視でシールド壁５と重なるように配置される。具体的には、表層導体８ａは、平面視でシールド壁５を投影したような線状であり、シールド壁５よりも幅広の折れ線状に形成される。なお、表層導体８ａは、多層配線基板２の内部の配線層１０〜１２に設けられた接地用のグランド電極（図示省略）に接続されている。
シールド壁５と表層導体８ａとの接続構造について説明すると、図２に示すように、シールド壁５の下端部には、平面視で屈曲部５ａ１，５ａ２に重なるそれぞれの位置に突出部５ｂ１，５ｂ２（本発明の「第１突出部」に相当）が設けられる。両突出部５ｂ１，５ｂ２は、いずれも表層導体８ａを貫通し、先端が多層配線基板２の内部に入り込むように形成されることで表層導体８ａに接続している。シールド壁５の下端部のその他の部分は、表層導体８ａを貫通せずに接するように設けられることで表層導体８ａに接続している。
シールド壁５は、例えば、Ｃｕ、Ａｇ、Ａｌのいずれかの金属フィラを含有する導電性ペーストで形成される。なお、封止樹脂層４にレーザ加工などでシールド壁５用の溝を形成し、該溝にスパッタリングなどの成膜技術を用いて金属を成膜することで、シールド壁５を形成することもできる。
（高周波モジュールの製造方法）
次に、高周波モジュール１ａの製造方法について説明する。まず、実装電極７、表層導体８ａ、各配線層１０〜１２およびビア導体１４が形成された多層配線基板２を準備する。
次に、多層配線基板２の上面２０ａに、半田実装などの周知の表面実装技術を用いて各部品３ａ，３ｂを実装する。
次に、各部品３ａ，３ｂを被覆するように、多層配線基板２の上面２０ａに封止樹脂層４を積層する。封止樹脂層４は、例えば、塗布方式、印刷方式、トランスファモールド方式、コンプレッションモールド方式などで形成することができる。
次に、封止樹脂層４の反対面４ａを平坦化するために、封止樹脂層４の表面を研磨または研削する。
次に、封止樹脂層４の反対面４ａ側からシールド壁５を配置する箇所にレーザ光を照射して溝を形成する。このとき、シールド壁５用の溝は、平面視で表層導体８ａに重なるように、２つの屈曲部５ａ１，５ａ２を有する折れ線状に形成する。このとき、シールド壁５用の溝の両屈曲部５ａ１，５ａ２以外の部分では、表層導体８ａが露出する程度の溝を形成し、両屈曲部５ａ１，５ａ２では表層導体８ａを貫通する深い溝を形成する。溝の深さの調整は、例えば、レーザ光の照射時間を変えることで可能である。なお、シールド壁５用の溝を、ドリル加工により形成してもよい。
ダイシングでは、シールド壁５用の溝を直線状（平面視形状）以外の形状にしたり、途中で溝の深さを変えたりするのが困難である。これに対して、レーザ加工やドリル加工は、当該溝を折れ線形状や湾曲線形状にしたり、溝の深さを途中で変えたりするのが容易である。
次に、塗布方式や印刷方式などにより、例えば、Ｃｕフィラを含有する導電性ペーストを封止樹脂層４に形成した溝に充填して、シールド壁５を形成する。このとき、深い溝が形成された屈曲部５ａ１，５ａ２には、表層導体８ａを貫通する突出部５ｂ１，５ｂ２が形成される。
次に、スパッタ装置や真空蒸着装置を用いて、封止樹脂層４の表面（反対面４ａおよび周側面４ｂ）と多層配線基板２の側面２０ｂを被覆するようにシールド膜６を成膜して、高周波モジュール１ａが完成する。なお、シールド壁５を、シールド膜６と同様の成膜技術を用いて形成してもよい。この場合、シールド膜６の成膜時に、併せてシールド壁５用の溝を埋めるようにすればよい。
したがって、上記した実施形態によれば、シールド壁５が平面視で屈曲部５ａ１，５ａ２を有する折れ線状を成すため、シールド壁５が直線状に形成される場合と比較して、１つのシールド壁５でノイズの相互干渉を防止したい部品３ａ，３ｂの配置自由度が向上し、これに伴って高周波モジュールの小型化が容易になる。
また、シールド壁５は、突出部５ｂ１，５ｂ２が表層導体８ａを貫通することにより表層導体８ａに接続されるため、シールド壁５が表層導体８ａの表面に接触することのみで両者が接続される構成と比較して、シールド壁５と表層導体８ａとを確実に接続することができる。また、表層導体８ａがグランド電極に接続されているため、シールド壁５によるシールド特性の安定化を図ることもできる。
また、シールド壁５の突出部５ｂ１，５ｂ２のみが表層導体８ａに貫通する構成のため、従来のダイシングでシールド壁を形成する場合のように、シールド壁の表層導体側の端部の全体が表層導体を貫通する構成と比較して、多層配線基板２の内部配線電極１０ａ〜１２ａの断線や変形を低減することができる。また、内部配線電極１０ａ〜１２ａの断線や変形を抑えるために、各内部配線電極１０ａ〜１２ａを平面視でシールド壁５と重ならないように配設しなければならないという制約がなくなるまたは軽減されるため、内部配線電極１０ａ〜１２ａの設計自由度が向上する。
（シールド壁の変形例）
シールド壁５の変形例について、図３および図４を参照して説明する。なお、図３おび図４はいずれもシールド壁５の変形例を示す図で、図２に対応する図である。
シールド壁５の突出部の態様は、適宜、変更することができる。例えば、図３に示すように、シールド壁５０は、屈曲部５ａ１，５ａ２と異なる位置において、表層導体８ａを貫通する他の突出部５ｂ３（本発明の「第２突出部」に相当）を有していてもよい。この場合、シールド壁５０と表層導体８ａとの接続が確実に行われる箇所が増えるため、シールド壁５０と表層導体８ａとの接続性がさらに向上する。
また、図４に示すように、シールド壁５１の突出部５ｂ４が、平面視で両屈曲部５ａ１，５ａ２間の全領域で突出して設けられ、当該領域で表層導体８ａを貫通するようなものであってもよい。この場合、シールド壁５１と表層導体８ａとの接続が確実に行われる領域が増えるため、シールド壁５１と表層導体８ａとの接続性がさらに向上する。
＜第２実施形態＞
本発明の第２実施形態にかかる高周波モジュール１ｂについて、図５を参照して説明する。なお、図５は高周波モジュール１ｂの平面図で、図１に対応する図である。
この実施形態にかかる高周波モジュール１ｂが、図１および図２を参照して説明した第１実施形態の高周波モジュール１ａと異なるところは、図５に示すように、シールド壁５２の平面視形状が異なることである。その他の構成は、第１実施形態の高周波モジュール１ａと同じであるため、同一符号を付すことにより説明を省略する。
この場合、シールド壁５２は、平面視において、端部５ａ３および両屈曲部５ａ１，５ａ２の幅Ｗ１が、他の部分の幅Ｗ２よりも広く形成されている。例えば、シールド壁５２用の溝をレーザ加工で形成する場合、端部５ａ３と屈曲部５ａ１，５ａ２で照射されるレーザ光のエネルギーが他の部分よりも大きくなり易い。そうすると、シールド壁５２用の溝は、端部５ａ３および屈曲部５ａ１，５ａ２が、他の部分よりも幅が広く、かつ、深く形成される。このような現象を利用することで、レーザ条件の細かい設定をせずにシールド壁５２用の溝を形成することができる。なお、この場合、両屈曲部５ａ１，５ａ２に加えて、両端部５ａ３にも表層導体８ａを貫通する突出部を設けてもよい。
（シールド壁の変形例）
上述のシールド壁５２は、多層配線基板２の上面２０ａを２つの領域に区切るように設けられているが、例えば、図６に示すように、ノイズの相互干渉を特に防止したい部品間にのみ、シールド壁５３を設ける構成であってもよい。この場合、表層導体８ｂもシールド壁５３に平面視で重なる部分にのみ設けられる。このようにすると、多層配線基板２の上面２０ａの空きスペースを増やすことができるため、配線電極等の設計自由度の向上を図ることができる。
＜第３実施形態＞
本発明の第３実施形態にかかる高周波モジュール１ｃについて、図７および図８を参照して説明する。なお、図７は高周波モジュール１ｃの平面図で、図１に対応する図、図８は図７のＢ−Ｂ矢視断面図である。
この実施形態にかかる高周波モジュール１ｃが、図１および図２を参照して説明した第１実施形態の高周波モジュール１ａと異なるところは、図７に示すように、シールド壁５４および多層配線基板２に実装される部品３ｃ〜３ｆの構成が異なることである。その他の構成は、第１実施形態の高周波モジュール１ａと同じであるため、同一符号を付すことにより説明を省略する。
この場合、シールド壁５４は、多層配線基板２の上面２０ａを４つの領域に区切るように設けられる。このとき、シールド壁５４は、平面視で１つの屈曲部５ａ４と２つの分岐部５ａ５，５ａ６とを有する線状に形成される。また、表層導体８ｃは、平面視でシールド壁５４を投影したような形状で、当該シールド壁５４よりも幅広に形成される。
また、図８に示すように、シールド壁５４は、これらの屈曲部５ａ４および両分岐部５ａ５，５ａ６それぞれに、表層導体８ｃを貫通する突出部５ｂ４，５ｂ５が設けられる。また、多層配線基板２には、突出部５ｂ４，５ｂ５に重なる位置それぞれで、シールド壁５４との間で表層導体８ｃを挟むようにビア導体１４ａ，１４ｂが設けられる。各突出部５ｂ４，５ｂ５は、いずれも表層導体８ｃを貫通する側の端部がビア導体１４ａ，１４ｂの内部に入り込んだ状態で当該ビア導体１４ａ，１４ｂに接続されている。また、これらのビア導体１４ａ，１４ｂは、多層配線基板２の配線層１０〜１２に設けられた図示省略の接地用のグランド電極に接続されている。なお、ビア導体１４ａ，１４ｂの全部がグランド電極に接続される必要はなく、少なくとも１つがグランド電極に接続されるようにするとよい。
また、図７に示すように、シールド壁５４の両分岐部５ａ５，５ａ６付近は、折れ線状の部分と、この折れ線の屈曲点から別の方向に伸びた直線部分とが合成されたような形状を有することから、両分岐部５ａ５，５ａ６は、いずれも本発明の「屈曲部」に相当するものである。
この構成によると、ビア導体１４ａ，１４ｂにより、シールド壁５４とグランド電極とを確実に接続することができるとともに、シールド壁５４とグランド電極との接続抵抗を下げることができる。また、シールド壁５４用の溝を形成する際の熱や衝撃を、ビア導体１４ａ，１４ｂで吸収することができるため、シールド壁５４を形成することに起因する内部配線電極１０ａ〜１２ａの断線や変形を低減することができる。
（シールド壁の変形例）
次に、シールド壁５４の変形例について、図９および図１０を参照して説明する。なお、図９および図１０はいずれも本例にかかるシールド壁５５，５６を示す図で、図８に対応する図である。
例えば、図９に示すように、シールド壁５５は、屈曲部５ａ４や分岐部５ａ５，５ａ６と異なる位置にも突出部５ｂ６を有していてもよい。この場合、多層配線基板２の平面視で各突出部５ｂ６に重なる位置それぞれに、シールド壁５４と同様のビア導体１４ｃが設けられる。このとき、各突出部５ｂ６それぞれは、表層導体８ｃを貫通する側の端部がビア導体１４ｃに接続される。
この構成によると、シールド壁５５と表層導体８ｃとの接続が確実に行われる箇所が増えるため、シールド壁５５と、表層導体８ｃおよびグランド電極との接続性がさらに向上する。また、シールド壁５５用の溝を形成時の熱や衝撃を吸収するビア導体１４ａ〜１４ｃの数が増えるため、当該溝形成時の熱や衝撃に起因する内部配線電極１０ａ〜１２ａの断線や変形をさらに低減することができる。
また、図１０に示すように、シールド壁５６は、屈曲部５ａ４や分岐部５ａ５，５ａ６と異なる位置にも突出部５ｂ７を有し、多層配線基板２の平面視で当該突出部５ｂ７に重なる位置にはビア導体が設けられない構成であってもよい。この場合、図８に示すシールド壁５４と比較して、表層導体８ｃとシールド壁５６との接続性を向上することができる。
なお、平面視で屈曲部５ａ４や分岐部５ａ５，５ａ６に重なる位置に設けられた各突出部５ｂ４，５ｂ５それぞれが、本発明の「第１突出部」に相当し、その他の各突出部５ｂ６，５ｂ７それぞれが、本発明の「第２突出部」に相当する。
＜第４実施形態＞
本発明の第４実施形態にかかる高周波モジュール１ｄについて、図１１〜図１３を参照して説明する。なお、図１１は高周波モジュール１ｄの平面図で、図１に対応する図、図１２は図１１のＣ−Ｃ矢視断面図、図１３は図１１の内部配線電極１０ａの一例を示す図である。また、図１３では、シールド壁５７、表層導体８ａ、シールド膜６、多層配線基板２および配線層１０の各内部配線電極１０ａのみを図示し、他の構成を図示省略している。
この実施形態にかかる高周波モジュール１ｄが、図１および図２を参照して説明した第１実施形態の高周波モジュール１ａと異なるところは、図１１および図１２に示すように、シールド壁５７の構成が異なることである。その他の構成は、第１実施形態の高周波モジュール１ａと同じであるため、同一符号を付すことにより説明を省略する。
この場合、シールド壁５７は、２つの屈曲部５ａ１，５ａ２に平面視で重なるそれぞれの位置に設けられた突出部５ｂ８，５ｂ９（本発明の「第１突出部」に相当）と、これらと異なる位置に設けられた複数の突出部５ｂ１０（本発明の「第２突出部」に相当）とを有する。また、シールド壁５７は、突出部５ｂ８，５ｂ９，５ｂ１０以外の箇所は、図１２に示すように、シールド壁５７の下端部と表層導体８ａとの間に隙間が形成されており、該隙間に封止樹脂層４の樹脂が配置されている。なお、図１１のシールド壁５７の斜線部分は、突出部５ｂ８，５ｂ９，５ｂ１０が設けられている箇所を示している。
また、各突出部５ｂ８，５ｂ９，５ｂ１０に近い最上層の配線層１０には、図１３に示すように、平面視でシールド壁５７を跨ぐように配設された複数の内部配線電極１０ａが設けられる。このとき、各内部配線電極１０ａは、いずれも平面視で突出部５ｂ８，５ｂ９，５ｂ１０に重ならないように配設される。
この構成によると、各内部配線電極１０ａそれぞれが、平面視でいずれの突出部５ｂ８，５ｂ９，５ｂ１０にも重ならいように配設されるため、シールド壁５７の形成時の熱や衝撃に起因する内部配線電極１０ａの断線や変形を低減することができる。また、シールド壁５７は、平面視で各内部配線電極１０ａに重なる部分において、表層導体８ａとの間に隙間があるように形成されるため、シールド壁５７用の溝の形成時に内部配線電極１０ａに作用する熱や衝撃を抑えることができる。
（表層導体の変形例）
図１１の表層導体８ａは、少なくとも平面視で各突出部５ｂ８〜５ｂ１０に重なる領域に形成されていれば、その平面視形状は適宜変更することができる。例えば、図１４に示すように、表層導体８ｄは、平面視でシールド壁５７の一部である各突出部５ｂ８，５ｂ９，５ｂ１０に重なる領域のみに設けられる。この構成によると、表層導体が、平面視でシールド壁５７の全体に重なるように形成される場合と比較して、多層配線基板２の上面２０ａの配線電極等の設計スペースを増やすことができる。
＜第５実施形態＞
本発明の第５実施形態にかかる高周波モジュール１ｅについて、図１５を参照して説明する。なお、図１５は高周波モジュール１ｅの断面図であり、図７のＢ−Ｂ矢視断面図に対応する。
この実施形態にかかる高周波モジュール１ｅが、図７および図８を参照して説明した第３実施形態の高周波モジュール１ｃと異なるところは、シールド壁５８の構成と、保護内部導体６０が設けられていることである。その他の構成は、第３実施形態の高周波モジュール１ｃと実質的に同じであるため、同一符号を付すことにより説明を省略する。
図１５に示すように、高周波モジュール１ｅは、表層導体８ｃが設けられた内部配線層（本発明の「配線層」に相当）より一層下の内部配線層に、平面視で表層導体８ｃと一部重なる保護内部導体６０が設けられた構造である。シールド壁５８の突出部５ｂ１１，５ｂ１２（本発明の「第１突出部」に相当）は、保護内部導体６０に接して電気的に接続され、保護内部導体６０を貫通しない。製造時に、封止樹脂層４の反対面４ａ側からシールド壁５８を配置する箇所に溝を形成するときに、保護内部導体６０を貫通して、保護内部導体６０の下部に位置する絶縁層２ｂを損傷しないように溝を形成する。これにより、保護内部導体６０の下部に位置する絶縁層２ｂの損傷を防ぐことが可能である。なお、突出部５ｂ１１，５ｂ１２は、少なくとも表層導体８ｃに電気的に接続していれば、保護内部導体６０に接続していなくてもよい。
次に、シールド壁５８の変形例について、図１６を参照して説明する。なお、図１６はシールド壁５８の変形例を示す図で、図１５に対応する。
図１６に示すように、シールド壁５９の突出部５ｂ１３が、平面視で両屈曲部間の全領域で突出して設けられ、保護内部導体６０を貫通しないが、当該領域で表層導体８ｃを貫通する構造である。この場合、保護内部導体６０の下部に位置する絶縁層２ｂの損傷を防ぐと共に、シールド壁５９と保護内部導体６０との接続が確実に行われる領域が増えるため、シールド壁５９と保護内部導体６０との接続性がさらに向上する。
＜第６実施形態＞
本発明の第６実施形態にかかる高周波モジュール１ｆについて、図１７を参照して説明する。なお、図１７は高周波モジュール１ｆの断面図であり、図７のＢ−Ｂ矢視断面図に対応する。
この実施形態にかかる高周波モジュール１ｆが、図１５を参照して説明した第５実施形態の高周波モジュール１ｅと異なるところは、シールド壁５８Ａの構成と、表層導体８ｃと保護内部導体６０とを電気的に接続するビア導体１４ｄが複数形成されていることである。その他の構成は、第５実施形態の高周波モジュール１ｅと実質的に同じであるため、同一符号を付すことにより説明を省略する。
図１７に示すように、高周波モジュール１ｆは、表層導体８ｃが設けられた内部配線層（本発明の「配線層」に相当）より一層下の内部配線層に、平面視で表層導体８ｃと一部重なる保護内部導体６０を形成し、表層導体８ｃと保護内部導体６０とを接続するビア導体１４ｄを複数、表層導体８ｃの図１７の横方向（図１７で示すｘ方向）に沿って配置した構造である。シールド壁５８Ａの突出部５ｂ１４，５ｂ１５（本発明の「第１突出部」に相当）は、ビア導体１４ｄを介して保護内部導体６０に電気的に接続されている。これにより、表層導体８ｃと保護内部導体６０間のシールド性がさらに向上する。
次に、シールド壁５８Ａの変形例について、図１８を参照して説明する。なお、図１８はシールド壁５８Ａの変形例を示す図で、図１７に対応する。
図１８に示すように、シールド壁５９Ａの突出部５ｂ１６が、平面視で両屈曲部間の全領域で突出して設けられ、保護内部導体６０を貫通しないが、当該領域で表層導体８ｃを貫通する構造である。この場合、シールド壁５９Ａと保護内部導体６０との接続面積が増加するため、表層導体８ｃと保護内部導体６０間のシールド性がさらに向上する。
なお、本発明は上記した各実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて、上記したもの以外に種々の変更を行なうことが可能である。例えば、上記した各実施形態や変形例の構成を組合わせてもよい。
また、上記した各実施形態では、シールド壁５，５０〜５７が、平面視で多層配線基板２の上面２０ａを複数の領域に区切るように配設される場合について説明したが、例えば、シールド壁５，５０〜５７が所定の部品３ａ〜３ｆの周囲を囲むように形成されていてもよい。
また、多層配線基板２を構成する絶縁層や配線層の層数は、適宜変更することができる。
本発明は、配線基板に実装された部品を被覆する封止樹脂層と、部品間のノイズの相互干渉を防止するシールド壁とを備える種々の高周波モジュールに適用することができる。
１ａ〜１ｄ 高周波モジュール
２ 多層配線基板（配線基板）
３ａ〜３ｆ 部品
４ 封止樹脂層
５，５０〜５７ シールド壁
５ａ１，５ａ２，５ａ４ 屈曲部
５ａ５，５ａ６ 分岐部（屈曲部）
５ｂ１，５ｂ２，５ｂ４，５ｂ５，５ｂ８，５ｂ９ 突出部（第１突出部）
５ｂ３，５ｂ６，５ｂ７，５ｂ１０ 突出部（第２突出部）
８ａ〜８ｄ 表層導体
１０ａ 内部配線電極
１４ａ〜１４ｃ ビア導体

Claims (7)

  1. 配線基板と、
    前記配線基板の一方主面に実装された複数の部品と、
    前記配線基板の前記一方主面に積層され、前記複数の部品を封止する封止樹脂層と、
    前記封止樹脂層内において、前記複数の部品のうち所定の部品と他の部品との間に配置されたシールド壁と、
    前記配線基板の前記一方主面と前記シールド壁との間で、前記配線基板の平面視で前記シールド壁と重なるように配設された表層導体とを備え、
    前記シールド壁は、前記平面視で屈曲部を有する折れ線状を成し、前記屈曲部に、前記表層導体を貫通する第１突出部と、前記平面視で前記第１突出部と異なる位置において、前記表層導体を貫通する第２突出部とを有することを特徴とする高周波モジュール。
  2. 前記配線基板は、前記平面視で前記第１突出部または前記第２突出部のいずれかに重なる位置で、前記シールド壁との間で前記表層導体を挟むように設けられたビア導体を有し、
    平面視で前記ビア導体に重なる前記第１突出部または前記第２突出部は、前記表層導体を貫通する側の端部が当該ビア導体に接続されていることを特徴とする請求項１に記載の高周波モジュール。
  3. 前記ビア導体が、前記配線基板の内部に形成された接地用のグランド電極に接続されることを特徴とする請求項２に記載の高周波モジュール。
  4. 前記配線基板は、前記平面視で前記シールド壁を跨ぐように配設された内部配線電極を有し、
    前記内部配線電極は、前記平面視で前記第１突出部および前記第２突出部のいずれにも重ならないように配設されることを特徴とする請求項１ないし３のいずれかに記載の高周波モジュール。
  5. 前記表層導体は、前記平面視で前記シールド壁の一部と重なるように設けられ、
    前記シールド壁の前記一部は、前記第１突出部および前記第２突出部を含むことを特徴とする請求項１ないし４のいずれかに記載の高周波モジュール。
  6. 前記配線基板は複数の配線層が積層された多層配線基板であり、
    前記内部配線電極は、前記複数の配線層のうち最も前記一方主面側に配置された配線層にあることを特徴とする請求項４に記載の高周波モジュール。
  7. 前記表層導体が設けられた配線層よりも一層下の配線層に設けられ、平面視で前記表層導体と重なる保護内部導体をさらに備え、前記第１突出部は前記保護内部導体と電気的に接続されていることを特徴とする請求項１ないし６のいずれかに記載の高周波モジュール。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107424974A (zh) * 2016-05-24 2017-12-01 胡迪群 具有埋入式噪声屏蔽墙的封装基板
WO2018030128A1 (ja) * 2016-08-08 2018-02-15 株式会社村田製作所 積層回路基板、積層電子部品およびモジュール
WO2018186226A1 (ja) * 2017-04-07 2018-10-11 株式会社村田製作所 アンテナモジュールおよび通信装置
CN211321664U (zh) * 2017-05-11 2020-08-21 株式会社村田制作所 电路模块
KR102408079B1 (ko) 2017-06-29 2022-06-13 가부시키가이샤 무라타 세이사쿠쇼 고주파 모듈
JP7111112B2 (ja) * 2018-01-05 2022-08-02 株式会社村田製作所 高周波モジュール
JP7072563B2 (ja) * 2018-03-09 2022-05-20 古河電気工業株式会社 高周波伝送線路、その高周波伝送線路を備えるレーダ装置及び無線機器
JP2020025019A (ja) * 2018-08-07 2020-02-13 キオクシア株式会社 半導体装置
CN112470407B (zh) * 2018-10-05 2022-04-26 株式会社村田制作所 高频模块以及通信装置
TWI744572B (zh) 2018-11-28 2021-11-01 蔡憲聰 具有封裝內隔室屏蔽的半導體封裝及其製作方法
US10923435B2 (en) 2018-11-28 2021-02-16 Shiann-Tsong Tsai Semiconductor package with in-package compartmental shielding and improved heat-dissipation performance
US10896880B2 (en) 2018-11-28 2021-01-19 Shiann-Tsong Tsai Semiconductor package with in-package compartmental shielding and fabrication method thereof
US11211340B2 (en) 2018-11-28 2021-12-28 Shiann-Tsong Tsai Semiconductor package with in-package compartmental shielding and active electro-magnetic compatibility shielding
WO2020189560A1 (ja) * 2019-03-15 2020-09-24 株式会社村田製作所 モジュール
US11071196B2 (en) * 2019-04-05 2021-07-20 Samsung Electro-Mechanics Co., Ltd. Electronic device module and method of manufacturing electronic device module
CN218959223U (zh) * 2020-03-11 2023-05-02 株式会社村田制作所 树脂多层基板
JP7465242B2 (ja) 2021-06-09 2024-04-10 株式会社Soken 電子機器
WO2024034303A1 (ja) * 2022-08-10 2024-02-15 株式会社村田製作所 高周波モジュール、通信装置、及び高周波モジュールの製造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2594746Y2 (ja) * 1993-09-14 1999-05-10 横河電機株式会社 シールド装置
US7161252B2 (en) * 2002-07-19 2007-01-09 Matsushita Electric Industrial Co., Ltd. Module component
JP4178880B2 (ja) * 2002-08-29 2008-11-12 松下電器産業株式会社 モジュール部品
EP1631137A4 (en) * 2004-03-30 2009-05-27 Panasonic Corp MODULAR COMPONENT AND METHOD FOR MANUFACTURING THE SAME
JP4650244B2 (ja) * 2005-12-02 2011-03-16 株式会社村田製作所 回路モジュールおよびその製造方法
KR100691629B1 (ko) * 2006-04-21 2007-03-12 삼성전기주식회사 금속벽을 이용한 고주파 모듈 및 그 제조 방법
CN101653053B (zh) * 2008-01-25 2012-04-04 揖斐电株式会社 多层线路板及其制造方法
JP2010225620A (ja) 2009-03-19 2010-10-07 Panasonic Corp 回路モジュール
US7876579B1 (en) * 2009-09-23 2011-01-25 Ezconn Corporation Anti-electromagnetic interference corner shield unit for a shielding device
JP2011187677A (ja) * 2010-03-09 2011-09-22 Panasonic Corp モジュール
JP2012019091A (ja) * 2010-07-08 2012-01-26 Sony Corp モジュールおよび携帯端末
WO2012101920A1 (ja) * 2011-01-27 2012-08-02 株式会社村田製作所 回路モジュール及びその製造方法
CN102548239A (zh) * 2012-01-09 2012-07-04 华为终端有限公司 一种电路板的制作方法、电路板和电子设备
JP2013222829A (ja) * 2012-04-17 2013-10-28 Taiyo Yuden Co Ltd 回路モジュール及びその製造方法
JP6136152B2 (ja) 2012-09-11 2017-05-31 日本電気株式会社 モジュール部品の製造方法
US10091918B2 (en) * 2012-12-11 2018-10-02 Qualcomm Incorporated Methods and apparatus for conformal shielding
JP5767268B2 (ja) * 2013-04-02 2015-08-19 太陽誘電株式会社 回路モジュール及びその製造方法
JP5756500B2 (ja) * 2013-08-07 2015-07-29 太陽誘電株式会社 回路モジュール
JP5622906B1 (ja) 2013-08-09 2014-11-12 太陽誘電株式会社 回路モジュールの製造方法
JP5576542B1 (ja) * 2013-08-09 2014-08-20 太陽誘電株式会社 回路モジュール及び回路モジュールの製造方法
JP5466785B1 (ja) * 2013-08-12 2014-04-09 太陽誘電株式会社 回路モジュール及びその製造方法
JP5517378B1 (ja) * 2013-08-13 2014-06-11 太陽誘電株式会社 回路モジュール
JP5517379B1 (ja) * 2013-08-19 2014-06-11 太陽誘電株式会社 回路モジュール
JP5576543B1 (ja) * 2013-09-12 2014-08-20 太陽誘電株式会社 回路モジュール
JP5550159B1 (ja) * 2013-09-12 2014-07-16 太陽誘電株式会社 回路モジュール及びその製造方法
JP6219155B2 (ja) * 2013-12-13 2017-10-25 東芝メモリ株式会社 半導体装置の製造方法
JP2015115557A (ja) * 2013-12-13 2015-06-22 株式会社東芝 半導体装置の製造方法

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