DE102017208435B4 - Verfahren zum Verkapseln eines Halbleiterchips in einem Gehäuse - Google Patents

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Abstract

Verfahren (100) zum Verkapseln eines Halbleiterchips (124) in einem Gehäuse (160), mit folgenden Schritten:Bereitstellen (102) einer flexiblen Schicht (122);Bereitstellen (104) eines Halbleiterchips (124) mit einer aktiven Vorderseite (126) und einer der aktiven Vorderseite (126) gegenüberliegenden Rückseite (128);Platzieren (106) des Halbleiterchips (124) auf der flexiblen Schicht (122), so dass die aktive Vorderseite (126) des Halbleiterchips (124) auf der flexiblen Schicht (122) angeordnet ist;Bereitstellen (108) einer Verkapselungsschicht (140) auf der Rückseite (128) des Halbleiterchips (124) und der flexiblen Schicht (122), so dass die Verkapselungsschicht (140) und die flexible Schicht (122) ein Gehäuse (160) bilden, das den Halbleiterchip (124) vollständig einbettet;wobei die flexible Schicht (122) permanenter Bestandteil des Gehäuses (160) des Halbleiterchips (124) ist;wobei die Folie (122) unter Verwendung eines durchlaufenden Rolle-zu-Rolle Verfahrens bereitgestellt wird und die Schritte des Platzierens (106) des Halbleiterchips (124) und des Bereitstellens (108) der Verkapselungsschicht (140) während des durchlaufenden Rolle-zu-Rolle Verfahrens erfolgen.

Description

  • Ausführungsbeispiele beziehen sich auf ein Verfahren zum Verkapseln eines Halbleiterchips in einem Gehäuse. Weitere Ausführungsbeispiele beziehen sich auf einen Halbleiterbaustein mit einem Halbleiterchip und einem Gehäuse. Manche Ausführungsbeispiele beziehen sich auf ein Chip-Folien-Package (Chip-Folien-Gehäuse).
  • Für viele heutige und zukünftige mikroelektronische Schaltungen (IC) bzw. Systeme müssen sowohl der Halbleiterbaustein selbst als auch das Chip-Package immer dünner werden. Diese Forderung ergibt sich zum einen aus dem sehr begrenzten Platzangebot in portablen elektronischen Geräten (Bsp.: Smartphone, Tablet, ...), aber auch aus dem Ziel, flexible elektronische Systeme zu realisieren, die auch auf gekrümmten Oberflächen montiert oder in Folien einlaminiert werden können. Beispiele hierfür sind Smart Watches, Smart Textiles, flexible Displays und auch Sensoren auf der Hautoberfläche von Menschen.
  • Eine Möglichkeit zu dünneren und auch biegbaren Packages zu kommen, ist die Verwendung von dünnen Folien (Polymer, Metall, Papier, Glas) als Basis-Substratmaterial für das Packaging der IC Komponenten (IC = integrated circuit, integrierter Schaltkreis). Dies bringt jedoch verschiedene Schwierigkeiten mit sich: Folien sind biegeschlaff und erfordern deshalb spezielle Handhabungstechniken während der Bearbeitungsprozesse. Polymere Folien sind außerdem nicht maßhaltig nach Montage- und Temperaturprozessen; d. h. Folien können lokal schrumpfen oder expandieren. Auch bei durchlaufenden Verfahren, so genannte Rolle-zu-Rolle Prozesse, können Folien durch die Zugspannung im Band ihre Geometrie ändern. Dies ist ein besonders kritisches Problem, wenn IC-Bausteine mit sehr kleinen Kontakt-Pad-Geomterien (z. B. 60 µm x 60 µm Pad-Größe und nur 20 µm Pad-Abstand) mit den umgebenden Leiterbahnen auf Foliensubstraten elektrische kontaktiert werden sollen. Ein geometrischer Verzug im Foliensubstrat von mehr als 10 µm führt dann dazu, dass übliche maskenbasierte Lithografieverfahren nicht mehr sinnvoll eingesetzt werden können.
  • Eine weitere Schwierigkeit betrifft die sichere Handhabung von IC Bausteinen. Sie dürfen während der Packagingprozesse nicht beschädigt, verkratzt oder gar gebrochen werden. Insbesondere die angestrebte Nutzung von sehr dünnen IC mit einer Dicke von unter 100 µm, oder gar nur 5 - 20 µm, bedarf eines besonderen Schutzes der IC-Bausteine.
  • Eine weitere Schwierigkeit betrifft die elektrische Kontaktierungstechnik. Übliche Kontaktierungsverfahren wie das Löten mit Lotkugeln erfordert die Herstellung von relativ großen und damit starren (nicht biegbaren) Metallstrukturen (z. B. solder balls). Im Falle von sehr dünnen IC wird die Dicke des Packages dann von den Lotkugeln definiert; dies verhindert dünne und flexible Packages. Ein Kontaktierverfahren für extrem dünne IC muss also auch eine flache und ggf. auch biegbare elektrische Verbindung zu den Pads auf den IC Bausteinen ermöglichen.
  • Bekannte Techniken für die Chipmontage auf Folien sind RFID Etiketten, so genannte Smart Labels. Hier wird üblicherweise eine Flip-Chip-Montagetechnik mittels ACA (Anisotropic Conductive Adhesive, dt. anisotropen, leitfähigen, adhäsiven) Klebstoffen eingesetzt. Dazu ist es notwendig, dass schon vor der Chipmontage Leiterbahnstrukturen und Kontakt-Pads auf der Folie hergestellt wurden. Die ACA Flip Chip Montage von RFID Chips kann auf diese Weise schnell und kostengünstig realisiert werden, weil es nur zwei (maximal vier) Kontakt-Pads auf den RFID Chips gibt. Diese können geometrisch recht groß und vor allem mit großem Abstand auf dem Chip hergestellt werden. Damit sind die Justageanforderungen an den Chip-Montage-Prozess relativ einfach zu erfüllen; eine Genauigkeit von 20 - 40 µm ist meistens schon ausreichend. Eine solche Genauigkeit würde allerdings nicht genügen, wenn Mikroprozessoren per ACA Montage gebondet werden müssten. Hierfür wären deutlich höhere Justageanforderungen (typisch unter 10 µm) erforderlich.
  • Das erfindungsgemäße Verfahren unterscheidet sich vom Stand der Technik bei RFID-Labels grundsätzlich, weil kein ACA Material eingesetzt wird und auch die Basis-Folie zum Zeitpunkt der Chip-Montage noch keine Leiterbahnen oder Kontaktflächen aufzuweisen braucht.
  • Aus der DE 10 2008 025 223 B4 sind sog. Wafer-Level Mold-Packages für eWLB (embedded wafer level ball grid array; eine Gehäusebauform für integrierte Schaltungen, bei der die Gehäuseanschlüsse auf einem aus Chips und Vergussmasse künstlich hergestellten Wafer erzeugt werden) bekannt. Bei diesem Verfahren werden IC Bausteine zunächst mit der Schaltungsseite nach unten (face down) auf einen starren, temporären Träger in Waferform (rund) gesetzt, der auf seiner Oberseite mit einer lösbaren Haftschicht beschichtet ist. Die platzierten Chips weisen einen präzisen konstanten Abstand untereinander auf. In diesem Zustand wird nun auf die Chip-Anordnung eine polymere Vergussmasse (Mold) aufgebracht und geglättet. Der erste temporäre Träger mit der lösbaren Haftschicht kann nun abgelöst werden. Es verbleibt eine starre Mold-Platte, in der die vielen Chips eingebettet sind, und die wie ein waferförmiges Substrat in einer üblichen Halbleiterfertigungsumgebung weiter gehandhabt und bearbeitet werden. Zur weiteren Bearbeitung werden auf der nun frei liegenden Vorderseite der Chips Isolations- und Metallschichten aufgebracht. Somit entstehen eine oder mehrere Umverdrahtungsebenen aus elektrischen Leiterbahnen. Da die Moldmasse nach dem Härten starr wird, entsteht eine mechanisch starre Chip-in-Polymer-Anordnung. Am Schluss der Prozesskette wird die Mold-Platte in einzelne Chip-Packages gesägt und vereinzelt.
  • Mit dem eWLB Verfahren werden dünne aber immer mechanisch starre Mold-Packages hergestellt. Die IC-Bausteine sind während des Packaging-Prozesses immer auf einem starren Träger fixiert und werden ausnahmslos mittels formstabilen Substraten gehandhabt. Darin liegen auch die grundsätzlichen Unterschiede zum erfindungsgemäßen Verfahren, welches auf stets flexiblen, biegbaren Substraten ausgeführt wird, und das deshalb auch für durchlaufende Rolle-zu-Rolle Fertigungsverfahren geeignet ist.
  • Aus der DE 10 2010 042 567 B3 ist ein Chip-Folien-Package bekannt, bei dem der Chip mit seiner Rückseite auf eine Folie montiert und die Chip-Vorderseite in Polymer eingebettet wird.
  • Ferner ist die Adaptive Laser-Lithografie bekannt. Ein Direktbelichten von Strukturen in Fotolack mit sich selbst korrigierenden Algorithmen um Fehlplatzierungen zu korrigieren, ist beispielsweise in der US 4 835 704 A beschrieben.
  • Die US 6 154 366 A beschreibt ein Chip-on-Flex-Gehäuse, das mindestens eine Feuchtigkeitssperrschicht enthält, um Metallkorrosion und Delaminierung der Flex-Komponentenschichten zu verhindern. Das Gehäuse umfasst einen mikroelektronischen Chip mit einer aktiven Oberfläche und mindestens einer Seite, wobei die aktive Oberfläche des mikroelektronischen Chips mindestens einen Kontakt umfasst. Eine flexible Komponente ist mit einer ersten Oberfläche an der aktiven Oberfläche des Mikroelektronikchips befestigt. Mindestens eine Leiterbahn ist auf einer zweiten Oberfläche der flexiblen Komponente angeordnet und erstreckt sich durch die flexible Komponente, um mindestens einen der Kontakte zu kontaktieren. Ein Einkapselungsmaterial grenzt an die Seite des Mikroelektronikchips und an eine Unterseite der flexiblen Komponente. Auf der flexiblen Komponente und den Leiterbahnen ist eine Feuchtigkeitsbarriere angebracht. Auf dem Einkapselungsmaterial kann eine zweite Feuchtigkeitsbarriere angeordnet sein. In das Chip-on-Flex-Gehäuse kann auch eine Wärmeableitungsvorrichtung integriert sein.
  • Die US 2006 / 0 118 944 A1 beschreibt ein Halbleitergehäuse mit leitenden Höckern auf einem Chip. Eine Vielzahl der leitenden Höcker wird jeweils auf Bondpads des Chips abgeschieden.
  • Ein Kapselungskörper kapselt den Chip und die leitenden Höcker ein und legt gleichzeitig die Enden der leitenden Höcker frei. Auf dem Kapselungskörper sind mehrere Leiterbahnen ausgebildet und mit den freiliegenden Enden der Leiterhöcker elektrisch verbunden. Über den Leiterbahnen wird eine Lötmaskenschicht aufgebracht und mit Öffnungen versehen, um vorbestimmte Abschnitte der Leiterbahnen freizulegen. Die freiliegenden Abschnitte der Leiterbahnen sind jeweils mit einer Vielzahl von Lötzinnkugeln verbunden. Die leitenden Höcker auf den Bondpads des Chips ermöglichen eine einfache Positionserkennung der Bondpads, wodurch die Leiterbahnen durch die leitenden Höcker elektrisch gut mit den Bondpads verbunden werden und die Qualität und Zuverlässigkeit des Halbleitergehäuses sichergestellt wird.
  • Die US 2015 / 0 163 903 A1 beschreibt eine Struktur zur Montage elektronischer Komponenten, die Folgendes umfasst: ein Substrat, ein auf einer Oberfläche des Substrats gebildetes leitendes Verdrahtungsmuster und eine elektronische Komponente mit einem externen Anschluss, die an einer Montageposition mit einer Anschlussverbindung auf der Oberfläche des Substrats platziert ist Position des leitenden Verdrahtungsmusters. Der externe Anschluss ist an der Verbindungsstelle des Anschlusses mit dem leitenden Verdrahtungsmuster verbunden, so dass der externe Anschluss in das leitende Verdrahtungsmuster eingebettet ist. Daher kann die Verbindung zwischen dem externen Anschluss und dem leitenden Verdrahtungsmuster eine hohe Festigkeit im Vergleich zu der Verbindung aufweisen, die durch Verbinden des externen Anschlusses der elektronischen Komponente mit dem leitenden Verdrahtungsmuster lediglich auf der Oberfläche des leitenden Verdrahtungsmusters erzielt wird.
  • Die US 2005 / 0 104 186 A1 beschreibt ein sog. Chip-on-Film (COF)-Gehäuse und ein Verfahren zur Herstellung desselben. Es wird eine COF-Folie mit einer Öffnung bereitgestellt. Der COF-Film hat eine obere Oberfläche, eine untere Oberfläche und mindestens eine Öffnung. Ein Bildsensorchip ist per Flip-Chip auf der Oberseite der COF-Folie montiert. Auf der Unterseite der COF-Folie ist ein transparentes Glas aufgeklebt. Die Öffnung wird durch das transparente Glas und den Bildsensorchip verschlossen, um einen hermetischen Raum zu bilden. Die aktive Oberfläche des Bildsensorchips umfasst einen Bildsensorbereich in Richtung des transparenten Glases durch die Öffnung und ist im hermetischen Raum durch ein begrenztes Füllmaterial abgedichtet, um zu verhindern, dass der Bildsensorbereich des Bildsensorchips dadurch verunreinigt wird COF-Bandverpackungsmethode.
  • Der vorliegenden Erfindung liegt somit die Aufgabe zugrunde, ein Konzept für ein dünnes IC-Package zu schaffen, welches eine sichere Handhabung und/oder eine zuverlässige Kontaktierung des IC ermöglicht.
  • Diese Aufgabe wird durch die unabhängigen Patentansprüche gelöst.
  • Vorteilhafte Weiterbildungen finden sich in den abhängigen Patentansprüchen.
  • Ausführungsbeispiele schaffen ein Verfahren zum Verkapseln eines Halbleiterchips in einem Gehäuse. Das Verfahren umfasst einen Schritt des Bereitstellens einer flexiblen Schicht. Ferner umfasst das Verfahren einen Schritt des Bereitstellens eines Halbleiterchips mit einer aktiven Vorderseite und einer der Vorderseite gegenüberliegenden Rückseite. Ferner umfasst das Verfahren einen Schritt des Platzierens des Halbleiterchips auf der flexiblen Schicht, so dass die Vorderseite des Halbleiterchips auf der flexiblen Schicht angeordnet ist. Ferner umfasst das Verfahren einen Schritt des Bereitstellens einer Verkapselungsschicht auf der Rückseite des Halbleiterchips und der flexiblen Schicht, so dass die Verkapselungsschicht und die flexible Schicht ein Gehäuse bilden, das den Halbleiterchip vollständig einbettet. Dabei ist die flexible Schicht permanenter Bestandteil des Gehäuses des Halbleiterchips.
  • Bei Ausführungsbeispielen ist die flexible Schicht permanenter Bestandteil des Gehäuses des Halbleiterchips. D.h. die flexible Schicht und der Halbleiterchip werden nach dem Platzieren des Halbleiterchips auf der flexiblen Schicht nicht mehr voneinander getrennt. Die flexible Schicht kann jedoch im weiteren Verfahren beispielsweise zur elektrischen Kontaktierung des Halbleiterchips strukturiert bzw. teilweise geöffnet werden. Auch zur Trennung der Gehäuse benachbarter Halbleiterchips kann die flexible Schicht zwischen zwei benachbarten Halbleiterchips aufgetrennt werden.
  • Bei Ausführungsbeispielen sind sowohl die flexible Schicht als auch die Verkapselungsschicht permannenter Bestandteil des Gehäuses. D.h. auch die Verkapselungsschicht und der Halbleiterchip werden nach dem Bereitstellen der Verkapselungsschicht nicht mehr voneinander getrennt. Die Verkapselungsschicht kann jedoch im weiteren Verfahren beispielsweise zur Trennung der Gehäuse benachbarter Halbleiterchips zwischen zwei benachbarten Halbleiterchips strukturiert oder aufgetrennt werden.
  • Bei Ausführungsbeispielen kann der Schritt 106 des Platzierens des Halbleiterchips und der Schritt 108 des Bereitstellens der Verkapselungsschicht unmittelbar aufeinander folgen. Mit anderen Worten, der Schritt 106 des Platzierens des Halbleiterchips und der Schritt 108 des Bereitstellens der Verkapselungsschicht können unmittelbar aufeinander folgende Schritte des Verfahrens 100 sein.
  • Bei Ausführungsbeispielen erfolgt eine elektrische Kontaktierung des Halbleiterchips erst nach dem Verkapseln des Halbleiterchips durch die flexible Schicht und die Verkapselungsschicht.
  • Bei Ausführungsbeispielen kann das Bauteil (z.B. Halbleiterchip oder integrierter Schaltkreis) mit seiner aktiven Vorderseite auf eine Basis-Folie bzw. auf eine Oberflächenschicht eines mehrlagigen Folienlaminats montiert werden, wobei die Oberflächenschicht der Basis-Folie permanenter Bestandteil des Folien-Package bleibt.
  • Bei Ausführungsbeispielen kann eine Rückseite der montierten Chips auf der Basis-Folie in einem Polymer eingebettet (und dadurch planarisiert) werden.
  • Bei Ausführungsbeispielen kann der Prozessschritt zur elektrischen Kontaktierung der Chips erst erfolgen, nachdem der Chip auf beiden Seiten in einer polymeren Schicht oder Folie eingebettet ist.
  • Ausführungsbeispiele der vorliegenden Erfindung werden bezugnehmend auf die beiliegenden Figuren näher beschrieben. Es zeigen:
    • 1 ein Flussdiagramm eines Verfahrens zum Verkapseln eines Halbleiterchips in einem Gehäuse, gemäß einem Ausführungsbeispiel;
    • 2 eine schematische Querschnittsansicht des Halbleiterchips und der Verkapselung desselben nach dem Schritt des Bereitstellens der flexiblen Schicht und dem Schritt des Bereitstellens des Halbleiterchips;
    • 3 eine schematische Querschnittsansicht des Halbleiterchips und der Verkapselung desselben nach dem Schritt des Platzierens des Halbleiterchips auf der flexiblen Schicht, so dass die Vorderseite des Halbleiterchips auf der flexiblen Schicht angeordnet ist;
    • 4 eine schematische Querschnittsansicht des Halbleiterchips und der Verkapselung desselben nach dem Schritt des Bereitstellens einer Verkapselungsschicht auf der Rückseite des Halbleiterchips und der flexiblen Schicht, so dass die Verkapselungsschicht und die flexible Schicht ein Gehäuse bilden, das den Halbleiterchip vollständig einbettet;
    • 5 eine schematische Querschnittsansicht des Halbleiterchips und der Verkapselung desselben während dem Schritt des Entfernens der optionalen Trägerschicht;
    • 6 eine schematische Querschnittsansicht des Halbleiterchips und der Verkapselung desselben nach dem Schritt des Entfernens der optionalen Trägerschicht;
    • 7 eine schematische Querschnittsansicht des Halbleiterchips und der Verkapselung desselben nach dem Schritt des selektiven Öffnens der flexiblen Schicht im Bereich der Anschlusspads des Halbleiterchips, so dass die Anschlusspads des Halbleiterchips frei liegen;
    • 8 eine schematische Querschnittsansicht des Halbleiterchips und der Verkapselung desselben nach dem Schritt des Abscheidens einer Kontaktierungsschicht auf der flexiblen Schicht und den Anschlusspads des Halbleiterchips, um die Anschlusspads des Halbleiterchips durch die Kontaktierungsschicht elektrisch zu kontaktieren;
    • 9 eine schematische Querschnittsansicht des Halbleiterchips und der Verkapselung desselben nach dem Schritt des Strukturierens der Kontaktierungsschicht;
    • 10 eine schematische Querschnittsansicht des Halbleiterchips und der Verkapselung desselben nach dem Schritt des Entfernens der optionalen Trägerschicht;
    • 11 eine schematische Querschnittsansicht des Halbleiterchips und der Verkapselung desselben nach dem Schritt des Abtragens der flexiblen Schicht, wobei die flexible Schicht soweit abgetragen wird bis die Anschlusspads des Halbleiterchips zumindest teilweise freiliegen und die Vorderseite des Halbleiterchips noch bedeckt ist;
    • 12 eine schematische Querschnittsansicht des Halbleiterchips und der Verkapselung desselben nach dem Schritt des Abscheidens einer Kontaktierungsschicht auf der flexiblen Schicht und den Anschlusspads des Halbleiterchips, um die Anschlusspads des Halbleiterchips durch die Kontaktierungsschicht elektrisch zu kontaktieren;
    • 13 eine schematische Querschnittsansicht des Halbleiterchips und der Verkapselung desselben nach dem Schritt des Strukturierens der Kontaktierungsschicht; und
    • 14 eine schematische Querschnittsansicht des Halbleiterchips und der Verkapselung desselben nach dem Schritt des Öffnens der flexiblen Schicht in einem Sensorbereich des Halbleiterchips, so dass der Sensorbereich des Halbleiterchips freiliegt.
  • In der nachfolgenden Beschreibung der Ausführungsbeispiele der vorliegenden Erfindung werden in den Figuren gleiche oder gleichwirkende Elemente mit dem gleichen Bezugszeichen versehen, so dass deren Beschreibung untereinander austauschbar ist.
  • 1 zeigt ein Flussdiagramm eines Verfahrens 100 zum Verkapseln eines Halbleiterchips in einem Gehäuse, gemäß einem Ausführungsbeispiel. Das Verfahren 100 umfasst einen Schritt 102 des Bereitstellens einer flexiblen Schicht. Ferner umfasst das Verfahren 100 einen Schritt 104 des Bereitstellens eines Halbleiterchips mit einer aktiven Vorderseite und einer der Vorderseite gegenüberliegenden Rückseite. Ferner umfasst das Verfahren 100 einen Schritt 106 des Platzierens des Halbleiterchips auf der flexiblen Schicht, so dass die Vorderseite des Halbleiterchips auf der flexiblen Schicht angeordnet ist. Ferner umfasst das Verfahren 100 einen Schritt 108 des Bereitstellens einer Verkapselungsschicht auf der Rückseite des Halbleiterchips und der flexiblen Schicht, so dass die Verkapselungsschicht und die flexible Schicht ein Gehäuse bilden, das den Halbleiterchip vollständig einbettet.
  • Bei Ausführungsbeispielen ist die flexible Schicht permanenter Bestandteil des Gehäuses des Halbleiterchips. D.h. die flexible Schicht und der Halbleiterchip werden nach dem Platzieren des Halbleiterchips auf der flexiblen Schicht nicht mehr voneinander getrennt. Die flexible Schicht kann jedoch im weiteren Verfahren beispielsweise zur elektrischen Kontaktierung des Halbleiterchips strukturiert bzw. teilweise geöffnet werden. Auch zur Trennung der Gehäuse benachbarter Halbleiterchips kann die flexible Schicht zwischen zwei benachbarten Halbleiterchips aufgetrennt werden.
  • Bei Ausführungsbeispielen sind sowohl die flexible Schicht als auch die Verkapselungsschicht permannenter Bestandteil des Gehäuses. D.h. auch die Verkapselungsschicht und der Halbleiterchip werden nach dem Bereitstellen der Verkapselungsschicht nicht mehr voneinander getrennt. Die Verkapselungsschicht kann jedoch im weiteren Verfahren beispielsweise zur Trennung der Gehäuse benachbarter Halbleiterchips zwischen zwei benachbarten Halbleiterchips strukturiert oder aufgetrennt werden.
  • Bei Ausführungsbeispielen kann der Schritt 106 des Platzierens des Halbleiterchips und der Schritt 108 des Bereitstellens der Verkapselungsschicht unmittelbar aufeinander folgen. Mit anderen Worten, der Schritt 106 des Platzierens des Halbleiterchips und der Schritt 108 des Bereitstellens der Verkapselungsschicht können unmittelbar aufeinander folgende Schritte des Verfahrens 100 sein.
  • Bei Ausführungsbeispielen erfolgt eine elektrische Kontaktierung des Halbleiterchips erst nach dem Verkapseln des Halbleiterchips durch die flexible Schicht und die Verkapselungsschicht.
  • Im Folgenden wird das in 1 gezeigte Verfahren 100 anhand der 2 bis 13 näher erläutert. Die 2 bis 13 zeigen dabei schematische Querschnittsansichten des Halbleiterchips und der Verkapselung desselben nach unterschiedlichen Schritten des Verfahrens 100.
  • 2 zeigt eine schematische Querschnittsansicht des Halbleiterchips 124 und der Verkapselung desselben nach dem Schritt 102 des Bereitstellens der flexiblen Schicht 122 und dem Schritt 104 des Bereitstellens des Halbleiterchips 124.
  • Die flexible Schicht 122 kann eine Folie sein. Eine Folie kann eine sehr dünne Schicht sein, beispielsweise von weniger als 0,1 (oder 0,05, oder 0,01) mm. Die flexible Schicht 122 kann beispielsweise ein thermoplastisches Material, ein Dielektrikum, eine Klebebeschichtung oder eine fotostrukturierbare Beschichtung sein.
  • Die flexible Schicht 122 kann optional auf einer Trägerschicht 123 angeordnet sein. Die Trägerschicht 123 kann eine Trägerfolie 123, wie z.B. eine Polyethylenterephthalat-Folie sein.
  • Der Halbleiterchip 124 kann eine aktive Vorderseite 126 und eine der aktiven Vorderseite 126 gegenüberliegenden Rückseite 128 aufweisen. Die aktive Vorderseite 126 des Halbleiterchips 124 kann Anschlusspads 130 (oder elektrische Kontakte) aufweisen. Die aktive Vorderseite 126 des Halbleiterchips 124 ist also die Seite des Halbleiterchips 124, die die Anschlusspads 130 aufweist.
  • Mit anderen Worten, 2 zeigt exemplarisch einen Chip-Baustein 124 (IC oder auch andere Komponente mit Kontaktstellen) mit zwei Kontaktstellen 130 (=„Pads“). Die aktive Seite 126 des IC 124 und die Pads 130 zeigen nach unten. Das flexible Substrat umfasst mindestens die flexible Schicht 122, auf die der Baustein 124 gesetzt und montiert wird. Diese flexible Schicht 122 bzw. Folie bleibt permanenter Bestandteil des späteren Folien-Package. Die Schicht 122 kann ein thermoplastisches Material sein, eine Klebebeschichtung oder auch eine fotostrukturierbare Beschichtung. Letzteres wird als „dry film photoresist“ bezeichnet. Der Photoresist soll ein Material sein, das nach seiner Strukturierung permanent stabil bleibt. Das heißt im Wesentlichen unlöslich gegenüber Wasser oder einfachen organischen Lösemitteln wie Aceton oder Ethanol. Solche Materialien werden als „permanent resist“ bezeichnet und sind kommerziell erhältlich; bspw. „SU8 dry film resist“. Die Schicht 122 kann auch auf einer Trägerfolie 123 aufgebracht sein. So eine Trägerfolie 123 kann bspw. eine PET-Folie (PET = Polyethylenterephthalat) sein, die dann später im Prozess wieder delaminiert werden kann; oft auch als „liner“ bezeichnet.
  • Die Materialauswahl der Schicht 122 oder Folie entscheidet später über die Wahl der Strukturierungstechnik für die Herstellung der elektrischen Kontakte zu den Chip-Pads 130.
  • 3 zeigt eine schematische Querschnittsansicht des Halbleiterchips 124 und der Verkapselung desselben nach dem Schritt 106 des Platzierens des Halbleiterchips 124 auf der flexiblen Schicht 122, so dass die Vorderseite 126 des Halbleiterchips 124 auf der flexiblen Schicht 122 angeordnet ist.
  • Wie in 3 zu erkennen ist, können die Anschlusspads 130 des Halbleiterchips bei dem Platzieren des Halbleiterchips 124 auf der flexiblen Schicht 122 in die flexible Schicht 122 eintauchen.
  • Die flexible Schicht 122 kann optional eine Klebewirkung zur Fixierung des Halbleiterchips 124 aufweisen.
  • Mit anderen Worten, das Bauteil 124 kann mit der Vorderseite 126 nach unten („face down“) auf die Schicht 122 gesetzt und über einen Haftmechanismus (Klebewirkung der Schicht 122) fixiert werden. An die Platziergenauigkeit wird keine hohe Justageanforderung gestellt. Es muss nicht optisch justiert werden; es brauchen auch keine Justagemarken vorhanden sein.
  • Die Bauteile 124 sollten sinnvollerweise in einem bekannten geometrischen Raster oder mit bekannten Koordinaten auf dem Substrat abgesetzt werden.
  • 4 zeigt eine schematische Querschnittsansicht des Halbleiterchips 124 und der Verkapselung desselben nach dem Schritt 108 des Bereitstellens einer Verkapselungsschicht 140 auf der Rückseite 128 des Halbleiterchips 124 und der flexiblen Schicht 122, so dass die Verkapselungsschicht 140 und die flexible Schicht 122 ein Gehäuse 160 bilden, das den Halbleiterchip 124 vollständig einbettet.
  • Mit anderen Worten, nach der Bauteil-Platzierung (Schritt 106) können diese an ihrer Rückseite 128 in eine Schicht 140 eingebettet werden. Dies kann ein Rakel-Beschichtungsverfahren beispielsweise für ein flüssiges oder pastöses Polymer 140 sein, das die Bauteile 124 umfließt. Die einheitliche Dicke der Verkapselungsschicht 140 (z.B. des Polymers) kann beispielsweise durch ein Abzieh-Rakel eingestellt werden. Vorteilhafterweise kann für die Verkapselungsschicht 140 ein Polymer mit minimalem Schrumpfungsverhalten verwendet werden. Es kann auch hilfreich sein, als Einbettmaterial 140 das gleiche Material zu verwenden, aus dem die Schicht (bzw. Folie) 122 besteht. In diesem Fall ist der Chip 124 von allen Seiten mit nur einem Material mit deshalb auch einheitlichem thermischen Ausdehnungsverhalten umgeben.
  • Nach dem Aufbringen und Einbetten kann eine thermische Härtung der Verkapselungsschicht 140 (z.B. des Polymers) erfolgen. Die genannten Schritte können sowohl aus einzelnen Bögen als auch in Rolle-zu-Rolle ausgeführt werden. Durch das Einbetten sind die fragilen Chip-Bausteine 124 mechanisch geschützt. Sind alle Materialen dünn, z. B. in Summe unter 200 µm, so bleibt der verkapselte Halbleiterchip (z.B. Chip-Polymer-Verbund) mechanisch flexibel und kann im Falle eines Band-Substrats auch wieder aufgewickelt werden. Die Prozesse Bauteil-Platzieren (Schritt 106), Einbetten und Härten (Schritt 108) der Verkapselungsschicht 104 (z.B. Einbettpolymers) können bevorzugt sofort bzw. unmittelbar hintereinander ausgeführt werden. Dies garantiert optimalen Schutz für die fragilen Halbleiterbauelemente 124.
  • 5 zeigt eine schematische Querschnittsansicht des Halbleiterchips 124 und der Verkapselung desselben während dem Schritt des Entfernens der optionalen Trägerschicht 123. Bei der Entfernung der optionalen Trägerschicht 123 wird die flexible Schicht 122 nicht entfernt. Vielmehr bleibt die flexible Schicht 122 permanenter Bestandteil des Gehäuses 160 des Halbleiterchips 124.
  • Mit anderen Worten, in 5 ist das Laminat nun umgedreht dargestellt. Falls eine Trägerschicht (z.B. Trägerfolie 123) verwendet wurde, wird diese nun abgezogen und entfernt. Der Chip 124 bleibt eingebettet unter der Schicht 122.
  • 6 zeigt eine schematische Querschnittsansicht des Halbleiterchips 124 und der Verkapselung desselben nach dem Schritt des Entfernens (z.B. Abziehen) der optionalen Trägerschicht 123.
  • Im weiteren Prozessablauf können nun die Anschlusspads 130 (Kontaktstellen) des Halbleiterchips 124 (Chipbauteil) frei gelegt werden und elektrisch kontaktiert werden, wie dies nachfolgend Anhand von 7 bis 13 näher beschrieben wird. Die 7 bis 9 zeigen dabei eine erste Variante des Freilegens und Kontaktierens der Anschlusspads 130, während die 10 bis 13 eine zweite Variante des Freilegens und Kontaktierens der Anschlusspads 130 zeigen.
  • 7 zeigt eine schematische Querschnittsansicht des Halbleiterchips 124 und der Verkapselung desselben nach dem Schritt des selektiven Öffnens der flexiblen Schicht 122 im Bereich der Anschlusspads 130 des Halbleiterchips 124, so dass die Anschlusspads 130 des Halbleiterchips 124 frei liegen.
  • Mit anderen Worten, 7 zeigt den Zustand des Chip-Package 160 nach dem Öffnen der Kontakt-Pads 130. Die Vias 142 sind offen. Zusätzlich ist exemplarisch ein Via 144 durch den kompletten Folienaufbau gezeigt, welches beispielsweise durch Laserbohren hergestellt werden kann. Ein solches Via 144 kann genutzt werden, um später einen Außenkontakt an der Rückseite des Folien-Package 160 zu ermöglichen.
  • Beispielsweise kann die flexible Schicht 122 mittels Lithographie geöffnet werden, z.B. mittels Belichten und nass-chemischem Entwickeln. Im Detail können mittels einer UV-Belichtung in der flexiblen Schicht 122 Bereiche definiert werden, die im Entwicklerbad abgelöst werden können. Die UV-Belichtung kann über eine Fotomaske erfolgen, falls die Halbleiterchips 124 sehr genau platziert wurden (z.B. mit einem Toleranzbereich von ± 5 µm) oder sehr große (= fehlertolerante) Kontaktbereiche (z.B. mit einer Seitenlänge von über 150 µm) haben. Sind die Halbleiterbauteile 124 nicht sehr präzise gesetzt, kann ein UV Laser-Direkt-Schreibverfahren (LDI: Laser Direct Imaging) eingesetzt werden. Hierbei erkennt eine Optik zunächst die genaue Lage der Bauteile 124 bzw. die Lage der Kontakt-Pads 130. Danach kann entweder eine Maskenbelichtung (z.B. stepper reticle) ausgeführt werden oder die Kontaktlochbereiche können mittels Laserbelichtung (LDI) definiert werden.
  • Beispielsweise kann die flexible Schicht 122 mittels Laserablation geöffnet werden. Wenn die flexible Schicht 122 (oder Folie) kein speziell fotostrukturierbares Material aufweist, dann kann das Material (der flexiblen Schicht 122) über den bzw. oberhalb der Anschlusspads 130 (z.B. Kontaktstellen) der Halbleiterchips 124 mittels Laserablation (laser drilling, dt. Laserbohren) abgetragen werden. Auch hier kann eine Optik verwendet werden, die zunächst die genaue Lage der Kontakt-Pads erkennt.
  • 8 zeigt eine schematische Querschnittsansicht des Halbleiterchips 124 und der Verkapselung desselben nach dem Schritt des Abscheidens einer Kontaktierungsschicht 150 auf der flexiblen Schicht 122 und den Anschlusspads 130 des Halbleiterchips 124, um die Anschlusspads 130 des Halbleiterchips 124 durch die Kontaktierungsschicht 150 elektrisch zu kontaktieren.
  • Beispielsweise kann auf der aktiven Vorderseite 126 (= Seite mit den freigelegten Kontakt-Pads 130) (vollflächig) ein Metallfilm 150 aufgebracht werden.
  • 9 zeigt eine schematische Querschnittsansicht des Halbleiterchips 124 und der Verkapselung desselben nach dem Schritt des Strukturierens der Kontaktierungsschicht 150.
  • Die Kontaktierungsschicht 150 (z.B. Metallfilm) kann beispielsweise mittels Laser-Ablation, nass-chemischem Ätzen, lithografisch oder Laser Direkt Belichtung strukturiert werden.
  • Da die genaue geometrische Lage (Ort und Verdrehung) (der Halbleiterchips 124) auf dem Foliensubstrat durch mögliche lokale Deformation des Foliensubstrats möglicherweise nicht ausreichend präzise definiert ist, kann die tatsächliche Lage der Bauelemente 124 zunächst mit einem optischen System ermittelt werden. Dies muss nicht unbedingt für jeden Halbleiterchip 124 erfolgen. Beispielsweise kann es genügen, bestimmte Teilflächen auf dem Folienband zu analysieren und dann entsprechend dem aktuell und lokal festgestellten Verzug in der Folie zu entscheiden, wann und wo die nächste optische Justageprozedur auszuführen ist.
  • Im Falle des Laser-Direktbelichtens kann das Steuerungssystem für den Laser beispielsweise über einen mathematischen Algorithmus die genaue Führung der Leiterbahnen neu berechnen und automatisch korrigieren. Die Leiterbahnen können von den Chip-Kontakt-Pads 130 zu außenliegenden Kontaktflächen („fan out“) oder auch zu innerhalb der Chip-Fläche liegenden Kontaktflächen („fan in“) oder zu benachbarten Bauelementen führen. Die Lage der Außenkontakte eines Chip-Folien-Moduls kann in einem vorbestimmten Raster auf der Folie festgelegt sein, d.h. der Algorithmus zur Neuberechnung des Verdrahtungs-Designs betrifft nur die Verbindungswege aber nicht die Lage der Außenkontakte. Dies ist möglich, weil die Außenkontakte ein deutlich größeres Designmaß haben, z. B. Pad-Größe über 100 µm Seitenlänge und Pad-Abstände ebenfalls über 100 µm.
  • Das Verfahren 100 erlaubt somit ein ungenaues Platzieren der Chips 124 in einem dafür aber sehr schnellen Verfahren, wobei die „Fein-Justierung“ später über die adaptive Lithografie erfolgen kann.
  • 10 zeigt eine schematische Querschnittsansicht des Halbleiterchips 124 und der Verkapselung desselben nach dem Schritt des Entfernens (z.B. Abziehen) der optionalen Trägerschicht 123, wie dies bereits anhand von 6 erläutert wurde. Im Gegensatz zu 6 weist der in 10 gezeigte Halbleiterchip 124 große Anschlusspads 130, wie z.B. Stud Bumps oder Copper Pillar Bumps, auf, die bei dem Platzieren des Halbleiterchips 124 auf der flexiblen Schicht 122 in die flexible Schicht 122 eindringen. Mit anderen Worten, falls Bauteile 122 mit hohen Bumps 130, z.B. copper pillars oder stud bumps, mit 10 bis 40 µm Höhe aufgesetzt werden, so tauchen die hohen Bumps 130 bei der Chip-Platzierung in die Schicht 122 ein. Nach dem rückseitigen Einbetten (und ggf. dem Abziehen der Trägerfolie) sind die Bumps 130 in der Schicht 122 weiterhin bedeckt.
  • Zur elektrischen Kontaktierung der Anschlusspads 130 des Halbleiterchips 124 kann das Material der flexiblen Schicht 122 soweit abgetragen werden, bis die Anschlusspads 130 freiliegen, während die restliche aktive Vorderseite 126 (d.h. dort wo die Vorderseite 126 keine Anschlusspads aufweist) noch von der flexiblen Schicht 122 bedeckt ist, wie dies nachfolgend anhand von 11 erläutert wird.
  • 11 zeigt eine schematische Querschnittsansicht des Halbleiterchips 124 und der Verkapselung desselben nach dem Schritt des Abtragens der flexiblen Schicht 122, wobei die flexible Schicht 122 soweit abgetragen wird bis die Anschlusspads 130 des Halbleiterchips 124 zumindest teilweise freiliegen und die Vorderseite 126 des Halbleiterchips 124 noch bedeckt ist.
  • Beispielsweise kann die Dicke der Schicht 122 großflächig reduziert werden, z. B. mittels Laser-Ablation oder auch über ein nass-chemisches Verfahren oder über Trockenätzen im Plasma.
  • 12 zeigt eine schematische Querschnittsansicht des Halbleiterchips 124 und der Verkapselung desselben nach dem Schritt des Abscheidens einer Kontaktierungsschicht 150 auf der flexiblen Schicht 122 und den Anschlusspads 130 des Halbleiterchips 124, um die Anschlusspads 130 des Halbleiterchips 124 durch die Kontaktierungsschicht 150 elektrisch zu kontaktieren.
  • Beispielsweise kann auf der aktiven Vorderseite 126 (= Seite mit den freigelegten Kontakt-Pads 130) (vollflächig) ein Metallfilm 150 aufgebracht werden.
  • 13 zeigt eine schematische Querschnittsansicht des Halbleiterchips 124 und der Verkapselung desselben nach dem Schritt des Strukturierens der Kontaktierungsschicht 150.
  • Die Kontaktierungsschicht 150 (z.B. Metallfilm) kann beispielsweise mittels Laser-Ablation, nass-chemischem Ätzen, lithografisch oder Laser Direkt Belichtung strukturiert werden.
  • Mögliche alternative Kontaktierverfahren sind das Drucken, Jetten oder Sprühbeschichten (spray coating) von leitfähigen Tinten, Pasten oder flüssigen Metalltropfen. Diese Methoden erlauben einen strukturierten Materialauftrag nach Design-Vorgaben. Es sind also digitale Druckverfahren. Damit ist es auch möglich eine adaptive Ankontaktierung zu realisieren, die sich an der tatsächlichen Lage der Via-Öffnungen über den Kontaktflächen der IC orientiert. Insgesamt ergibt sich also die Möglichkeit die Chip Kontaktierung (Via-Herstellung und Verdrahtung) in digitalen Verfahren auszuführen und somit tolerant gegen Folien-Verzug oder ungenauer Platzierung zu werden.
  • Da die genaue geometrische Lage (Ort und Verdrehung) (der Halbleiterchips 124) auf dem Foliensubstrat durch mögliche lokale Deformation des Foliensubstrats möglicherweise nicht ausreichend präzise definiert ist, kann die tatsächliche Lage der Bauelemente zunächst mit einem optischen System ermittelt werden. Dies muss nicht unbedingt für jeden Halbleiterchip 124 erfolgen. Beispielsweise kann es genügen, bestimmte Teilflächen auf dem Folienband zu analysieren und dann entsprechend dem aktuell und lokal festgestellten Verzug in der Folie zu entscheiden, wann und wo die nächste optische Justageprozedur auszuführen ist.
  • Im Falle des Laser-Direktbelichtens kann das Steuerungssystem für den Laser beispielsweise über einen mathematischen Algorithmus die genaue Führung der Leiterbahnen neu berechnen und automatisch korrigieren. Die Leiterbahnen können von den Chip-Kontakt-Pads 130 zu außenliegenden Kontaktflächen („fan out“) oder auch zu innerhalb der Chip-Fläche liegenden Kontaktflächen („fan in“) oder zu benachbarten Bauelementen führen. Die Lage der Außenkontakte eines Chip-Folien-Moduls kann in einem vorbestimmten Raster auf der Folie festgelegt sein, d.h. der Algorithmus zur Neuberechnung des Verdrahtungs-Designs betrifft nur die Verbindungswege aber nicht die Lage der Außenkontakte. Dies ist möglich, weil die Außenkontakte ein deutlich größeres Designmaß haben, z. B. Pad-Größe über 100 µm Seitenlänge und Pad-Abstände ebenfalls über 100 µm.
  • Vorteile der in 10 bis 13 gezeigten Variante ist, dass die Litho-Ebene „Via“ eingespart werden kann und der Kontakt auf dem Chip massives Metall sein kann, d.h. es entsteht kein Hohlraum im Via.
  • 14 zeigt eine schematische Querschnittsansicht des Halbleiterchips 124 und der Verkapselung desselben nach dem Schritt des Öffnens der flexiblen Schicht 122 in einem Sensorbereich 164 des Halbleiterchips 124, so dass der Sensorbereich 164 des Halbleiterchips 124 freiliegt.
  • Beispielsweise kann der Halbleiterchip 124 einen Sensor aufweisen (oder ein Sensor sein), der über den Sensorbereich 164 eine physikalische Größe, wie z.B. Druck, Temperatur, Luftfeuchtigkeit, usw., erfassen kann. Der Sensorbereich 164 kann beispielsweise eine Membran sein.
  • Das hierin beschriebene Verfahren 100 löst die in der Beschreibungseinleitung genannten Probleme und Herausforderungen. Es basiert auf der Verwendung einer Basis-Folie 122, die zunächst als Trägerfolie für die Chipbestückung fungiert, und die dann auch permanenter Bestandteil des Folien-Package bleibt. Das Verfahren 100 kann sowohl auf einzelnen Folienbögen (engl. sheets) als auch in durchlaufenden Verfahren (Rolle-zu-Rolle) eingesetzt werden. Das Verfahren 100 erlaubt die Verarbeitung von sehr dünnen IC 124. Die sichere Verarbeitung wird dadurch gewährleistet, dass die fragilen IC Bausteine 124 schon gleich nach der ersten Montage auf die Basisfolie 122 von ihrer Rückseite her in einer polymeren Schutzschicht eingebettet werden. Auf diese Weise ist es möglich, die montierten und eingebetteten Chips 124 auf dem Folienband wieder aufzuwickeln, ohne Beschädigungen zu riskieren. Im Falle von Einzelbogen-bearbeitung können die Folienbögen auch risikolos übereinander gestapelt werden.
  • Bei Ausführungsbeispielen kann das isolierende Dielektrikum 122 an der Chip-Vorderseite 126 von Anfang an als Folie bzw. als Schicht auf einer optionalen Trägerfolie 123 bereitgestellt werden. Dadurch ist die Dicke dieser Schicht 122 klar definiert und überall auf dem Substrat oder Band weitgehend identisch. Dies erleichtert die Herstellung eines Kontaktlochs, sowohl bei Laser-Ablation als auch bei lithografischen Verfahren (Belichten und Entwickeln).
  • Bei Ausführungsbeispielen kann die Rückseite der Chips 124 eingebettet werden. Dieses Einbettmaterial muss nicht mehr abgetragen oder lithografisch strukturiert werden. Deshalb kommen dafür viele Materialien infrage. Es kann z. B. einfach ein sich vernetzendes, lösemittelfreies Epoxymaterial verwendet werden, oder auch Polymere mit inorganischen Füllstoffen. Diese Materialien weisen einen geringen Schrumpf beim Härten auf. Das macht den Einbettvorgang sehr viel leichter. Im Gegensatz dazu bringt das Vorderseiten-Einbetten von Chip-Bauteilen oder das Verfüllen von Gräben neben dem Chip (siehe DE 10 2010 042 567 B3 ) große Schwierigkeiten mit sich, wenn Lösemittel aus dem Polymer beim Härten ausgasen und entweichen müssen. Häufiges Fehlerbild sind dann Blasenbildung und inhomogene Oberflächen.
  • Bei Ausführungsbeispielen kann die Chip-Montage auf der Folie 122 mit der Kontakt-Pad-Seite 126 nach unten auf die Basis-Folie 122 (Flip-Chip-Geometrie) erfolgen. Die Basisfolie 122 definiert somit eine Ebene für die weitere Chipkontaktierung. Dies hat den Vorteil, dass auch IC Bausteine 124 mit unterschiedlicher Dicke zu einem Multi-Chip-Folien-Modul integriert werden können. Die verschiedenen Chip-Dicken werden durch das rückseitige Einbetten automatisch ausgeglichen.
  • Bei Ausführungsbeispielen können die Probleme des geometrischen Verzugs in der Folie 122 und damit verbunden die Herausforderungen bei der Justage der IC 124 im Kontaktierungsprozess durch adaptive Laser Direkt-Lithografie bzw. durch Nachjustieren von kleinflächigen Fotomasken (Stepper Masken) gelöst werden. Vorteil dadurch ist, dass der Prozess der Chip-Montage mit geringem oder auch keinem Justageaufwand erfolgen kann, was zu einer erheblich schnelleren Prozesszeit führt.
  • Bei Ausführungsbeispielen kann die Ankontaktierung durch Aufbringen einer dünnen Metallschicht direkt auf die Kontakt-Pads 130 der IC 124 durch Nutzung von Sputter- (PVD) oder Aufdampfprozessen erfolgen. Eine Verstärkung der Leiterbahnen durch zusätzliche galvanische Abscheidung von Metall ist optional möglich. Der Prozess kann auch ohne Bumping-Prozesse auf der Chip-Seite ausgeführt werden. Das heißt, die Leiterbahn-Metallisierung kann direkt auf die Standard Aluminium Kontakt-Pads eines IC 124 aufgesputtert werden.
  • Bei Ausführungsbeispielen kann die in den 10 bis 13 gezeigte Kontaktiervariante genutzt werden, wenn Chips mit hohen Bumps eingebettet werden sollen. Dies erspart dann die Lithografie-Ebene „Via-Herstellung“.
  • Bei Ausführungsbeispielen kann der Prozess in einem kostengünstigen Rolle-zu-Rolle Verfahren ausgeführt werden.
  • Bei Ausführungsbeispielen können die beiden Prozesse „Ermittlung der präzisen Lage der Bauelemente“ und „Lithografische Definition der Leiterbahn-Verdrahtung“ parallelisiert werden. Insbesondere in einem Rolle-zu-Rolle Verfahren kann an aufeinander folgenden Bearbeitungsschritten erst die Lage ermittelt, dann die Korrektur-Daten berechnet und dann das Belichtungsverfahren durchgeführt. In der notwendigen Zeitspanne für das Belichten kann gleichzeitig auf dem nachfolgenden Bandabschnitt (oder folgendem Folienbogen) die optische Ermittlung der Bauteil-Lage ausgeführt werden. Das heißt, der Mehraufwand der optischen Analyse verlängert nicht die Durchlaufzeit im Gesamtprozess.
  • Bei Ausführungsbeispielen kann bei der Verwendung von sehr dünnen IC 124 ein flexibles Folien-Package realisiert werden.
  • Bei Ausführungsbeispielen erleichtern dünne Folien 122 als Basis-Substrat die Herstellung von Durchkontaktierungen durch das Substrat.
  • Bei Ausführungsbeispielen können die Dicken der Polymerebenen über und unter dem IC Baustein 124 so gewählt werden, dass die Chip-Oberseite etwa in der Mitte des Laminats (bezogen auf den Querschnitt) liegt. Dieser Ort ist in etwa die „neutrale Faser“ des Aufbaus, der auch bei Biegung des Folien-Package keinen Stress in der Schicht aufweist.
  • Bei Ausführungsbeispielen können auf der Basis-Folie schon vor der Bauteilplatzierung Justagemarken aufgebracht oder strukturiert werden. Dies schafft weitere Möglichkeiten für den Algorithmus der adaptiven Lithografie.
  • Bei Ausführungsbeispielen können in der flexiblen Schicht 122 bei Bedarf auch zusätzliche Öffnungen strukturiert werden, bspw. wenn das Bauteil ein Sensor ist, der eine Öffnung zur Umgebung braucht, um einen Umweltparameter zu ermitteln oder Strahlung ein- oder austreten zu lassen.
  • Weitere Ausführungsbeispiele schaffen einen Halbleiterbaustein mit einem Halbleiterchip und einem Gehäuse 160. Der Halbleiterchip 124 weist eine aktive Vorderseite 126 und eine der Vorderseite gegenüberliegenden Rückseite 128 auf. Das Gehäuse 160 bettet den Halbleiterchip 124 vollständig ein, wobei das Gehäuse 160 eine flexible Schicht 122 und eine Verkapselungsschicht 140 aufweist, wobei die aktive Vorderseite 126 des Halbleiterchips 124 direkt auf der flexiblen Schicht 122 platziert ist. Die flexible Schicht 122 kann beispielsweise eine Folie sein.
  • Im Gegensatz zu bekannten eWLB Packages, die grundsätzlich mechanisch starr sind, weil die Chips in einem Polymerverbund eingebettet werden, der dann als Plastik-Wafer (reconstituted wafer) wie ein üblicher Wafer in einer üblichen Halbleiterfertigung weiterverarbeitet werden müssen, was mit einem flexiblen Wafer überhaupt nicht möglich ist, ist das hierin beschriebene Gehäuse 160 (engl. package) flexibel. Hierzu müssen nur Chips und Polymerschichten dünn genug sein.
  • Obwohl manche Aspekte im Zusammenhang mit einer Vorrichtung beschrieben wurden, versteht es sich, dass diese Aspekte auch eine Beschreibung des entsprechenden Verfahrens darstellen, sodass ein Block oder ein Bauelement einer Vorrichtung auch als ein entsprechender Verfahrensschritt oder als ein Merkmal eines Verfahrensschrittes zu verstehen ist. Analog dazu stellen Aspekte, die im Zusammenhang mit einem oder als ein Verfahrensschritt beschrieben wurden, auch eine Beschreibung eines entsprechenden Blocks oder Details oder Merkmals einer entsprechenden Vorrichtung dar. Einige oder alle der Verfahrensschritte können durch einen Hardware-Apparat (oder unter Verwendung eines Hardware-Apparats), wie zum Beispiel einen Mikroprozessor, einen programmierbaren Computer oder eine elektronische Schaltung ausgeführt werden. Bei einigen Ausführungsbeispielen können einige oder mehrere der wichtigsten Verfahrensschritte durch einen solchen Apparat ausgeführt werden.
  • Je nach bestimmten Implementierungsanforderungen können Ausführungsbeispiele der Erfindung in Hardware oder in Software implementiert sein. Die Implementierung kann unter Verwendung eines digitalen Speichermediums, beispielsweise einer Floppy-Disk, einer DVD, einer Blu-ray Disc, einer CD, eines ROM, eines PROM, eines EPROM, eines EEPROM oder eines FLASH-Speichers, einer Festplatte oder eines anderen magnetischen oder optischen Speichers durchgeführt werden, auf dem elektronisch lesbare Steuersignale gespeichert sind, die mit einem programmierbaren Computersystem derart zusammenwirken können oder zusammenwirken, dass das jeweilige Verfahren durchgeführt wird. Deshalb kann das digitale Speichermedium computerlesbar sein.
  • Manche Ausführungsbeispiele gemäß der Erfindung umfassen also einen Datenträger, der elektronisch lesbare Steuersignale aufweist, die in der Lage sind, mit einem programmierbaren Computersystem derart zusammenzuwirken, dass eines der hierin beschriebenen Verfahren durchgeführt wird.
  • Allgemein können Ausführungsbeispiele der vorliegenden Erfindung als Computerprogrammprodukt mit einem Programmcode implementiert sein, wobei der Programmcode dahingehend wirksam ist, eines der Verfahren durchzuführen, wenn das Computerprogrammprodukt auf einem Computer abläuft.
  • Der Programmcode kann beispielsweise auch auf einem maschinenlesbaren Träger gespeichert sein.
  • Andere Ausführungsbeispiele umfassen das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren, wobei das Computerprogramm auf einem maschinenlesbaren Träger gespeichert ist.
  • Mit anderen Worten ist ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens somit ein Computerprogramm, das einen Programmcode zum Durchführen eines der hierin beschriebenen Verfahren aufweist, wenn das Computerprogramm auf einem Computer abläuft.
  • Ein weiteres Ausführungsbeispiel der erfindungsgemäßen Verfahren ist somit ein Datenträger (oder ein digitales Speichermedium oder ein computerlesbares Medium), auf dem das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren aufgezeichnet ist. Der Datenträger, das digitale Speichermedium oder das computerlesbare Medium sind typischerweise gegenständlich und/oder nichtvergänglich bzw. nichtvorübergehend.
  • Ein weiteres Ausführungsbeispiel des erfindungsgemäßen Verfahrens ist somit ein Datenstrom oder eine Sequenz von Signalen, der bzw. die das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren darstellt bzw. darstellen. Der Datenstrom oder die Sequenz von Signalen kann bzw. können beispielsweise dahin gehend konfiguriert sein, über eine Datenkommunikationsverbindung, beispielsweise über das Internet, transferiert zu werden.
  • Ein weiteres Ausführungsbeispiel umfasst eine Verarbeitungseinrichtung, beispielsweise einen Computer oder ein programmierbares Logikbauelement, die dahin gehend konfiguriert oder angepasst ist, eines der hierin beschriebenen Verfahren durchzuführen.
  • Ein weiteres Ausführungsbeispiel umfasst einen Computer, auf dem das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren installiert ist.
  • Ein weiteres Ausführungsbeispiel gemäß der Erfindung umfasst eine Vorrichtung oder ein System, die bzw. das ausgelegt ist, um ein Computerprogramm zur Durchführung zumindest eines der hierin beschriebenen Verfahren zu einem Empfänger zu übertragen. Die Übertragung kann beispielsweise elektronisch oder optisch erfolgen. Der Empfänger kann beispielsweise ein Computer, ein Mobilgerät, ein Speichergerät oder eine ähnliche Vorrichtung sein. Die Vorrichtung oder das System kann beispielsweise einen Datei-Server zur Übertragung des Computerprogramms zu dem Empfänger umfassen.
  • Bei manchen Ausführungsbeispielen kann ein programmierbares Logikbauelement (beispielsweise ein feldprogrammierbares Gatterarray, ein FPGA) dazu verwendet werden, manche oder alle Funktionalitäten der hierin beschriebenen Verfahren durchzuführen. Bei manchen Ausführungsbeispielen kann ein feldprogrammierbares Gatterarray mit einem Mikroprozessor zusammenwirken, um eines der hierin beschriebenen Verfahren durchzuführen. Allgemein werden die Verfahren bei einigen Ausführungsbeispielen seitens einer beliebigen Hardwarevorrichtung durchgeführt. Diese kann eine universell einsetzbare Hardware wie ein Computerprozessor (CPU) sein oder für das Verfahren spezifische Hardware, wie beispielsweise ein ASIC.
  • Die hierin beschriebenen Vorrichtungen können beispielsweise unter Verwendung eines Hardware-Apparats, oder unter Verwendung eines Computers, oder unter Verwendung einer Kombination eines Hardware-Apparats und eines Computers implementiert werden.
  • Die hierin beschriebenen Vorrichtungen, oder jedwede Komponenten der hierin beschriebenen Vorrichtungen können zumindest teilweise in Hardware und/oder in Software (Computerprogramm) implementiert sein.
  • Die hierin beschriebenen Verfahren können beispielsweise unter Verwendung eines Hardware-Apparats, oder unter Verwendung eines Computers, oder unter Verwendung einer Kombination eines Hardware-Apparats und eines Computers implementiert werden.
  • Die hierin beschriebenen Verfahren, oder jedwede Komponenten der hierin beschriebenen Verfahren können zumindest teilweise durch Hardware und/oder durch Software ausgeführt werden.
  • Die oben beschriebenen Ausführungsbeispiele stellen lediglich eine Veranschaulichung der Prinzipien der vorliegenden Erfindung dar.

Claims (20)

  1. Verfahren (100) zum Verkapseln eines Halbleiterchips (124) in einem Gehäuse (160), mit folgenden Schritten: Bereitstellen (102) einer flexiblen Schicht (122); Bereitstellen (104) eines Halbleiterchips (124) mit einer aktiven Vorderseite (126) und einer der aktiven Vorderseite (126) gegenüberliegenden Rückseite (128); Platzieren (106) des Halbleiterchips (124) auf der flexiblen Schicht (122), so dass die aktive Vorderseite (126) des Halbleiterchips (124) auf der flexiblen Schicht (122) angeordnet ist; Bereitstellen (108) einer Verkapselungsschicht (140) auf der Rückseite (128) des Halbleiterchips (124) und der flexiblen Schicht (122), so dass die Verkapselungsschicht (140) und die flexible Schicht (122) ein Gehäuse (160) bilden, das den Halbleiterchip (124) vollständig einbettet; wobei die flexible Schicht (122) permanenter Bestandteil des Gehäuses (160) des Halbleiterchips (124) ist; wobei die Folie (122) unter Verwendung eines durchlaufenden Rolle-zu-Rolle Verfahrens bereitgestellt wird und die Schritte des Platzierens (106) des Halbleiterchips (124) und des Bereitstellens (108) der Verkapselungsschicht (140) während des durchlaufenden Rolle-zu-Rolle Verfahrens erfolgen.
  2. Verfahren (100) nach dem vorangehenden Anspruch, wobei die flexible Schicht (122) auf einer Trägerfolie (123) angeordnet ist, wobei das Verfahren ferner einen Schritt des Entfernens der Trägerfolie (123) aufweist, wobei die Trägerfolie (123) nach dem Schritt des Bereitstellens (108) der Verkapselungsschicht (140) entfernt wird.
  3. Verfahren (100) nach einem der vorangehenden Ansprüche, wobei der Schritt des Platzierens (106) des Halbleiterchips (124) und der Schritt des Bereitstellens (108) der Verkapselungsschicht (140) unmittelbar aufeinander folgen.
  4. Verfahren (100) nach einem der vorangehenden Ansprüche, wobei bei dem Platzieren (106) des Halbleiterchips (124) auf der flexiblen Schicht (122) der Halbleiterchip (124) so auf der flexiblen Schicht (122) platziert wird, dass der Halbleiterchip (124) auf der flexiblen Schicht (122) haftet.
  5. Verfahren (100) nach einem der vorangehenden Ansprüche, wobei die flexible Schicht (122) eine Folie ist.
  6. Verfahren (100) nach einem der vorangehenden Ansprüche, wobei die flexible Schicht (122) ein thermoplastisches Material, ein Dielektrikum, eine Klebebeschichtung oder eine fotostrukturierbare Beschichtung ist.
  7. Verfahren (100) nach einem der vorangehenden Ansprüche, wobei die Trägerfolie (123) Polyethylenterephthalat aufweist.
  8. Verfahren (100) nach einem der vorangehenden Ansprüche, wobei die flexible Schicht (122) eine Dicke von max. 0,1 mm aufweist.
  9. Verfahren (100) nach einem der vorangehenden Ansprüche, wobei die flexible Schicht (122) eine Klebewirkung zur Fixierung des Halbleiterchips (124) aufweist.
  10. Verfahren (100) nach einem der vorangehenden Ansprüche, wobei die aktive Vorderseite (126) des Halbleiterchips Anschlusspads aufweist.
  11. Verfahren (100) nach einem der vorangehenden Ansprüche, wobei nur die aktive Vorderseite (126) des Halbleiterchips (124) Anschlusspads (130) aufweist.
  12. Verfahren (100) nach einem der vorangehenden Ansprüche, wobei eine elektrische Kontaktierung des Halbleiterchips (124) erst nach dem Verkapseln des Halbleiterchips (124) durch die flexible Schicht (122) und die Verkapselungsschicht (140) erfolgt.
  13. Verfahren (100) nach einem der vorangehenden Ansprüche, wobei das Verfahren (100) ferner aufweist: selektives Öffnen der flexiblen Schicht im Bereich der Anschlusspads (130) des Halbleiterchips (124), so dass die Anschlusspads (124) des Halbleiterchips (124) frei liegen; und Abscheiden einer Kontaktierungsschicht (150) auf der flexiblen Schicht (122) und den Anschlusspads (130) des Halbleiterchips (124), um die Anschlusspads (130) des Halbleiterchips (124) durch die Kontaktierungsschicht (150) elektrisch zu kontaktieren.
  14. Verfahren (100) nach Anspruch 13, wobei die Anschlusspads (130) des Halbleiterchips (124) Stud Bumps oder Copper Pillar Bumps sind und beim Platzieren (106) des Halbleiterchips (124) auf der flexiblen Schicht (122) in die flexible Schicht (122) eintauchen, wobei das Verfahren (100) ferner aufweist: Abtragen der flexiblen Schicht (122) soweit bis die Anschlusspads (130) des Halbleiterchips (124) zumindest teilweise freiliegen und die aktive Vorderseite (126) des Halbleiterchips (124) noch bedeckt ist; Abscheiden einer Kontaktierungsschicht (150) auf der flexiblen Schicht (122) und den Anschlusspads (130) des Halbleiterchips (124), um die Anschlusspads (130) des Halbleiterchips (124) durch die Kontaktierungsschicht (150) elektrisch zu kontaktieren.
  15. Verfahren (100) nach Anspruch 13 oder 14, wobei das Verfahren (100) ferner aufweist: Strukturieren der Kontaktierungsschicht (150).
  16. Verfahren (100) nach Anspruch 15, wobei die Kontaktierungsschicht (150) durch Laser-Ablation oder nass-chemisches Ätzen strukturiert wird.
  17. Verfahren (100) nach Anspruch 15 oder 16, wobei die Kontaktierungsschicht (150) mittels eines adaptiven Lithographischen Verfahrens strukturiert wird.
  18. Verfahren (100) nach einem der vorangehenden Ansprüche, wobei bei dem Bereitstellen der Verkapselungsschicht (140) der Halbleiterchip (124) in die Verkapselungsschicht (140) eingebettet wird.
  19. Verfahren (100) nach einem der vorangehenden Ansprüche, wobei die Verkapselungsschicht (140) ein Polymer oder Epoxid ist; oder wobei die Verkapselungsschicht (140) das gleiche Material aufweist wie die flexible Schicht (122).
  20. Verfahren (100) nach einem der vorangehenden Ansprüche, wobei das Verfahren ferner aufweist: Öffnen der flexiblen Schicht (122) in einem Sensorbereich des Halbleiterchips (124), so dass der Sensorbereich des Halbleiterchips (124) freiliegt.
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