DE102015113185B4 - SMD/IPD auf Gehäuse oder Vorrichtungsstruktur und Verfahren zu Ihrer Ausbildung - Google Patents
SMD/IPD auf Gehäuse oder Vorrichtungsstruktur und Verfahren zu Ihrer Ausbildung Download PDFInfo
- Publication number
- DE102015113185B4 DE102015113185B4 DE102015113185.4A DE102015113185A DE102015113185B4 DE 102015113185 B4 DE102015113185 B4 DE 102015113185B4 DE 102015113185 A DE102015113185 A DE 102015113185A DE 102015113185 B4 DE102015113185 B4 DE 102015113185B4
- Authority
- DE
- Germany
- Prior art keywords
- metallization
- sub
- layer
- connection
- section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims description 31
- 238000001465 metallisation Methods 0.000 claims abstract description 336
- 239000000463 material Substances 0.000 claims abstract description 33
- 238000005538 encapsulation Methods 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims description 10
- 229910000679 solder Inorganic materials 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 134
- 239000004065 semiconductor Substances 0.000 description 14
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 230000001070 adhesive effect Effects 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 6
- 239000000853 adhesive Substances 0.000 description 5
- 239000004020 conductor Substances 0.000 description 5
- 238000007747 plating Methods 0.000 description 5
- 208000024875 Infantile dystonia-parkinsonism Diseases 0.000 description 4
- 208000001543 infantile parkinsonism-dystonia Diseases 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000000227 grinding Methods 0.000 description 3
- 239000005368 silicate glass Substances 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004907 flux Effects 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- OYLRFHLPEAGKJU-UHFFFAOYSA-N phosphane silicic acid Chemical compound P.[Si](O)(O)(O)O OYLRFHLPEAGKJU-UHFFFAOYSA-N 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229920002577 polybenzoxazole Polymers 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910017944 Ag—Cu Inorganic materials 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910020836 Sn-Ag Inorganic materials 0.000 description 1
- 229910020988 Sn—Ag Inorganic materials 0.000 description 1
- AYHOQSGNVUZKJA-UHFFFAOYSA-N [B+3].[B+3].[B+3].[B+3].[O-][Si]([O-])([O-])[O-].[O-][Si]([O-])([O-])[O-].[O-][Si]([O-])([O-])[O-] Chemical compound [B+3].[B+3].[B+3].[B+3].[O-][Si]([O-])([O-])[O-].[O-][Si]([O-])([O-])[O-].[O-][Si]([O-])([O-])[O-] AYHOQSGNVUZKJA-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000000748 compression moulding Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000000763 evoking effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000007373 indentation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000005001 laminate film Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000005499 meniscus Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0233—Structure of the redistribution layers
- H01L2224/02331—Multilayer structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
Gehäusestruktur (280), die Folgendes umfasst:einen integrierten Schaltungs-Die (206), der in einem Kapselungsmaterial (212) eingebettet ist;eine Umverteilungsstruktur (258) auf dem Kapselungsmaterial (212) und elektrisch verbunden mit dem integrierten Schaltungs-Die (206), wobei die Umverteilungsstruktur (258) Folgendes umfasst:eine Metallisierungsschicht (234) distal von dem Kapselungsmaterial (212) und dem integrierten Schaltungs-Die (206) undeine dielektrische Schicht (47; 250) distal von dem Kapselungsmaterial (212) unddem integrierten Schaltungs-Die (206) und auf der Metallisierungsschicht (234);eine erste Unter-Metallisierungsstruktur (254) auf der dielektrischen Schicht (47; 250), die Folgendes umfasst:einen ersten Abschnitt (48a), der sich durch eine erste Öffnung der dielektrischen Schicht (47; 250) hin zu einer ersten Struktur der Metallisierungsschicht (44a) erstreckteinen zweiten Abschnitt (48b), der sich durch eine zweite Öffnung der dielektrischen Schicht (47; 250) zu einer zweiten Struktur der Metallisierungsschicht (44b) erstreckteinen dritten Abschnitt (48c), der sich durch eine dritte Öffnung der dielektrischen Schicht (47; 250) zu einer dritten Struktur der Metallisierungsschicht (44c) erstreckt, undeinen vierten Abschnitt (48d), der sich durch eine vierte Öffnung der dielektrischen Schicht (47; 250) hin zu einer vierten Struktur der Metallisierungsschicht (44d) erstreckt, wobei die erste Öffnung, die zweite Öffnung, die dritte Öffnung und die vierte Öffnung physisch voneinander getrennt sind; undeine Surface Mounted Device und/oder Integrated Passive Device (54; 264), die an der ersten Unter-Metallisierungsstruktur (254) angebracht ist,wobei die erste, zweite, dritte und vierte Öffnung der dielektrischen Schicht (47; 250) zwischen dem Schaltungs-Die (206) und der Surface Mounted Device und/oder Integrated Passive Device (54; 264) angeordnet sind;wobei die Metallisierungsschicht (234) weiter eine Dummy-Metallisierungsstruktur (62) in einem Bereich umfasst, der durch entsprechende Ränder der ersten Struktur der Metallisierungsschicht (44a), der zweiten Struktur der Metallisierungsschicht (44b), der dritten Struktur der Metallisierungsschicht (44c) und der vierten Struktur der Metallisierungsschicht (44d) definiert ist, wobei mehrere Öffnungen durch die Dummy-Metallisierungsstruktur (62) gehen.
Description
- HINTERGRUND
- Halbleitervorrichtungen werden in einer Vielzahl von elektronischen Anwendungen verwendet, beispielsweise PCs, Mobiltelefonen, Digitalkameras und anderer elektronischer Ausrüstung, um nur einige Beispiele zu nennen. Halbleitervorrichtungen werden üblicherweise hergestellt, indem isolierende oder dielektrische Schichten, leitende Schichten und Halbleiterschichten verschiedener Materialien nach einander über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten mittels Lithographie strukturiert werden, um Schaltungskomponenten und Elemente darauf auszubilden. Dutzende oder Hunderte von integrierten Schaltungen werden üblicherweise auf einem einzigen Halbleiterwafer hergestellt. Die einzelnen Dies werden dann vereinzelt, indem die integrierten Schaltungen entlang einer Risslinie gesägt werden. Die einzelnen Dies werden dann getrennt gekapselt, beispielsweise in Mehr-Chip-Modulen oder in anderen Arten von Gehäusen.
- Die Halbleiterindustrie verbessert weiterhin die Integrationsdichte von verschiedenen elektronischen Komponenten (z.B. Transistoren, Dioden, Widerständen, Kondensatoren etc.), indem sie die minimale Bauteilgröße fortlaufend verkleinert, was es ermöglicht, dass mehr Komponenten in einer gegebenen Fläche integriert werden. Diese kleineren elektronischen Komponenten, wie integrierte Schaltungs-Dies, können auch kleinere Gehäuse benötigen, die in einigen Anwendungen weniger Fläche als frühere Gehäuse verwenden.
- In der
US 2008/0316714A1 - In der
US 2010/0140736A1 - Weitere Halbleitervorrichtungen sind aus der
US 2014/0252647 A1 US 2011/0037 169 A1 US 2010/0072588 A1 - ZUSAMMENFASSUNG DER ERFINDUNG
- Die vorliegende Erfindung betrifft eine Gehäusestruktur gemäß Anspruch 1, eine Gehäusestruktur gemäß Anspruch 8 und ein Verfahren gemäß Anspruch 14. Bevorzugte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen definiert.
- Figurenliste
- Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Man beachte, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Einrichtungen nicht maßstabsgetreu gezeigt sind. Tatsächlich können die Abmessungen der verschiedenen Einrichtungen zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
-
1A bis1C sind verschiedene Ansichten einer ersten Struktur, um eine SMD und/oder IPD (allgemein „SMD/IPD“) zu befestigen, in Übereinstimmung mit einigen Ausführungsformen. -
2A bis2C sind verschiedene Ansichten einer zweiten Struktur, um eine SMD/IPD zu befestigen, in Übereinstimmung mit einigen Ausführungsformen. -
2A bis2C sind verschiedene Ansichten einer zweiten Struktur, um eine SMD/IPD zu befestigen, in Übereinstimmung mit einigen Ausführungsformen. -
4 bis13 sind Schnittansichten eines Zwischenschritts während eines Herstellungsverfahrens zum Ausbilden eines Gehäuses in Übereinstimmung mit einigen Ausführungsformen. - DETAILLIERTE BESCHREIBUNG
- Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Einrichtungen des vorgesehenen Gegenstands zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Das Ausbilden einer ersten Einrichtung über oder auf einer zweiten Einrichtung in der folgenden Beschreibung kann beispielsweise Ausführungsformen umfassen, in denen die erste und die zweite Einrichtung in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Einrichtungen zwischen der ersten Einrichtung und der zweiten Einrichtung ausgebildet sein können, so dass die erste und die zweite Einrichtung nicht in direktem Kontakt sein müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
- Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier zur Einfachheit der Beschreibung verwendet werden, um die Beziehung eines Elements oder einer Einrichtung mit einem oder mehreren anderen Elementen oder Einrichtungen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
- Ausführungsformen, die hier beschrieben sind, können in einem bestimmten Kontext beschrieben sein, insbesondere einer Surface Mount Device (SMD) und/oder einer Integrated Passive Device (IPD), die an einer Fan-Out- oder Fan-In-Wafer-Level-Package angebracht ist, und verschiedener Strukturen, die verwendet werden, um eine SMD und/oder eine IPD an einem solchen Gehäuse zu befestigen. Andere Ausführungsformen berücksichtigen andere Anwendungen, etwa andere Gehäusearten oder andere Konfigurationen, die einem Fachmann beim Lesen dieser Offenbarung schnell klar werden. Man beachte, dass die hier beschriebenen Ausführungsformen nicht notwendigerweise jede Komponente oder Einrichtung beschreiben, die in einer Struktur vorhanden sein können. Kopien einer Komponente können beispielsweise von einer Figur fehlen, etwa wenn die Beschreibung einer der Komponenten ausreichen kann, um Aspekte der Ausführungsform zu vermitteln. Weiter können Ausführungsformen der Verfahren, die hier beschrieben sind, so beschrieben sein, dass sie in einer bestimmten Reihenfolge ausgeführt werden; andere Ausführungsformen der Verfahren können jedoch in jeder logischen Reihenfolge ausgeführt werden.
- Die
1A bis1C zeigen verschiedene Ansichten einer Struktur, um eine SMD und/oder eine IPD (allgemein „SMD/IPD“) in Übereinstimmung mit einigen Ausführungsformen zu befestigen.1A ist eine Schnittansicht einer Struktur, an der eine SMD/IPD54 angebracht ist, und1B und1C sind darübergelegte Layoutansichten von entsprechenden Teilen der Struktur.1B zeigt eine darübergelegte Layoutansicht des Teils B in1A und1C zeigt eine darübergelegte Layoutansicht des Teils C in1A . Der Schnitt A-A in den1B und1C ist die Schnittansicht, die in1A gezeigt ist. Beispielmaterialien und -verfahren zum Ausbilden dieser Struktur sind im Kontext des Herstellungsverfahrens der4 bis13 beschrieben und daher fehlen diese Materialien und Verfahren hier der Kürze halber. -
1A zeigt eine untere Metallisierungsschicht, die eine erste untere Metallisierungsstruktur40a und eine zweite untere Metallisierungsstruktur40b umfasst. Sowohl die erste untere Metallisierungsstruktur als auch die zweite untere Metallisierungsstruktur40b können eine Leitung, eine Landungsstelle oder Ähnliches in der unteren Metallisierungsschicht sein. Eine untere dielektrische Schicht42 liegt über und auf der unteren Metallisierungsschicht, die die erste untere Metallisierungsstruktur40a und die zweite untere Metallisierungsstruktur40b umfasst. - Eine obere Metallisierungsschicht liegt auf der unteren dielektrischen Schicht
42 und die obere Metallisierungsschicht umfasst eine erste obere Metallisierungsstruktur44a mit einer ersten Durchkontaktierung46a und umfasst eine zweite obere Metallisierungsstruktur44b mit einer zweiten Durchkontaktierung46b . Wie in1B (aber nicht besonders in1A) gezeigt ist, umfasst die obere Metallisierungsschicht weiter eine dritte obere Metallisierungsstruktur44c und eine vierte obere Metallisierungsstruktur44d . In beiden1A und1B umfasst die obere Metallisierungsstruktur weiter eine fünfte obere Metallisierungsstruktur44e . Sowohl die erste obere Metallisierungsstruktur44a als auch die zweite obere Metallisierungsstruktur44b , die dritte obere Metallisierungsstruktur44c und die vierte obere Metallisierungsstruktur44d können eine Leitung, eine Landungsstelle oder Ähnliches in der oberen Metallisierungsschicht sein. Die erste Durchkontaktierung46a erstreckt sich durch die untere dielektrische Schicht42 und ist mit der unteren Metallisierungsstruktur40a und der ersten oberen Metallisierungsstruktur44a elektrisch und direkt mechanisch verbunden und die zweite Durchkontaktierung46b erstreckt sich durch die untere dielektrische Schicht42 und ist mit der zweiten unteren Metallisierungsstruktur40b und der zweiten oberen Metallisierungsstruktur44b elektrisch und direkt mechanisch verbunden. Eine dritte Durchkontaktierung46c und eine vierte Durchkontaktierung46d können sich durch die untere dielektrische Schicht erstrecken und mit der dritten oberen Metallisierungsstruktur44c bzw. der vierten oberen Metallisierungsstruktur44d und einer entsprechenden unteren Metallisierungsstruktur elektrisch und direkt mechanisch verbunden sein. Eine obere dielektrische Schicht47 liegt über und auf der oberen Metallisierungsschicht, die die erste obere Metallisierungsschicht44a und die zweite obere Metallisierungsschicht44b umfasst. - Eine erste Unter-Metallisierung
50a liegt auf der oberen dielektrischen Schicht47 . Die erste Unter-Metallisierung50a umfasst einen ersten Abschnitt48a und einen zweiten Abschnitt48b . Der erste Abschnitt48a erstreckt sich durch die obere dielektrische Schicht47 und ist mit der ersten oberen Metallisierungsstruktur44a elektrisch und direkt mechanisch verbunden und der zweite Abschnitt48b erstreckt sich durch die obere dielektrische Schicht47 und ist mit der zweiten oberen Metallisierungsstruktur44b elektrisch und direkt mechanisch verbunden. Der erste Abschnitt48a und der zweite Abschnitt48b erstrecken sich von der ersten Unter-Metallisierung50a durch getrennte Öffnungen durch die obere dielektrische Schicht47 zu der ersten oberen Metallisierungsstruktur44a bzw. der zweiten oberen Metallisierungsstruktur44b . Wie in1B (aber nicht speziell in1A) gezeigt ist, liegt eine zweite Unter-Metallisierung50b auf der oberen dielektrischen Schicht47 und umfasst einen dritten Abschnitt48c und einen vierten Abschnitt48d . Der dritte Abschnitt48c erstreckt sich durch die obere dielektrische Schicht47 und ist mit der dritten Metallisierungsstruktur44c elektrisch und direkt mechanisch verbunden und der vierte Abschnitt48d erstreckt sich durch die obere dielektrische Schicht47 und ist mit der vierten Metallisierungsstruktur44d elektrisch und direkt mechanisch verbunden. Der dritte Abschnitt48c und der vierte Abschnitt48d erstrecken sich von der zweiten Unter-Metallisierung50b durch getrennte Öffnungen durch die obere dielektrische Schicht47 zu der dritten oberen Metallisierungsstruktur44c bzw. der vierten oberen Metallisierungsstruktur44d . Obwohl in einer Schnittansicht nicht direkt gezeigt, können die zweite Unter-Metallisierung50b mit dem dritten Abschnitt48c hin zu der dritten oberen Metallisierungsstruktur44c und mit dem vierten Abschnitt48d hin zu der vierten oberen Metallisierungsstruktur44d die gleichen oder ähnliche Schnitte haben wie entsprechende Komponenten, die in1A gezeigt sind. - Wie in
1A gezeigt ist, kann die erste Unter-Metallisierung50a (und ähnlich die zweite Unter-Metallisierung50b , obwohl nicht speziell gezeigt) eine Vertiefung seitlich zwischen dem ersten Abschnitt48a und dem zweiten Abschnitt48b haben. Dies kann an einem Grad der Planarität der unmittelbar darunter liegenden Oberfläche der oberen dielektrischen Schicht47 liegen. Diese Oberfläche der oberen dielektrischen Schicht47 kann durch verschiedene physikalische Effekte während seiner Ausbildung erzeugt werden. Ein Abstand zwischen der ersten oberen Metallisierungsstruktur44a und der zweiten oberen Metallisierungsstruktur44b kann beispielsweise ohne jede zwischenliegende obere Metallisierungsstruktur einen Meniskuseffekt in dieser Oberfläche der oberen dielektrischen Schicht47 hervorrufen, wenn die obere dielektrische Schicht47 aufgeschleudert ist. In anderen Beispielen ist die unmittelbar darunterliegende Oberfläche der oberen dielektrischen Schicht47 planar, was dazu führen kann, dass keine Vertiefung seitlich zwischen dem ersten Abschnitt48a und dem zweiten Abschnitt48b liegt. - Ein erstes Anschlussteil
52a verbindet elektrisch und direkt mechanisch die erste Unter-Metallisierung50a und einen ersten Anschluss einer SMD/IPD54 . Ein zweites Anschlussteil52b verbindet elektrisch und direkt mechanisch die zweite Unter-Metallisierung50b und einen zweiten Anschluss der SMD/IPD54 . Die SMD/IPD54 kann kleiner als ein typischer integrierter Schaltungs-Die (etwa der integrierte Schaltungs-Die206 , der unten beschrieben ist) sein und kann eine oder mehrere passive Vorrichtungen umfassen, etwa einen Kondensator, Widerstand, eine Diode oder Ähnliches, ohne eine aktive Vorrichtung wie einen Transistor oder Ähnliches zu umfassen. -
1B zeigt weiter verschiedene Abmessungen von Komponenten. Eine X-Achse und eine Y-Achse sind als Referenz gezeigt. Referenz auf einen Abschnitt48 bezieht sich auf alle Abschnitte48a ,48b ,48c und48d einzeln. Referenz auf eine obere Metallisierungsstruktur44 bezieht sich auf jede der oberen Metallisierungsstrukturen44a ,44b ,44c und44d einzeln. Referenz auf eine Unter-Metallisierung50 bezieht sich auf die Unter-Metallisierungen50a und50b einzeln. - Die obere Metallisierungsstruktur
44 hat eine erste Abmessung in X-Richtung D1x und eine erste Abmessung in Y-Richtung D1y, die gleich sein können. Der Abschnitt48 hat eine zweite Abmessung in X-Richtung D2x und eine zweite Abmessung in Y-Richtung D2y, die gleich sein können. Die Unter-Metallisierung50 hat eine dritte Abmessung in X-Richtung D3x und eine dritte Abmessung in Y-Richtung D3y, die gleich sein können. Eine vierte Abmessung in X-Richtung D4x liegt zwischen den oberen Metallisierungsstrukturen44 , die durch entsprechende Abschnitte48 mit der gleichen Unter-Metallisierung50 verbunden sind. Eine vierte Abmessung in Y-Richtung D4y liegt zwischen den nächstliegenden oberen Metallisierungsstrukturen44 , die durch entsprechende Abschnitte48 mit anderen Unter-Metallisierungen50 verbunden sind, die verwendet werden, um die gleiche SMD/IPD zu befestigen. Eine kleinste fünfte Abmessung in X-Richtung D5x liegt zwischen einer oberen Metallisierungsstruktur44 und der fünften oberen Metallisierungsstruktur44e . - In einigen Ausführungsformen erstreckt sich die Unter-Metallisierung
50 seitlich über einen zugehörigen Abschnitt48 in sowohl einer X-Richtung als auch einer Y-Richtung hinaus. In1B erstreckt sich die Unter-Metallisierung50 beispielsweise seitlich in eine Y-Richtung von beiden Y-Rändern des zugehörigen Abschnitts48 , etwa um einen Abstand von der Hälfte der Differenz zwischen der Abmessung D3y und der Abmessung D2y (d.h. (D3y-D2y)/2). Weiter erstreckt sich die Unter-Metallisierung50 beispielsweise seitlich in einer X-Richtung von beiden X-Rändern des zugehörigen Abschnitts48 , etwa um einen Abstand von der Hälfte der Differenz zwischen der Abmessung D3x und der Summe der Abmessungen D4x, D2x und D1x (d.h. D3x-(D4x+D2x+D1x))/2) von einem X-Rand und um einen Abstand zu einem weiteren Abschnitt48 der gleichen Unter-Metallisierung50 . - In einigen Ausführungsformen erstreckt sich die obere Metallisierungsstruktur
44 seitlich in sowohl einer X-Richtung als auch einer Y-Richtung über einen zugehörigen Abschnitt48 hinaus. In1B erstreckt sich die Unter-Metallisierung44 beispielsweise seitlich in eine Y-Richtung von beiden Y-Rändern des zugehörigen Abschnitts48 , etwa um einen Abstand von der Hälfte der Differenz zwischen der Abmessung D1y und der Abmessung D2y (d.h. (D1y-D2y)/2). Weiter erstreckt sich die Unter-Metallisierung44 beispielsweise seitlich in einer X-Richtung von beiden X-Rändern des zugehörigen Abschnitts48 , etwa um einen Abstand von der Hälfte der Differenz zwischen der Abmessung D1x und der Abmessung D2x (d.h. (D1x-D2x)/2). - In einigen Ausführungsformen erstreckt sich die obere Metallisierungsstruktur
44 seitlich über eine zugehörige Unter-Metallisierung50 in sowohl einer X-Richtung als auch einer Y-Richtung hinaus. In1B erstreckt sich die obere Metallisierungsstruktur44 beispielsweise seitlich in eine Y-Richtung von beiden Y-Rändern des zugehörigen Unter-Metallisierung50 , etwa um einen Abstand von der Hälfte der Differenz zwischen der Abmessung D1y und der Abmessung D3y (d.h. (D1y-D3y)/2). Weiter erstreckt sich die obere Metallisierungsstruktur44 beispielsweise seitlich in einer X-Richtung von einem X-Rand der zugehörigen Unter-Metallisierung50 , etwa um einen Abstand von der Hälfte der Summe von zweimal der Abmessung D1x und der Abmessung D4x minus die Abmessung D3x (d.h. ((2D1x+D4x)-D3x)/2) und die Unter-Metallisierung50 erstreckt sich seitlich in einer X-Richtung von einem weiteren X-Rand der oberen Metallisierungsstruktur44 zu einer weiteren oberen Metallisierungsstruktur44 , mit der die Unter-Metallisierung50 über einen Abschnitt48 verbunden ist. - In einigen Ausführungsformen ist die Abmessung D1x größer als die Abmessung D2x (d.h. D1x > D2x). Weiter ist in einigen Ausführungsformen die Abmessung D1y größer als die Abmessung D3y, die größer als die Abmessung D2y ist (d.h. D1y > D3y > D2y). In einigen Ausführungsformen können die Abmessungen D1x und D1y im Bereich zwischen etwa 160 µm und etwa 300 µm liegen, etwa 255 µm. In einigen Ausführungsformen können die Abmessungen D2x und D2y im Bereich zwischen etwa 100 µm und etwa 240 µm liegen, etwa 195 µm. In einigen Ausführungsformen kann die Abmessung D3x im Bereich zwischen etwa 620 µm und etwa 1500 µm liegen, etwa 1000 µm, und die Abmessung D3y im Bereich zwischen etwa 130 µm und etwa 270 µm liegen, etwa 200 µm. In einigen Ausführungsformen kann die Abmessung D4x im Bereich zwischen etwa 110 µm und etwa 1210 µm liegen, etwa 520 µm, und die Abmessung D4y im Bereich zwischen etwa 110 µm und etwa 340 µm liegen, etwa 170 µm. In einigen Ausführungsformen kann die Abmessung D5x größer als etwa 40 µm sein.
- In der gezeigten Ausführungsform sind die obere Metallisierungsstruktur
44 und der Abschnitt48 beide quadratisch (D1x = D1y und D2x = D2y) und die Unter-Metallisierung50 ist rechteckig (z.B. D3x > D3y). In anderen Ausführungsformen können diese Komponenten andere Formen annehmen, etwa kreisförmige, ovale, sechseckige, achteckige oder andere polygonale Formen. Weiter können die Abmessungen andere Verhältnisse haben. - Die
2A bis2C zeigen verschiedene Ansichten einer Struktur, um eine SMD/IPD in Übereinstimmung mit einigen Ausführungsformen zu befestigen.2A ist eine Schnittansicht einer Struktur, auf der eine SMD/IPD54 angebracht ist, und2B und2C sind darübergelegte Ansichten von entsprechenden Teilen der Struktur.2B zeigt eine darübergelegte Layoutansicht von Teil B in2A und2C zeigt eine darübergelegte Layoutansicht von Teil C in2A . Der Schnitt A-A in den2B und2C ist die Schnittansicht, die in2A gezeigt ist. Die2A bis2C zeigen eine Modifikation des Beispiels in den1A bis1C und eine Beschreibung von gleichen Elementen fehlt der Kürze halber. - Die
2A und2B zeigen weiter, dass die obere Metallisierungsschicht eine Hilfs-Metallisierungsstruktur oder Dummy-Metallisierungsstruktur62 über der unteren dielektrischen Schicht42 umfasst. Die Hilfs-Metallisierungsstruktur62 liegt zwischen der ersten oberen Metallisierungsstruktur44a und der zweiten oberen Metallisierungsstruktur44b , zwischen der ersten oberen Metallisierungsstruktur44a und der dritten oberen Metallisierungsstruktur44c , zwischen der zweiten oberen Metallisierungsstruktur44b und der vierten oberen Metallisierungsstruktur44d und zwischen der dritten oberen Metallisierungsstruktur44c und der vierten oberen Metallisierungsstruktur44d . Wie in der Layoutansicht von2B gezeigt, bildet die Hilfs-Metallisierungsstruktur62 ein Kreuz, wobei jede der ersten oberen Metallisierungsstruktur44a , der zweiten oberen Metallisierungsstruktur44b , der dritten oberen Metallisierungsstruktur44c und der vierten oberen Metallisierungsstruktur44d in einem eigenen Quadranten angeordnet ist. Die Hilfs-Metallisierungsstruktur62 kann von jeder anderen operationalen Metallisierungsstruktur in der oberen Metallisierungsschicht elektrisch isoliert sein. - Wie in
2A gezeigt ist, kann die ersten Unter-Metallisierung60a (und ähnlich die zweite Unter-Metallisierung60b , obwohl nicht besonders gezeigt) seitlich planar zwischen dem ersten Abschnitt48a und dem zweiten Abschnitt48b liegen. Dies kann von einem Grad der Planarität der unmittelbar darunterliegenden Oberfläche der oberen dielektrischen Schicht47 hervorgerufen sein. Das Vorhandensein der Hilfs-Metallisierungsstruktur62 kann es erlauben, dass diese Oberfläche der oberen dielektrischen Schicht47 planar zwischen dem ersten Abschnitt48a und dem zweiten Abschnitt48b liegt, abhängig von den Verfahren zum Ausbilden der verschiedenen Komponenten. - Die
2A und2B zeigen weiter, dass die Hilfs-Metallisierungsstruktur62 eine Öffnung64 durch die Hilfs-Metallisierungsstruktur62 haben kann. Die Öffnung64 kann jede Konfiguration in der Hilfs-Metallisierungsstruktur62 annehmen. Wie gezeigt, erstrecken sich zwei Spalten von Öffnungen64 entlang einer Y-Richtung und eine Reihe von Öffnungen64 entlang einer X-Richtung. - Jede der Öffnungen hat eine sechste Abmessung in X-Richtung D6x und eine sechste Abmessung in Y-Richtung D6y, die gleich groß sein können. Ein erster Ast der Hilfs-Metallisierungsstruktur
62 , der sich in eine Y-Richtung (mit zwei Spalten von Öffnungen64 ) erstreckt, hat eine siebte Abmessung in X-Richtung D7x und ein weiterer zweiter Ast der Hilfs-Metallisierungsstruktur62 , der sich in eine X-Richtung erstreckt (mit der einen Reihe von Öffnungen64 ), hat eine siebte Abmessung in Y-Richtung D7y. Der erste Ast der Hilfs-Metallisierungsstruktur62 ist eine achte Abmessung in X-Richtung D8x von einer benachbarten oberen Metallisierungsstruktur44 . Der zweite Ast der Hilfs-Metallisierungsstruktur62 ist eine achte Abmessung in Y-Richtung D8y von einer benachbarten oberen Metallisierungsstruktur44 . - In einigen Ausführungsformen können die Abmessungen D6x und D6y im Bereich zwischen etwa 10 µm und etwa 50 µm liegen, etwa 30 µm. In einigen Ausführungsformen kann die Abmessung D7x im Bereich zwischen etwa 30 µm und etwa 1130 µm liegen, etwa 440 µm und die Abmessung D7y im Bereich zwischen etwa 30 µm und etwa 220 µm liegen, etwa 50 µm. In einigen Ausführungsformen kann die Abmessung D8x größer als etwa 40 µm sein, etwa im Bereich zwischen etwa 40 µm und etwa 100 µm liegen, etwa 40 µm, und die Abmessung D8y im Bereich zwischen etwa 40 µm und etwa 100 µm liegen, etwa 40 µm.
- Die
3A bis3C zeigen verschiedene Ansichten einer Struktur, um einen Mehrfach-Anschluss-SMD/IPD in Übereinstimmung mit einigen Ausführungsformen zu befestigen.3A ist eine Schnittansicht einer Struktur, auf der eine SMD/IPD84 angebracht ist, und3B und3C sind darübergelegte Layoutansichten von entsprechenden Teilen der Struktur.3B zeigt eine darübergelegte Layoutansicht von Teil B in3A und3C zeigt eine darübergelegte Layoutansicht von Teil C in3A . Der Schnitt A-A in den3B und3C ist die Schnittansicht, die in1A gezeigt ist. Beispielmaterialien und -verfahren zum Ausbilden dieser Struktur sind im Kontext des Herstellungsverfahrens der4 bis13 beschrieben und daher fehlen diese Materialien und Verfahren hier der Kürze halber. -
3A zeigt eine untere Metallisierungsschicht, die eine erste untere Metallisierungsstruktur70a , eine zweite untere Metallisierungsstruktur70b , eine dritte untere Metallisierungsstruktur70c und eine vierte untere Metallisierungsstruktur70d umfasst. Eine untere dielektrische Schicht72 . liegt über und auf der unteren Metallisierungsschicht, die die unteren Metallisierungsstrukturen70a ,70b ,70c und70d umfasst. - Eine obere Metallisierungsschicht liegt auf der unteren dielektrischen Schicht
72 . und die obere Metallisierungsschicht umfasst eine erste obere Metallisierungsstruktur74a mit einer ersten Durchkontaktierung76a , eine zweite obere Metallisierungsstruktur74b mit einer zweiten Durchkontaktierung76b , eine dritte obere Metallisierungsstruktur74e mit einer dritten Durchkontaktierung76c und eine vierte obere Metallisierungsstruktur74d mit einer vierten Durchkontaktierung76d . Wie in3B (aber nicht speziell in3A) gezeigt ist, umfasst die obere Metallisierungsschicht weiter fünfte bis zwölfte obere Metallisierungsstrukturen74e bis74l . In beiden3A und3B umfasst die obere Metallisierungsstruktur weiter eine dreizehnte obere Metallisierungsstruktur74m . Die erste bis vierte Durchkontaktierung76a bis76d erstrecken sich durch die untere dielektrische Schicht72 . und all sind mit einer entsprechenden der ersten bis vierten unteren Metallisierungsstrukturen70a bis70d und einer entsprechenden der ersten bis vierten oberen Metallisierungsstrukturen74a bis74d elektrisch und direkt mechanisch verbunden. Eine obere dielektrische Schicht77 liegt über und auf der oberen Metallisierungsschicht, die die erste bis zwölfte obere Metallisierungsstruktur74a bis74l umfasst. - Erste bis zwölfte Unter-Metallisierungen
80a bis80l liegen auf der oberen dielektrischen Schicht77 . Die erste bis zwölfte Unter-Metallisierung80a bis80l umfassen einen entsprechenden der ersten bis zwölften Abschnitte78a bis781 . Der erste bis zwölfte Abschnitt78a bis78l erstrecken sich durch die obere dielektrische Schicht47 und sind jeweils mit einer entsprechenden der ersten bis zwölften oberen Metallisierungsstruktur74a bis74l elektrisch und direkt mechanisch verbunden. Der erste bis zwölfte Abschnitt78a bis78l erstrecken sich durch getrennte Öffnungen durch die obere dielektrische Schicht77 zu einer entsprechenden der ersten bis zwölften oberen Metallisierungsstruktur74a bis74l . Obwohl es in der Schnittansicht nicht besonders gezeigt ist, haben die fünfte bis achte Unter-Metallisierung80e bis80h mit den entsprechenden fünften bis achten Abschnitten78e bis78h hin zu den entsprechenden fünften bis achten oberen Metallisierungsstrukturen74e bis74h eine gleiche oder ähnliche Schnittansicht wie die zugehörigen Komponenten, die in3A gezeigt sind, und die neunte bis zwölfte Unter-Metallisierung80i bis801 mit den entsprechenden neunten bis zwölften Abschnitten78i bis78l hin zu den entsprechenden neunten bis zwölften oberen Metallisierungsstrukturen74i bis74l eine gleiche oder ähnliche Schnittansicht wie die zugehörigen Komponenten, die in3A gezeigt sind. Erste bis zwölfte Anschlussteile82a bis821 verbinden jeweils die erste bis zwölfte Unter-Metallisierung80a bis80l und den ersten bis zwölften Anschluss einer SMD/IPD84 . - Wie in
3B und3C gezeigt ist, hat die Mehrfach-Anschluss-SMD/IPD84 drei oder mehr Anschlüsse. Die Anschlüsse der SMD/IPD84 können in einem Array angeordnet sein, etwa einem 4x3-Array, wie gezeigt. Jeder Stapel eines entsprechenden Anschlussteils82 , einer Unter-Metallisierung80 mit Abschnitt78 und oberer Metallisierungsstruktur74 kann zu einem entsprechenden der Anschlüsse der SMD/IPD84 gehören und daher können diese Stapel auch in einem Array angeordnet sein, wie gezeigt. Weiter sind die Unter-Metallisierung80 , der Abschnitt78 und die obere Metallisierungsstruktur74 so gezeigt, dass sie eine sechseckige Form haben, und in anderen Ausführungsformen können diese Komponenten jede Form haben, etwa quadratisch, rechteckig, kreisförmig, oval, sechseckig oder polygonal. Wie gezeigt, erstreckt sich die Unter-Metallisierung80 seitlich über Ränder des entsprechenden Abschnitts78 hinaus und die obere Metallisierungsstruktur74 erstreckt sich seitlich über Ränder der entsprechenden Unter-Metallisierung80 hinaus. - Die
4 bis13 zeigen ein beispielhaftes Herstellungsverfahren, in dem alle vorangegangenen Strukturen, die in den1A bis1C ,2A bis2C und3A bis3C gezeigt sind, verwendet werden können. Die Struktur der2A bis2C ist in diesem Beispielverfahren der Bequemlichkeit halber gezeigt, aber jede andere der vorangegangen Strukturen kann ausgebildet werden, wie ein Fachmann leicht erkennen kann. Weiter können solche Strukturen auf und/oder in jedem Substrat, jeder Gehäusekomponente oder jedem Gehäuse ausgebildet werden und die4 bis13 sind als Beispiel angegeben. -
4 bis13 zeigen Schnittansichten von Zwischenschritten während eines Herstellungsverfahrens zum Ausbilden eines Gehäuses in Übereinstimmung mit einigen Ausführungsformen.4 zeigt einen Träger200 und eine Ablöseschicht202 , die auf dem Träger200 ausgebildet ist. Der Träger kann ein Glasträger, ein Keramikträger oder Ähnliches sein. Der Träger kann ein Wafer sein. Die Ablöseschicht202 kann aus einem Polymer-basierten Material ausgebildet sein, das zusammen mit dem Träger200 von der darüber liegenden Strukturen entfernt werden kann, die in nachfolgenden Schritten ausgebildet werden. In einigen Ausführungsformen ist die Trennschicht202 ein Epoxidbasiertes thermisches Ablösematerial, das seine Hafteigenschaften verliert, wenn es erwärmt wird. In anderen Ausführungsformen kann die Ablöseschicht202 ein Ultraviolett-(UV)-Klebstoff sein, der seine Hafteigenschaften verliert, wenn er UV-Licht ausgesetzt wird. Die Ablöseschicht202 kann als Flüssigkeit abgegeben und ausgehärtet werden, kann ein Laminatfilm sein, der auf den Träger200 laminiert wird, oder Ähnliches. Die obere Fläche der Ablöseschicht202 kann eingeebnet werden und kann einen hohen Grad von Planarität haben. - In
5 werden integrierte Schaltungs-Dies206 an der Ablöseschicht202 durch einen Klebstoff204 angebracht. Bevor sie an der Ablöseschicht202 angebracht werden, können die integrierten Schaltungs-Dies206 nach geeigneten Herstellungsverfahren verarbeitet werden, um integrierte Schaltungen in den integrierten Schaltungs-Dies206 auszubilden. Vorrichtungen beispielsweise, etwa Transistoren, Dioden, Kondensatoren, Widerstände etc., können in und/oder auf einem Halbleitersubstrat ausgebildet werden, etwa einem Halbleiterwafer, und können durch Verbindungsstrukturen mit einander verbunden werden, die beispielsweise durch Metallisierungsstrukturen in einer oder mehreren dielektrischen Schichten auf dem Halbleitersubstrat ausgebildet werden, um eine integrierte Schaltung auszubilden. Die-Anschlussteile208 , etwa leitende Säulen (die beispielsweise ein Metall wie Kupfer umfassen), können außerhalb der integrierten Schaltungs-Dies206 beispielsweise durch Plattieren ausgebildet werden, um mit den entsprechenden integrierten Schaltungs-Dies206 mechanisch und elektrisch verbunden zu werden, auf was als entsprechende aktive Seiten des integrierten Schaltungs-Dies206 bezeichnet werden kann. Ein Dielektrikum210 kann beispielsweise über den integrierten Schaltungs-Dies206 und den Die-Anschlussteilen208 durch Rotationsbeschichtung, Laminieren, chemischer Gasphasenabscheidung (CVD) oder Ähnlichem ausgebildet werden. Der Klebstoff204 kann auf eine Rückseite der integrierten Schaltungs-Dies206 aufgetragen werden, etwa auf eine Rückseite des entsprechenden Halbleiterwafers. Der Klebstoff204 kann jeder geeignete Klebstoff, Epoxid oder Ähnliches sein. Die integrierten Schaltungs-Dies206 können vereinzelt werden, etwa durch Sägen oder Schneiden, und an der Ablöseschicht202 durch den Klebstoff204 beispielsweise mittels eines Bestückungsautomats angebracht werden. - In
6 wird ein Kapselungsmaterial212 ausgebildet, das die integrierten Schaltungs-Dies206 auf der Ablöseschicht202 kapselt. Das Kapselungsmaterial212 kann eine Formmasse, Epoxid oder Ähnliches sein und kann durch Formpressen, Spritzpressen oder Ähnliches aufgetragen werden. Nach dem Aushärten kann das Kapselungsmaterial212 einem Schleifverfahren unterzogen werden, um die Die-Anschlussteile208 freizulegen. Obere Flächen der Die-Anschlussteile208 und des Kapselungsmaterials212 sind nach dem Schleifverfahren koplanar. In einigen Ausführungsformen kann das Schleifverfahren fehlen, wenn beispielsweise die Die-Anschlussteile208 nach dem Kapseln der integrierten Schaltungs-Dies206 freigelegt werden. - In
7 wird eine dielektrische Schicht220 auf dem Kapselungsmaterial212 und den Die-Anschlussteilen208 ausgebildet. In einigen Ausführungsformen wird die dielektrische Schicht220 auf einem Polymer ausgebildet, das ein lichtempfindliches Material wie Polybenzoxazole (PBO), Polyimid, Benzocyclobuten (BCB) oder Ähnliches sein kann, das leicht mittels einer Lithographiemaske strukturiert werden kann. In anderen Ausführungsformen wird die dielektrische Schicht220 auf einem Nitrid wie Siliziumnitrid; einem Oxid wie Siliziumoxid, Phosphor-Silikatglas (PSG), Bor-Silikatglas (BSG), Bordotiertem Phosphor-Silikatglas (BPSG) oder Ähnlichem ausgebildet. Die dielektrische Schicht220 kann durch Rotationsbeschichtung, Laminieren, CVD, Ähnlichem oder einer Kombination daraus ausgebildet werden. Die dielektrische Schicht220 wird dann strukturiert, um Öffnungen auszubilden, um die Die-Anschlussteile208 auszubilden. Das Strukturieren kann durch jedes geeignete Verfahren geschehen, etwa durch Aussetzen der dielektrischen Schicht220 mit Licht, wenn die dielektrische Schicht ein lichtempfindliches Material ist, oder durch Ätzen, beispielsweise ein anisotropes Ätzen. - Dann wird eine Metallisierungsschicht
222 mit Durchkontaktierungen224 durch Öffnungen durch die dielektrische Schicht220 ausgebildet. Eine Keimschicht wird über der dielektrischen Schicht220 und in Öffnungen in der dielektrischen Schicht220 ausgebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere Unterschichten und eine Kupferschicht über der Titanschicht umfasst. Die Keimschicht kann beispielsweise durch physikalische Gasphasenabscheidung (PVD) oder Ähnliches ausgebildet werden. Ein Fotoresist wird auf der Keimschicht ausgebildet und strukturiert. Das Fotoresist kann durch Rotationsbeschichtung oder Ähnliches ausgebildet werden und kann zur Strukturierung Licht ausgesetzt werden. Die Struktur des Fotoresist entspricht einer Struktur der Metallisierungsschicht. Das Strukturieren bildet Öffnungen durch das Fotoresist, um die Keimschicht freizulegen. Ein leitendes Material wird in den Öffnungen des Fotoresist und auf den freiliegenden Teile der Keimschicht ausgebildet. Das leitende Material kann durch Plattieren ausgebildet werden, etwa Elektroplattieren oder stromloses Plattieren oder Ähnliches. Das leitende Material kann etwa ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder Ähnliches umfassen. Dann wird das Fotoresist und Teile der Keimschicht, auf der das leitende Material nicht ausgebildet wird, entfernt. Das Fotoresist kann durch ein geeignetes Veraschungs- oder Entfernungsverfahren entfernt werden, etwa mittels eines Sauerstoffplasmas oder Ähnlichem. Nachdem das Fotoresist entfernt wurde, werden freigelegte Teile der Keimschicht entfernt, etwa indem ein geeignetes Ätzverfahren verwendet wird, etwa Nass- oder Trockenätzen. Die verbleibenden Teile der Keimschicht und des leitenden Materials bilden die Metallisierungsschicht222 mit Durchkontaktierungen224 durch die Öffnungen durch die dielektrische Schicht220 . So wird die Metallisierungsschicht222 mit integrierten Schaltungen auf den integrierten Schaltungs-Dies206 elektrisch verbunden. - In
8 wird eine dielektrische Schicht226 auf der Metallisierungsschicht222 und der dielektrische Schicht220 ausgebildet, indem Verfahren wiederholt werden, die oben mit Bezug auf7 beschrieben sind. Öffnungen werden durch die dielektrische Schicht226 ausgebildet, um Teile der Metallisierungsschicht222 freizulegen. Dann wird eine Metallisierungsschicht228 mit Durchkontaktierungen230 durch Öffnungen durch die dielektrische Schicht226 durch Verfahren ausgebildet, die oben mit Bezug auf7 beschrieben sind. So wird die Metallisierungsschicht228 mit der Metallisierungsschicht222 elektrisch verbunden. - In
9 wird eine dielektrische Schicht232 auf der Metallisierungsschicht228 und der dielektrischen Schicht226 ausgebildet, indem Verfahren wiederholt werden, die oben mit Bezug auf7 beschrieben sind. Öffnungen werden durch die dielektrische Schicht232 ausgebildet, um Teile der Metallisierungsschicht228 freizulegen. Dann wird eine Metallisierungsschicht234 mit Durchkontaktierungen236 durch Öffnungen durch die dielektrische Schicht232 durch Verfahren ausgebildet, die oben mit Bezug auf7 beschrieben sind. So wird die Metallisierungsschicht234 mit der Metallisierungsschicht228 elektrisch verbunden. - Der Bereich
240 bezeichnet Komponenten, die Komponenten in den1A bis1C ,2A bis2C und3A bis3C entsprechen können. Die Metallisierungsschicht234 kann der oberen Metallisierungsschicht in jeder der1A bis1C ,2A bis2C und3A bis3C entsprechen. Die Metallisierungsschicht234 umfasst beispielsweise eine erste Metallisierungsstruktur242a und eine erste Metallisierungsstruktur242b , die der ersten oberen Metallisierungsstruktur44a bzw. der zweiten oberen Metallisierungsstruktur44b in2A entsprechen. Weiter umfasst die Metallisierungsschicht234 eine Hilfs-Metallisierungsstruktur244 , die der Hilfs-Metallisierungsstruktur62 in2A entspricht, und die Metallisierungsschicht234 umfasst eine dritte Metallisierungsstruktur246 , die einer fünften oberen Metallisierungsstruktur44e in2A entspricht. - In einigen Ausführungsformen können einige dielektrische Schichten und Metallisierungsschichten fehlen, während in anderen Ausführungsformen mehr dielektrische Schichten und Metallisierungsschichten vorgesehen sein können.
- In
10 wird eine dielektrische Schicht250 auf der Metallisierungsschicht234 und der dielektrischen Schicht232 ausgebildet, indem Verfahren wiederholt werden, die oben mit Bezug auf7 beschrieben sind. Eine Umverteilungsstruktur258 wird dann ausgebildet, die die dielektrischen Schichten220 ,226 ,232 und250 und die Metallisierungsschichten222 ,228 und234 mit den Durchkontaktierungen224 ,230 bzw.236 umfasst. Öffnungen werden durch die dielektrische Schicht250 ausgebildet, um Teile der Metallisierungsschicht234 freizulegen. Dann werden Unter-Metallisierungen252 und254 auf der dielektrischen Schicht250 und durch Öffnungen durch die die dielektrische Schicht250 durch Verfahren ausgebildet, die oben mit Bezug auf7 zum Ausbilden einer Metallisierungsschicht beschrieben sind. So sind die Unter-Metallisierungen252 und254 mit der Metallisierungsschicht234 verbunden. Die Unter-Metallisierung254 entspricht der ersten Unter-Metallisierung60a in2A . - In
11 werden Anschlussteile262 auf den Unter-Metallisierungen254 ausgebildet. In einigen Ausführungsformen bestehen die Anschlussteile262 aus Lotenthaltendem Material (etwa bleifreies Lot-enthaltendes Material) und können weiter ein Flussmittel-Material umfassen. Die Anschlussteile262 können auf den Unter-Metallisierungen254 ausgebildet werden, indem ein Druckverfahren oder Ähnliches verwendet wird. Die SMD/IPDs264 werden dann auf den Anschlussteilen262 angeordnet, etwa indem ein Bestückungsautomat verwendet wird. Die Anschlussteile262 werden an den entsprechenden Anschlüssen der SMD/IPDs264 angebracht. Ein Flussmittel in den Anschlussteilen262 kann die SMD/IPDs264 an den Unter-Metallisierungen254 befestigen, bis ein Aufschmelzverfahren ausgeführt wird, um Lot in den Anschlussteilen262 aufzuschmelzen, um die SMD/IPDs264 dauerhafter an den Unter-Metallisierungen254 zu befestigen. - Weiter werden externe Anschlussteile
260 auf den Unter-Metallisierungen252 ausgebildet. Die externen Anschlussteile260 können beispielsweise aus Lot, etwa einer Sn-Ag-Legierung, einer Sn-Ag-Cu-Legierung oder Ähnlichem bestehen, die weiter bleifrei oder Blei-enthaltend sein können und durch ein Kugel-Tropfverfahren, Drucken, Plattieren oder Ähnliches ausgebildet werden. - In
12 wird ein Ablösen des Trägers ausgeführt, um den Träger200 von der darüber liegenden Struktur zu trennen (lösen). In Übereinstimmung mit einigen Ausführungsformen umfasst das Ablösen das Projizieren von Licht wie Laser-Licht oder UV-Licht auf die Ablöseschicht202 , so dass die Ablöseschicht202 sich unter der Wärme des Lichts zersetzt und der Träger200 entfernt werden kann. Die Struktur wird dann umgedreht und auf einer Schneidefolie266 angeordnet. Dann wird ein Gehäuse-Vereinzelungsverfahren, etwa durch Schneiden oder Sägen, ausgeführt, um einzelne Gehäuse zu vereinzeln. -
13 zeigt ein Gehäuse280 , das in12 vereinzelt und an einem Substrat282 angebracht wurde. Das Substrat282 kann ein Gehäusesubstrat wie eine Leiterplatte (PCB) oder Ähnliches sein. Das Substrat282 hat Bondinseln284 , an denen externe Anschlussteile260 angebracht und aufgeschmolzen werden, um eine elektrische und mechanische Verbindung zu bilden. - Ausführungsformen können Vorteile erreichen. Ausführungsformen nach Strukturen beispielsweise, die oben beschrieben sind, können Spannung an einer oberen Metallisierungsstruktur und/oder oberen dielektrischen Schicht verringern. Indem Spannungen verringert werden, kann die Gefahr von Delamination und/oder Brechen in der oberen dielektrischen Schicht und/oder der oberen Metallisierungsstruktur verringert werden. Der Ertrag einer hergestellten Struktur kann so erhöht werden.
Claims (19)
- Gehäusestruktur (280), die Folgendes umfasst: einen integrierten Schaltungs-Die (206), der in einem Kapselungsmaterial (212) eingebettet ist; eine Umverteilungsstruktur (258) auf dem Kapselungsmaterial (212) und elektrisch verbunden mit dem integrierten Schaltungs-Die (206), wobei die Umverteilungsstruktur (258) Folgendes umfasst: eine Metallisierungsschicht (234) distal von dem Kapselungsmaterial (212) und dem integrierten Schaltungs-Die (206) und eine dielektrische Schicht (47; 250) distal von dem Kapselungsmaterial (212) und dem integrierten Schaltungs-Die (206) und auf der Metallisierungsschicht (234); eine erste Unter-Metallisierungsstruktur (254) auf der dielektrischen Schicht (47; 250), die Folgendes umfasst: einen ersten Abschnitt (48a), der sich durch eine erste Öffnung der dielektrischen Schicht (47; 250) hin zu einer ersten Struktur der Metallisierungsschicht (44a) erstreckt einen zweiten Abschnitt (48b), der sich durch eine zweite Öffnung der dielektrischen Schicht (47; 250) zu einer zweiten Struktur der Metallisierungsschicht (44b) erstreckt einen dritten Abschnitt (48c), der sich durch eine dritte Öffnung der dielektrischen Schicht (47; 250) zu einer dritten Struktur der Metallisierungsschicht (44c) erstreckt, und einen vierten Abschnitt (48d), der sich durch eine vierte Öffnung der dielektrischen Schicht (47; 250) hin zu einer vierten Struktur der Metallisierungsschicht (44d) erstreckt, wobei die erste Öffnung, die zweite Öffnung, die dritte Öffnung und die vierte Öffnung physisch voneinander getrennt sind; und eine Surface Mounted Device und/oder Integrated Passive Device (54; 264), die an der ersten Unter-Metallisierungsstruktur (254) angebracht ist, wobei die erste, zweite, dritte und vierte Öffnung der dielektrischen Schicht (47; 250) zwischen dem Schaltungs-Die (206) und der Surface Mounted Device und/oder Integrated Passive Device (54; 264) angeordnet sind; wobei die Metallisierungsschicht (234) weiter eine Dummy-Metallisierungsstruktur (62) in einem Bereich umfasst, der durch entsprechende Ränder der ersten Struktur der Metallisierungsschicht (44a), der zweiten Struktur der Metallisierungsschicht (44b), der dritten Struktur der Metallisierungsschicht (44c) und der vierten Struktur der Metallisierungsschicht (44d) definiert ist, wobei mehrere Öffnungen durch die Dummy-Metallisierungsstruktur (62) gehen.
- Gehäusestruktur (280) nach
Anspruch 1 , die weiter Folgendes umfasst: eine zweite Unter-Metallisierungsstruktur (252) auf der dielektrischen Schicht (47; 250) und sich zu der Metallisierungsschicht (234) erstreckend; ein externes Anschlussteil (260) auf der zweiten Unter-Metallisierungsstruktur (252); und ein Gehäusesubstrat (282), das mit dem externen Anschlussteil (260) elektrisch und physisch verbunden ist. - Gehäusestruktur (280) nach
Anspruch 1 oder2 , wobei die erste Unter-Metallisierungsstruktur (254) weiter Folgendes umfasst: eine erste Unter-Anschluss-Metallisierung (50a; 60a), die den ersten Abschnitt (48a) und den zweiten Abschnitt (48b) umfasst, wobei ein erster Anschluss (52a) der Surface Mounted Device und/oder Integrated Passive Device (54) an der ersten Unter-Anschluss-Metallisierung (50a; 60a) angebracht ist, und eine zweite Unter-Anschluss-Metallisierung (50b; 60b), die den dritten Abschnitt (48c) und den vierten Abschnitt (48d) umfasst, wobei ein zweiter Anschluss (52b) der Surface Mounted Device und/oder Integrated Passive Device (54) an der zweiten Unter-Anschluss-Metallisierung (50b; 60b) angebracht ist. - Gehäusestruktur (280) nach
Anspruch 1 oder2 , wobei die erste Unter-Anschluss-Metallisierung (254) weiter Folgendes umfasst: eine erste Unter-Anschluss-Metallisierung (80a), die den ersten Abschnitt (78a) umfasst, wobei ein erster Anschluss (82a) der Surface Mounted Device und/oder Integrated Passive Device (84) an der ersten Unter-Anschluss-Metallisierung (80a) angebracht ist, eine zweite Unter-Anschluss-Metallisierung (80b), die den zweiten Abschnitt (78b) umfasst, wobei ein zweiter Anschluss (82b) der Surface Mounted Device und/oder Integrated Passive Device (84) an der zweiten Unter-Anschluss-Metallisierung (80b) angebracht ist, eine dritte Unter-Anschluss-Metallisierung (80c), die den dritten Abschnitt (78c) umfasst, wobei ein dritter Anschluss (82c) der Surface Mounted Device und/oder Integrated Passive Device (84) an der dritten Unter-Anschluss-Metallisierung (80c) angebracht ist, und eine vierte Unter-Anschluss-Metallisierung (80d), die den vierten Abschnitt (78d) umfasst, wobei ein vierter Anschluss (82d) der Surface Mounted Device und/oder Integrated Passive Device (84) an der vierten Unter-Anschluss-Metallisierung (80d) angebracht ist, wobei die erste Unter-Anschluss-Metallisierung (80a), die zweite Unter-Anschluss-Metallisierung (80b), die dritte Unter-Anschluss-Metallisierung (80c) und die vierte Unter-Anschluss-Metallisierung (80d) physisch voneinander getrennt sind. - Gehäusestruktur (280) nach einem der vorangegangen Ansprüche, wobei keine Struktur der Metallisierungsschicht (234) zwischen der ersten Struktur der Metallisierungsschicht (44a) und der zweiten Struktur der Metallisierungsschicht (44b) angeordnet ist und keine Struktur der Metallisierungsschicht zwischen der dritten Struktur der Metallisierungsschicht (44c) und der vierten Struktur der Metallisierungsschicht (44d) angeordnet ist.
- Gehäusestruktur (280) nach einem der
Ansprüche 1 bis4 , wobei die Metallisierungsschicht (234) weiter eine Dummy-Metallisierungsstruktur (62) umfasst, wobei ein erster Abschnitt der Dummy-Metallisierungsstruktur (62) sich in eine erste Richtung zwischen der ersten Struktur der Metallisierungsschicht (44a) und der zweiten Struktur der Metallisierungsschicht (44b) und zwischen der dritten Struktur der Metallisierungsschicht (44c) und der vierten Struktur der Metallisierungsschicht (44d) erstreckt und ein zweiter Abschnitt der Dummy-Metallisierungsstruktur (62) sich in einer zweiten Richtung zwischen der ersten Struktur der Metallisierungsschicht (44a) und der dritten Struktur (44c) der Metallisierungsschicht und zwischen der zweiten Struktur der Metallisierungsschicht (44b) und der vierten Struktur der Metallisierungsschicht (44d) erstreckt. - Gehäusestruktur (280) nach einem der vorangegangen Ansprüche, wobei die Metallisierungsschicht (234) weiter eine fünfte Struktur der Metallisierungsschicht (44e) umfasst, wobei die fünfte Struktur (44e) eine Metallleitung ist.
- Gehäusestruktur (280), die Folgendes umfasst: einen Die (206), der eine integrierte Schaltung umfasst; ein Kapselungsmaterial (212), das mindestens seitlich den Die (206) kapselt; eine Umverteilungsstruktur (258) auf und angrenzend an das Kapselungsmaterial (212), wobei die Umverteilungsstruktur (258) eine dielektrische Schicht (47; 77; 250) auf einer Metallisierungsschicht (234) umfasst; eine erste Unter-Anschluss-Struktur (50a), die einen ersten Abschnitt (48a) umfasst, der sich durch eine erste Öffnung durch die dielektrische Schicht (47; 250) zu der Metallisierungsschicht (234) erstreckt, und einen zweiten Abschnitt (48b) umfasst, der sich durch eine zweite Öffnung durch die dielektrische Schicht (47; 250) zu der Metallisierungsschicht (234) erstreckt; eine zweite Unter-Anschluss-Struktur (50b), die einen dritten Abschnitt (48c) umfasst, der sich durch eine dritte Öffnung durch die dielektrische Schicht (47; 250) zu der Metallisierungsschicht (234) erstreckt, und einen vierten Abschnitt (48d) umfasst, der sich durch eine vierte Öffnung durch die dielektrische Schicht (47; 250) zu der Metallisierungsschicht (234) erstreckt, wobei die erste Öffnung, die zweite Öffnung, die dritte Öffnung und die vierte Öffnung voneinander getrennt sind; und eine Surface Mounted Device und/oder Integrated Passive Device (54), die einen ersten Anschluss (52a) aufweist, der an der ersten Unter-Anschluss-Struktur (50a) angebracht ist, und einen zweiten Anschluss (52b), der an der zweiten Unter-Anschluss-Struktur (50b) angebracht ist, wobei die erste, zweite, dritte und vierte Öffnung der dielektrischen Schicht (47; 250) zwischen dem Die (206) und der Surface Mounted Device und/oder Integrated Passive Device (54) angeordnet sind.
- Gehäusestruktur (280) nach
Anspruch 8 , wobei die Metallisierungsschicht (234) eine Dummy-Struktur (62) umfasst, die von Betriebs-Metallisierungsstrukturen der Metallisierungsschicht elektrisch isoliert ist, wobei die Dummy-Struktur (62) zwischen (i) dem Kapselungsmaterial (212) und/oder dem Die (206) und (ii) der ersten Unter-Anschluss-Struktur (50a)und/oder der zweiten Unter-Anschluss-Struktur (50b) angeordnet ist. - Gehäusestruktur (280) nach
Anspruch 9 , wobei die Dummy-Struktur (62) mehrere Öffnungen (64) aufweist. - Gehäusestruktur (280) nach
Anspruch 9 oder10 , wobei: die Metallisierungsschicht (234) Folgendes umfasst: eine erste Struktur (44a), wobei sich der erste Abschnitt (48a) zu der ersten Struktur der Metallisierungsschicht (44a) erstreckt, eine zweite Struktur (44b), wobei sich der zweite Abschnitt (48b) zu der zweiten Struktur der Metallisierungsschicht (44b) erstreckt, eine dritte Struktur, (44c) wobei sich der dritte Abschnitt (48c) zu der dritten Struktur der Metallisierungsschicht (44c) erstreckt, und eine vierte Struktur (44d), wobei sich der vierte Abschnitt (48d) zu der vierten Struktur der Metallisierungsschicht (44d) erstreckt, und wobei die Hilfsstruktur (62) Folgendes umfasst: einen ersten Abschnitt, der sich zwischen der ersten Struktur (44a) und der zweiten Struktur (44b) und zwischen der dritten Struktur (44c) und der vierten Struktur (44d) erstreckt, und einen zweiten Abschnitt, der sich zwischen der ersten Struktur (44a) und der dritten Struktur (44c) und zwischen der zweiten Struktur (44b) und der vierten Struktur (44d) erstreckt. - Gehäusestruktur (280) nach
Anspruch 8 , wobei keine Dummy-Struktur (62) in der Metallisierungsschicht (234) in einem Bereich liegt, der seitlich durch den ersten Abschnitt (48a), den zweiten Abschnitt (48b), den dritten Abschnitt (48c) und den vierten Abschnitt (48d) definiert ist. - Gehäusestruktur (280) nach einem der
Ansprüche 8 bis12 , wobei: die erste Unter-Anschluss-Struktur (50a)sich von dem ersten Abschnitt (48a) zu dem zweiten Abschnitt (48b) parallel zu einer ersten Richtung erstreckt und die zweite Unter-Anschluss-Struktur (50b) sich von dem dritten Abschnitt (48c) zu dem vierten Abschnitt (48d) parallel zu der ersten Richtung erstreckt, wobei sowohl die erste Unter-Anschluss-Struktur (50a)als auch die zweite Unter-Anschluss-Struktur (50b) eine erste Abmessung parallel zu einer zweiten Richtung haben, die rechtwinklig zu der ersten Richtung ist, wobei der erste Abschnitt (48a), der zweite Abschnitt (48b), der dritte Abschnitt (48c) und der vierte Abschnitt (48d) jeweils eine zweite Abmessung parallel zu der zweiten Richtung haben, wobei die erste Abmessung größer als die zweite Abmessung ist, und die Metallisierungsschicht (234) Folgendes umfasst: eine erste Struktur (44a), wobei sich der erste Abschnitt (48a) zu der ersten Struktur der Metallisierungsschicht (44a) erstreckt, eine zweite Struktur (44b), wobei sich der zweite Abschnitt (48b) zu der zweiten Struktur der Metallisierungsschicht (44b) erstreckt, eine dritte Struktur (44c), wobei sich der dritte Abschnitt (48c) zu der dritten Struktur der Metallisierungsschicht (44c) erstreckt, eine vierte Struktur (44d), wobei sich der vierte Abschnitt (48d) zu der vierten Struktur der Metallisierungsschicht (44d) erstreckt, wobei die erste Struktur (44a), die zweite Struktur (44b), die dritte Struktur (44c) und die vierte Struktur (44d) jeweils eine dritte Abmessung parallel zu der zweiten Abmessung haben, wobei die dritte Abmessung größer als die erste Abmessung ist. - Verfahren, das Folgendes umfasst: Kapseln eines integrierten Schaltungs-Dies (206) in einem Kapselungsmaterial (212); Ausbilden einer Umverteilungsstruktur (258) auf dem Kapselungsmaterial (212), wobei die Umverteilungsstruktur (258) eine dielektrische Schicht (47; 250) auf einer ersten Metallisierungsstruktur (44a), einer zweiten Metallisierungsstruktur (44b), einer dritten Metallisierungsstruktur (44c) und einer vierten Metallisierungsstruktur (44d) umfasst, wobei die erste Metallisierungsstruktur (44a), die zweite Metallisierungsstruktur (44b), die dritte Metallisierungsstruktur (44c) und die vierte Metallisierungsstruktur (44d) physisch getrennt sind; Ausbilden einer ersten Unter-Anschluss-Metallisierung (50a) und einer zweiten Unter-Anschluss-Metallisierung (50b) auf der Umverteilungsstruktur (258), wobei die erste Unter-Anschluss-Metallisierung (50a) einen ersten Abschnitt (48a) umfasst, der sich durch eine erste Öffnung der dielektrischen Schicht (47; 250) zu der ersten Metallisierungsstruktur (44a) erstreckt, und einen zweiten Abschnitt (48b) umfasst, der sich durch eine zweite Öffnung der dielektrischen Schicht (47; 250) zu der zweiten Metallisierungsstruktur (44b) erstreckt, wobei die zweite Unter-Anschluss-Metallisierung (50b) einen dritten Abschnitt (48c) umfasst, der sich durch eine dritte Öffnung der dielektrischen Schicht (47; 250) zu der dritten Metallisierungsstruktur (44c) erstreckt, und einen vierten Abschnitt (48d) umfasst, der sich durch eine vierte Öffnung der dielektrischen Schicht (47; 250) zu der vierten Metallisierungsstruktur (44d) erstreckt; und Anbringen einer Surface Mount Device und/oder Integrated Passive Device (54) an der ersten Unter-Anschluss-Metallisierung (50a) und der zweiten Unter-Anschluss-Metallisierung (50b), wobei ein erster Anschluss (52a) der Surface Mounted Device und/oder Integrated Passive Device (54) an der ersten Unter-Anschluss-Metallisierung (50a) angebracht ist und ein zweiter Anschluss (52b) der Surface Mounted Device und/oder Integrated Passive Device (54) an der zweiten Unter-Anschluss-Metallisierung (50b) angebracht ist, wobei die erste, zweite, dritte und vierte Öffnungder dielektrischen Schicht (47; 250) zwischen dem Schaltungs-Die (206) und der Surface Mounted Device und/oder Integrated Passive Device (54; 264) angeordnet sind.
- Verfahren nach
Anspruch 14 , wobei keine Dummy-Metallisierung (62) seitlich zwischen der ersten Metallisierungsstruktur (44a), der zweiten Metallisierungsstruktur (44b), der dritten Metallisierungsstruktur (44c) und der vierten Metallisierungsstruktur (44d) ausgebildet ist. - Verfahren nach
Anspruch 14 , wobei eine Dummy-Metallisierung (62) seitlich zwischen der ersten Metallisierungsstruktur (44a) und der zweiten Metallisierungsstruktur (44b), zwischen der dritten Metallisierungsstruktur (44c) und der vierten Metallisierungsstruktur (44d), zwischen der ersten Metallisierungsstruktur (44a) und der dritten Metallisierungsstruktur (44c) und zwischen der zweiten Metallisierungsstruktur (44b) und der vierten Metallisierungsstruktur (44d) ausgebildet ist. - Verfahren nach
Anspruch 16 , wobei mehrere Öffnungen (64) durch die Dummy-Metallisierung (62) ausgebildet sind. - Verfahren nach einem der
Ansprüche 14 bis17 , wobei: die erste Unter-Anschluss-Metallisierung (50a) sich von dem ersten Abschnitt (48a) zu dem zweiten Abschnitt (48b) parallel zu einer ersten Richtung erstreckt und die zweite Unter-Anschluss-Metallisierung (50b) sich von dem dritten Abschnitt (48c) zu dem vierten Abschnitt (48d) parallel zu der ersten Richtung erstreckt, wobei sowohl die erste Unter-Anschluss-Metallisierung (50a) als auch die zweite Unter-Anschluss-Metallisierung (50b) eine erste Abmessung parallel zu einer zweiten Richtung haben, die rechtwinklig zu der ersten Richtung ist, wobei der erste Abschnitt (48a), der zweite Abschnitt (48b), der dritte Abschnitt (48b) und der vierte Abschnitt (48d) jeweils eine zweite Abmessung parallel zu der zweiten Richtung haben, wobei die erste Abmessung größer als die zweite Abmessung ist, und die erste Metallisierungsstruktur (44a), die zweite Metallisierungsstruktur (44b), die dritte Metallisierungsstruktur (44c) und die vierte Metallisierungsstruktur (44d) jeweils eine dritte Abmessung parallel zu der zweiten Abmessung haben, wobei die dritte Abmessung größer als die erste Abmessung ist. - Verfahren nach einem der
Ansprüche 14 bis18 , das weiter Folgendes umfasst: Ausbilden einer Unter-Anschlussteil-Metallisierung (254) auf der Umverteilungsstruktur (258), wobei die Unter-Anschlussteil-Metallisierung (254) sich durch die dielektrische Schicht (47; 250) erstreckt; und Ausbilden eines Lot-Anschlussteils (262) auf der Unter-Anschlussteil-Metallisierung (254).
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/815,388 US10141288B2 (en) | 2015-07-31 | 2015-07-31 | Surface mount device/integrated passive device on package or device structure and methods of forming |
US14/815,388 | 2015-07-31 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102015113185A1 DE102015113185A1 (de) | 2017-02-02 |
DE102015113185B4 true DE102015113185B4 (de) | 2021-05-06 |
Family
ID=57795375
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102015113185.4A Active DE102015113185B4 (de) | 2015-07-31 | 2015-08-11 | SMD/IPD auf Gehäuse oder Vorrichtungsstruktur und Verfahren zu Ihrer Ausbildung |
Country Status (5)
Country | Link |
---|---|
US (3) | US10141288B2 (de) |
KR (1) | KR101816865B1 (de) |
CN (1) | CN106409797B (de) |
DE (1) | DE102015113185B4 (de) |
TW (1) | TWI575677B (de) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10141288B2 (en) * | 2015-07-31 | 2018-11-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Surface mount device/integrated passive device on package or device structure and methods of forming |
US9832865B2 (en) * | 2016-04-26 | 2017-11-28 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Methods and devices for providing increased routing flexibility in multi-layer printed circuit boards |
US9922964B1 (en) | 2016-09-19 | 2018-03-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package structure with dummy die |
US9966371B1 (en) | 2016-11-04 | 2018-05-08 | General Electric Company | Electronics package having a multi-thickness conductor layer and method of manufacturing thereof |
US10700035B2 (en) | 2016-11-04 | 2020-06-30 | General Electric Company | Stacked electronics package and method of manufacturing thereof |
US9966361B1 (en) * | 2016-11-04 | 2018-05-08 | General Electric Company | Electronics package having a multi-thickness conductor layer and method of manufacturing thereof |
KR101872644B1 (ko) | 2017-06-05 | 2018-06-28 | 삼성전기주식회사 | 팬-아웃 반도체 장치 |
US10636757B2 (en) * | 2017-08-29 | 2020-04-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit component package and method of fabricating the same |
US10840227B2 (en) * | 2017-11-02 | 2020-11-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Under-bump-metallization structure and redistribution layer design for integrated fan-out package with integrated passive device |
KR102099749B1 (ko) * | 2018-01-19 | 2020-04-10 | 삼성전자주식회사 | 팬-아웃 반도체 패키지 |
KR102029099B1 (ko) | 2018-02-05 | 2019-10-07 | 삼성전자주식회사 | 반도체 패키지 |
US10861841B2 (en) | 2018-09-28 | 2020-12-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device with multiple polarity groups |
DE102019101999B4 (de) | 2018-09-28 | 2021-08-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Halbleitervorrichtung mit mehreren polaritätsgruppen |
KR102513078B1 (ko) * | 2018-10-12 | 2023-03-23 | 삼성전자주식회사 | 반도체 패키지 |
KR102495574B1 (ko) * | 2018-12-18 | 2023-02-03 | 삼성전자주식회사 | 반도체 패키지 |
US11600590B2 (en) * | 2019-03-22 | 2023-03-07 | Advanced Semiconductor Engineering, Inc. | Semiconductor device and semiconductor package |
KR102574414B1 (ko) * | 2019-05-21 | 2023-09-04 | 삼성전기주식회사 | 전자 부품 모듈 |
CN116387270A (zh) | 2019-06-11 | 2023-07-04 | 群创光电股份有限公司 | 电子装置 |
US20220130741A1 (en) * | 2020-10-27 | 2022-04-28 | Qualcomm Incorporated | Package structure for passive component to die critical distance reduction |
US11862588B2 (en) | 2021-01-14 | 2024-01-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6093631A (en) * | 1998-01-15 | 2000-07-25 | International Business Machines Corporation | Dummy patterns for aluminum chemical polishing (CMP) |
US20080316714A1 (en) * | 2007-06-25 | 2008-12-25 | Epic Technologies, Inc. | Integrated structures and fabrication methods thereof implementing a cell phone or other electronic system |
US20100072588A1 (en) * | 2008-09-25 | 2010-03-25 | Wen-Kun Yang | Substrate structure with die embedded inside and dual build-up layers over both side surfaces and method of the same |
US20100140736A1 (en) * | 2008-12-10 | 2010-06-10 | Stats Chippac, Ltd. | Semiconductor Device and Method of Embedding Integrated Passive Devices into the Package Electrically Interconnected Using Conductive Pillars |
US20110037169A1 (en) * | 2009-08-12 | 2011-02-17 | Stats Chippac, Ltd. | Semiconductor Device and Method of Dual-Molding Die Formed on Opposite Sides of Build-Up Interconnect Structures |
US20140252647A1 (en) * | 2013-03-08 | 2014-09-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Warpage Reduction and Adhesion Improvement of Semiconductor Die Package |
Family Cites Families (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6118180A (en) * | 1997-11-03 | 2000-09-12 | Lsi Logic Corporation | Semiconductor die metal layout for flip chip packaging |
US7057296B2 (en) * | 2003-10-29 | 2006-06-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Bonding pad structure |
JP2007019473A (ja) * | 2005-06-10 | 2007-01-25 | Nec Electronics Corp | 半導体装置 |
WO2006138446A2 (en) * | 2005-06-16 | 2006-12-28 | Vitito Christopher J | Vehicle entertainment system |
KR100804392B1 (ko) * | 2005-12-02 | 2008-02-15 | 주식회사 네패스 | 반도체 패키지 및 그 제조 방법 |
JP4506767B2 (ja) * | 2007-02-28 | 2010-07-21 | カシオ計算機株式会社 | 半導体装置の製造方法 |
US8759964B2 (en) | 2007-07-17 | 2014-06-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer level package structure and fabrication methods |
US9460951B2 (en) * | 2007-12-03 | 2016-10-04 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of wafer level package integration |
US8239802B2 (en) * | 2009-10-07 | 2012-08-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Robust method for integration of bump cells in semiconductor device design |
TWI402955B (zh) | 2010-01-13 | 2013-07-21 | Via Tech Inc | 晶片封裝結構及封裝基板 |
US8378480B2 (en) * | 2010-03-04 | 2013-02-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy wafers in 3DIC package assemblies |
US8193639B2 (en) * | 2010-03-30 | 2012-06-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy metal design for packaging structures |
CN102859691B (zh) | 2010-04-07 | 2015-06-10 | 株式会社岛津制作所 | 放射线检测器及其制造方法 |
US9048233B2 (en) | 2010-05-26 | 2015-06-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package systems having interposers |
US8361842B2 (en) | 2010-07-30 | 2013-01-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Embedded wafer-level bonding approaches |
US8884431B2 (en) | 2011-09-09 | 2014-11-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging methods and structures for semiconductor devices |
US9064879B2 (en) | 2010-10-14 | 2015-06-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging methods and structures using a die attach film |
US8434041B2 (en) * | 2011-01-10 | 2013-04-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Increasing dielectric strength by optimizing dummy metal distribution |
US8922230B2 (en) * | 2011-05-11 | 2014-12-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3D IC testing apparatus |
US8829676B2 (en) | 2011-06-28 | 2014-09-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure for wafer level package |
US9000584B2 (en) | 2011-12-28 | 2015-04-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaged semiconductor device with a molding compound and a method of forming the same |
US8680647B2 (en) | 2011-12-29 | 2014-03-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packages with passive devices and methods of forming the same |
TWI528876B (zh) * | 2012-03-22 | 2016-04-01 | 矽品精密工業股份有限公司 | 中介板及其電性測試方法 |
US8922006B2 (en) * | 2012-03-29 | 2014-12-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Elongated bumps in integrated circuit devices |
US8703542B2 (en) | 2012-05-18 | 2014-04-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer-level packaging mechanisms |
US9991190B2 (en) | 2012-05-18 | 2018-06-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging with interposer frame |
US8809996B2 (en) | 2012-06-29 | 2014-08-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package with passive devices and method of forming the same |
US8878360B2 (en) * | 2012-07-13 | 2014-11-04 | Intel Mobile Communications GmbH | Stacked fan-out semiconductor chip |
US8785299B2 (en) | 2012-11-30 | 2014-07-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package with a fan-out structure and method of forming the same |
US8803306B1 (en) | 2013-01-18 | 2014-08-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fan-out package structure and methods for forming the same |
US8778738B1 (en) * | 2013-02-19 | 2014-07-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaged semiconductor devices and packaging devices and methods |
US9263511B2 (en) | 2013-02-11 | 2016-02-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package with metal-insulator-metal capacitor and method of manufacturing the same |
US8890284B2 (en) * | 2013-02-22 | 2014-11-18 | Infineon Technologies Ag | Semiconductor device |
US9048222B2 (en) | 2013-03-06 | 2015-06-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating interconnect structure for package-on-package devices |
US8877554B2 (en) | 2013-03-15 | 2014-11-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices |
US9368460B2 (en) | 2013-03-15 | 2016-06-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fan-out interconnect structure and method for forming same |
US9673131B2 (en) * | 2013-04-09 | 2017-06-06 | Intel Corporation | Integrated circuit package assemblies including a glass solder mask layer |
JP2015012005A (ja) * | 2013-06-26 | 2015-01-19 | ソニー株式会社 | 半導体装置 |
US9673093B2 (en) * | 2013-08-06 | 2017-06-06 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of making wafer level chip scale package |
JP6267928B2 (ja) | 2013-10-29 | 2018-01-24 | 東京エレクトロン株式会社 | ウエハ検査装置の整備用台車及びウエハ検査装置の整備方法 |
US9659907B2 (en) * | 2015-04-07 | 2017-05-23 | Apple Inc. | Double side mounting memory integration in thin low warpage fanout package |
US10141288B2 (en) * | 2015-07-31 | 2018-11-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Surface mount device/integrated passive device on package or device structure and methods of forming |
-
2015
- 2015-07-31 US US14/815,388 patent/US10141288B2/en active Active
- 2015-08-11 DE DE102015113185.4A patent/DE102015113185B4/de active Active
- 2015-11-02 TW TW104135986A patent/TWI575677B/zh active
- 2015-11-02 KR KR1020150153040A patent/KR101816865B1/ko active IP Right Grant
-
2016
- 2016-02-14 CN CN201610084454.0A patent/CN106409797B/zh active Active
-
2018
- 2018-11-26 US US16/200,148 patent/US10504877B2/en active Active
-
2019
- 2019-11-06 US US16/675,696 patent/US10700045B2/en active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6093631A (en) * | 1998-01-15 | 2000-07-25 | International Business Machines Corporation | Dummy patterns for aluminum chemical polishing (CMP) |
US20080316714A1 (en) * | 2007-06-25 | 2008-12-25 | Epic Technologies, Inc. | Integrated structures and fabrication methods thereof implementing a cell phone or other electronic system |
US20100072588A1 (en) * | 2008-09-25 | 2010-03-25 | Wen-Kun Yang | Substrate structure with die embedded inside and dual build-up layers over both side surfaces and method of the same |
US20100140736A1 (en) * | 2008-12-10 | 2010-06-10 | Stats Chippac, Ltd. | Semiconductor Device and Method of Embedding Integrated Passive Devices into the Package Electrically Interconnected Using Conductive Pillars |
US20110037169A1 (en) * | 2009-08-12 | 2011-02-17 | Stats Chippac, Ltd. | Semiconductor Device and Method of Dual-Molding Die Formed on Opposite Sides of Build-Up Interconnect Structures |
US20140252647A1 (en) * | 2013-03-08 | 2014-09-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Warpage Reduction and Adhesion Improvement of Semiconductor Die Package |
Also Published As
Publication number | Publication date |
---|---|
DE102015113185A1 (de) | 2017-02-02 |
US10141288B2 (en) | 2018-11-27 |
CN106409797B (zh) | 2019-03-01 |
CN106409797A (zh) | 2017-02-15 |
US20190096860A1 (en) | 2019-03-28 |
US20200075563A1 (en) | 2020-03-05 |
US20170033090A1 (en) | 2017-02-02 |
KR20170015053A (ko) | 2017-02-08 |
US10504877B2 (en) | 2019-12-10 |
KR101816865B1 (ko) | 2018-01-09 |
TWI575677B (zh) | 2017-03-21 |
TW201705391A (zh) | 2017-02-01 |
US10700045B2 (en) | 2020-06-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102015113185B4 (de) | SMD/IPD auf Gehäuse oder Vorrichtungsstruktur und Verfahren zu Ihrer Ausbildung | |
DE102016015805B3 (de) | Multi-stack-package-on-package-strukturen | |
DE102008039388B4 (de) | Gestapelte Halbleiterchips und Herstellungsverfahren | |
DE102015105990B4 (de) | Halbleiterbauelement und Herstellungsverfahren | |
DE112012007316B3 (de) | Integration sekundärer bauelemente in kernlose mikroelektronische bauelement-packages | |
DE102012100796B4 (de) | Verfahren zur Herstellung einer Halbleiterstruktur | |
DE102015110635A1 (de) | Integrierte Schaltung-Paktet-Kontaktstelle und Bildungsverfahren | |
DE102016100021A1 (de) | Gehäusestrukturen und Verfahren ihrer Herstellung | |
DE102014114633A1 (de) | Gehäusestrukturen und Verfahren zu ihrer Ausbildung | |
DE102019103729A1 (de) | Halbleiter-package und verfahren | |
DE102018102085B3 (de) | Halbleiter-Bauelement und Verfahren | |
DE102019113476A1 (de) | Halbleiter-bauelement und verfahren zu dessen herstellung | |
DE102012106892B4 (de) | Verfahren zum Ausbilden von Zwischenverbindungen für dreidimensionalen integrierten Schaltkreis | |
DE102016100523B4 (de) | Multi-Stack-Package-on-Package-Strukturen | |
DE102019117199A1 (de) | Fan-out-packages und verfahren zu deren herstellung | |
DE102020105134A1 (de) | Halbleiterpackage und herstellungsverfahren | |
DE102009042920A1 (de) | Elektronikbauelement und Verfahren zu dessen Herstellung | |
DE102016114814B4 (de) | Halbleitervorrichtung und Herstellungsverfahren | |
DE102019129870A1 (de) | Halbleitervorrichtung und herstellungsverfahren | |
DE102018106434A1 (de) | Halbleiter-Bauelement und Verfahren zu dessen Herstellung | |
DE102018102086A1 (de) | Halbleiter-packages und verfahren zu deren herstellung | |
DE102019104259A1 (de) | Sensor-package und verfahren | |
DE102012106280B4 (de) | Verfahren zum Herstellen eines Halbleitergehäuses | |
DE102020124229A1 (de) | Halbleitervorrichtung und verfahren | |
DE102019118466A1 (de) | Halbleitervorrichtung und herstellungsverfahren |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R079 | Amendment of ipc main class |
Free format text: PREVIOUS MAIN CLASS: H01L0023485000 Ipc: H01L0023500000 |
|
R082 | Change of representative |
Representative=s name: BOEHMERT & BOEHMERT ANWALTSPARTNERSCHAFT MBB -, DE |
|
R083 | Amendment of/additions to inventor(s) | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final |