DE102018200020B4 - Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 238000000034 method Methods 0.000 title claims description 24
- 239000000758 substrate Substances 0.000 claims abstract description 96
- 150000001875 compounds Chemical class 0.000 claims abstract description 13
- 239000004020 conductor Substances 0.000 claims abstract description 13
- -1 polytetrafluoroethylene Polymers 0.000 claims abstract description 7
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 229920001343 polytetrafluoroethylene Polymers 0.000 claims abstract description 5
- 239000004810 polytetrafluoroethylene Substances 0.000 claims abstract description 5
- 229920002430 Fibre-reinforced plastic Polymers 0.000 claims abstract 2
- 230000015556 catabolic process Effects 0.000 claims description 17
- 239000000919 ceramic Substances 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- 238000003754 machining Methods 0.000 claims description 7
- 229910003460 diamond Inorganic materials 0.000 claims description 6
- 239000010432 diamond Substances 0.000 claims description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 4
- 238000003486 chemical etching Methods 0.000 claims description 4
- 239000011152 fibreglass Substances 0.000 claims description 3
- 229910005542 GaSb Inorganic materials 0.000 claims description 2
- 229920001187 thermosetting polymer Polymers 0.000 claims description 2
- 239000003365 glass fiber Substances 0.000 claims 1
- 239000011151 fibre-reinforced plastic Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 59
- 239000000463 material Substances 0.000 description 16
- 235000012431 wafers Nutrition 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 5
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 229910052594 sapphire Inorganic materials 0.000 description 4
- 239000010980 sapphire Substances 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- KXGFMDJXCMQABM-UHFFFAOYSA-N 2-methoxy-6-methylphenol Chemical compound [CH]OC1=CC=CC([CH])=C1O KXGFMDJXCMQABM-UHFFFAOYSA-N 0.000 description 2
- 229910018503 SF6 Inorganic materials 0.000 description 2
- 238000004026 adhesive bonding Methods 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000003801 milling Methods 0.000 description 2
- 230000005693 optoelectronics Effects 0.000 description 2
- 239000005011 phenolic resin Substances 0.000 description 2
- 229920001568 phenolic resin Polymers 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 2
- 229960000909 sulfur hexafluoride Drugs 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229920000965 Duroplast Polymers 0.000 description 1
- 239000004638 Duroplast Substances 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000004922 lacquer Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000004382 potting Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 229920001169 thermoplastic Polymers 0.000 description 1
- 239000004416 thermosoftening plastic Substances 0.000 description 1
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Abstract
Verfahren zur Herstellung eines Halbleiterbauelementes (1) mit folgenden Schritten:Bereitstellen eines Wachstumssubstrates (2) mit einer ersten Seite (21) und einer gegenüberliegenden zweiten Seite (22);Herstellen von zumindest einem elektronischen Bauelement (3) durch Abscheiden und/oder Strukturieren von zumindest einer Schicht (35) auf der ersten Seite (21) des Wachstumssubstrates (2), wobei diese Schicht zumindest einen Verbindungshalbleiter enthält oder daraus besteht;Verbinden der der ersten Seite (21) des Wachstumssubstrates (2) gegenüberliegenden ersten Seite (31) des elektronischen Bauelementes (3) mit einem Träger (4);Entfernen des Wachstumssubstrates (2); dadurch gekennzeichnet, dass der Träger (4) zumindest eine Durchführung (44) und/oder zumindest eine Leiterbahn (45) aufweist, welche mit zumindest einem Anschlusskontakt (36) des elektronischen Bauelementes (3) verbunden ist, wobei der Träger glasfaserverstärkten Kunststoff und/oder Polytetrafluorethylen enthält oder daraus besteht.
Description
- Die Erfindung betrifft ein Verfahren zur Herstellung eines Halbleiterbauelementes mit folgenden Schritten: Bereitstellen eines Wachstumssubstrates mit einer ersten Seite und einer gegenüberliegenden zweiten Seite, Herstellen von zumindest einem elektronischen Bauelement durch Abscheidung und/oder Strukturieren von zumindest einer Schicht auf der ersten Seite des Wachstumssubstrates, wobei diese Schicht einen Verbindungshalbleiter enthält oder daraus besteht, Verbinden der der ersten Seite des Wachstumssubstrates gegenüberliegenden ersten Seite des elektronischen Bauelementes mit einem Träger und Entfernen des Wachstumssubstrates. Darüber hinaus betrifft die Erfindung ein solches Halbleiterbauelement sowie einen Träger mit einem solchen Halbleiterbauelement.
- Aus P. Srivastava et al: „Silicon Substrate Removal of GaN DHFETs for Enhanced (>1100 V) Breakdown Voltage“, IEEE ELECTRON DEVICE LETTERS, VOL. 31, NO. 8, August 2010 ist bekannt, ein elektronisches Bauelement durch Abscheiden und Strukturieren von zumindest einer Schicht auf einem Silicium-Wafer herzustellen, wobei die Schicht ein Gruppe-III-Nitrid enthält. Weiterhin ist bekannt, dass die Spannungsfestigkeit solcher Bauelemente nicht durch das als aktives Halbleitermaterial eingesetzte Gruppe-III-Nitrid begrenzt ist, sondern Spannungsdurchbrüche in vertikaler Richtung über den Silicium-Wafer erfolgen.
- Zur Lösung dieses Problems schlägt der Stand der Technik vor, das elektronische Bauelement vom Silicium-Wafer abzulösen und auf einen Träger aus Saphir aufzubringen. Der im Stand der Technik verwendete Träger aus Saphir weist jedoch den Nachteil auf, dass dieser nicht großflächig zur Verfügung steht und keine elektrische Kontaktierung des elektronischen Bauelementes ermöglicht.
- Aus der
US 2006 / 0 281 203 A1 - Die
US 9 653 642 B1 - Die
WO 2004 / 061 973 A1 US 2016 / 0 380 090 A1 - Ausgehend vom Stand der Technik liegt der Erfindung somit die Aufgabe zugrunde, ein Halbleiterbauelement mit hoher Durchbruchspannung und ein Verfahren zu seiner Herstellung anzugeben, welches einfacher und kostengünstiger ist.
- Die Aufgabe wird erfindungsgemäß durch ein Verfahren gemäß Anspruch 1 und ein Halbleiterbauelement nach Anspruch 12 gelöst. Vorteilhafte Weiterbildungen der Erfindung finden sich in den Unteransprüchen.
- Erfindungsgemäß wird ein Verfahren zur Herstellung eines Halbleiterbauelementes vorgeschlagen, welches zumindest eine Schicht enthält, welche zumindest einen Verbindungshalbleiter enthält oder daraus besteht. Sofern mehrere der genannten Schichten übereinander abgeschieden werden, können Übergitter und/oder Halbleiterheterostrukturen erzeugt werden, welche gegenüber homogenen Materialien eine erhöhte Ladungsträgerbeweglichkeit und/oder eine erhöhte Ladungsträgerkonzentration und/oder eine erhöhte Durchbruchfeldstärke ermöglichen. Eine Mehrzahl von Schichten oder auch eine einzige Schicht kann in an sich bekannter Weise durch Maskieren und Ätzen strukturiert werden, um unterschiedliche Funktionsbereiche zu erzeugen. Auf diese Weise können beispielsweise Feldeffekttransistoren, Leuchtdioden, Superlumineszenzdioden, Schottky-Dioden oder auch Halbleiterlaser oder andere optoelektronische Bauelemente erzeugt werden.
- In einigen Ausführungsformen kann der Verbindungshalbleiter ausgewählt sein aus AlxGa1-xN und/oder InyGa1-yN und/oder SczIn1-zN und/oder InP und/oder GaAs und/oder GaSb. Die Parameter x, y, oder z können variieren und Werte zwischen 0 und 1 oder zwischen 0,08 und 0,85 oder zwischen 0,1 und 0,75 annehmen.
- Die Herstellung des elektronischen Bauelementes erfolgt durch Abscheiden bzw. Strukturieren der zumindest einen Schicht, welche einen Verbindungshalbleiter enthält, auf einem Wachstumssubstrat. In einigen Ausführungsformen der Erfindung enthält das Wachstumssubstrat Silicium und/oder SiC und/oder Al2O3 und/oder GaAs und/oder InP. Optional können zwischen dem Wachstumssubstrat und dem Verbindungshalbleiter Zwischenschichten zur Haftverbesserung und/oder Reduzierung der Gitterfehlanpassung und/oder Ätzstoppschichten angeordnet sein. Die Herstellung eines elektronischen Bauelementes in der beschriebenen Art ist dem Fachmann grundsätzlich geläufig.
- Solche Bauelemente weisen den grundsätzlichen Nachteil auf, dass die Durchbruchfeldstärke und damit die erreichbare Betriebsspannung durch das als Wachstumssubtrat verwendete Material beschränkt ist. Während der als aktives Halbleitermaterial verwendete Verbindungshalbleiter aufgrund seiner großen Bandlücke eine verhältnismäßig große Durchbruchfeldstärke aufweist, können beim Überschreiten kritischer Feldstärken Durchbrüche über das Wachstumssubstrat erfolgen.
- Aufgrund der bestehenden Gitterfehlanpassung zwischen dem Wachstumssubstrat und den darauf abgeschiedenen Gruppe-III-Nitriden weisen die das elektronische Bauelement bildenden Schichten jedoch große mechanische Spannungen und/oder geringe mechanische Festigkeiten auf, sodass beim Entfernen des Wachstumssubstrates oftmals Risse auftreten, welche das elektronische Bauelement irreparabel beschädigen und unbrauchbar machen.
- Erfindungsgemäß wird daher vorgeschlagen, das elektronische Bauelement mit seiner dem Wachstumssubstrat gegenüberliegenden ersten Seite auf einen Träger aufzubringen und im Anschluss daran das Wachstumssubstrat zu entfernen. In diesem Fall wird das elektronische Bauelement durch den Träger mechanisch stabilisiert, sodass eine Beschädigung vermieden wird. Die Befestigung des elektronischen Bauelementes auf dem Träger kann beispielsweise durch Kleben oder Löten erfolgen. Eine Klebung kann beispielsweise mit einem Phenolharz oder einem Epoxidharz oder einem anderen Duroplast erfolgen.
- Erfindungsgemäß wird vorgeschlagen, als Träger eine gedruckte Leiterplatte zu verwenden, welche neben dem elektronischen Bauelement zumindest eine Durchführung und/oder zumindest eine Leiterbahn aufweist. Auf diese Weise kann das elektronische Bauelement in einfacher Weise nicht nur mechanisch befestigt und damit stabilisiert, sondern auch elektrisch kontaktiert und mit weiteren Bauelementen zu einer elektronischen Schaltung verbunden werden. Diese weiteren Bauelemente können an sich bekannte, oberflächenmontierte oder auch bedrahtete elektronische Bauelemente besein. Darüber hinaus sind die gängigen Materialien gedruckter Leiterplatten, beispielsweise Hartpapier (FR1, FR2, FR3), Glasfaser-verstärkter Kunststoff (FR4, FR5), Polytetrafluorethylen oder auch Keramik weit verbreitet und kostengünstig verfügbar. Weder ist das Ausgangsmaterial besonders teuer, noch ist die Verarbeitung besonders aufwendig und auf weit verbreiteten Maschinen der Leiterplattenherstellung möglich. Völlig überraschend wurde erkannt, dass eine solche Leiterplatte zur Stabilisierung ausreicht und aufwändige Träger aus Saphir nicht erforderlich sind, um einen zuverlässigen Betrieb des Bauelementes sicher zu stellen.
- Erfindungsgemäß wurde erkannt, dass eine handelsübliche, gedruckte Leiterplatte als Trägersubstrat für elektronische Bauelemente geeignet ist und eine hinreichende mechanische Stabilität vermittelt, sodass das Wachstumssubstrat entfernt werden kann. Hierdurch kann die Durchbruchspannung eines elektronischen Bauelementes, beispielweise einer Diode, eines Transistors, eines IGBT oder einer Diode auf mehr als 600 V oder mehr als 1200 V oder mehr als 1600 V ansteigen.
- In einigen Ausführungsformen der Erfindung kann der Träger eine Aussparung aufweisen, in welcher das elektronische Bauelement aufgenommen wird. Hierdurch kann das elektronische Bauelement flächenbündig zur Oberfläche der als Träger verwendeten Leiterplatte eingesetzt werden. In anderen Ausführungsformen der Erfindung kann die als Träger verwendete Leiterplatte vollständig geschlossen sein, sodass das elektronische Bauelement vor Beschädigung durch Umwelteinflüsse oder mechanischen Einwirkungen geschützt ist.
- In einigen Ausführungsformen der Erfindung kann der Träger hierzu eine Dicke von etwa 0,5 mm bis etwa 5 mm aufweisen. In anderen Ausführungsformen der Erfindung kann der Träger eine Dicke von etwa 1,5 mm bis etwa 3 mm aufweisen. Der Träger kann in einigen Ausführungsformen eine Mehrzahl von Einzelschichten enthalten, in welchen jeweils zumindest eine elektrische Leiterbahn angeordnet ist. Hierdurch können auch komplexe Verdrahtungsmuster und/oder vergleichsweise große Leiterquerschnitte für hohe Strombelastbarkeit realisiert werden.
- In einigen Ausführungsformen der Erfindung kann eine zweite Seite des elektronischen Bauelementes nach der Entfernung des Wachstumssubstrates mit einem Substrat verbunden werden. Ein solches Substrat kann in einigen Ausführungsformen der Erfindung ausgewählt sein aus einer Keramik oder Diamant. In einigen Ausführungsformen der Erfindung kann das Substrat mehrschichtig ausgebildet sein und beispielsweise selbst wieder elektrische Leiterbahnen auf einem isolierenden Material tragen. Das Substrat kann die Entwärmung des elektronischen Bauelementes fördern und/oder die elektrische Durchbruchfeldstärke weiter erhöhen. In einigen Ausführungsformen der Erfindung kann das Substrat eine Dielektrizitätskonstante von etwa 3,0 bis etwa 10 aufweisen und auf diese Weise die Hochfrequenzeigenschaften des elektronischen Bauelementes verbessern.
- In einigen Ausführungsformen der Erfindung kann das Entfernen des Wachstumssubstrates durch nass- oder trockenchemisches Ätzen erfolgen. Beispielsweise kann als Ätzmittel Flusssäure oder Schwefelhexafluorid verwendet werden. In einigen Ausführungsformen der Erfindung kann das Entfernen des Wachstumssubstrates durch spanende Bearbeitung erfolgen, beispielweise Schleifen oder Mikrofräsen. In wiederum anderen Ausführungsformen der Erfindung kann das Wachstumssubstrat erst durch spanende Bearbeitung gedünnt werden, beispielweise bis auf eine Stärke von etwa 50 µm bis etwa 150 µm. Der danach verbleibende Rest des Wachstumssubstrates kann durch nass- oder trockenchemisches Ätzen entfernt werden.
- In einigen Ausführungsformen der Erfindung kann bei der Herstellung des elektronischen Bauelementes auf dem Wachstumssubstrat zunächst eine Pufferschicht abgeschieden werden. Diese kann in einigen Ausführungsformen AlxGa1-xN enthalten bzw. daraus bestehen. In einigen Ausführungsformen der Erfindung kann x aus dem Intervall von 1 bis 0,9 oder von 1 bis 0,95 gewählt sein. Diese Pufferschicht kann die Gitterfehlanpassung nachfolgender Schichten reduzieren. Gleichzeitig kann diese Pufferschicht als Ätzstoppschicht verwendet werden, wenn ein Ätzmittel verwendet wird, welches das Material des Wachstumssubstrates angreift, das Material der Pufferschicht bzw. Ätzstoppschicht jedoch nicht oder wenn das Ätzmittel zumindest eine reduzierte Ätzgeschwindigkeit gegenüber dem Material der Ätzstoppschicht aufweist. Auf diese Weise kann das Wachstumssubstrat zuverlässig entfernt werden, ohne das elektronische Bauelement zu beschädigen.
- In einigen Ausführungsformen der Erfindung kann auch ein Teil des auf dem Wachstumssubstrat erzeugten Verbindungshalbleiters entfernt werden, beispielsweise Zwischenschichten zur Haftvermittlung und/oder Reduktion von Gitterfehlanpassungen. Dies kann die elektrischen Eigenschaften des Bauelementes auf dem Träger weiter verbessern.
- In einigen Ausführungsformen der Erfindung kann der Träger vor dem Entfernen des Wachstumssubstrates mit einem Schutzlack versehen werden, um auf diese Weise das unerwünschte Ätzen des Trägers zu vermeiden oder zu reduzieren. Hierdurch wird sichergestellt, dass zuverlässig nur das Wachstumssubstrat vom elektronischen Bauelement entfernt wird, ohne den verbleibenden Träger des erfindungsgemäßen Halbleiterbauelementes anzugreifen oder zu beschädigen.
- Nachfolgend soll die Erfindung anhand von Figuren und Ausführungsbeispielen ohne Beschränkung des allgemeinen Erfindungsgedankens näher erläutert werden. Dabei zeigen die
-
1 bis4 Verfahrensschritte einer ersten Ausführungsform der Erfindung. -
5 bis8 zeigen Verfahrensschritte einer zweiten Ausführungsform der Erfindung. -
9 bis11 zeigen Verfahrensschritte einer dritten Ausführungsform der Erfindung. -
12 zeigt die Durchbruchfeldstärke eines erfindungsgemäßen Halbleiterbauelementes im Vergleich zu bekannten Halbleiterbauelementen. - Anhand der
1 bis4 wird eine erste Ausführungsform der Erfindung erläutert. Dabei zeigt1 ein an sich bekanntes elektronisches Bauelement, welches zumindest eine Schicht 35 enthält, welche beispielsweise AlxGa1-xN enthält oder daraus besteht. Die Schicht 35 ist auf einem Wachstumssubstrat 2 abgeschieden, welches beispielsweise Silicium enthält oder daraus besteht. Dem Fachmann ist jedoch geläufig, dass in anderen Ausführungsformen der Erfindung auch andere Verbindungshalbleiter und/oder andere Wachstumssubstrate Verwendung finden können. Die Erfindung lehrt nicht die Verwendung eines bestimmten Bauelementes als Lösungsprinzip. - Das Wachstumssubstrat 2 weist eine erste Seite 21 und eine gegenüberliegende zweite Seite 22 auf. Die Schicht 35 wird in an sich bekannter Weise auf der ersten Seite 21 aus der Gasphase abgeschieden, beispielsweise durch MOCVD, MOVPE oder andere, an sich bekannte Verfahren. Dies führt dazu, dass die zweite Seite 32 der Schicht 35 mit der ersten Seite 21 des Wachstumssubstrates 2 verbunden ist. Zur Herstellung elektronischer Bauelemente kann die Schicht 35 aus einer Mehrzahl von Einzelschichten bestehen, welche selbst wieder eine unterschiedliche Zusammensetzung haben können. Beispielsweise kann der Parameter x in unterschiedlichen Einzelschichten der Schicht 35 unterschiedlich gewählt sein und Werte zwischen 0 und 1 annehmen, sodass Einzelschichten aus binären oder ternären Gruppe-III-Nitrid-Verbindungen erzeugt werden. Hierdurch können haftvermittelnde oder isolierende Zwischenschichten oder Halbleiterheterostrukturen erzeugt werden. Darüber hinaus können die Schichten durch Maskieren und Ätzen strukturiert werden, um auf diese Weise Halbleiterbauelemente wie beispielsweise Dioden, Feldeffekttransistoren oder optoelektronische Bauelemente, wie beispielsweise Leuchtdioden oder Halbleiterlaser zu erzeugen. Soweit nachfolgend von einer Schicht 35 die Rede ist, schließt dies komplexe Schichtaufbauten aus einer Mehrzahl von Einzelschichten mit oder ohne laterale Strukturierung ein.
- Zur elektrischen Kontaktierung des zumindest einen elektronischen Bauelementes 3 in der Schicht 35 dient zumindest ein Anschlusskontakt 36, welcher in Form einer strukturierten Metallschicht auf der ersten Seite 31 der Schicht 35 angeordnet ist.
- Diese, an sich bekannten Bauelemente weisen den Nachteil auf, dass die Durchbruchfeldstärke und damit die maximale Betriebsspannung durch die Durchbruchfeldstärke des Wachstumssubstrates 2 begrenzt wird. Andererseits können in der Schicht 35 aufgrund der bestehenden Gitterfehlanpassung zum Wachstumssubstrat 2 hohe mechanische Spannungen herrschen, welche beim Ablösen des Wachstumssubstrates 2 zum Bruch der Schicht 35 führen. In der Schicht 35 realisierte elektronische Bauelemente werden dadurch beschädigt und unbrauchbar.
- Wie aus
2 ersichtlich ist, wird erfindungsgemäß vorgeschlagen, die erste Seite 31 der das elektronische Bauelement 3 bildenden Schicht 35 in Kontakt mit einem Träger 4 zu bringen. In einigen Ausführungsformen der Erfindung wird zwischen dem Träger 4 und dem elektronischen Bauelement 3 eine kraftschlüssige Verbindung erzeugt, beispielsweise durch Kleben. Eine solche Klebeverbindung kann beispielsweise mit einem Phenolharz oder einem Epoxidharz ausgeführt werden. - Der Träger 4 selbst ist eine gedruckte Leiterplatte oder enthält eine gedruckte Leiterplatte. Eine solche Leiterplatte kann beispielsweise aus einem glasfaserverstärkten Kunststoff, einem Hartpapier, einer Keramik und/oder Polytetrafluorethylen bestehen bzw. diese Materialien enthalten. Darüber hinaus enthält die gedruckte Leiterplatte fallweise Leiterbahnen 45, welche in Form einer Metallisierung einer Teilfläche auf zumindest einer Seite des Trägers 4 angebracht sind. Die Leiterbahnen 45 können beispielsweise durch Strukturieren einer Kupferbeschichtung, durch Stanzgitter oder im Drahtlegeverfahren erzeugt werden. Darüber hinaus enthält der in
2 dargestellte Träger 4 Durchkontaktierungen 44, welche mit den Anschlusskontakten 36 des elektronischen Bauelementes 3 verbunden sind. Die Durchkontaktierungen 44 können in an sich bekannter Weise durch Herstellen einer Durchgangsbohrung im Träger 4 und anschließend Metallisieren hergestellt werden, wobei die Metallisierung die Durchgangsbohrung entweder vollständig oder teilweise ausfüllt. Die Verbindung zwischen der Durchkontaktierung 44 und dem Anschlusskontakt 36 kann beispielsweise durch Löten oder galvanisches Kontaktieren erfolgen. Fallweise kann auch eine Klebeverbindung mit einem elektrisch leitfähigen Klebstoff Verwendung finden. - Der in
2 dargestellte Träger 4 in Form einer gedruckten Leiterplatte erlaubt es somit, das elektronische Bauelement 3 sowohl mechanisch zu befestigen als auch elektrisch zu Kontaktieren. Darüber hinaus können in an sich bekannter Weise auf dem Träger 4 weitere elektronische Bauelemente angeordnet sein, beispielsweise Kondensatoren, Widerstände, Halbleiterbauelemente oder Steckverbinder. Diese können oberflächenmontiert als SMD-Bauteile oder auch bedrahtet auf dem Träger 4 montiert sein. -
3 zeigt das erfindungsgemäße Halbleiterbauelement 1, nachdem das Wachstumssubstrat 2 entfernt wurde. Hierzu kann das Wachstumssubstrat spanend bearbeitet werden, beispielsweise durch Schleifen oder Fräsen. Alternativ oder zusätzlich kann das Wachstumssubstrat 2 auch nass- oder trockenchemisch geätzt werden, beispielsweise mit Flusssäure (HF) oder Schwefelhexafluorid (SF6). In einigen Ausführungsformen der Erfindung kann das Wachstumssubstrat 2 zunächst spanend gedünnt werden, beispielsweise von einer Ausgangsstärke von etwa 600 µm bis etwa 700 µm auf eine Endstärke von etwa 100 µm. Die nach diesem Verfahrensschritt verbleibenden Reste können nass- oder trockenchemisch geätzt werden. Dies erlaubt einerseits durch spanende Bearbeitung einen raschen Abtrag eines Großteils des Wachstumssubstrates 2 und nachfolgend eine schonende Entfernung des verbleibenden Materials, ohne die Schicht 35 in Mitleidenschaft zu ziehen. - Sofern beim nass- oder trockenchemischen Ätzen ein Ätzmittel zum Einsatz kommt, welches selektiv das Wachstumssubstrat 2 angreift, das Material der Schicht 35 jedoch unbeeinflusst lässt, stoppt der Ätzschritt automatisch beim Erreichen der Schicht 35, ohne dass diese durch das Ätzmittel weiter angegriffen wird. Eine Beschädigung des elektronischen Bauelementes 3 kann hierdurch vermieden werden.
- Erfindungsgemäß wurde erkannt, dass durch die Verbindung des elektronischen Bauelementes 3 mit dem Träger 4 mechanische Spannungen aufgenommen werden können, sodass eine Beschädigung des elektronischen Bauelementes 3 auch nach der Entfernung des Wachstumssubstrates 2 vermieden wird. Erfindungsgemäß wurde erkannt, dass hierzu kein teures und vergleichsweise stabiles Material wie Saphir oder Diamant verwendet werden muss. Völlig überraschend reicht hierzu eine gewöhnliche Leiterplatte aus faserverstärktem Duroplast oder Thermoplast völlig aus. Nach dem Entfernen des Wachstumssubstrates 2 wird die elektrische Durchbruchfeldstärke nicht mehr durch die Durchbruchfeldstärke des Siliciums limitiert, sodass die Betriebsspannung des elektronischen Bauelementes 3 erhöht sein kann.
-
4 zeigt einen optionalen Verfahrensschritt der vorliegenden Erfindung. Gemäß4 kann das Wachstumssubstrat durch ein Substrat 5 ersetzt werden, welches die Eigenschaften des elektronischen Bauelementes 3 vorteilhaft beeinflusst. Beispielsweise kann das Substrat 5 Diamant oder Keramik oder ein Metall oder eine Legierung enthalten oder daraus bestehen. Hierdurch kann beispielsweise die Entwärmung erleichtert oder die Hochfrequenzeigenschaften verbessert werden oder aber die Durchbruchfeldstärke bzw. Spannungsfestigkeit des elektronischen Bauelementes 3 weiter ansteigen. Da die Schicht 35 nicht auf dem Substrat 5 abgeschieden wird, kann das Substrat 5 aus einer Vielzahl möglicher Materialien ausgewählt sein. Es ist nicht erforderlich, das Substrat aus Materialien auszuwählen, auf welchen die erfindungsgemäßen Gruppe III-Nitride aus der Gasphase abgeschieden werden können. Somit kann das elektronische Bauelement 3 vorteilhaft auf einem kostengünstigen Wachstumssubstrat 2 erzeugt werden und im Betrieb zusätzlich zum Träger 4 mit einem weiteren Substrat 5 verbunden werden, welches die elektrischen und/oder thermischen Eigenschaften verbessert. - Anhand der
5 bis8 wird eine zweite Ausführungsform der Erfindung beschrieben. Gleiche Bestandteile der Erfindung sind mit gleichem Bezugszeichen versehen, sodass sich die nachfolgende Beschreibung auf die wesentlichen Unterschiede beschränkt. -
5 zeigt wiederum ein an sich bekanntes elektronisches Bauelement 3, welches aus einer Schicht bzw. einem Schichtsystem 35 besteht, welches aus binären oder ternären Gruppe-III-Nitriden besteht oder solche enthält. Die Schicht bzw. das Schichtsystem 35 wird wie vorstehend beschrieben auf einem Wachstumssubstrat 2 aus der Gasphase abgeschieden. Sofern bei der Herstellung eine Mehrzahl von Bauelementen erzeugt werden, können diese optional vereinzelt werden. - In
6 ist dargestellt, wie das elektronische Bauelement 3 mit einem Träger 4 verbunden wird. Im Unterschied zur vorstehend beschriebenen ersten Ausführungsform weist der Träger 4 eine Aussparung 43 auf, in welche das elektronische Bauelement 3 mit dem Wachstumssubstrat 2 eingesetzt ist. - Auch in diesem Fall können die Anschlusskontakte 36 des elektronischen Bauelementes 3 mit Durchkontaktierungen 44 verbunden werden, welche sich von einer der Aussparung gegenüberliegenden Seite des Trägers 4 bis in die Aussparung 43 erstrecken. Die Durchkontaktierungen 44 können mit Leiterbahnen 45 verbunden sein.
- Wie aus
7 ersichtlich ist, wird nachfolgend das Wachstumssubstrat 2 durch spanende Bearbeitung oder Ätzen entfernt, wie vorstehend beschrieben. Auf diese Weise ist das elektronische Bauelement 3 innerhalb des Trägers 4 angeordnet und vor mechanischer Beschädigung geschützt. -
8 zeigt einen optionalen vierten Verfahrensschritt. Wie vorstehend bereits anhand der ersten Ausführungsform beschrieben, kann ein Substrat 5 auf die nach Entfernung des Wachstumssubstrates 2 freiliegende zweite Seite 32 der Schicht 35 des elektronischen Bauelementes 3 aufgebracht werden. Das Substrat 5 kann der Entwärmung, der elektrischen Isolation und/oder der Verbesserung der Hochfrequenzeigenschaften des elektronischen Bauelementes 3 dienen. Hierzu kann das Substrat 5 ein Metall, eine Keramik oder Diamant enthalten oder daraus bestehen. In einigen Ausführungsformen der Erfindung kann das Substrat 5 eine Vergussmasse aus einem Polymer oder einem Duroplast sein bzw. eine solche enthalten. Hierdurch kann die Aussparung 43 verfüllt werden, sodass das elektronische Bauelement 3 innerhalb des Trägers 4 vor mechanischer Beschädigung geschützt ist. - Anhand der
9 bis11 wird eine dritte Ausführungsform der Erfindung erläutert. Wie aus9 ersichtlich ist, wird gemäß der dritten Ausführungsform ein elektronisches Bauelement 3 mit dem Wachstumssubstrat 2 und der darauf angeordneten Schicht 35 in eine Aussparung eines Trägers 4 eingebracht, wie vorstehend beschrieben. Der Träger 4 kann insbesondere eine Mehrlagenplatine sein, welche aus mehreren Einzelschichten zusammengesetzt ist, welche jeweils strukturierte Metallschichten als elektrische Leiterbahn aufweisen. - Nachfolgend wird der Träger 4 auch auf seiner Unterseite verschlossen, sodass das elektronische Bauelement 3 mit dem Wachstumssubstrat 2 im Träger 4 eingebettet ist. Durch die erhöhte Stabilität aufgrund des Wachstumssubstrates 2 wird eine Beschädigung der Schicht 35 und des elektronischen Bauelementes 3 vermieden. Das Verschließen der Aussparung 43 kann in einigen Ausführungsformen der Erfindung durch autoklavieren einer Mehrzahl von Prepregs erfolgen, d.h. Faserverstärkungsmatten, welche mit teilausgehärtetem Harz vorbehandelt sind und unter Druck und Temperatur aushärten, wobei eine Verbindung der einzelnen Lagen erfolgt.
- Nach dem Einbetten des elektronischen Bauelementes 3 und des Wachstumssubstrates 2 und optionalen elektrischen bzw. elektronischen Funktionstests wird der Träger 4 auf seiner Unterseite geöffnet. Dies kann durch spanende Bearbeitung, beispielsweise mit einem Bohrer oder einem Fräser erfolgen. In anderen Ausführungsformen der Erfindung kann ein Laser 7 zum Einsatz kommen, welcher das Material des Trägers 4 teilweise entfernt und hierbei Ausnehmungen 46 im Träger 4 erzeugt. In einigen Ausführungsformen der Erfindung kann vor dem Erzeugen der Ausnehmungen 46 der Träger 4 mechanisch stabilisiert werden, beispielsweise durch Einsetzen in ein Gehäuse. Hierdurch wird eine Beschädigung der Schicht 35 nach dem Entfernen des Wachstumssubstrates 2 vermieden.
- Im letzten Verfahrensschritt, welcher in
11 dargestellt ist, wird das Wachstumssubstrat 2 durch Einwirkung eines Ätzmittels 8 entfernt. Um eine Beschädigung des Trägers 4 bzw. der Leiterbahnen 45 zu verhindern, kann eine optionale Ätzmaske 85 aufgebracht werden. - Nach dem Entfernen des Wachstumssubstrates 2 kann ein optionales Substrat 5 aufgebracht werden, wie vorstehend anhand der ersten und zweiten Ausführungsformen beschrieben. In anderen Ausführungsformen der Erfindung kann dieser Schritt entfallen.
-
12 zeigt den durch einen Feldeffekttransistor fließenden Strom auf der Ordinate gegen die Drain-Source-Spannung auf der Abszisse. Dabei sind die Messkurven A vor dem Entfernen des Wachstumssubstrates 2 aufgenommen und die Messkurven B nach dem Entfernen des Wachstumssubstrates. Aus12 ist ersichtlich, dass der Strom bei Vorhandensein des Wachstumssubstrates 2 ab etwa 600 V ansteigt, da die Durchbruchfeldstärke des Wachstumssubstrates erreicht wird. Dem gegenüber zeigt Kurve B, dass die Leckströme bis zu einer Spannung von 1100 V stabil bleiben, nachdem das Wachstumssubstrat 2 entfernt wurde. Somit zeigt12 , dass die Spannungsfestigkeit des elektronischen Bauelementes 3 durch Entfernen des Wachstumssubstrates 2 erhöht werden kann und gleichzeitig die Schicht 35 durch den Träger 4 so stabilisiert wird, dass das elektronische Bauelement 3 nicht durch mechanische Spannungen zerstört wird.
Claims (16)
- Verfahren zur Herstellung eines Halbleiterbauelementes (1) mit folgenden Schritten: Bereitstellen eines Wachstumssubstrates (2) mit einer ersten Seite (21) und einer gegenüberliegenden zweiten Seite (22); Herstellen von zumindest einem elektronischen Bauelement (3) durch Abscheiden und/oder Strukturieren von zumindest einer Schicht (35) auf der ersten Seite (21) des Wachstumssubstrates (2), wobei diese Schicht zumindest einen Verbindungshalbleiter enthält oder daraus besteht; Verbinden der der ersten Seite (21) des Wachstumssubstrates (2) gegenüberliegenden ersten Seite (31) des elektronischen Bauelementes (3) mit einem Träger (4); Entfernen des Wachstumssubstrates (2); dadurch gekennzeichnet, dass der Träger (4) zumindest eine Durchführung (44) und/oder zumindest eine Leiterbahn (45) aufweist, welche mit zumindest einem Anschlusskontakt (36) des elektronischen Bauelementes (3) verbunden ist, wobei der Träger glasfaserverstärkten Kunststoff und/oder Polytetrafluorethylen enthält oder daraus besteht.
- Verfahren nach
Anspruch 1 , dadurch gekennzeichnet, dass der Verbindungshalbleiter ausgewählt ist aus AlxGa1-xN und/oder InyGa1-yN und/oder SczIn1-zN und/oder InP und/oder GaAs und/oder GaSb. - Verfahren nach
Anspruch 1 oder2 , dadurch gekennzeichnet, dass der Träger eine Aussparung (43) aufweist, in welcher das elektronische Bauelement (3) aufgenommen wird. - Verfahren nach einem der
Ansprüche 1 bis3 , dadurch gekennzeichnet, dass auf und/oder in den Träger weitere Bauelemente aufgebracht werden. - Verfahren nach einem der
Ansprüche 1 bis4 , dadurch gekennzeichnet, dass der Träger eine Dicke von etwa 0,5 mm bis etwa 5 mm aufweist und/oder dass der Träger eine Dicke von etwa 1,5 mm bis etwa 3 mm aufweist - Verfahren nach einem der
Ansprüche 1 bis5 , dadurch gekennzeichnet, dass der Träger eine Mehrzahl von Einzelschichten enthält, auf welcher jeweils zumindest eine elektrische Leiterbahn angeordnet ist. - Verfahren nach einem der
Ansprüche 1 bis6 , dadurch gekennzeichnet, dass das elektronische Bauelement (3) eine Durchbruchspannung von mehr als 600 V oder mehr als 1200 V oder mehr als 1600 V aufweist. - Verfahren nach einem der
Ansprüche 1 bis7 , dadurch gekennzeichnet, dass eine zweite Seite des elektronischen Bauelementes (3) nach der Entfernung des Wachstumssubstrates mit einem Substrat (5) verbunden wird. - Verfahren nach
Anspruch 8 , dadurch gekennzeichnet, dass das Substrat (5) ausgewählt ist aus einer Keramik oder Diamant. - Verfahren nach einem der
Ansprüche 1 bis9 , dadurch gekennzeichnet, dass das Entfernen des Wachstumssubstrates (2) durch nass- oder trockenchemisches Ätzen und/oder durch spanende Bearbeitung erfolgt. - Verfahren nach
Anspruch 10 , dadurch gekennzeichnet, dass zwischen dem Wachstumssubstrat (2) und dem elektronischen Bauelement (3) eine Ätzstoppschicht angeordnet ist. - Halbleiterbauelement (3), welches durch Abscheiden und/oder Strukturieren von zumindest einer Schicht (35) auf der ersten Seite (21) eines Wachstumssubstrates (2) erhältlich ist, wobei diese Schicht zumindest einen Verbindungshalbleiter enthält oder daraus besteht und eine erste Seite (31) des Halbleiterbauelementes (3) mit einem Träger (4) verbunden ist, dadurch gekennzeichnet, dass der Träger (4) zumindest eine Durchführung (44) und/oder zumindest eine Leiterbahn (45) aufweist, welche mit zumindest einem Anschlusskontakt (36) des elektronischen Bauelementes (3) verbunden ist, wobei der Träger glasfaserverstärkten Kunststoff und/oder Polytetrafluorethylen enthält oder daraus besteht und das Wachstumssubstrat (2) entfernt wurde.
- Halbleiterbauelement nach
Anspruch 12 , dadurch gekennzeichnet, dass der Träger weiterhin einen faserverstärkten Duroplast enthält. - Halbleiterbauelement nach einem der
Ansprüche 12 oder13 , dadurch gekennzeichnet, dass der Träger eine Aussparung (43) aufweist, in welcher das elektronische Bauelement (3) aufgenommen ist. - Halbleiterbauelement nach einem der
Ansprüche 12 bis14 , dadurch gekennzeichnet, dass auf und/oder in dem Träger weitere Bauelemente vorhanden sind. - Halbleiterbauelement nach einem der
Ansprüche 12 bis15 , dadurch gekennzeichnet, dass eine zweite Seite des elektronischen Bauelementes (3) mit einem Substrat verbunden ist, welches insbesondere Diamant oder Keramik enthält.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102018200020.4A DE102018200020B4 (de) | 2018-01-02 | 2018-01-02 | Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement |
US16/224,017 US20190206713A1 (en) | 2018-01-02 | 2018-12-18 | Method for producing a semiconductor device, semiconductor device and support |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102018200020.4A DE102018200020B4 (de) | 2018-01-02 | 2018-01-02 | Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102018200020A1 DE102018200020A1 (de) | 2019-07-04 |
DE102018200020B4 true DE102018200020B4 (de) | 2022-01-20 |
Family
ID=66816990
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102018200020.4A Active DE102018200020B4 (de) | 2018-01-02 | 2018-01-02 | Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement |
Country Status (2)
Country | Link |
---|---|
US (1) | US20190206713A1 (de) |
DE (1) | DE102018200020B4 (de) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102021108397A1 (de) | 2021-04-01 | 2022-10-06 | OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung | Transferverfahren für optoelektronisches halbleiterbauelement |
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US20160380090A1 (en) | 2014-12-12 | 2016-12-29 | Gan Systems Inc. | GaN SEMICONDUCTOR DEVICE STRUCTURE AND METHOD OF FABRICATION BY SUBSTRATE REPLACEMENT |
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2018
- 2018-01-02 DE DE102018200020.4A patent/DE102018200020B4/de active Active
- 2018-12-18 US US16/224,017 patent/US20190206713A1/en not_active Abandoned
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Also Published As
Publication number | Publication date |
---|---|
DE102018200020A1 (de) | 2019-07-04 |
US20190206713A1 (en) | 2019-07-04 |
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