JP2006510215A - 縦型絶縁ゲート・トランジスタおよび製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 125000006850 spacer group Chemical group 0.000 claims abstract description 4
- 239000004065 semiconductor Substances 0.000 claims description 30
- 239000000463 material Substances 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 11
- 239000000945 filler Substances 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 1
- 239000003989 dielectric material Substances 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 229920005591 polysilicon Polymers 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 239000012212 insulator Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910021426 porous silicon Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Non-Volatile Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
縦型絶縁ゲート・トランジスタはソース層（８）およびチャネル層（６）を通りドレイン層（２）に向かって延びるトレンチ（２６）を設けることによって製造される。スペーサ・エッチングはトレンチ側壁に沿ってゲート部分（２０）を形成するため使用され、誘電材料（３０）は側壁ゲート部分（２０）の間のトレンチに充填され、ゲート電気接続層（３０）はトレンチを横切るゲート部分（２０）を電気接続するトレンチの上部に形成される。
Description
本発明は縦型絶縁ゲート・トランジスタおよびそれを製造する方法に関する。
従来技術のトレンチ半導体構造の一例を図１に示す。ｎ−型ドレイン層４がｎ＋基板２上に設けられ、ｐ−型本体層６がドレイン層４上に設けられる。トレンチ２６が本体層６を通ってドレイン層４まで延び、ゲート絶縁体１８によって本体層から絶縁された導電ゲート２０を含む。Ｎ＋ソース拡散８がトレンチに隣接して設けられる。
使用中、ソース８とドレイン４との間のトレンチ２６に隣接した本体層６に延びるチャネル１６を制御するためにゲート電極に電圧が印加される。
この構造の問題は、トレンチの底面がドレインに接触することによるゲートとドレインとの間の容量である。この容量は問題、特にミラー効果を引き起こすことがある。したがって容量を最小化すべきである。
この容量を低減するための知られている手法がＭｕｒｐｈｙのＵＳ−Ａ−６４４４５２８に記載されており、トレンチの底面により厚い絶縁体を設けることを示唆している。ＵＳ−Ａ−６４４４５２８には、この厚い絶縁体を形成するために、トレンチの底面に第２トレンチを形成し、第２トレンチ中に選択性酸化物を成長させることが記載されている。
しかしながら、この手法は製造が複雑であり、したがってそのような構造を製造するためのより簡単な手法が必要である。
本発明によれば、対向する第１および第２主表面を有する半導体本体を設ける工程と、前記第１主表面から前記第２主表面に向かって垂直に延びるトレンチを形成する工程と、前記トレンチの側壁および底面にゲート誘電体層を形成する工程と、前記トレンチの側壁および底面の前記ゲート誘電体層に導電ゲート材料層を堆積する工程と、スペーサ・エッチングを行って前記トレンチの前記底面から前記ゲート材料層を除去し、ゲート要素を形成する前記側壁にゲート材料を残す工程と、前記側壁間の前記トレンチに誘電体を充填する工程と、前記トレンチを横切る前記ゲート材料層を電気接続するゲート電気接続層を前記トレンチ上部を横切るように形成する工程とを備える縦型絶縁ゲート・トランジスタを製造する方法が提供される。
前記トレンチの上部に前記電気接続層を形成することによって、前記電気接続層が前記ゲートの抵抗を低減する。狭いゲート電極を使用した場合、高いゲート抵抗が大きな問題になることが分かっている。
好ましくは、ハード・マスクを前記第１主表面上に形成し、パターニングして開口を画定し、前記半導体本体を、開口を介して、エッチングして前記トレンチを形成する。ハード・マスクは所定の位置に残すことができ、後の工程において使用することができる。完成品において、ハード・マスクは、前記半導体本体がハード・マスク上の前記トレンチから側方に延びる場合、前記ゲート電気接続層から前記半導体本体を絶縁することができるか、または代わりにハード・マスクを除去することができる。
前記ゲート電気接続層を形成する工程は、前記半導体本体を導電層で覆う工程と、前記第１主表面および前記誘電体の上の前記トレンチを渡るように前記ゲート電気接続層をパターニングする工程とを含むことができる。
前記トレンチに誘電体を充填する工程は、誘電体を堆積する工程と、前記誘電体をエッチング・バックする工程とを含むことができる。
前記誘電体をエッチング・バックする工程はトレンチの上部にギャップを画定することができ、前記電気接続層を形成する工程は、前記ギャップを充填し、前記トレンチの上部にプラグを画定する接続層を堆積することを含むことができる。前記電気接続層は平坦化して前記第１主表面から前記電気接続層を除去するが、前記トレンチのプラグを所定の位置に残すことができる。
本方法はさらに、前記トレンチ上にゲート・ソース絶縁層を堆積して前記ゲート電気接続層を分離する工程と、前記ソース導電層が前記半導体本体と電気接触するが、前記ゲート電気接続層から絶縁されるように前記ゲート・ソース絶縁層および前記第１主表面上にソース導電層を堆積する工程とをさらに含むことができる。
別の態様において、対向する第１および第２主表面を有し、第１導電型の高ドープ・ドレイン層および前記第１主表面に面する前記高ドープ層上の低ドープ本体層を有する半導体本体と、対向する側壁および底面を画定する前記第１主表面から前記半導体本体中に延びるトレンチと、前記第１主表面の前記トレンチに横方向に隣接する前記第１導電型のソース領域と、前記トレンチの前記側壁および前記底面上のゲート誘電体と、前記トレンチの前記側壁にあるが、前記トレンチの前記底面にはない対向するゲート要素と、前記ゲート要素間の前記トレンチの前記底面から上方に延びる絶縁充填剤と、前記絶縁充填剤上の前記トレンチの上部にあり、前記トレンチを横切る前記ゲート要素を接続するゲート電気接続層とを備えた半導体デバイスが提供される。
前記電気接続層はゲート抵抗を低減する。
前記誘電体充填剤の上部は前記トレンチの上部と面一とすることができ、前記電気接続層は前記充填剤上の前記トレンチの上部に延びることができる。
代わりに、前記電気接続層は前記絶縁充填剤上のトレンチ中のプラグとすることができる。前記プラグの上部は前記トレンチの上部と面一になるように平坦化することができる。
ゲート・ソース誘電体分離層を前記電気接続層上に設けることができ、ソース導電層が前記ゲート・ソース誘電体分離層によって前記電気接続層から分離され、前記ソース領域に接触する。
前記半導体デバイスは前記本体層の下の前記高ドープ・ドレイン層上に前記低ドープ・ドレイン層を有することができ、前記トレンチは前記低ドープ・ドレイン層中に前記本体層を通って延びることができる。実施形態において、誘電体プラグを前記低ドープ・ドレイン層に隣接した前記トレンチの底面に設けることができる。好ましくは、前記プラグの上部は前記低ドープ・ドレイン層と前記本体層との間の境界に整合する。前記プラグは前記ゲートを前記ドレインからさらに離隔させておき、したがってゲート・ドレイン容量をさらに低減する。
本発明のより良い理解のために、次に添付の図面を参照しながら本発明の実施形態について純粋に例として説明する。
図２を参照すると、ｎ＋ドープ半導体基板２は上に形成されたｎ−ドープ・ドリフト領域４を有する。軽ｐドープ・チャネル層６はドリフト領域４の上に形成され、ｎ＋ソース領域８はチャネル領域６の上に形成され、これらの層は一緒に半導体本体１を構成する。ソース領域の上部は第１主表面１０を形成し、ドリフト領域２の底面は半導体本体１の第２主表面１２を形成する。様々な領域は、当業者が諒解するように、エピタキシャル成長によって、または第１主表面１０を介したイオン注入によって形成することができる。これは半導体本体を形成する。
この半導体本体を加工してトレンチＭＯＳＦＥＴにするために、酸化物のリソグラフィック・ハード・マスク１４を第１主表面１０に堆積し、開口１６を有するようにパターニングする。次いで、トレンチ２６を開口１６を介して、図２ａに示す構造になるようにｎ＋ソース層８およびｐ−チャネル層６を通してｎ−ドリフト領域４までエッチングする。
次に、ゲート誘電体１８を、たとえば熱酸化によって形成する。
ゲート材料層２０を完成したデバイス上、したがってトレンチから離れたハード・マスク１４の上部、トレンチの側壁２２、トレンチの底面２４に堆積する。この結果、図２ｂに示す構造になる。ゲート材料層は、たとえば重ドープ・ポリシリコンとすることができ、特に好ましい実施形態においてゲート材料層はポリシリコン（ゲルマニウム）とすることができる。
次に、スペーサ・エッチングを行ってゲート材料層２０の不要な部分を除去し、特にトレンチの底面２４からそれを除去する。これによってトレンチ２６の側壁２２にのみゲート材料層２０を残し、図２ｃに示すような平坦ゲート要素２１の対向する対を形成する。ゲート要素２１は完成したデバイスのゲートを構成する。
次に、トレンチを誘電体３０、たとえば二酸化ケイ素で充填する。一般に、二酸化ケイ素はまたトレンチから離れて酸化物で第１主表面１０を被覆し、したがってエッチング・バックを実行してトレンチ中を除いて二酸化ケイ素を除去する。わずかなオーバ・エッチングを実行して、図２ｄに示すように第１主表面１０の平面の上に延びるゲート層２０を残すことが注目される。
次に、導電ゲート層３２、たとえば高ドープ・ポリシリコン層をトレンチの穴に沿って形成し、ゲート層２０の露出した端部３４に接続する。次いでトレンチを覆うが、半導体デバイスの残部上にごくわずかに延びるように導電層３２をパターニングする。この結果、図２ｅに示される構造になる。
最後に、ソース接点３７を形成してソース層８およびｐ−本体層６にも接続する。ドレイン接点３６を形成してドレイン層に接続し、ゲート接点３８がゲート層３２に接続する。これは当業者に良く知られているようにパッケージすることができる図２ｆに示される構造である。
使用時に、ハード・マスク層１４はソース層８からゲート要素２１を分離する。
この手法は、ゲートとドレインとの間の容量が従来技術の形態に比べて非常に低下する構造を与える。しかしながら、これはゲート抵抗を犠牲にして達成されない。ゲート層３２はゲートに沿って低抵抗経路を与える。対向するゲート要素２１がトレンチの長さに沿って接続される場合でも、ゲート電気接続層によって与えられた低抵抗経路がデバイスの特性を改善する。
代替方法を図３に示す。この構成において、第１工程は図２ｃに示す工程まで上述の第１実施形態と同じである。
次に、誘電体３０をトレンチに充填するが、この場合かなりのオーバ・エッチを行い、トレンチ２６内の誘電体上に穴４０を残す。これを図３ａに示す。
次に、図３ｂに示すようにポリシリコン導電層４２を堆積し、トレンチ中にのみ残るように平坦化する。ハード・マスク１４も除去する。
図３ｃに示すように、ゲート・ソース誘電体分離４４をトレンチ上に堆積し、パターニングし、続いて、ゲート・ソース誘電体分離４４によって（導電層４２およびアーム２１によって構成される）ゲート２０から分離され、ソース層８に接触するソース導電層４６を堆積する。
第１実施形態のように、良く知られているように接点を作り、デバイスをパッケージする。
この第２実施形態は小さいピッチ・サイズおよび低ゲート・ドレイン容量と組み合わされたゲートの長さに沿った最小のゲート抵抗を得るために特に良い。
第３実施形態を図４に示す。トレンチ２６を形成した後、酸化物プラグ５０をトレンチの底面に形成する。これはいくつかの方法のいずれかで形成することができる。これらのいくつかは当業者に良く知られており、たとえば酸化物を堆積し、エッチング・バックすることができる。プラグを形成することに対する特定の代替は、トレンチの側壁を窒化物層で保護すること、トレンチ上にドープ・ポリシリコンを堆積すること、ポリシリコンをエッチング・バックしてトレンチの底面にポリシリコン・プラグを残し、次いでドープ・ポリシリコンを酸化させて酸化物プラグを形成することである。ドープ・ポリシリコンは酸化させることが比較的簡単である。さらなる代替は、ポリシリコン・プラグではなく多孔性シリコンを酸化させることであり、多孔性シリコンは同様に酸化させやすい。
図示の実施形態において、酸化物プラグ５０の上部は低ドープｎ−層４と本体層６との間の境界と面一になるように整合される。
処理の残りは次いで第２実施形態のように進み、本体層６に隣接するトレンチの側壁にゲート要素２１を設け、低ドープｎ−層４には設けない。完成したデバイスを図４に示す。
ゲート要素２１とドレイン２４との間の強化された間隔はゲート・ドレイン容量をさらに低減する。
技術者が諒解するように、第１実施形態の構成とともに酸化物プラグを使用することもできる。代替的に、酸化物プラグを厚い誘電体層と置き換えてゲート・ドレイン容量を同様に低減することができる。
本開示を読むことによって、他の変形および改変が当業者に明らかになろう。そのような変形および改変はトレンチＭＯＳＦＥＴの設計、製造および使用において既に知られており、本明細書に記載の特徴に加えてまたはその代わりに使用することができる等価な他の特徴を含むことができる。特許請求の範囲は特徴の特定の組合せに対して本出願において作成されているが、開示の範囲は、それが本発明の場合と同じ技術問題のいずれかまたはすべてを軽減することが可能であろうとなかろうと、明示的または暗示的に本明細書において開示される新規な特徴または特徴の新規な組合せまたはその一般化をも含むことを理解すべきである。本出願人は本出願またはそれから導出されるさらなる出願の実行中にそのような特徴および／またはそのような特徴の組合せに対して新しい特許請求の範囲を作成することができることを通知する。
たとえば、ゲート誘電体は二酸化ケイ素に限定されず、高誘電率誘電体または誘電体層のスタックとすることができる。ゲート層３２は高ドープ・ポリシリコン、シリサイド・ドープ・ポリシリコン、タングステン・ポリサイドまたは適切な金属または窒化チタンなどの窒化金属とすることができる。それが必要とするすべてのことはそれが良導体であることである。ゲート層２０の代替材料も可能である。
記載の実施形態はソース層、ドレイン層、ドリフト領域およびチャネル層を有するが、他の構造も知られており、使用することができる。たとえば、ソース領域は層８によっては構成することができないが、トレンチに隣接して注入されたソース・インプラントによっては構成することができる。ドリフト領域４およびチャネル領域のドープは必要に応じて埋め込むことができる。
Claims (12)
- 対向する第１および第２主表面を有する半導体本体を設ける工程と、
前記第１主表面から前記第２主表面に向かって垂直に延びるトレンチを形成する工程と、
前記トレンチの側壁および底面にゲート誘電体層を形成する工程と、
前記トレンチの側壁および底面の前記ゲート誘電体層に導電ゲート材料層を堆積する工程と、
スペーサ・エッチングを行って前記トレンチの前記底面から前記ゲート材料層を除去し、ゲート要素を形成する前記側壁にゲート材料を残す工程と、
前記側壁間の前記トレンチに誘電体を充填する工程と、
前記トレンチを横切る前記ゲート材料層を電気接続するゲート電気接続層を前記トレンチ上部を横切るように形成する工程とを備える縦型絶縁ゲート・トランジスタを製造する方法。 - 前記半導体本体の前記第１主表面に開口を画定するハード・マスクを形成する工程と、
前記ハード・マスク内の前記開口を介して前記半導体本体をエッチングして前記トレンチをパターニングするする工程とをさらに備える請求項１に記載の縦型絶縁ゲート・トランジスタを製造する方法。 - 前記ゲート電気接続層を形成する工程が、前記半導体本体を導電層で覆う工程と、前記第１主表面および前記誘電体の上の前記トレンチを渡るように前記ゲート電気接続層をパターニングする工程とを含む請求項１または２に記載の方法。
- 前記トレンチに誘電体を充填する工程が、誘電体を堆積する工程と、前記誘電体をエッチング・バックする工程とを含む請求項１乃至３いずれかに記載の方法。
- 前記誘電体をエッチング・バックする工程が前記トレンチの前記上部にギャップを画定し、
前記ゲート電気接続層を形成する工程が、前記ギャップを充填し、前記トレンチの前記上部にプラグを画定するために前記第１主表面に導電材料を堆積する工程と、前記ゲート電気接続層を平坦化して前記第１主表面から前記電気接続層を除去するが、前記トレンチの前記プラグを所定の位置に残す工程とを含む請求項４に記載の方法。 - 前記トレンチ上にゲート・ソース絶縁層を堆積して前記ゲート電気接続層を分離する工程と、
前記ソース導電層が前記半導体本体と電気接触するが、前記ゲート電気接続層から絶縁されるように前記ゲート・ソース絶縁層および前記第１主表面上にソース導電層を堆積する工程とをさらに備える請求項１乃至５いずれかにに記載の方法。 - 対向する第１および第２主表面を有し、第１導電型の高ドープ・ドレイン層および前記第１主表面に面する前記高ドープ層上の低ドープ本体層を有する半導体本体と、
対向する側壁および底面を画定する前記第１主表面から前記半導体本体中に延びるトレンチと、
前記第１主表面の前記トレンチに横方向に隣接する前記第１導電型のソース領域と、
前記トレンチの前記側壁および前記底面上のゲート誘電体と、
前記トレンチの前記側壁にあるが、前記トレンチの前記底面にはない対向するゲート要素と、
前記ゲート要素間の前記トレンチの前記底面から上方に延びる絶縁充填剤と、
前記絶縁充填剤上の前記トレンチの上部にあり、前記トレンチを横切る前記ゲート要素を接続するゲート電気接続層とを備えた半導体デバイス。 - 前記絶縁充填剤の前記上部が前記トレンチの前記上部と面一であり、前記ゲート電気接続層が前記充填剤上の前記トレンチの前記上部を横切るように延びる請求項７に記載の半導体デバイス。
- 前記ゲート電気接続層が前記絶縁充填剤上の前記トレンチ中のプラグである請求項８に記載の半導体デバイス。
- 前記プラグの上部が前記トレンチの前記上部と面一になるように平坦化される請求項９に記載の半導体デバイス。
- 前記ゲート電気接続層上のゲート・ソース誘電体分離層および前記ゲート・ソース誘電体分離層によって前記ゲート電気接続層から絶縁され、前記ソース領域に接触するソース導電層とをさらに備える請求項７乃至１０のいずれかに記載の半導体デバイス。
- 前記トレンチが前記本体層を通って前記低ドープ・ドレイン層中に延びる、前記高ドープ・ドレイン層の上および前記本体層の下の低ドープ・ドレイン層と、
前記トレンチの前記底面の誘電体プラグとをさらに備える請求項７乃至１１いずれかに記載の半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GBGB0229217.5A GB0229217D0 (en) | 2002-12-14 | 2002-12-14 | Vertical insulated gate transistor and manufacturing method |
| PCT/IB2003/006015 WO2004055904A1 (en) | 2002-12-14 | 2003-12-08 | Vertical insulated gate transistor and manufacturing method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006510215A true JP2006510215A (ja) | 2006-03-23 |
Family
ID=9949715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004560127A Withdrawn JP2006510215A (ja) | 2002-12-14 | 2003-12-08 | 縦型絶縁ゲート・トランジスタおよび製造方法 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US7262460B2 (ja) |
| EP (1) | EP1573824B1 (ja) |
| JP (1) | JP2006510215A (ja) |
| KR (1) | KR20050085608A (ja) |
| CN (1) | CN100459155C (ja) |
| AT (1) | ATE551726T1 (ja) |
| AU (1) | AU2003303013A1 (ja) |
| GB (1) | GB0229217D0 (ja) |
| WO (1) | WO2004055904A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007311574A (ja) * | 2006-05-18 | 2007-11-29 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| JP2009049315A (ja) * | 2007-08-22 | 2009-03-05 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2009176953A (ja) * | 2008-01-24 | 2009-08-06 | Rohm Co Ltd | 半導体装置 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7405452B2 (en) * | 2004-02-02 | 2008-07-29 | Hamza Yilmaz | Semiconductor device containing dielectrically isolated PN junction for enhanced breakdown characteristics |
| US7250668B2 (en) * | 2005-01-20 | 2007-07-31 | Diodes, Inc. | Integrated circuit including power diode |
| JP2007035841A (ja) * | 2005-07-26 | 2007-02-08 | Toshiba Corp | 半導体装置 |
| US7423317B2 (en) * | 2005-07-27 | 2008-09-09 | International Rectifier Corporation | Split electrode gate trench power device |
| KR100780598B1 (ko) * | 2006-12-05 | 2007-11-30 | 주식회사 하이닉스반도체 | 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법 |
| US7879663B2 (en) * | 2007-03-08 | 2011-02-01 | Freescale Semiconductor, Inc. | Trench formation in a semiconductor material |
| US20090053869A1 (en) * | 2007-08-22 | 2009-02-26 | Infineon Technologies Austria Ag | Method for producing an integrated circuit including a trench transistor and integrated circuit |
| JP5587535B2 (ja) * | 2007-11-14 | 2014-09-10 | ローム株式会社 | 半導体装置 |
| US8039908B2 (en) * | 2009-11-11 | 2011-10-18 | International Business Machines Corporation | Damascene gate having protected shorting regions |
| US9136397B2 (en) | 2013-05-31 | 2015-09-15 | Infineon Technologies Ag | Field-effect semiconductor device |
| US9184281B2 (en) | 2013-10-30 | 2015-11-10 | Infineon Technologies Ag | Method for manufacturing a vertical semiconductor device and vertical semiconductor device |
| WO2015140806A1 (en) * | 2014-03-20 | 2015-09-24 | Skokie Swift Corporation | Vertical field effect transistor having a disc shaped gate |
| CN106298884A (zh) * | 2016-09-27 | 2017-01-04 | 西安后羿半导体科技有限公司 | 优化fom值的沟槽功率mos管器件及其制造方法 |
| CN107895737A (zh) * | 2017-11-30 | 2018-04-10 | 上海华虹宏力半导体制造有限公司 | 沟槽栅功率晶体管及其制造方法 |
| CN113035948B (zh) * | 2019-12-24 | 2022-08-30 | 珠海格力电器股份有限公司 | 功率器件、电力电子设备及功率器件的制作方法 |
| CN113192828B (zh) * | 2021-04-29 | 2023-04-11 | 长鑫存储技术有限公司 | 半导体结构的制备方法和半导体结构 |
| CN113644125A (zh) * | 2021-10-18 | 2021-11-12 | 芯长征微电子制造(山东)有限公司 | 能降低米勒电容的功率半导体器件及制备方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55133574A (en) * | 1979-04-05 | 1980-10-17 | Nec Corp | Insulated gate field effect transistor |
| US5242845A (en) * | 1990-06-13 | 1993-09-07 | Kabushiki Kaisha Toshiba | Method of production of vertical MOS transistor |
| US5258634A (en) * | 1991-05-17 | 1993-11-02 | United Microelectronics Corporation | Electrically erasable read only memory cell array having elongated control gate in a trench |
| JP3850054B2 (ja) * | 1995-07-19 | 2006-11-29 | 三菱電機株式会社 | 半導体装置 |
| JPH09181311A (ja) * | 1995-12-27 | 1997-07-11 | Nec Kansai Ltd | 電界効果トランジスタおよびその製造方法 |
| US6201730B1 (en) * | 1999-06-01 | 2001-03-13 | Infineon Technologies North America Corp. | Sensing of memory cell via a plateline |
| US6444528B1 (en) | 2000-08-16 | 2002-09-03 | Fairchild Semiconductor Corporation | Selective oxide deposition in the bottom of a trench |
| KR100398955B1 (ko) * | 2001-08-02 | 2003-09-19 | 삼성전자주식회사 | 이이피롬 메모리 셀 및 형성 방법 |
-
2002
- 2002-12-14 GB GBGB0229217.5A patent/GB0229217D0/en not_active Ceased
-
2003
- 2003-12-08 EP EP03813280A patent/EP1573824B1/en not_active Expired - Lifetime
- 2003-12-08 AT AT03813280T patent/ATE551726T1/de active
- 2003-12-08 KR KR1020057010759A patent/KR20050085608A/ko not_active Application Discontinuation
- 2003-12-08 US US10/538,216 patent/US7262460B2/en not_active Expired - Fee Related
- 2003-12-08 CN CNB2003801060777A patent/CN100459155C/zh not_active Expired - Fee Related
- 2003-12-08 WO PCT/IB2003/006015 patent/WO2004055904A1/en active Application Filing
- 2003-12-08 JP JP2004560127A patent/JP2006510215A/ja not_active Withdrawn
- 2003-12-08 AU AU2003303013A patent/AU2003303013A1/en not_active Abandoned
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Also Published As
| Publication number | Publication date |
|---|---|
| WO2004055904A1 (en) | 2004-07-01 |
| US7262460B2 (en) | 2007-08-28 |
| EP1573824B1 (en) | 2012-03-28 |
| US20060049453A1 (en) | 2006-03-09 |
| ATE551726T1 (de) | 2012-04-15 |
| CN1726597A (zh) | 2006-01-25 |
| AU2003303013A1 (en) | 2004-07-09 |
| GB0229217D0 (en) | 2003-01-22 |
| CN100459155C (zh) | 2009-02-04 |
| KR20050085608A (ko) | 2005-08-29 |
| EP1573824A1 (en) | 2005-09-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061207 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20080619 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090928 |