CN109755130A - 一种降低输入电容的半导体器件制造方法 - Google Patents
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Abstract
本发明的一种降低输入电容的半导体器件制造方法，将基区之间的部分栅氧层下面生长厚的第二绝缘层，这样增大了绝缘层厚度，减小了输入电容，有利于器件的高频应用，刻蚀掉基区之间的第二绝缘层上方的多晶，这样减小了形成电容的面积进而减小了输入电容，有利于器件的高频应用，刻蚀掉基区之间的第二绝缘层上方的金属，这样减小了形成电容的面积进而减小了输入电容，有利于器件的高频应用，上述制作方式的任意组合都可以减少输入电容，有利于器件的高频应用。
Description
技术领域
本发明涉及一种降低输入电容的半导体器件制造方法。
背景技术
在功率半导体领域，电压控制型器件作为开关已经被广泛应用。 在高频应用中，电压控制型器件需要提高开关频率，而开关速度与它 的输入电容密切相关。电容的充放电是限制其开关频率提高的主要因 素之一，尤其是反向传输电容，它的密勒效应对器件开关特性有重要 影响。
如图2所示传统的电压控制类器件，输入电容包括栅极与有源区 金属电极之间电容Cgm，栅极与N+高浓度掺杂区之间的电容Cge， 栅极与P基区电容Cgb，栅极与N-漂移区电容Cgd。电容C与形成电 容的面积S成正比，与形成电容的绝缘层厚度T成反比。
在传统工艺中，多晶硅窗口之间的栅氧与P基区上方栅氧厚度一 致，P基区窗口之间的多晶硅也是连在一起，PSG或BPSG上方的金 属也是连在一起的。这导致了大的输入电容，在高频应用中，由于大 的输入电容的影响，限制了开关频率的提高。
发明内容
为解决上述技术问题，本发明提供了一种降低输入电容的半导体 器件制造方法。
本发明通过以下技术方案得以实现。
本发明提供的一种降低输入电容的半导体器件制造方法，其步骤 为：
A.在第一导电类型衬底110的第一主面上，用热氧化或LPCVD或 PECVD的方法生长第二绝缘层；
B.光刻刻蚀第二绝缘层，保留第二导电类型基区120之间的绝缘 层；
C.在第二绝缘层上用热氧化生成第一绝缘层；
D.在第一绝缘层上面通过LPCVD或PECVD沉积多晶硅层；
E.使用POCL3对多晶硅层进行掺杂；
F.光刻刻蚀多晶硅层，去除基区注入窗口和第二绝缘层上的多晶；
G.在基区注入窗口中注入第二导电类型杂质，经退火、推阱处理 形成基区；
H.在第一主面上，以光刻胶做掩膜注入第一导电类型高浓度掺杂 区杂质，退火，推结；
I.去除光刻胶，以多晶硅做掩膜注入第二导电类型高浓度掺杂区 杂质，退火，推结；
J.在第一主面通过LPCVD或者PECVD淀积第三绝缘层；
K.使用干法或者干法加湿法刻蚀第三绝缘层，形成有源区电极窗 口；
L.在第三绝缘层上溅射或者蒸发制作金属层；
M.通过光刻，湿法刻蚀第二绝缘层上方的金属。刻蚀宽度大于 第二绝缘层宽度小于有源区电极窗口之间的距离。
所述步骤A中第二绝缘层的材料为TEOS二氧化硅、磷硅玻璃PSG、 硼磷硅玻璃BPSG、氮化硅SiNx、中的一种以及多种组合。
所述第一绝缘层材料为二氧化硅、磷硅玻璃PSG、硼磷硅玻璃 BPSG、氮化硅、绝缘性金属氧化物中的一种或多种组合。
所述多晶硅层的厚度为0.4～0.8um。
所述步骤F中，保留的多晶硅层的宽度大于沟道宽度，其厚度为 0.4～0.8um，多晶硅层左右两侧的刻蚀窗口区的宽度为1～20um。
所述第二导电类型高浓度掺杂区小于第一导电类型高浓度掺杂 区的浓度；所述第二导电类型高浓度掺杂区的深度大于第一导电类型 高浓度掺杂区。
本发明的有益效果在于：
1、本发明的一种降低输入电容的半导体器件制造方法，将基区 之间的部分栅氧层下面生长厚的第二绝缘层，这样增大了绝缘层厚 度，减小了输入电容，有利于器件的高频应用。
2、本发明的一种降低输入电容的半导体器件制造方法，刻蚀掉 基区之间的第二绝缘层上方的多晶，这样减小了形成电容的面积进而 减小了输入电容，有利于器件的高频应用。
3、本发明的一种降低输入电容的半导体器件制造方法，刻蚀掉 基区之间的第二绝缘层上方的金属，这样减小了形成电容的面积进而 减小了输入电容，有利于器件的高频应用。
4、上述制作方式的任意组合都可以减少输入电容，有利于器件 的高频应用。
附图说明
图1为第一类降低输入电容的半导体器件整体效果图；
图2为传统的第一类半导体器件的整体效果图；
图3为原始硅衬底示意图；
图4为第一类降低输入电容的半导体器件制造工序步骤A、B、C、 D、E示意图；
图5为第一类降低输入电容的半导体器件制造工序步骤F、G示意 图；
图6为第一类降低输入电容的半导体器件制造工序步骤H、I示意 图；
图7为第一类降低输入电容的半导体器件制造工序步骤J、K示意 图；
图8为第一类降低输入电容的半导体器件制造工序步骤L示意图；
图9为第一类降低输入电容的半导体器件制造工序步骤M示意 图；
图10为第二类降低输入电容的半导体器件整体效果图；
图中：110-第一导电类型衬底，120-第二导电类型基区，130-第 二导电类型高浓度掺杂区，140-第一导导电类型高浓度掺杂区，150- 第一绝缘层，160-第二绝缘层，170-第一导电层，180-第三绝缘层， 190-第二导电层。
具体实施方式
下面进一步描述本发明的技术方案，但要求保护的范围并不局限 于所述。
在第一导电类型衬底的第一主面上，用热氧化、LPCVD或PECVD 的方法生长厚的第二绝缘层160，其材料可为TEOS二氧化硅，磷硅玻 璃PSG，硼磷硅玻璃BPSG，氮化硅SiNx，以及它们的任意组合。光刻， 刻蚀第二绝缘层，保留基区注入窗口之间的部分第二绝缘层。
在第二绝缘层160上用热氧化生长第一绝缘层150。其材料为氧化 硅、氮化硅、氧化铝等绝缘性金属氧化物，以及它们的任意组合。
在第一绝缘层上通过LPCVD或PECVD生长多硅层，厚度为 0.4～0.8um。
刻蚀掉第二绝缘层上方的多晶硅层，保留的多晶硅层的宽度大于 沟道宽度，厚度在0.4～0.8um，左右两侧的窗口区的宽度在1～20um。
在第一导电类型衬底110通过外延生长有低掺杂的第二导电类型 基区120，在第二导电类型基区120注入并热扩散生长高浓度掺杂区 130，在第二导电类型基区120注入并热扩散生长高浓度掺杂区140。 所述第二导电类型高浓度掺杂区130小于第一导电类型高浓度掺杂区 140的浓度；所述第二导电类型高浓度掺杂区130的深度大于第一导电 类型高浓度掺杂区140。
在第一主面通过LPCVD或者PECVD淀积第三绝缘层。
在第三绝缘层上溅射或者蒸发制作金属层。
通过光刻，湿法刻蚀第二绝缘层上方的金属层，刻蚀宽度大于第 二绝缘层宽度小于有源区电极窗口之间的距离，有源区电极窗口两端 分别连接第一导电类型高浓度掺杂区第二导电类型高浓度掺杂区，与 第一导电类型高浓度掺杂区接触。
实施例1
如图1所示，是本申请的降低输入电容的半导体器件，包括第一 导电类型衬底110，第一导电类型衬底110的第一主面，第一主面为 衬底的加工面，第一主面内设有第二导电类型基区120，第二导电类 型基区120内设有第二导电类型高浓度掺杂区130，第二导电类型基 区120内设有第一导电类型高浓度掺杂区140，第一导电类型高浓度 掺杂区140分别设置在第二导电类型高浓度掺杂区130内，每个第一 导电类型高浓度掺杂区140的第一主面上设有第一绝缘层150，绝缘 层150中间是厚的第二绝缘层160，上设有多晶硅层170，多晶硅栅 层170上设有第三绝缘层180，第三绝缘层180上设有金属层190。 所述多晶硅两侧的区域为窗口区。
低输入电容的半导体器件的制造工序如图3-9所示：
A.在第一导电类型衬底的第一主面上，用热氧化、LPCVD或PECVD 的方法生长第二绝缘层；
B.光刻，刻蚀第二绝缘层，保留基区注入窗口之间的部分绝缘层。
C.在第二绝缘层上用热氧化生成第一绝缘层。
D.在第一绝缘层上面通过LPCVD或PECVD沉积多晶硅层。
E.使用POCL3对多晶硅层进行掺杂。
F.光刻刻蚀多晶硅层，去除基区注入窗口和第二绝缘层上的多晶。 形成窗口区和多晶硅区。
G.在窗口区中注入第二导电类型杂质，退火、推阱处理，形成基 区。步骤G中注入的杂质为硼，注入剂量2e13～2e14cm-2，理想的 选择为6e13～1.5e14cm-2，注入能量为10～200KeV，退火温度为900℃ ～1300℃，时间为10～200min。
H.在第一主面上，以光刻胶做掩膜注入第一导电类型高浓度掺杂 区杂质，退火，推结。步骤H中注入的杂质为磷或砷，注入剂量 2e15～2e16cm-2，理想的选择为1e16～2e16cm-2，注入能量为 10～200KeV，退火温度为900℃～1100℃，时间为5～200min。
I.去除光刻胶，以多晶硅做掩膜注入第二导电类型高浓度掺杂区 杂质，退火，推结。步骤I中注入的杂质为硼，注入剂量1e15～2e15 cm-2，理想的选择为3e15～1e16cm-2，注入能量为10～200KeV，退火 温度为900℃～1000℃，时间为10～200min。
J.在第一主面通过LPCVD或者PECVD淀积第三绝缘层。
K.干法或者干法加湿法刻蚀第三绝缘层，形成有源区电极窗口。 此窗口链接第一导电类型高浓度掺杂区杂质和第二导电类型高浓度 掺杂区杂质
L.在第三绝缘层上溅射或者蒸发制作金属层。
M.通过光刻，湿法刻蚀第二绝缘层上方的金属。刻蚀宽度大于第 一绝缘层宽度小于发射极或者源极窗口之间的距离。
实施例2
如图10所示，是第二类降低输入电容的半导体器件，包括第一 导电类型衬底110，第一导电类型衬底110的第一主面内设有第二导 电类型基区120，第二导电类型基区120内设有第二导电类型高浓度 掺杂区130，第二导电类型基区120内设有第一导电类型高浓度掺杂 区140，第一导电类型高浓度掺杂区140分别设置在第二导电类型高 浓度掺杂区130内，每个有源基区之间的的第一主面上设有第一绝缘 层150，绝缘层150中间是厚的第二绝缘层160，上设有多晶硅层170， 多晶硅栅层170上设有第三绝缘层180，第三绝缘层180上设有金属 层190。所述多晶硅两侧的区域为窗口区。
所述第一导电类型高浓度掺杂区140包括两个分立的高浓度掺杂 区，其掺杂浓度高于第二导电类型基区120；
第一导电类型衬底为硅衬底110，第一导电类型衬底第一主面为 正面，第二主面为背面。
第二导电类型基区120掺杂浓度高于第一导电类型衬底110的掺 杂浓度；
第二导电类型高浓度掺杂区130掺杂浓度大于第二导电类型基区 120的掺杂浓度，并小于第一导电类型高浓度掺杂区140的浓度；第 二导电类型高浓度掺杂区130的深度大于第一导电类型高浓度掺杂 区140；
第一导电类型高浓度掺杂区140的扩散深度为0.1～1.0um；各高 浓度掺杂区宽度在0.1～5um之间，左、右各一个，都是一样的宽度。
具体的，第一导电类型衬底110掺杂浓度为2e13～3e15㎝-3，第 二导电类型基区120掺杂浓度6e16～5e17㎝-3，第二导电类型高浓度 掺杂区130掺杂浓度为1e19-3e19㎝-3；第一导电类型高浓度掺杂区 140掺杂浓度为1e20～1.5e20㎝-3；第二绝缘层160厚度为1.0～1.2um, 宽度为2～4um。
所述多晶硅层170为LPCVD或PECVD沉积的多晶硅层，每个多晶 硅层的宽度在1～20um，厚度在0.4～0.8um；左右两侧的窗口区的宽 度在1～20um；
所述第三绝缘层180为通过LPCVD或PECVD淀积的TEOS二氧化 硅，磷硅玻璃PSG，硼磷硅玻璃BPSG或氮化硅SiNx，以及它们的任 意组合，其厚度为0.5～2um；
所述190为金属层，厚度在3～5um，左右两侧金属宽度3～5um， 金属之间的刻蚀窗口3～6um。
第二类降低输入电容的半导体器件的制造工序：
A.在第一导电类型衬底的第一主面上，用热氧化、LPCVD或PECVD 的方法生长第二绝缘层；
B.光刻，刻蚀第二绝缘层，保留基区注入窗口之间的部分绝缘层。
C.在窗口区中注入第二导电类型杂质，退火、推阱处理，形成基 区。
D.以光刻胶做掩膜刻蚀硅形成沟槽结构。
E.热氧化生成第一绝缘层。
F.在第一绝缘层上面通过LPCVD或PECVD沉积多晶硅层。
G.使用POCL3对多晶硅层进行掺杂。
H.光刻刻蚀多晶硅层，去除有源区电极窗口和第二绝缘层上的多 晶。
I.在第一主面上，以光刻胶做掩膜注入第一导电类型高浓度掺杂 区杂质，退火，推结。
J.在第一主面通过LPCVD或者PECVD淀积第三绝缘层。
K.干法或者干法加湿法刻蚀第三绝缘层，形成有源区电极窗口。
L.以第三绝缘层做掩膜，注入第二导电类型高浓度掺杂区杂质， 退火，推结。
M.在第三绝缘层上溅射或者蒸发制作金属层。
N.通过光刻，湿法刻蚀第二绝缘层上方的金属。刻蚀宽度大于第 二绝缘层宽度小于有源区电极窗口之间的距离。
Claims (7)
1.一种降低输入电容的半导体器件制造方法，其步骤为：
A.在第一导电类型衬底110的第一主面上，用热氧化或LPCVD或PECVD的方法生长第二绝缘层；
B.光刻刻蚀第二绝缘层，保留第二导电类型基区120之间的绝缘层；
C.在第二绝缘层上用热氧化生成第一绝缘层；
D.在第一绝缘层上面通过LPCVD或PECVD沉积多晶硅层；
E.使用POCL3对多晶硅层进行掺杂；
F.光刻刻蚀多晶硅层，去除基区注入窗口和第二绝缘层上的多晶；
G.在基区注入窗口中注入第二导电类型杂质，经退火、推阱处理形成基区；
H.在第一主面上，以光刻胶做掩膜注入第一导电类型高浓度掺杂区杂质，退火，推结；
I.去除光刻胶，以多晶硅做掩膜注入第二导电类型高浓度掺杂区杂质，退火，推结；
J.在第一主面通过LPCVD或者PECVD淀积第三绝缘层；
K.使用干法或者干法加湿法刻蚀第三绝缘层，形成有源区电极窗口；
L.在第三绝缘层上溅射或者蒸发制作金属层；
M.通过光刻，湿法刻蚀第二绝缘层上方的金属。刻蚀宽度大于第二绝缘层宽度小于有源区电极窗口之间的距离。
2.如权利要求1所述的降低输入电容的半导体器件制造方法，其步骤为：
A.在第一导电类型衬底的第一主面上，用热氧化或LPCVD或PECVD的方法生长第二绝缘层；
B.光刻刻蚀第二绝缘层，保留第二导电类型基区120之间的绝缘层；
C.在窗口区中注入第二导电类型杂质，退火、推阱处理，形成基区；
D.以光刻胶做掩膜刻蚀硅形成沟槽结构；
E.热氧化生成第一绝缘层；
F.在第一绝缘层上面通过LPCVD或PECVD沉积多晶硅层；
G.使用POCL3对多晶硅层进行掺杂；
H.光刻刻蚀多晶硅层，去除有源区电极窗口和第二绝缘层上的多晶；
I.在第一主面上，以光刻胶做掩膜注入第一导电类型高浓度掺杂区杂质后退火、推结；
J.在第一主面通过LPCVD或者PECVD淀积第三绝缘层；
K.干法或者干法加湿法刻蚀第三绝缘层，形成有源区电极窗口；
L.以第三绝缘层做掩膜，注入第二导电类型高浓度掺杂区杂质，退火，推结；
M.在第三绝缘层上溅射或者蒸发制作金属层；
N.通过光刻，湿法刻蚀第二绝缘层上方的金属。刻蚀宽度大于第二绝缘层宽度小于有源区电极窗口之间的距离。
3.如权利要求1或2所述的降低输入电容的半导体器件制造方法，其特征在于：所述步骤A中第二绝缘层的材料为TEOS二氧化硅、磷硅玻璃PSG、硼磷硅玻璃BPSG、氮化硅SiNx、中的一种以及多种组合。
4.如权利要求1或2所述的降低输入电容的半导体器件制造方法，其特征在于：所述第一绝缘层材料为二氧化硅、磷硅玻璃PSG、硼磷硅玻璃BPSG、氮化硅、绝缘性金属氧化物中的一种或多种组合。
5.如权利要求1或2所述的降低输入电容的半导体器件制造方法，其特征在于：所述多晶硅层的厚度为0.4～0.8um。
6.如权利要求1或2所述的降低输入电容的半导体器件制造方法，其特征在于：所述步骤F中，保留的多晶硅层的宽度大于沟道宽度，其厚度为0.4～0.8um，多晶硅层左右两侧的刻蚀窗口区的宽度为1～20um。
7.如权利要求1或2所述的降低输入电容的半导体器件制造方法，其特征在于：所述第二导电类型高浓度掺杂区小于第一导电类型高浓度掺杂区的浓度；所述第二导电类型高浓度掺杂区的深度大于第一导电类型高浓度掺杂区。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5977570A (en) * | 1995-07-19 | 1999-11-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US20020140042A1 (en) * | 2001-03-28 | 2002-10-03 | International Rectifier Corporation | Ultra low QGD power MOSFET |
| US20150162431A1 (en) * | 2013-12-09 | 2015-06-11 | Micrel, Inc. | Planar vertical dmos transistor with reduced gate charge |
-
2018
- 2018-11-30 CN CN201811452928.8A patent/CN109755130A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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