KR970008646A - 반도체 장치 및 그의 제조방법 - Google Patents

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테츠오 타카하시
카츠미 나카무라
타다하루 미나토
마사나 하라다
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기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
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Abstract

p+컬렉터영역(1)과 n형 버퍼영역(3)과 n+영역(5)과 n+캐소드 영역(7)에 의해 Pim다이오드가 구성되어 있다. n+캐소드 영역(7)의 표면에서 n+캐소드 영역(7)을 관통하고 n+영역(5)에 달하도록 홈(9)이 형성되어 있다. 절연막(11)을 개재하고 n+캐소드 영역(7)의 측벽에 대향하도록 게이트 전극층(13)이 형성되어 있다. n+캐소드 영역(7)에 영역(1)에 전기적으로 접속하도록 애노드 전극(19)이 형성되어 있다. n+캐소드 영역(7)은 나란히 가는 홈(9)에 끼이게 되는 표면 전면에 형성되어 있다.이것에 의해 게이트 제어회로를 간략화 가능함과 함께 양호한 온 특성을 가지는 전력용 반도체 장치를 얻을 수 있다.

Description

반도체 장치 및 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예 1에서 반도체 장치의 구성을 개략적으로 표시하는 평면도.

Claims (25)

  1. 진성 혹은 제1도전형의 반도체 기판(5)을 끼우고 제1 및 제 2주면의 사이에서 주전류가 흐르는 다이오드구조를 포함하는 반도체 장치에 있어서, 상기 반도체 기판의 상기 제1주면에 형성되어 있어 상기 반도체 기판의 농도보다더 높은 불순물 농도를 가지는 제1도전형의 제1불순물 영역(7)과, 상기 반도체 기판의 상기 제2주면에 형성되어, 상기 제1불순물 영역의 사이에서 상기 반도체 기판의 저불순물농도영역을 끼우는 제2도전형의 제2불순물 영역(1)를 구비하고, 상기 반도체 기판은 나란히 가는 복수의 홈(9)을 상기 제1주면에 가지고, 상기 홈의 각각은 상기 제1주면에서 상기 제1불순물 영역을 관통하고, 상기 반도체 기판의 상기 저불순물농도영역(5)에 달하도록 형성되어 있어 상기 제1불순물 영역은 나란히 가는 상기 홈에 끼우게 되는 상기 반도체 기판의 상기 제1주면 전면에 형성되어 있고, 또 상기홈내에서 절연막(11)을 개재하고 상기 제1불순물 영역 및 상기 반도체 기판의 상기 저불순물농도영역과 대향하도록 형성된 제어전극층(13)과,상기 반도체 기판의 상기 제1주면상에 형성되어, 상기 제2불순물 영역에 전기적으로 접속된 제1전극층(17)과, 상기 반도체 기판의 상기 제2주면상에 형성되어, 상기 제2불순물 영역에 전기적으로 접속된 제2전극층(19)를 구비한 반도체 장치.
  2. 제1항에 있어서, 복수의 상기 홈(9)은 서로 나란히 가는 제1, 제2 및 제3의 홈을 가지고, 상기 제1 및 제2의 홈에 끼이게 되는 상기 반도체 기판(5)의 상기 제1주면 전면에는 상기 제1불순물 영역(7)이 형성되어 있고, 상기 제2및 제3의 홈에 끼이게 되는 상기 반도체 기판의 상기 제1주면에는, 제2도전형의 제3불순물영역(31)이 형성되어 있고, 상기 제3불순물 영역은 상기 홈보다 얕게 형성되어 있어 상기 제1전극층(17)과 전기적으로 접속되어 있는 반도체 장치.
  3. 제1항에 있어서, 상기 반도체 기판(5)의 상기 제1주면에 형성된 제2도전형의 분리불순물영역(23)을 더 구비하고, 서로 나란히 가도록 배치된 복수의 상기 홈(9)중 최외열에 배치된 상기 홈의 한편측에는 다른 상기 홈이 위치하고 있어, 다른편 측에는 상기 분리불순물 영역이 최외열에 배치된 상기 홈에 접하고, 또한 상기홈보다 깊게 형성되어 있는 반도체 장치.
  4. 제1항에 있어서, 상기 홈(1)의 상기 제1주면에서의 깊이는 5㎛ 이상 15㎛이하인 반도체 장치.
  5. 진성 혹은 제1도전형의 반도체 기판(5)을 끼우고 제1 및 제2주면의 사이를 주전류가 흐르는 PnPn구조를 포함하는 반도체 장치에 있어서, 상기 반도체 기판의 상기 제1주면에 형성된 제1도전형의 제1불순물 영역(9)과, 상기 반도체 기판의 상기 제2주면에 형성된 제2도전형의 제2불순물 영역(1)과, 상기 제1불순물 영역의 하부에 형성되어 상기 제2불순물 영역의 사이에서 상기 반도체 기판의 영역(5)을 끼우는 제2도전형의 제3불순물 영역(1)을 구비하고, 상기 반도체 기판은 나란히 가는 복수의 홈(9)을 상기 제1주면에 가지고, 상기 홈의 각각은 상기 제1주면에서 상기 제1 및 제3불순물 영역을 관통하여 상기 반도체 기판의 상기 영역내에 달하도록 형성되어 있고, 상기 제1불순물 영역은 나란히 가는 상기 홈에 끼우게 되는 상기 반도체 기판의 상기 제1주면 전면에 형성되어 있고, 또, 상기 홈내에서 절연막(11)을 개재하고, 상기 제1 및 제3불순물 영역 및 상기 반도체 기판의 상기 영역과 대향하도록 형성된 제어전극층(13)과 상기 반도체 기판의상기 제1주면상에 형성되어 상기 제1불순물 영역에 전기적으로 접속된 제1전극층(17)과, 상기 반도체 기판의 상기 제2주면상에 형성되어, 상기 제2불순물 영역에 전기적으로 접속된 제2전극층(19)을 구비한 반도체 장치.
  6. 제5항에 있어서, 복수의 상기 홈(9)은 서로 나란히 가는 제1, 제2 및 제3의 홈을 가지고, 상기 제1 및 제2의 홈에 끼이게 되는 상기 반도체 기판의 상기 제1주면 전면에는 상기 제1불순물 영역(7)이 형성되어 있고, 상기 제2 및제3의 홈에 끼이게 되는 상기 반도체 기판의 상기 제1주면에는 제2도전형의 제4불순물 영역(31)이 형성되어 있고, 상기제4불순물 영역은 상기홈보다 얕게 형성되어 있어, 상기 제1전극층(17)고 전기적으로 접속되어 있는 반도체 장치.
  7. 제5항에 있어서, 상기 반도체 기판의 상기 제1주면에 형성된 제2도전형의 분리불순물영역(23)을 더 구비하고, 서로 나란히 가도록 배치된 복수의 상기 홈(9)중 최외열에 배치된 상기 홈의 한편측에는 다른 상기 홈이 위치하고 있어 다른편측에는 상기 분리불순물 영역이 최외열로 배치된 상기 홈에 접하고 또한 상기 홈보다 깊게 형성되어 있는 반도체 장치.
  8. 제5항에 있어서, 상기 홈(9)의 상기 제1주면에서의 깊이는 5㎛ 이상 15㎛이하인 반도체 장치.
  9. 진성 혹은 제1도전형의 반도체 기판(5)을 끼우고 제1 및 제2주면사이에서 주전류가 흐르는 다이오드 구조를 포함하는 반도체 장치에 있어서, 상기 반도체 기판의 상기 제1주면에 형성되어 상기 반도체 기판의 불순물 농도보다높은 불순물 농도를 가지는데 제1도전형의 제1불순물 영역(7)과, 상기 반도체 기판의 상기 제2주면에 형성된 제2도전형의제2불순물 영역(1)을 구비하고, 상기 반도체 기판은 상기 제1불순물 영역을 끼우도록 상기 제1주면에 형성된 나란히 가는홈(9)을 가지고, 또, 홈의 측벽에 있어서 상기 제1주면에 상기 제1불순물 영역과 서로 이웃이 되도록 형성된 제2도전형의제3불순물 영역(62)과, 상기 제3불순물 영역의 바로 아래에 상기 홈의 측벽과 상기 반도체 기판의 영역에 접하도록 또한상기 제1불순물 영역과 서로 이웃이 되도록 설치된 상기 제1불순물영역보다 저농도의 제1도전형의 제4불순물 영역(61)과, 상기 홈내에서 절연막(11)을 개재하고, 상기 제3 및 제4불순물 영역 및 상기 반도체 기판의 상기 영역과 대향하도록 형성된 제어전극층(13)과, 상기 반도체 기판의 상기 제1주면상에 형성되어, 상기 제1 및 제3불순물 영역에 전기적으로 접속된 제1전극층(17)과, 상기 반도체 기판의 상기 제2주면상에 형성되어, 상기 제1 및 제3불순물 영역에 전기적으로 접속된제2전극층(19)을 구비한 반도체 장치.
  10. 제9항에 있어서, 상기 반도체 기판(5)의 상기 제1주면에 형성된 제2도전형의 분리불순물 영역(23)을 더구비하고, 서로 나란히 가도록 배치된 복수의 상기 홈(9)중 최외열에 배치된 상기 홈의 한편측에는 다른 상기 홈이 위치하고 있어 다른편측에는 상기 분리불순물 영역이 최외열에 배치된 상기 홈에 접하고, 또한 상기홈보다 깊게 형성되어 있는 반도체 장치.
  11. 제9항에 있어서, 상기 홈(9)의 상기 제1주면에서의 깊이는 5㎛ 이상 15㎛이하인 반도체 장치.
  12. 진성 혹은 제1도전형의 반도체 기판(105)의 제1 및 제2면의 사이에서 전류가 흐르는 반도체 장치에 있어서, 상기 반도체 기판의 상기 제1주면측에 형성된 제2도전형의 제1불순물 영역(107)과,상기 반도체 기판의 제2주면에 형성되고, 상기 제1불순물 영역의 사이에서 상기 반도체 기판의 저농도영역을 끼우는 제2도전형의 제2불순물 영역(101)을 구비하고, 상기 반도체 기판은 상기 제1주면에서 상기 제1불순물 영역을 관통하고, 상기 반도체 기판의 상기 저농도 영역에 달하는 홈(113)을 가지고, 또, 상기 제1불순물 영역상에 있어서 상기 반도체 기판의 상기 제1주면에 상기 홈의 측벽에 접하도록 형성된 제1도전형의 제3불순물영역(109)과, 상기 제1불순물 영역상에 있어서 상기 반도체 기판의 상기 제1주면에 상기 제3불순물 영역과 서로 이웃이 되도록 형서된 상기 제1불순물 영역보다 고농도의 제2도전형의 제4불순물 영역(111)과, 상기 홈내에서 절연막(115)을 개재하고, 상기 제1 및 제3불순물 영역과, 상기 반도체 기판의 상기 저농도영역에 대향하도록 형성되어 제공되는 제어전압에 의해 상기 제1 및 제2주면간을 흐르는 전류를 제어하기 위한 제어전극층(117)과, 상기 반도체 기판의 상기 제1주면상에 형성되어 상기 제3 및 제4불순물 영역에 전기적으로 접속된 제1전극층과, 상기 반도체 기판의 상기 제2주면상에 형성되어 상기 제2불순물 영역에 전기적으로 접속된 제2전극층(123)을 구비하고, 상기 반도체 기판의 상기 제1 및 제2주면간이 도통상태로 있을 때 상기 제3불순물 영역과 접하고, 또한 상기 홈의 주위에 따른 제1도전형의 축적 영역이 형성되고, 상기 제3불순물 영역 및 상기 축적영역을 포함하는 유효캐소드영역이 상기 제1불순물 영역 및 상기 반도체 기판의 상기 저농도영역과 접하는 면적 n과, 상기 제1불순물 영역이 상기 반도체 기판의 상기 저농도영역과 접하는 면적 P의 비율 RN=n/(n+p)가 상기 도통상태에 있어서 0.4 이상 1.0 이하로 되는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서, 상기 홈(113)의 상기 제1주면에서의 깊이는 5㎛ 이상 15㎛ 이하인 반도체장치.
  14. 제12항에 있어서, 상기 홈은 제1, 제2 및 제3의 홈(113a,113b,113c)을 가지도록 복수개 형성되어 있어,상기 제1 및 제2의 홈에 끼이게 되는 상기 반도체 기판(105)에는 상기 제1, 제3 및 제4불순물 영역(107, 109, 111)이 형성되어 있고, 상기 제2 및 제3의 홈에 끼이게 되는 상기 반도체 기판의 상기 제1주면에는 상기 반도체 기판의 상기 저농도 영역(105)만이 위치하고 있어, 상기 제2 및 제3의 홈에 끼이게 되는 상기 반도체 기판상에는 제2의 절연막(129)을 개재하고, 도전층(117a)이 형성되어 있어, 상기 도전층은 상기 제2 및 제3의 홈내를 매립하는 상기 제어전극층(117)의 각각과 전기적으로 접속되어 있는 반도체 장치.
  15. 제12항에 있어서, 상기 홈은 제1, 제2 및 제3의 홈(113a, 113b, 113c)을 가지도록 복수개 형성되어 있어,상기 제1 및 제2의 홈에 끼이게 되는 상기 반도체 기판(105)에는 상기 제1, 제3 및 제4불순물 영역(107, 109, 111)이 형성되어 있고, 상기 제2 및 제3의 홈에 끼이게 되는 상기 반도체 기판하여금 상기 제1주면에는 제2도전형의 제5불순물 영역(131)이 형성되어 있고, 상기 제2 및 제3의 홈에 끼이게 되는 상기 반도체 기판상에는 제2의 절연막(129)을 개재하여도전층(117a)이 형성되어 있고, 상기 도전층은 상기 제2 및 제3의 홈내를 매림하는 상기 제어전극층(117)의 각각과 전기적으로 접속되어 있는 반도체 장치.
  16. 제12항에 있어서, 상기 제1불순물 영역(107)의 하부에 있어서 상기 홈의 측벽에 접하도록 또한 상기 제2불순물 영역(101)의 사이에서 상기 반도체 기판의 상기 저농도 영역(105)을 끼이도록 형성되어 상기 제1불순물 영역보다저농도를 가지는 제2도전형의 제5불순물 영역(133)을 더 구비한 반도체 장치.
  17. 제12항에 있어서, 상기 홈은 제1, 제2, 제3 및 제4의 홈(113a, 113b, 113c)을 가지도록 복수개 형성되어있고, 상기 제1, 제2의 홈은 서로 이웃이 되도록 배치되어 있고, 상기 제1, 제2의 홈에 끼이게 되는 상기 반도체 기판(105)의 영역은 상기 제1, 제3 및 제4 불순물 영역(107, 109, 111)이 형성된 제1의 영역으로 되어 있고, 상기 제3 및 제4의 홈은 서로 이웃이 되도록 배치되어 있고, 상기 제3 및 제4의 홈에 끼이게 되는 상기 반도체 기판의 영역은 상기 제1주면에 상기 반도체 기판의 상기 저농도 영역(105)만이 위치하는 제2의 영역으로 되어 있어 2개의 상기 제1의 영역의 사이에는 복수개의 상기제2의 영역이 배치되어 있고, 상기 제1의 영역의 사이에 끼이게 되는 복수개의 상기 제2의 영역에는상기 제1주면상에 제2의 절연막(129)을 개재하고 도전층(117a)이 형성되어 있고, 상기 도전층은 상기 제2의 영역의 각각을 끼우는 상기 제3 및 제4의 홈내를 매립하는 상기 제어전극층(117)의 각각과 전기적으로 접속되어 있는 반도체 장치.
  18. 제12항에 있어서, 상기 홈은 제1, 제2, 제3, 제4, 제5 및 6의 홈(113a, 113b, 113c, 113d, 113e)을 가지도록 복수개 형성되어 있고, 상기 제1, 제2의 홈은 서로 이웃이 되도록 배치되어 있고, 상기 제1 및 제2의홈에 끼이게 되는 상기 반도체 기판의 영역은 상기 제1, 제3 및 제4 불순물영역(107, 109, 111)이 형성된 제1의 영역으로 되어 있고, 상기 제3 및 제4의 홈은 서로 이웃이 되도록 배치되어 있고,상기 제3 및 제4의 홈에 끼이게 되는 상기 반도체 기판의 영역은 상기 제1주면에 상기 반도체 기판의 상기 저농도영역(105)만이 위치하는 제2의 영역으로 되어 있고, 상기 제5 및 제6의 홈은 서로 이웃이 되도록 배치되어 있어, 상기 제5 및제6의 홈에 끼이게 되는 상기 반도체 기판의 영역은 상기 제1주면에 제2도전형의 제5불순물 영역(141)이 형성된 제3의 영역으로 되어 있고, 상기 제1의 영역과 상기 제3의 영역의 사이에는 복수개의 상기 제2의 영역이 배치되어 있고, 상기 제5불순물 영역에는 상기 제1의 전극층(121)이 전기적으로 접속되어 있고, 상기 제1의 영역과 상기 제3의 영역의 사이에 끼이게 되는 복수개의 상기 제2의 영역에는 상기 제1주면상에 제2의 절연막(129)을 개재하고 도전층(117a)이 형성되어 있고, 상기 도전층은 상기 제2의 영역의 각각을 끼우는 상기 제3 및 제4의 홈내를 매립하는 상기 제어전극층(117)의 각각과전기적으로 접속되어 있는 반도체 장치.
  19. 제12항에 있어서, 상기 홈은 제1, 제2, 제3 및 제4의 홈(113a, 113b, 113c)을 가지도록 복수개 형성되어있고, 상기 제1, 제2의 홈은 서로 이웃이 되도록 배치되어 있고, 상기 제1 및 제2의 홈에 끼이게 되는 상기 반도체 기판의 영역은 상기 제1, 제3 및 제4의 불순물 영역(107, 109, 111)이 형성된 제1의 영역으로 되어 있고, 상기 제3 및 제4의 홈은 서로 이웃이 되도록 배치되어 있고, 상기 제3 및 4의 홈은 서로 이웃이 되도록 배치되어 있고, 상기 제3및 제4의 홈에 끼이게 되는 상기 반도체 기판의 영역은 상기 제1주면에상기 반도체 기판의 상기 저농도 영역(105)만이 위치하는 제2의 영역으로 되어 있고, 2개의 상기 제1의 영역의 사이에는 복수개의 상기 제2의 영역이 배치되어 있고, 상기 제1의 영역의 사이에 끼이게 되는 복수개의 상기 제2의 영역에는, 상기제1주면상에 제2의 절연막(129, 119)만을 개재하고, 상기 제1의 전극층(121)이 형성되어 있고, 상기 제어전극층(117)은상기 제1주면에서 상방에 돌출하고 있는 반도체장치.
  20. 제12항에 있어서, 상기 홈은 제1, 제2, 제3, 제4, 제5 및 제6의 홈(113a, 113b, 113c, 113d, 113e)을 가지도록 복수개 형성되어 있고, 상기 제1 및 제2의 홈은 서로 이웃이 되도록 배치되어 있고,상기 제1 및 제2의 홈에 끼이게 되는 상기 반도체 기판의 영역은 상기 제1, 제3 및 제4 불순물 영역(107, 109, 111)이 형성된 제1의 영역으로 되어 있고, 상기 제3 및 제4의 홈은 서로 이웃이 되도록 배치되어 있고, 상기 제3 및 제4의 홈에 끼이게 되는 상기 반도체 기판의 영역은 상기 제1주면에 상기 반도체 기판의 상기 저농도 영역(105)만이 위치하는 제2의 영역으로 되어 있어, 상기 제5및 제6의 홈은 서로 이웃이 되도록 배치되어 있어, 상기 제5 및 제6의 홈에 끼이게 되는 상기 반도체 기판의 영역은 상기제1주면에 제2도전형의 제5불순물 영역(111)이 형성된 제3의 영역으로 되어 있고, 상기 제1의 영역과 상기 제3의 영역의사이에는 복수개의 상기 제2의 영역이 배치되어 있고, 상기 제5불순물 영역에는 상기 제1의 전극층(121)이 전기적으로 접속되어 있고, 상기 제1의 영역과 상기 제3의 영역의 사이에 끼이게 되는 복수개의 상기 제2의 영역에는 상기 제1주면상에제2의 절연막(129, 119)만을 개재하고, 상기 제1의 전극층이 형성되어 있고, 상기 제어전극층(117)은 상기 제1주면에서상방에 돌출하고 있는 반도체 장치.
  21. 진성 혹은 제1도전형의 반도체 기판(1050의 제1 및 제2주면의 사이에서 전류가 흐르는 반도체장치에 있어서, 상기 반도체 기판의 상기 제1주면측에 형성된 제2도전형의 제1 불순물 영역(107)과, 상기 반도체 기판의 상기 제2주면에 형성되고, 상기 제1불순물 영역의 사이에서 상기 반도체 기판의 저농도 영역(105)을 끼우는 제2도전형의 제2불순물영역(101)을 구비하고, 상기 반도체 기판은 상기 제1주면에서 상기 제1불순물 영역을 관통하고, 상기 반도체 기판의 상기저농도 영역에 달하는 홈(113)을 가지고, 상기 제1불순물 영역상에 있어서 상기 반도체 기판의 상기 제1주면에 상기 홈의측벽에 접하도록 형성된 제1도전형의 제3불순물 영역(109)과, 상기 제1불순물 영역상에 있어서 상기 반도체 기판의 상기제1주면에 상기 제3불순물 영역과 서로 이웃이 되도록 형성된 상기 제1불순물 영역보다 고농도의 제2도전형의 제4불순물영역(111)과, 상기 홈내에서 절연막(115)을 개재하고, 상기 제1 및 제3불순물 영역과 상기 반도체 기판의 상기 저농도 영역에 대향하도록 형성되어 제공되는 제어전압에 의해 상기 제1 및 제2주면간을 흐르는 전류를 제어하기 위한 제어전극층(117)과, 상기 반도체 기판의 상기 제1주면상에 형성되어 상기 제3 및 제4불순물 영역에 전기적으로 접속된 제1전극층(121)과, 상기 반도체 기판의 상기 제2주면상에 형성되어 상기 제2불순물 영역에 전기적으로 접속된 제2전극층을 구비하고, 상기 홈의 상기 제1주면에서의 깊이를 Dt, 상기 홈의 폭을 Wt, 상기 제3 불순물 영역의 상기 제1주면에서의 깊이를De, 상기 제3불순물 영역의 한편의 상기 홈에서 다른편의 상기 홈에 향하는 방향의 폭을 We, 서로 이웃이 되는 상기 홈간의 피치를 Pt로 하였을 때,
    를 충족시키는 것을 특징으로 하는 반도체장치.
  22. 진성 혹은 제1도전형의 반도체기판(105)의 제1 및 제2주면의 사이에서 전류가 흐르는 반도체 장치에 있어서, 제1도전형의 반도체 기판의 상기 제1주면에 선택적으로 이온주입하는 것에 의해 제2도전형의 제1불순물 영역(107)을형성하는 공정과, 상기 반도체 기판의 상기 제2주면에 제2도전형의 제2불순물 영역(101)을 형성하는 공정과, 선택적으로이온주입하는 것에 의해 상기 제1불순물 영역내의 상기 제1주면에 제1도전형의 제3불순물 영역(109)을 형성하는 공정과,상기 제1주면에 이방성 식각을 행하는 것에 의해 상기 반도체 기판에 제1, 제2 및 제3의 홈(113a, 113b, 113c)을 가지는복수의 홈을 형성하는 공정을 구비하고, 상기 제1 및 제2의 홈에 끼이게 되는 상기 제1주면에는 제1 및 제3의 불순물 영역이 위치하고, 상기 제2 및 제3의 홈에 끼이게되는 상기 제1주면에는 상기 반도체 기판의 상기 저농도 영역(105)만이 위치하고 있고, 또, 절연막(115)을 개재하고 상기 제1 및 제2불순물 영역에 끼이게 되는 상기 반도체 기판의 저농도영역과 상기 제1 및 제3 불순물 영역에 대향하도록 상기 홈의 내부에 게이트전극제어전극층(117)을 형성하는 공정과, 선택적으로 이온주입하는 것에 의해 상기 제3불순물 영역과 서로 이웃이 되도록상기 제1불순물 영역내의 상기 제1주면에 상기 제1불순물영역보다도 불순물 농도의 높은 제2도전형의 제4불순물 영역(111)을 형성하는 공정과, 상기 제3 및 제4불순물 영역과 전기적으로 접속하도록 상기 제1주면상에 제1전극층(121)을 형성하는 공정과, 상기 제2불순물 영역과 전기적으로 접속하도록 상기 제2주면상에 제2전극층(123)을 형성하는 공정을 구비한 반도체 장치의 제조방법.
  23. 제22항에 있어서, 상기 홈(113a, 113b, 113c)을 형성한 후, 상기 홈의 내벽을 산화하고, 산화막을 형성하여, 상기 산화막을 제거하는 공정을 더 구비한 반도체 장치의 제보방법.
  24. 제22항에 있어서, 상기 제어전극층(117)을 형성하는 공정은, 상기 홈(113a, 113b, 113c)내를 매립하도록상기 제1주면상에 도전성막을 형성하는 공정과, 상기 도전성막을 패터닝하는 것에 의해 상기 홈내의 도전성막을 잔존시키는 것과 함께 상기 제1 및 제2의 홈에 끼이게 되는 상기 제1주면상의 상기 도전성막을 제거하고, 또한 상기 제2 및 제3의홈에 끼이게 되는 상기 제1주면상에는 제2절연막(129)을 개재하고 상기 도전성막(117a)을 잔존시키는 공정을 가지는 반도체 장치의 제조방법.
  25. 제22항에 있어서, 상기 제어전극층(117)을 형성하는 공정은, 상기 홈(113a, 113b, 113c)내를 매립하도록상기 제1주면상에 도전성막을 형성하는 공정과, 상기 도나아가써성막을 패터닝하는 것에 의해 상기 제1 및 제2의 홈에 끼이게 되는 상기 제1주면상과 상기 제2 및 제3의 홈에 끼이게 되는 상기 제1주면상의 상기 도전성막을 제거하는 것으로 상기 홈내를 매립하고, 또한 상기 제1주면보다 상방에 돌출하는 제어전극층을 형성하는 공정을 가지는 반도체 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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